專利名稱：具有改善的寫入操作的二端口sram的制作方法
技術領域：
本發(fā)明一般涉及存儲器，具體地，涉及具有改善的寫入操作的靜 態(tài)隨機存取存儲器(SRAM)。
背景技術：
靜態(tài)隨機存取存儲器(SRAM)通常用于要求高速的應用，例如 數據處理系統(tǒng)中的存儲器。每個SRAM單元存儲一比特數據并且被 實現為一對交叉耦合反相器。SRAM單元僅穩(wěn)定在兩個可能的電壓電 平之一。單元的邏輯狀態(tài)由兩個反相器輸出中為邏輯高的任何一個確 定，并且可以通過將具有充分的大小和持續(xù)時間的電壓施加到適當的 單元輸入來使單元的邏輯狀態(tài)改變狀態(tài)。SRAM單元的穩(wěn)定性是一個 重要問題。SRAM單元必須是對于可能使該單元無意地改變邏輯狀態(tài) 的瞬變、工藝變化、軟誤差(soft error)和電源波動是穩(wěn)定的。此外， 理想地，SRAM單元應該在讀取操作期間提供良好的穩(wěn)定性，而不損 害速度或向該單元進行寫入的能力。
二端口 SRAM單元具有寫入字線和讀取字線。SRAM單元的讀 取端口可以包括耦合在電源端和讀取位線之間的一對串聯連接的 MOS (金屬氧化物半導體)晶體管。 一個晶體管的柵極耦合到單元的 存儲節(jié)點并且另 一個晶體管的柵極連接到讀取字線。使用以這種方式 分開的讀取端口提供對單元穩(wěn)定性或寫入余量有很小或沒有不利影 響的優(yōu)點。
低壓操作對于便攜應用中的SRAM變得更加普遍。今天，在有 效的存儲周期(cycle)的電源電壓可以在一伏特或更小的范圍內。以 足夠的寫入余量和良好的單元穩(wěn)定性提供低壓SRAM可能是困難的， 并且常常是以降低讀取和寫入性能為代價。因此，需要這樣的SRAM,其在低電源電壓下具有改善的寫入 余量而不降低單元穩(wěn)定性。


在附圖的圖中，以示例的方式而不是限制的方式示出了本發(fā)明， 在附圖中同樣的附圖標記表示同樣的元件，其中
圖1用框圖形式示出根據本發(fā)明實施例的二端口集成電路存儲
器；
圖2用示意圖形式示出圖1中存儲器的存儲器單元的一個實施
例；
圖3示出圖2的存儲器單元的各種信號的時序圖； 圖4用示意圖形式示出圖1中存儲器的存儲器單元的另一實施 例；以及
圖5示出圖4的存儲器單元的各種信號的時序圖。

發(fā)明內容
本文中使用的術語"總線，，用來指可以用來傳送一種或多種不同 類型信息(例如數據、地址、控制或狀態(tài))的多個信號或導體?？梢?就作為單導體、多導體、單向導體或雙向導體來示出或描述本文所討 論的導體。然而，不同的實施例可以改變導體的實現方式。例如，可 以使用分開的單向導體而不用雙向導體，反之亦然。此外，可以用以 串行或時間多路復用的方式傳送多個信號的單導體代替多導體。同樣 地，傳送多個信號的單導體可以被分為傳送這些信號的子集的各種不 同導體。因此，對于信號傳送存在多種選擇。
通常，在一種形式上，本發(fā)明提供具有更快的寫入操作而不損害 單元穩(wěn)定性的二端口 SRAM存儲器單元。在一個實施例中，二端口 存儲器單元包括耦合到存儲節(jié)點的一對交叉耦合的反相器。存取晶體 管耦合在每個存儲節(jié)點和寫入位線之間并且由寫入字線控制。寫入字 線也耦合到該對交叉耦合的反相器的電源端。在寫入操作期間，寫入字線被斷言(assert)并且從邏輯低電壓(地)變換到邏輯高電壓。 在必要時用寫入字線電壓提高在交叉耦合的反相器的電源端的電壓， 由此使得在存儲節(jié)點處存儲的邏輯狀態(tài)更容易改變。在寫入操作的結 尾，寫入字線電壓降低到允許交叉耦合的反相器正常工作并且保持存 儲節(jié)點的邏輯狀態(tài)的地電勢。
示出的實施例提供具有這樣的優(yōu)點的二端口存儲器，即在較低的 電源電壓下寫入操作比標準存儲器單元的寫入操作更快，其中該標準 存儲器單元具有被耦合以接收持續(xù)的電源電壓的電源電壓端。此外， 示出的實施例提供具有寫入操作更快且不降低單元穩(wěn)定性的優(yōu)點的 二端口存儲器。
在本發(fā)明的一個方面，存儲器單元耦合到字線。存儲器單元包括 一對具有用于接收第一電源電壓的第一電源端以及用于接收第二電 源電壓的第二電源端的交叉耦合的反相器。第二電源端連接到字線。
在本發(fā)明的另一方面，存儲器單元耦合到字線，該存儲器單元包 括耦合到第一存儲節(jié)點的第一存取晶體管，以及耦合到第二存儲節(jié) 點的第二存取晶體管；耦合到第 一存儲節(jié)點和第二存儲節(jié)點中至少其 一的至少一個讀取端口 ； 一對具有用于接收第 一電源電壓的第 一電源 端以及用于接收第二電源電壓的第二電源端的交叉耦合的反相器。第 二電源端連接到字線。該對交叉耦合的反相器包括第一反相器，具 有耦合到第一存儲節(jié)點的輸入端，和輸出端；以及第二反相器，具有 耦合到笫 一反相器的輸出端的輸入端，以及在第 一存儲節(jié)點處耦合到 第一反相器的輸入端的輸出端。
在本發(fā)明的另一方面，提供一種訪問存儲器的方法。該存儲器包 括耦合到字線的至少一個存儲器單元。該至少一個存儲器單元包括一 對具有用于接收笫一電源電壓的第一電源端以及用于接收第二電源 電壓的第二電源端的交叉耦合的反相器。該方法包括啟動在字線上信
號的接收以將用于存儲的比特寫入到所述至少一個存儲器單元，其中 該字線直接地耦合到第二電源端。
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具體實施例方式
圖1用框圖形式示出根據本發(fā)明實施例的二端口集成電路存儲
器10。通常，存儲器10包括多個存儲器單元12、行解碼器14以及 列邏輯16。所述多個存儲器單元12包括代表性的存儲器單元20、 22、 24、 26、 28、 30、 32、 34和36。如圖1所示，每個存儲器單元耦合 到標記為"WWLO"到"WWLN"的多才艮寫入字線之一、標記為 "WBLO/WBLBO"到"WBLN/WBLBN"的多對寫入位線中的 一對、標 記為"RWLO"到"RWLN，，的多根讀取字線之一、以及標記為"RBLO" 到"RBLN"的多根讀取位線之一。多個存儲器單元12按行和列實現。 例如，存儲器單元20、 22和24以及字線WWLO形成一行存儲器單 元。同樣地，存儲器單元20、 26和32形成一列存儲器單元。
行譯碼器14具有用于接收標記為"ROW ADDRESS (行地址)" 的行地址的輸入，以及耦合到多根寫入字線WWLO到WWLN的多 個輸出端。讀取字線RWLO-RWLN耦合到行譯碼器14。列邏輯16 具有用于接收標記為"COLUMN ADDRESS (列地址)"的列地址的輸 入端、耦合到寫入位線對WBLO/WBLBO-WBLN/WBLBN的多個第一 端、耦合到讀取位線對RBLO-RBLN的多個第二端、以及用于接收或 提供標記為"DATA (數據)"的數據信號的多個輸入/輸出(I/O)端。 如圖1所示，讀取位線、寫入位線和列選擇線在列方向走線，而寫入 字線和讀取字線在行方向走線。列邏輯16包括例如列譯碼器、感測 放大器、位線均衡和預充電電路以及緩沖器電路。注意，在示出的實 施例中，用于讀取操作的感測放大器是單端的。在圖l未示出的另一 實施例中，該感測放大器可以是差動的。
在一個實施例中，存儲器IO被實現為集成電路數據處理器中的 高速緩沖存儲器。在另一實施例中，存儲器10可以是獨立的集成電 路存儲器。列邏輯16的列譯碼器選擇哪些存儲器單元將接收或提供 數據。注意，在對存儲器10的寫入訪問期間，使耦合到寫入字線 WWLO到WWLN中選擇的一個寫入字線的所有存儲器單元能夠從位 線接收數據信號。這是因為在示出的實施例中斷言寫入字線將擾亂耦合到該寫入字線的所有存儲器單元的存儲狀態(tài)。因此，在每個寫入操 作期間 一整行被寫入。在用于存儲由處理器使用的指令和/或數據的存 儲器中，組織存儲器使得列的數目等于"高速緩沖存儲器線"是通常 的。在每個存儲操作期間等于高速緩沖存儲器線寬度的若干位被訪
問。在示出的實施例中，地址信號COLUMN ADDRESS (列地址) 確定在讀取操作期間一行的哪些存儲器單元被選擇用來提供數據。
圖2用示意圖形式示出圖1的存儲器的8晶體管(8-T)存儲器 單元20。存儲器單元20被實現在使用CMOS (互補金屬氧化物半導 體)晶體管的集成電路上。存儲器單元20包括一對交叉耦合的反相 器40、讀取端口 42、以及存取晶體管52和54。交叉耦合的反相器 40包括具有P溝道晶體管44和N溝道晶體管46的一個反相器，以 及具有P溝道晶體管48和N溝道晶體管50的另一反相器。讀取端口 42包括N溝道晶體管56和58。
在存儲器單元20中，P溝道晶體管44具有在電源節(jié)點47處連 接到標記為"VDD"的電源導體的源極(電流電極)、連接到標記為 "SNB，，的存儲節(jié)點的漏極(電流電極)、以及連接到標記為"SN"的存 儲節(jié)點的柵極(控制電極)。在多個存儲器單元12上路由(route) 電源導體VDD以向這些單元供電。N溝道晶體管46其漏極連接到P 溝道晶體管44的漏極，其源極在電源節(jié)點45處連接到標記為 "WWL0"的寫入字線，其柵極連接到P溝道晶體管44的柵極。P溝 道晶體管48具有連接到VDD的源極、連接到存儲節(jié)點SN的漏極、 以及連接到存儲節(jié)點SNB的柵極。注意，在信號名稱后的字母"B"指 示該信號名稱是具有同樣的名稱但沒有"B，，的信號的邏輯補。N溝道 晶體管50其漏極連接到存儲節(jié)點SN,其源極連接到寫入字線WWL0， 其柵極連接到P溝道晶體管48的柵極。N溝道晶體管52具有連接到 標記為"WBLB0"的寫入位線的漏極/源極端、連接到存儲節(jié)點SNB的 漏極/源極端、以及連接到寫入字線WWL0的柵極。N溝道晶體管54 具有連接到存儲節(jié)點SNB的漏極/源極端、連接到標記為"WBL0"的 寫入位線的漏極/源極端、以及連接到存儲節(jié)點SN的柵極。
10在讀取端口 42中，N溝道晶體管56具有連接到標記為"VSS"的 電源電壓導體的第一漏極/源極端、第二漏極/源極端、以及連接到存 儲節(jié)點SN的柵極。在多個存儲器單元12上布線電源導體VSS以向 存儲器單元提供接地連接。N溝道晶體管58其第一漏極/源極端連接 到晶體管56的第一漏極/源極端，其第二漏極/源極端連接到標記為 "RBL0"的讀取位線，其柵極連接到標記為"RWL0"的讀取字線。
在示出的實施例中，電源電壓VDD是正電源電壓，例如一伏特， 并且電源電壓VSS是地。在另一實施例中，電源電壓可以是不同的。 例如，VDD可以是地而VSS可以是負電壓。
圖3示出圖2的存儲器單元的各種信號隨時間變化的時序圖。將 參考圖1、圖2和圖3討論存儲器單元20的讀取和寫入操作。注意， 在示出的實施例中，"邏輯高，，電壓是正電壓并且"邏輯低"電壓等于大 約地電勢。在其他的實施例中，電源電壓可以是不同的。
如圖3所示，讀取操作從時間t0開始，在時間tl結束。在時間 t0，寫入字線WWL0是邏輯低，允許該對交叉耦合的反相器40保持 存儲節(jié)點SN/SNB的邏輯狀態(tài)。相反地，存儲節(jié)點SN被保持為邏輯 高電壓。讀取位線RBLO被預充電到邏輯高。在另一實施例中，讀取 位線可以被預充電為地或中間的電壓。就在時間t0后，行譯碼器14 將讀取字線RWL0斷言為使N溝道晶體管58變?yōu)閷ǖ倪壿嫺?。N 溝道晶體管56已經是導通的，因為存儲節(jié)點SN在存儲邏輯高。晶體 管56和58使在讀取位線RBL0上的邏輯高預充電電壓降低到邏輯低。 邏輯低電壓被提供到列邏輯16的感測放大器，接著被輸出作為DATA 的一位。在預定量的時間之后，讀取操作結束，讀取字線RWLO回到 邏輯低電勢。讀取字線RWL0的邏輯低使晶體管58變得基本上不導 通，允許列邏輯16的位線預充電電路使讀取位線RBL0的電勢回到 邏輯高，為另一讀取操作作準備。
對存儲器單元20的寫入操作發(fā)生在時間tl和t2之間。在該寫 入操作之前，存儲器單元20如圖3所示通過存儲節(jié)點SN和SNB分 別為邏輯高和邏輯低來存儲邏輯高。此外，在該寫入操作以前，寫入字線WBLO由列邏輯16的預充電電路預充電到邏輯高，并且寫入字 線WWLO被去斷言(de-assert)為邏輯低。為了開始寫入操作，如 圖3所示，寫入字線WWL0由行解碼器14斷言為邏輯高。邏輯高寫 入字線WWLO使存取晶體管52和54導通，將存儲節(jié)點SN耦合到寫 入位線WBLO并將存儲節(jié)點SNB耦合到寫入位線WBLBO。此外， 電源節(jié)點45處的電壓被提高到基本上與被斷言的寫入字線WWLO相 同的電壓，使得在存儲節(jié)點SN和SNB處的電壓初始增加到接近邏輯 高。邏輯低電壓將被寫入存儲器單元20，如在寫入字線被斷言之后被 降低到邏輯低的寫入位線WBLO所指示的。寫入位線WBLO的邏輯 狀態(tài)被經由存取晶體管54提供到存儲節(jié)點SN。此外，由于使用差動 寫入位線，寫入位線WBLBO被經由晶體管52 (在圖3中未示出)提 供到存儲節(jié)點SNB。寫入位線WBLO的邏輯低電壓使存儲節(jié)點SN的 電壓降低為在存儲節(jié)點SNB的電壓之下足夠低的電壓，從而當寫入 字線WWLO被去斷言時，存儲節(jié)點將被降低到邏輯低。然后，寫入 字線WWLO被去斷言，使得在電源節(jié)點45處的電壓被降低到大約地 電勢，并且使存取晶體管52和54變得基本上不導通。該對交叉耦合 的反相器40的反相器開始作用，并且交叉耦合的對的雙穩(wěn)態(tài)性質導 致存儲節(jié)點SN的電壓被降低到邏輯低并且SNB的電壓增加到邏輯 高。預充電寫入位線WBLO和WBLB(M皮預充電，為另一寫入操作作 準備。寫入操作在時間t2結束。
仍參考圖3，另一讀取操作在時間t2和t3之間發(fā)生。該讀取操 作以讀取字線RWLO的斷言開始。存儲節(jié)點SN和SNB分別存儲邏 輯低和邏輯高。被斷言的讀取字線RWLO使N溝道晶體管58導通。 因為存儲節(jié)點SN處在邏輯低，所以N溝道晶體管56保持基本上不 導通。讀取位線RBLO不耦合到電源導體VSS，并且讀取位線RBLO 的邏輯高電壓被列邏輯16的感測放大器感測并放大。在時間t3,存 儲器單元準備好用于另 一讀取或寫入操作。
圖4以示意圖形式示出圖1中存儲器的存儲器單元20'。存儲器 單元20'被實現在使用CMOS (互補金屬氧化物半導體)晶體管的集成電路上。存儲器單元20'不同于存儲器單元20之處在于，存取晶體 管被實現為P溝道晶體管60和62。此外，存儲器單元20'在寫入字線 WWLO被耦合到電源節(jié)點47而不是電源節(jié)點45方面是不同的。另外， 在圖4的實施例中，電源導體VDD不是必需的。
圖5示出圖4的存儲器單元的各種信號的時序圖。將參考圖l、 圖4和圖5討論存儲器單元20'的讀取和寫入操作。
如圖5所示，讀取操作在時間tO開始，在時間tl結束。在時間 t0，寫入字線WWLO是使P溝道存取晶體管60和62基本上不導通 的邏輯高，由此允許該對交叉耦合的反相器40保持存儲節(jié)點SN/SNB 的邏輯狀態(tài)。存儲節(jié)點SN被保持為邏輯低電壓。讀取位線RBLO被 預充電到邏輯高。在另一實施例中，讀取位線可以被預充電為地或中 間電壓。就在時間tO之后，行譯碼器14斷言讀取字線RWLO為邏輯 高使N溝道晶體管58導通。N溝道晶體管56基本上不導通，因為存 儲節(jié)點SN在存儲邏輯低。讀取位線RBLO由列邏輯16讀取作為邏輯 高。該邏輯高被提供到列邏輯16的感測放大器，然后被輸出為DATA 的一位。在預定量的時間以后，讀取操作結束，讀取字線RWLO回到 邏輯低電勢。讀取字線RWLO的邏輯低使晶體管58變得基本上不導 通，允許列邏輯16的位線預充電電路在必要時使讀取位線RBLO的 電勢回到邏輯高，為另一讀取操作作準備。
對存儲器單元20'的寫入操作發(fā)生在時間tl和t2之間。在寫入 操作之前，如存儲節(jié)點SN和SNB分別為邏輯高和邏輯低所指示的， 存儲器單元20'在存儲邏輯低。此外，在寫入操作之前，寫入位線WBLO 被列邏輯16的預充電電路預充電到邏輯低電壓，并且寫入字線 WWLO被去斷言為邏輯高。為了開始寫入操作，寫入字線WWLO被 行解碼器14斷言為邏輯低，如圖5所示。邏輯低寫入字線WWLO使 存取晶體管60和62變?yōu)閷?，將存儲?jié)點SN耦合到寫入位線WBLO 并且將存儲節(jié)點SNB耦合到寫入位線WBLBO。此外，在電源節(jié)點47 處的電壓被降低到基本上與被斷言的寫入字線WWLO相同的電壓， 使得在存儲節(jié)點SN和SNB處的電壓初始減少到接近邏輯低。邏輯高電壓將被寫入存儲器單元20'，如在斷言寫入字線WWLO之后被增加 到邏輯高的寫入位線WBLO所指示的。寫入位線WBLO的邏輯狀態(tài) 被經由存取晶體管62提供到存儲節(jié)點SN。此外，因為使用差動寫入 位線，寫入位線WBLBO被經由晶體管60 (在圖5中未示出)提供到 存儲節(jié)點SNB。寫入位線WBLO的邏輯高電壓導致存儲節(jié)點SN的電 壓增加到存儲節(jié)點SNB的電壓之上足夠高的電壓，從而當寫入字線 WWLO被去斷言時，存儲節(jié)點SN的電壓將增加到邏輯高。接著去斷 言寫入字線WWLO，使在電源節(jié)點47處的電壓增加到VDD，并且使 存取晶體管60和62變得基本上不導通。該對交叉耦合的反相器40 的反相器開始作為，并且該交叉耦合的對的雙穩(wěn)態(tài)性質使存儲節(jié)點SN 的電壓增加到邏輯高而SNB的電壓降低到邏輯低。就在時間t2之前， 寫入位線WBLO和WBLBO兩者都被預充電，為另 一寫入操作作準備。 寫入操作在時間t2結束。
仍參考圖5,另一讀取操作在時間t2和t3之間發(fā)生。該讀取操 作以讀取字線RWLO的斷言開始。在該讀取操作之前，存儲節(jié)點SN 和SNB分別在存儲邏輯高和邏輯低。被斷言的讀取字線RWLO使N 溝道晶體管58導通。由于存儲節(jié)點SN處在邏輯高，N溝道晶體管 56變得導通。讀取位線RBLO被經由晶體管56和58耦合到電源導體 VSS，并且讀取位線RBLO被降低到VSS(地)的電壓。讀取位線RBLO 的邏輯低電壓由列邏輯16的感測放大器感測并放大。在時間t3，存 儲器單元準備好用于另一讀取或寫入操作。
雖然已經在優(yōu)選實施例的上下文中描述本發(fā)明，但是對本領域技 術人員來說顯而易見的是，可以用眾多方式修改本發(fā)明并且可以采用 除上面了明確闡述和描述之外的許多實施例。
因此，所附權利要求意圖覆蓋落在本發(fā)明的真實范圍內的本發(fā)明 的所有修改。
上面已經就具體的實施例描述了益處、其他優(yōu)點以及問題的解決 方案。然而，這些益處、優(yōu)點、問題的解決方案以及可能使任何益處、 優(yōu)點或解決方案出現或變得更加顯著的任何要素，都不應理解為任何或全部權利要求的關鍵的、要求的或必需的特征或要素。本文使用的 術語"耦合"被定義為連接，但是并不必須是直接的連接，并且也不必 須是機械的連接。本文使用的術語"包括"或其任何變型意圖覆蓋非排 他的包括，從而包括一系列要素的處理過程、方法、物品或裝置不是 僅包括這些要素，而是可以包括未明確列出的或這些處理過程、方法、 物品或裝置所固有的其他要素。
權利要求
1.一種耦合到字線的存儲器單元，包括一對交叉耦合的反相器，具有用于接收第一電源電壓的第一電源端以及用于接收第二電源電壓的第二電源端，其中所述第二電源端連接到字線。
2. 根據權利要求1的存儲器單元，其中該對交叉耦合的反相器包括第一反相器，具有耦合到第一存儲節(jié)點的輸入端，以及輸出端；以及第二反相器，具有耦合到所述第一反相器的所述輸出端的輸入 端，以及在所述第 一存儲節(jié)點處耦合到所述第 一反相器的所述輸入端 的輸出端。
3. 根據權利要求1的存儲器單元，還包括耦合到所述第一存儲 節(jié)點的第 一存取晶體管以及耦合到第二存儲節(jié)點的第二存取晶體管。
4. 根據權利要求3的存儲器單元，還包括至少一個讀取端口， 其耦合到所述第一存儲節(jié)點和所述第二存儲節(jié)中的至少一個存儲節(jié) 點，其中所述至少一個讀取端口包括第一晶體管，具有耦合到接地端的第一電流電極、耦合到所述第 一存儲節(jié)點的控制電極、以及第二電流電極；以及第二晶體管，具有耦合到所述第一晶體管的所述第二電流電極的 第一電流電極、耦合到讀取字線的控制電極、和耦合到讀取位線的第 二電5危電極。
5. 根據權利要求2的存儲器單元，其中所述第一反相器包括 第一晶體管，具有耦合到所述第一電源電壓端的第一電流電極、耦合到所述第 一存儲節(jié)點的控制電極、和耦合到所述第二存儲節(jié)點的 第二電流電極；以及第二晶體管，其第一電流電極耦合到所述第一晶體管的所述第二電流電極，其控制電極耦合到所述第一晶體管的所述控制電極，其第二電流電極耦合到所述第二電源端。
6. 根據權利要求5的存儲器單元，其中所述第二反相器包括 第三晶體管，具有耦合到所述第一電源電壓端的第一電流電極、耦合到所述第二存儲節(jié)點的控制電極、和耦合到所述第 一存儲節(jié)點的 第二電流電極；以及第四晶體管，其第 一 電流電極耦合到所述第三晶體管的所述第二 電流電極，其控制電極耦合到所述第三晶體管的所述控制電極，其第 二電流電極耦合到所述第二電源電壓端。
7. 根據權利要求3的存儲器單元，其中所述第一存取晶體管和 所述第二存取晶體管中的每一個都是p溝道晶體管。
8. 根據權利要求3的存儲器單元，其中所述第一存取晶體管和 所述第二存取晶體管中的每一個都是n溝道晶體管。
9. 一種存儲器，包括權利要求1的存儲器單元。
10. —種耦合到字線的存儲器單元，包括耦合到第 一存儲節(jié)點的第 一存取晶體管，以及耦合到第二存儲節(jié) 點的第二存取晶體管；至少一個讀取端口 ，其耦合到所述第一個存儲節(jié)點和所述第二存 儲節(jié)點中的至少之一存儲節(jié)點；一對交叉耦合的反相器，具有用于接收第一電源電壓的第一電源 端以及用于接收第二電源電壓的第二電源端，其中所述第二電源端連 接到所述字線，其中該對交叉耦合的反相器包括第一反相器，具有耦合到所述第一存儲節(jié)點的輸入端，和輸出 端；以及第二反相器，具有耦合到所述第 一反相器的所述輸出端的輸入 端、以及在所述第 一存儲節(jié)點處耦合到所述第 一反相器的所述輸入端 的輸出端。
11. 根據權利要求10的存儲器單元，其中所述至少一個讀取端 口包括第一晶體管，具有耦合到接地端的第一電流電極、耦合到所述第一存儲節(jié)點的控制電極、和第二電流電極；以及第二晶體管，其第一電流電極耦合到所述第一晶體管的所述第二電流電極，其控制電極耦合到讀取字線，其第二電流電極耦合到讀取 位線。
12. 根據權利要求10的存儲器單元，其中所述第一反相器包括 第一晶體管，具有耦合到所述第一電源電壓端的第一電流電極、耦合到所述第一存儲節(jié)點的控制電極、和耦合到所述第二存儲節(jié)點的 第二電流電極；以及第二晶體管，其第 一 電流電極耦合到所迷第 一 晶體管的所迷第二電流電極，其控制電極耦合到所述第一晶體管的所述控制電極，其第 二電流電極耦合到所述第二電源端。
13. 根據權利要求12的存儲器單元，其中所述第二反相器包括 第三晶體管，具有耦合到所述笫一電源電壓端的第 一電流電極、耦合到所述第二存儲節(jié)點的控制電極、和耦合到所述第一存儲節(jié)點的 第二電流電極；以及第四晶體管，其第一電流電極耦合到所述第三晶體管的所述第二電流電極，其控制電極耦合到所述第三晶體管的所述控制電極，其第 二電流電極耦合到所述第二電源電壓端。
14. 根據權利要求10的存儲器單元，其中所述第一存取晶體管 和所述第二存取晶體管中的每一個都是p溝道晶體管。
15. 根據權利要求10的存儲器單元，其中所述第一存取晶體管 和所述第二存取晶體管中的每一個都是n溝道晶體管。
16. —種存儲器，至少包括權利要求10的存儲器單元。
17. —種用于訪問存儲器的方法，該存儲器包括至少一個耦合到 字線的存儲器單元，其中所述至少一個存儲器單元包括一對交叉耦合 的反相器，其具有用于接收第一電源電壓的第一電源端和用于接收第 二電源電壓的第二電源端，所述方法包括使所述字線上的信號的接收能夠將用于存儲的比特寫入到所迷 至少 一個存儲器單元，其中所述字線直接連接到所述第二電源端。
18. 根據權利要求17的存儲器單元，其中所述至少一個存儲器 單元還包括耦合到笫 一存儲節(jié)點的第 一存取晶體管以及耦合到第二 存儲節(jié)點的第二存取晶體管。
19. 根據權利要求17的方法，還包括使所述至少一個存儲器單 元能夠對先前存儲在所述至少一個存儲器單元中的位執(zhí)行讀取操作 或數據保持操作。
20. 根據權利要求19的方法，還包括通過將與寫入信號對應的 電壓耦合到所述第二電源端，使得與到標準存儲器單元的寫入操作相 比，能夠在較低的電壓下實現到所述至少一個存儲器單元的更快的寫 入操作。
全文摘要
一種二端口SRAM存儲器單元(20)包括耦合到存儲節(jié)點的一對交叉耦合的反相器(40)。存取晶體管(54)耦合在每個存儲節(jié)點(SN，SNB)和寫入位線(WWB0)之間，并且由寫入字線(WWL0)控制。寫入字線也耦合到該對交叉耦合的反相器(40)的電源端。在寫入操作期間，該寫入字線被斷言。在交叉耦合的反相器(40)的電源端處的電壓跟隨寫入字線電壓，由此使得在存儲節(jié)點處的邏輯狀態(tài)在必要時更容易改變。在寫入操作結尾，寫入字線被去斷言，允許交叉耦合的反相器(40)正常工作并且保持存儲節(jié)點(SN)的邏輯狀態(tài)。耦合交叉耦合的反相器的電源節(jié)點允許更快的寫入操作而不損害單元穩(wěn)定性。
文檔編號G11C11/00GK101529521SQ200780039169
公開日2009年9月9日 申請日期2007年9月27日 優(yōu)先權日2006年11月17日
發(fā)明者G·C·阿伯林, J·D·伯納特, J·M·希格曼, L·N·赫爾 申請人:飛思卡爾半導體公司