專利名稱：：具有省電模組的靜態(tài)隨機存取存儲器裝置的制作方法
技術領域：
：本發(fā)明涉及一種靜態(tài)隨機存取存儲器(SRAM)裝置，特別是涉及一種具有以字符線信號致動以降地漏電流的省電模組的SRAM儲存單元(cell)。
背景技術：
：SRAM是一種存儲器裝置，其包含儲存值的閂鎖以及控制閂鎖讀寫運作的傳遞柵極(閘極)晶體管。為了確保SRAM裝置正常運作，電源的最小電壓(Vccmin)需要高于預設電位，因此逐漸需要大的布局面積給SRAM儲存單元。然而，SRAM儲存單元越大，其對漏電流更加敏感。這些抵觸限制已造成SRAM設計的挑戰(zhàn)。針對上述挑戰(zhàn)，傳統(tǒng)方法是為SRAM儲存單元的儲存庫提供一省電控制器。省電控制器耦合^f渚存庫中SRAM4諸存單元的所有源極節(jié)點。當選用該儲存庫作讀寫才乘作，省電控制器不致動且SRAM儲存單元的來源節(jié)點耦合至接地。當不選擇儲存庫時，省電控制器致動以提升不被選擇的儲存庫中所有SRAM儲存單元的來源節(jié)點的電壓。當源極節(jié)點的電壓上升，介于SRAM儲存單元的漏杉U汲極)與源極之間的壓差會降低，因此降低其間的漏電流。漏電流降^f氐的傳統(tǒng)架構有4艮多改善空間。傳統(tǒng)省電控制器控制整個儲存庫，且沒有區(qū)分其中的SRAM4諸存單元。當選擇一個儲存庫，一些儲存單元會依照讀寫操作，然而其它可能沒有。傳統(tǒng)省電控制器沒有提供這些無選擇的儲存單元一個用以降低漏電流的最佳化設計。此外，傳統(tǒng)省電控制器是作為外接于SRAM裝置的記憶儲存庫的電路模組執(zhí)行。當傳統(tǒng)省電控制器設計成降低儲存庫中所有儲存單元的漏電流，通常結果是大的尺寸且占據(jù)過度的石圭空間。當SRAM縮減到45nm制程并且更小時，會造成i殳計上的4兆戰(zhàn)性。因此，在硅空間的限制需求下，所需要的是一種具有降低漏電流的最佳化i殳計的SRAM裝置。
發(fā)明內(nèi)容本發(fā)明揭露一種以字符線信號致動以降<氐漏電流的具有省電才莫組的SRAM裝置。于本發(fā)明的一具體實施例，SRAM裝置包含閂鎖單元，用以維持^t據(jù)；一或多個傳遞4冊才及晶體管，以字符線控制用以耦合閂鎖單元至位線以及互補位線；以及省電模組，耦合閂鎖單元，因應字符在線的控制信號以提升閂鎖單元的源極電壓，由此降^[氐閂鎖單元的漏電流。本發(fā)明的結構及方法連同附加的目的及優(yōu)點，當伴隨示意圖研讀，通過以下特定具體實施例的描述將能更加了解。圖1示出了根據(jù)本發(fā)明的具體實施例，以電路圖說明具有所提的省電才莫纟且的SRA1VH諸存單元；圖2示出Vdd顯示所^提的SRAM裝置的漏電流的示意圖圖3示出了根據(jù)本發(fā)曰7簡^f匕的布局示意圖；以及.置的圖4示出了根據(jù)本發(fā)明的具體實施例說明位于所提的SRAM裝置的來源節(jié)點電壓狀態(tài)的示意圖。具體實施例方式本發(fā)明涉及一種具有省電模組的SRAM裝置，其由字符線控制在一特定組SRAM儲存單元待機或省電才莫式時降低漏電流。以下僅說明各種本發(fā)明的具體實施例以供解釋原理的目的。其可了解到，熟此才支藝者即4吏沒有在此明確描述，亦可i殳計各種具體實施本發(fā)明原理的等效發(fā)明。圖1根據(jù)本發(fā)明的具體實施例，以電路圖說明具有所提的省電模組的SRAM儲存單元100。SRAM儲存單元100包含PMOS晶體管102以及NMOS晶體管104，以PMOS晶體管102的源才及連接到供應電壓Vdd，并且NMOS晶體管104的源極連接到省電才莫組106的方式串連。同樣的，以PMOS晶體管108的源極連接到供應電壓Vdd，并且NMOS晶體管110的源極耦合到省電模組106的方式，串連PMOS晶體管108以及NMOS晶體管110。PMOS晶體管102以及NMOS晶體管104的柵極連接至位于第一數(shù)據(jù)儲存節(jié)點N1的PMOS晶體管108以及NMOS晶體管110的漏才及。PMOS晶體管108以及NMOS晶體管110的柵極連接至位于第二數(shù)據(jù)儲存節(jié)點N2的PMOS晶體管102以及NMOS晶體管104的漏才及，其4諸存一個值，互補儲存于第一數(shù)據(jù)節(jié)點Nl的值。字符線WL所控制的傳輸柵極晶體管112耦合于第二數(shù)據(jù)儲存節(jié)點N2及位線BL之間，并且字符線WL所控制的另一傳輸柵才及晶體管114也耦合于第一數(shù)據(jù)儲存節(jié)點Nl及互補位線BLB之間。省電^^莫組106包含第一電源控制單元116，經(jīng)由第一源極線Vssl連接至NMOS晶體管104的源極，以及第二電源控制單元118，經(jīng)由第二源極線Vss2連接至NMOS晶體管110的源極。第一電源控制單元116包含一個NMOS晶體管120，其漏極與門極耦合第一源極線Vssl且其源極耦合接地，以及另一個NMOS晶體管122，其漏極耦合第一源極線Vssl且其源極耦合接地，其柵極由字符線WL控制。同樣地，第二電源控制單元118包含一個NMOS晶體管124，其漏才及與門才及耦合第二源才及線Vss2且其源才及耦合4妄地，以及另一個NMOS晶體管126，其漏極耦合第二源才及線Vss2且其源極耦合4妄地，其才冊才及由字符線WL控制。PMOS晶體管102、108以及NMOS晶體管104、110作為閂鎖以分別儲存在數(shù)據(jù)儲存節(jié)點N2及Nl的一個值及其互補值。當通過提升字符線WL上的控制信號至高電壓狀態(tài)以選擇SRAM儲存單元100時，傳輸才冊才及晶體管112、114以及NMOS晶體管122、126開啟，因此允許位線BL及互補位線BLB存取數(shù)據(jù)儲存節(jié)點Nl及N2,并且拔離源才及線Vss1及Vss2上的電壓至4妄地。作ii殳位線BL的電壓是高的，而互補位線BLB的電壓是低的。第二儲存節(jié)點N2上升到關閉PMOS晶體管108以及開啟NMOS晶體管110的高位準。因為NMOS晶體管126開啟，在數(shù)據(jù)儲存節(jié)點Nl的電壓拔離至接地。如此開啟PMOS晶體管102以及關閉NMOS晶體管104，因此維持在數(shù)據(jù)儲存節(jié)點N2的電壓于高位準。當沒有選擇SRAM儲存單元100時，字符在線控制信號降低到低位準，關閉傳輸^"極晶體管112及114,以及NMOS晶體管122及126j是供源極線Vssl及Vss2—個范圍由0.05V至0.6V的電壓，其高于4妄地電壓。因為NMOS晶體管122及126關閉，于NMOS晶體管104及110的源極的電壓上升至高于接地電壓的位準。由于跨越NMOS晶體管104的源極-漏極電壓減少，因此降低其漏電流。需注意到的是，雖然示范的實施例描述一個六晶體管SRAM儲存單元，所提出的省電模組可應用至包含超過六晶體管的其它形式SRAM^f諸存單元。圖24艮據(jù)本發(fā)明的具體實施例，顯示有關各種供應電壓Vdd的所提的SRAM裝置的漏電流的示意圖。Y軸表示pA單位量測的漏電流Isb，并且x軸表示電壓單位的SRAM裝置源極線的電壓位準。如示意圖所示，供應電壓Vdd越高，漏電流Isb越高。其也顯示越高Vss，漏電-虎Isb越{氐。底下表1顯示當源4及電壓Vss增加而核心供應電壓CVdd降低的漏電流改良。此表才是供"&計最佳化的指南。例如，當CVdd等于0.7V以及Vss是0.2V時，漏電流降低87%，相對于當CVdd等于IV以及Vss等于0.0V時。表一<table>tableseeoriginaldocumentpage9</column></row><table>化布局圖300。字符線WL實質(zhì)上垂直位線BL以及互補位線BLB。沖亥心供應電壓Vcc的電源線平朽"f立線BL及互4Ki線BLB。源才及線Vssl及Vss2實質(zhì)上平4亍字才尋線WL。圖4根據(jù)本發(fā)明的具體實施例說明位于所提出的SRAM儲存單元的Vss節(jié)點電壓狀態(tài)的示意圖。如圖所示，源4及線Vss11為4諸存單元1所用，源極線Vss12/21為儲存單元1及儲存單元2所共享，源才及線Vss22/31為^f渚存單元2及Y渚存單元3所共享，以及源極線Vss32/41為儲存單元3及儲存單元4(未顯示于示意圖)所共享。當選擇儲存單元1作為讀與寫操作時，源極線Vssll以及Vss12/21耦合接地，以及其它儲存單元的源極線，例如儲存單元3,上升至高于接地的電壓位準，以降低漏電流。因為源極線V12/21為鄰近4諸存單元，<諸存單元1及4諸存單元2，所共享，并且源4及線V22/31為鄰近儲存單元，儲存單元2及儲存單元3，所共享，儲存單元2有一源才及線4妄地并且另一個上升至4交高位準。然而，因為源才及上電壓^f又稍樣i高于對地電壓，其將不會干擾位于記憶4諸存單元的數(shù)據(jù)儲存節(jié)點的值。所才是出的發(fā)明可通過降〗氐在儲存單元位準的漏電流而大量省電，相較先前技術僅降低所選擇的儲存單元的儲存庫是一重大改良。此夕卜，所才是的省電才莫組允許最小供應電壓Vccmin維持在適當位準而不用折衷于漏電流降低。這對于未來世代的集成電路ICs是很重要，例如小于45nm科技制造，其持續(xù)縮減尺寸。上述說明提供很多不同具體實施例或執(zhí)行不同發(fā)明特征的具體實施例。描述特定實施例的組件及程序以幫助厘清本發(fā)明。當然，這些僅僅是具體實施例，并不是意圖限制描述于申請權利要求的本發(fā)明。然熟悉此技藝者皆應該了解，前述或其它未脫離本發(fā)明所揭示精神下的改變形式和詳盡描述皆包含在內(nèi)。因此本發(fā)明并未局限于所揭露的形式及詳細的討論與說明中，均應包含在附加權利要求所揭示的范圍內(nèi)。主要組件符號說明100SRAM<諸存單元102PMOS晶體管104NMOS電晶106省電模組108PMOS晶體管110NMOS晶體管112傳輸柵極晶體管114傳輸柵極晶體管116第一電源控制單元118第二電源控制單元120NMOS晶體管122NMOS晶體管124NMOS晶體管126NMOS晶體管300SRAM4諸存單元的筒4匕布局圖WL字符線BL位線BLB互補位線Vcc供應電壓Vssl，Vss2源才及線Vdd供應電壓N2,N1凄t據(jù)儲存節(jié)點Vssll，Vssl2/21,Vss22/31,Vss32/41源極線。權利要求1.一種靜態(tài)隨機存取存儲器(SRAM)裝置，包含閂鎖單元，用以維持數(shù)據(jù)；一個或多個傳遞柵極晶體管，為字符線所控制用以耦合所述閂鎖單元至位線及互補位線；以及省電模組，耦合所述閂鎖單元，響應所述字符線上的控制信號以提升所述閂鎖單元的源極電壓，由此降低所述閂鎖單元的漏電流。2.根據(jù)權利要求1所述的SRAM裝置，其中，所述閂鎖單元包含第一PMOS晶體管，具有耦合供應電壓的源極;以及第一NMOS晶體管，具有漏極及柵極，分別耦合所述第一PMOS晶體管的漏極及柵極；以及源極，耦合所述省電模組。3.根據(jù)權利要求2所述的SRAM裝置，其中，所述閂鎖單元包含第二PMOS晶體管，具有耦合所述供應電壓的源極;以及第二NMOS晶體管，具有漏極及柵極，分別耦合所述第二PMOS晶體管的漏極及柵極；以及源極，耦合所述省電模組。4.根據(jù)權利要求3所述的SRAM裝置，其中，所述省電模組包含第一源才及線，耦合所述第一NMOS晶體管的源才及，以及第二源極線，耦合所述第二NMOS晶體管的源才及。5.根據(jù)權利要求4所述的SRAM裝置，其中，所述第一及第二源才及線與控制所述傳遞斥冊極晶體管的所述字符線布局于同方向。6.根據(jù)權利要求4所述的SRAM裝置，其中，所述第一或第二源;f及線為兩個鄰近SRAM儲存單元所共享。7.根據(jù)權利要求4所述的SRAM裝置，其中，所述第一及第二源極線與所述字符線平行。8.根據(jù)權利要求4所述的SRAM裝置，其中，所述省電模組包含第一電源控制單元，耦合于所述第一源極線及接地之間，用以響應所述字符線上的所述控制信號，反向提升所述源極電壓。9.根據(jù)權利要求8所述的SRAM裝置，其中，所述第一電源控制單元包含第三NMOS晶體管，具有耦合所述第一源極線的漏才及及4冊一及，以及耦合至接地的源才及。10.—種靜態(tài)隨機存取存儲器(SRAM)裝置，具有多個SRAM儲存單元，每一個包含第一PMOS晶體管，具有耦合至供應電壓的源極；第一NMOS晶體管，具有漏極以及柵極，分別耦合至所述第一PMOS晶體管的漏極及柵極；第二PMOS晶體管，具有耦合至所述供應電壓的源才及；第二NMOS晶體管，具有漏極以及柵極，分別耦合至所述第二PMOS晶體管的漏極及斥冊極，所述第一NMOS及PMOS晶體管的所述柵4及耦合至所述第二NMOS及PMOS晶體管的所述漏才及以形成凄t據(jù)儲存節(jié)點，并且所述第二NMOS及PMOS晶體管的所述片冊極耦合至所述第一NMOS及PMOS晶體管的所述漏極以形成互補數(shù)據(jù)4諸存節(jié)點；第一傳遞柵極晶體管，由字符線控制以選擇地耦合所述數(shù)據(jù)儲存節(jié)點至位線；第二傳遞柵極晶體管，由所述字符線控制以選4奪地耦合所述互補數(shù)據(jù)儲存節(jié)點至互補位線；以及省電模組，耦合至所述第一及第二NMOS晶體管的源極，以當所述字符線上的控制信號是低的時提升其源極電壓，由此降低從所述電源至所述第一及第二NMOS晶體管的所述源極的〉漏電5危。11.根據(jù)權利要求10所述的SRAM裝置，其中，所述省電模組包含第一源極線，耦合到所述第一NMOS晶體管的所述源極，以及第二源一及線，并禹合到所述第二NMOS晶體管的所述源才及。12.根據(jù)權利要求11所述的SRAM裝置，其中，所述第一及第二源極線與控制所述傳遞柵極晶體管的所述字符線布局于同方向。13.才艮據(jù)權利要求11所述的SRAM裝置，其中，所述第一或第二源才及線為兩個鄰近SRAM儲存單元所共享。14.才艮據(jù)權利要求11所述的SRAM裝置，其中，所述省電才莫組包含第一電源控制單元，耦合于所述第一源極線及4妄地之間，以及第二電源控制單元，耦合于所述第二源極線及接地之間，用以響應所述字符線上的所述控制信號，反向提升所述源極電壓。全文摘要本發(fā)明涉及一種靜態(tài)隨機存取存儲器(SRAM)裝置，包含一閂鎖單元用以維持數(shù)據(jù)；一或多個傳遞柵極晶體管通過一字符線控制用以耦合閂鎖單元至一位線與一互補位線；以及，一省電模組耦合閂鎖單元，因應字符在線的一控制信號以提升閂鎖單元的一源極電壓，由此降低閂鎖單元的一漏電流。文檔編號G11C11/417GK101364433SQ20081008919公開日2009年2月11日申請日期2008年4月22日優(yōu)先權日2007年8月7日發(fā)明者廖忠志,肯杰里·蘇布拉馬尼申請人:臺灣積體電路制造股份有限公司