專利名稱：半導(dǎo)體存儲器的電壓調(diào)整器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種電壓調(diào)整器，特別涉及一種使用于DRAM(動態(tài)隨機存取存 儲器)等半導(dǎo)體存儲器的電壓調(diào)整器。
背景技術(shù)：
按，隨著科技日新月異，主要用于存儲大量數(shù)據(jù)的半導(dǎo)體存儲器，其存 儲容量亦被發(fā)展的越來越大。當(dāng)半導(dǎo)體科技在持續(xù)地縮小尺寸以達到更大存 儲容量的同時，為使存儲器具有更高的可靠度以及低功率消耗，芯片上的電 壓調(diào)整器就必須要具備對內(nèi)部電路提供更低供應(yīng)電壓的功能才能實現(xiàn)。對 DR AM的位線感測來說，存儲器單元陣列的更新以及預(yù)充操作均會突然以及嚴(yán) 重地消耗電流；對高密度的DRAM來說，在芯片上設(shè)計一電壓調(diào)整器，可對存 儲器單元陣列提供具有充足以及適當(dāng)供應(yīng)電流的穩(wěn)定電壓電平(Vsa)是一極 具挑戰(zhàn)難度的項目。
圖1是現(xiàn)有DRAM電壓調(diào)整器100的電路圖，如圖所示電壓調(diào)整器100包含 一如同比較器的差動放大單元ll、 一反饋單元12、 一PMOS驅(qū)動晶體管mpll以 及一麗0S晶體管13。比較單元11包含多個晶體管111-115，顧0S晶體管112與 PM0S晶體管114串聯(lián)，NMOS晶體管113與PMOS晶體管115串聯(lián)。NMOS晶體管lll 的源極接地(GND)，而其漏極與畫0S晶體管112、 113的源極連接。柵極與一電 壓Vbiasl連接的NOMS晶體管對差動放大單元ll提供一固定電流，畫OS晶體管 112自反饋單元112處檢測電壓Vsa 1的電平，固OS晶體管113則接收一參考電壓 Vrefl。柵極相連接的PM0S晶體管114、 115組成一電流鏡，PM0S晶體管114的 柵極與漏極互相連接，而其源極連接于一電源供應(yīng)電壓Vdd， PM0S晶體管115 連接于電源供應(yīng)電壓Vdd與差動放大單元ll的輸出節(jié)點之間。柵極與差動放大 單元ll的輸出相連接的PMOS驅(qū)動晶體管mpll可控制經(jīng)由Vdd處而流至Vsal處 的供應(yīng)電流給內(nèi)部電路(圖未示)使用。具有二電阻Rll、 R12的反饋單元12可 調(diào)整電壓Vsal與參考電壓Vrefl間的比例，而反々責(zé)輸出電壓Vfbl等于 Vsal*R12/(Rll+R12)。通常處于關(guān)閉狀態(tài)的畫0S晶體管13在觸發(fā)信號trl升起時被開啟，藉以將PM0S驅(qū)動晶體管即11的柵極端下拉至接地(GND)的電平， 以提供更多的電流至Vsal處。
在操作期間中，差動放大單元ll將反饋電壓Vfbl以及參考電壓Vrefl進行 比較后，再將其輸出信號傳送至PMOS驅(qū)動晶體管mpll，藉以控制提供給DRAM 單元陣列使用的電流以及調(diào)整內(nèi)部電源供應(yīng)電壓Vsal。若Vsal太低且Vf b 1小 于Vrefl時，PMOS驅(qū)動晶體管mpll柵極端的電壓電平會趨近接地(GND)的電平， 以拉升Vsal;當(dāng)Vsal逐漸升高時，Vf bl將會被提升至Vref 1的電平，且PM0S 驅(qū)動晶體管mpll柵極端的電壓電平會趨近Vdd的電平，以關(guān)閉PM0S驅(qū)動晶體管 mpll，避免Vsal繼續(xù)升高。在穩(wěn)定之后，電壓Vfbl會等于電壓Vrefl，且電壓 Vsal的電壓值會被調(diào)整成為Vrefh (Rll+R12)/R12。
為避免在位線感測時因電壓Vsal突然降低而造成DRAM效能的降低，經(jīng)由 觸發(fā)信號tr l控制的薩0S晶體管13會被開啟，可將PM0S驅(qū)動晶體管mpll柵極端 的電壓電平下拉趨近接地(GND)的電平，以預(yù)先提供更多的電流以及將Vsa 1 的電壓電平提升，此種預(yù)拉升(pre-kick)的動作可避免之后位線在感應(yīng)時電 壓Vsal突然降的過低。由于電壓Vsa 1缺少適當(dāng)?shù)姆答仚C制來控制預(yù)拉升 (pre-kick)以及差動放大單元ll反應(yīng)時間過慢的原因，電壓Vsal非常容易形 成突然被拉升以及降低的現(xiàn)象。此外，在電壓Vsal突然降低之前，trl將會一 直保持在高電平，將造成電壓Vsal因為電源供應(yīng)電壓Vdd的關(guān)系而被拉升的過 高；甚者，trl會在電壓Vsal突然降低之后而轉(zhuǎn)變成低電平，此時，若差動放 大單元ll反應(yīng)時間過慢，電壓Vsal則會發(fā)生被拉升的過高或過低的狀況，均 難以堪稱實用。
圖2是另一現(xiàn)有電壓調(diào)整器200的電路圖，如圖所示電壓調(diào)整器200包含 一比較單元21、 一反饋單元22、 PMOS驅(qū)動晶體管mpll、 rap22、 一控制單元23 以及開關(guān)24、 25。比較單元21包含多個麗OS晶體管211-213以及PM0S晶體管 214-215。比較單元21將反饋單元22的第一信號以及參考電壓Vref2進行比較， 用以輸出一擺幅較大的放大信號S1以及一擺幅較小的互補放大信號S2。雨OS 晶體管211接收一柵極電壓Vbias2并提供一偏壓電流至比較單元21。信號S1 控制PMOS驅(qū)動晶體管mpll,使其對DRAM存儲器單元輸出一內(nèi)部供應(yīng)電壓Vsa2; 自PMOS晶體管214漏極端輸出的信號S2控制控制單元23。具有二電阻R21、 R22 的反饋單元22接收參考電壓Vref2,并根據(jù)電阻R21、 R22間的阻抗值比例產(chǎn)生 一反饋信號Vfb2至比較單元21的一輸入端。PM0S驅(qū)動晶體管mp21是控制內(nèi)部供應(yīng)電壓Vsa2的第一控制路徑，PM0S驅(qū)動晶體管mp21是控制內(nèi)部供應(yīng)電壓 Vsa2的第二控制路徑，而包含PM0S晶體管231的控制單元23與比較單元21耦 接?？刂茊卧?3接收信號S2，并輸出一控制電壓Vl至PMOS驅(qū)動晶體管mp22的 柵極端。包含PM0S晶體管241的開關(guān)24與PM0S驅(qū)動晶體管mp22耦接并接收一觸
隨OS晶體管251的開關(guān)25與PMOS驅(qū)動晶體管mp22耦接并接收觸發(fā)信號tr2，用 以將控制電壓VI的電平向接地端的電平下拉。
在電流消耗沒有突然改變的正常操作中，電壓Vsa2會藉由比較單元21、 PM0S驅(qū)動晶體管mp21以及反饋單元22的調(diào)整而保持在V^ef2* (R21+R22) /R22 的電平，比較單元21的輸出信號S1亦會保持在一特定的電平，使PMOS驅(qū)動晶 體管mp22僅提供電壓Vsa2的待命電流。信號S2，即組成電流鏡的PMOS晶體管 214-215的柵極偏壓，是設(shè)定PMOS晶體管231的柵極偏壓，而輸入至PMOS驅(qū)動 晶體管mp22柵極端的控制電壓Vl被設(shè)定在Vdd的電壓電平，直到信號tr2被拉 升為止。
在位線感測使突然大電流消耗時，NM0S晶體管251會藉由被拉升的信號 tr2而導(dǎo)通，并下拉PMOS驅(qū)動晶體管mp22的柵極電壓Vl，用以拉升內(nèi)部供應(yīng)電 壓Vsa2，而此種"重置"(reset)的動作可防止內(nèi)部供應(yīng)電壓Vsa2過度的下降。 在重置之后，被下拉的觸發(fā)信號tr2會將麗OS晶體管251關(guān)閉，并將PMOS晶體 管241導(dǎo)通，以拉升控制電壓Vl至Vdd的電平，并關(guān)閉PMOS驅(qū)動晶體管mp22。
但是，在圖2中，比較單元21亦會因為偏壓電流僅由畫OS晶體管211來提 供的關(guān)系而反應(yīng)過慢，甚者，在位線開始感測時，由PMOS晶體管mp22提供至 內(nèi)部供應(yīng)電壓Vsa2的電流可能會不足。
圖3是圖2中電壓調(diào)整器200的時序圖，其橫軸代表時間，而縱軸則代表電 壓。在位線感測之前，內(nèi)部供應(yīng)電壓Vsa2會被重置。
美國專利公告第6195298號揭露另一種對半導(dǎo)體裝置提供提供電壓與電 流的電壓調(diào)整器，然，其因為具有三組放大器的關(guān)系而更復(fù)雜且增加制造成 本。
有鑒于上述電壓調(diào)整器以及壓降轉(zhuǎn)換器的缺憾，本發(fā)明人有感其未至臻 完善，遂竭盡心智，悉心研究克服，憑從事該項產(chǎn)業(yè)多年的經(jīng)驗累積，進而 研發(fā)出一種半導(dǎo)體存儲器的電壓調(diào)整器，可改善上述各種缺失者。

發(fā)明內(nèi)容
本發(fā)明的主要目的，即在于提供一種用于如DRAM、 SRAM等半導(dǎo)體存儲器 的電壓調(diào)整器，可達到電路設(shè)計較簡單且降低制造成本的功效者。
本發(fā)明的另一目的，即在于提供一種用于半導(dǎo)體存儲器的電壓調(diào)整器， 可使運算放大器在位線感測時的反應(yīng)速度更快。
本發(fā)明的又一目的，即在于提供一種用于半導(dǎo)體存儲器的電壓調(diào)整器， 可在位線感測之前將內(nèi)部供應(yīng)電壓重置。
為達上述目的，本發(fā)明的技術(shù)實現(xiàn)如下
一電流鏡； 一與該電流鏡耦接的第一晶體管群組，是受控于該內(nèi)部供應(yīng)電壓； 一與該電流鏡耦接的第二晶體管群組，是受控于一第一信號以及一第一參考 電壓； 一與該電流鏡耦接的第三晶體管群組，是受控于該第一信號以及一第 二參考電壓； 一與該第一、第二與第三晶體管群組耦接的第一偏壓電流源， 用以對該第一、第二與第三晶體管群組提供偏壓電流；以及一與該電流鏡、 該第二與第三晶體管群組耦接的驅(qū)動晶體管，用以輸出該內(nèi)部供應(yīng)電壓。
本發(fā)明的另一實施例，即在提供一種半導(dǎo)體存儲器的電壓調(diào)整器，其包 含有一具有第一與第二偏壓電流源的比較單元，用于在一第一控制信號的控
制之下將一輸出電壓與第一以及第二參考電壓進行比較，且第二偏壓電流源 受一第二信號控制而導(dǎo)通；以及一主動驅(qū)動件，與比較單元耦接，用于輸出
該輸出電壓。在感測操作之前，輸出電壓會被重置在第二參考電壓；而在感 測操作中，輸出電壓會被維持在第一參考電壓，且第二信號將第二偏壓電流 源導(dǎo)通，以增加比較單元的操作速度；在感測操作結(jié)束后，輸出電壓會被重 置在第二參考電壓。
為讓本發(fā)明的上述和其它目的、特征和優(yōu)點能更明顯易懂，下文特舉較 佳實施例，并配合附圖，作詳細i^明如下。


圖1是現(xiàn)有DRAM電壓調(diào)整器的電路圖。
圖2是另 一現(xiàn)有DRAM電壓調(diào)整器的電路圖。
圖3是圖2中電壓調(diào)整器的時序圖。
圖4是本發(fā)明電壓調(diào)整器的實施例圖。圖5是圖4中各信號的時序圖。
圖6是本發(fā)明電壓調(diào)整器的另 一實施例圖。
附圖符號說明
100:電壓調(diào)整器 11:比較單元
111-115:晶體管 12:反饋單元
Rll、 R12:電阻 Mpll、 13:晶體管
200:電壓調(diào)整器 21:比較單元
211-215:晶體管 22:反饋單元
R21、 R22:電阻 23:控制單元
24:開關(guān) 25:開關(guān)
,21、 mp22、 231、 241、 251:晶體管 400:電壓調(diào)整器 410:比較單元
600:電壓調(diào)整器 610:比較單元
P41-P43、 N43-N51:晶體管。
具體實施例方式
雖然動態(tài)隨機存取存儲器在圖標(biāo)中以及下列描述中被舉例來說明本發(fā)明 實施例的操作原理，然而，本發(fā)明的實施例并非限定使用于動態(tài)隨機存取存
明的任何存儲器單元均可使用之。
在本發(fā)明的實施例中，在大電流消耗(如位線感測時)之前，半導(dǎo)體存儲 器的內(nèi)部供應(yīng)電壓會被預(yù)設(shè)在一高參考電平。而當(dāng)DRAM致動時，內(nèi)部供應(yīng)電 壓會維持在一低參考電平，以保持整體裝置的可靠度。在大電流消耗后，內(nèi) 部供應(yīng)電壓會被重置在該高參考電平。而在位線感測時，為增加運算放大器 的操作速度，大偏壓電流會被提供給運算放大器，故內(nèi)部供應(yīng)電壓在大電流 消耗 一 開始時并不會降的過低。
圖4是本發(fā)明電壓調(diào)整器的實施例圖，圖5是圖4中各信號的時序圖。 在圖4中，電壓調(diào)整器400包含有一比較單元(差動運算放大器)410、 一PMOS 驅(qū)動晶體管P43以及一 麗OS晶體管N51。比較單元410將內(nèi)部供應(yīng)電壓VCCSA 與一參考電壓VA以及VCR進行比較，用以在節(jié)點0輸出放大電壓(節(jié)點0是 比較單元410的輸出端)。麗OS晶體管N49接收電源供應(yīng)電壓VDD，并對比較單元410提供一偏壓電流。節(jié)點0可控制PM0S驅(qū)動晶體管P43輸出內(nèi)部供應(yīng) 電壓VCCSA。
PM0S晶體管P41的源極端耦接至VDD，且其柵極端與漏極端均耦接至節(jié) 點01。同樣地，PM0S晶體管P42的源極端耦接至VDD，其柵極端耦接至節(jié)點 01且其漏極端均耦接至節(jié)點0。 PM0S晶體管P41、 P42組成一電流鏡。
麗OS晶體管N41的源極端耦接于麗OS晶體管N42的漏極端，其柵極端 耦接于信號TRD41N(信號TRD41的反相信號)，且其漏極端耦接于節(jié)點01。信 號TRD41是在半導(dǎo)體存儲器讀取、寫入或更新操作時被啟動。
麗OS晶體管N42的源極端耦接于節(jié)點02,其柵極端耦接于信號VCCSA， 且其漏極端耦接蘭OS晶體管N41的源極端。NMOS晶體管N41、 N42組成第一 晶體管群組。
畫OS晶體管N43的源極端耦接于畫OS晶體管N44的漏極端，其4冊極端 耦接于信號TRD41且其漏極端耦接于節(jié)點01。
畫OS晶體管N44的源極端耦于節(jié)點02，其4冊極端耦接于信號VCCSA，且 其漏極端耦接應(yīng)OS晶體管N43的源極端。畫OS晶體管N43、 N44組成第二晶 體管群組。
NMOS晶體管N45的源極端耦麗OS晶體管N46的漏極端，其柵極端耦接 于信號TRD41,且其漏極端耦接于節(jié)點O。
麗OS晶體管N46的源極端耦于節(jié)點02，其一冊極端耦接于參考電壓VA, 且其漏極端耦接麗OS晶體管N45的源極端。麗OS晶體管N45、 N46組成第三 晶體管群組。
麗OS晶體管N47的源極端耦畫OS晶體管N48的漏極端，其柵極端耦接 于信號TRD41N,且其漏極端耦接于節(jié)點O。
麗OS晶體管N48的源極端耦于節(jié)點02，其柵極端耦接于參考電壓VCR, 且其漏極端耦接麗OS晶體管N47的源極端。麗OS晶體管N47、 N48組成第四 晶體管群組。
NMOS晶體管N49的源極端接地，其4冊極端耦4妻于VDD,且其漏極端耦接 于節(jié)點02。麗OS晶體管N50的源極端接地，其一冊極端耦接于信號TRD42，且 其漏極端耦接于節(jié)點02。麗OS晶體管N49、 N50對比較單元410提供偏壓電 流。此外，麗OS晶體管N49永遠導(dǎo)通，而畫OS晶體管N50的導(dǎo)通與否受控 于信號TRD42。麗OS晶體管N49、 N50可受控于一由其它偏壓電路提供的固定電壓，而被動電阻器可對比較單元410提供偏壓電流。
麗0S驅(qū)動晶體管N51的源極端接地，其柵極端耦接于信號TRD43，且其 漏極端耦接于節(jié)點O。麗0S晶體管N51是一較弱的晶體管，其在位線開始感 測時設(shè)定節(jié)點0的電壓。
在圖5中，VA顯示為1. 4V且VCR顯示為1. 8V(舉例說明而已，并非限定 為此值)，故畫OS晶體管N46、 N46永遠導(dǎo)通。此外，麗OS晶體管N42、 N44 亦因為其柵極電壓VCCSA為1.4V或1. 8V的關(guān)系而永遠導(dǎo)通。
當(dāng)DRAM在預(yù)充電時，信號TRD41是低邏輯電平，而信號TRD41N為高邏 輯電平，故畫OS晶體管N41、 N47會被導(dǎo)通而NMOS晶體管N43、 N45會被關(guān) 閉。因此，比較單元410接收VCR(1.8V)做為參考電平(即圖5中的OP-ref), 且VCCSA會—皮預(yù)設(shè)為1. 8V。此較高的預(yù)設(shè)電位可防止位線感測時內(nèi)部供應(yīng)電 壓VCCSA降的過低。
當(dāng)DRAM進行讀取、寫入或更新時，信號TRD41是高邏輯電平，而信號 TRD41N為低邏輯電平，故麗OS晶體管N41、N47會被關(guān)閉而NMOS晶體管N43、 N45會被導(dǎo)通。因此，比較單元的參考電平VA為1. 4V，且VCCSA會被調(diào)整為 1. 8V。
在圖5中的Tl期間，信號TRD41變成高邏輯電平使位線準(zhǔn)備進行感測， 此時，VCCSA尚未消耗大電流并維持在1. 8V。在Tl期間后，位線開始進行感 測，VCCSA會下降并保持在1. 4V,用以維持整體裝置的可靠度。在DRAM完成 整體操作并回復(fù)到預(yù)充電狀態(tài)時，信號TRD41會回到低邏輯電平，用以將 VCCSA重設(shè)在1. 8V。本實施例中即意味著在DRAM完成整體操作并回復(fù)到預(yù)充 電狀態(tài)時，VCCSA會被重設(shè)在一較高的電壓電平，而在一般的現(xiàn)有技術(shù)中， VCCSA僅在位線開始感測時會被重設(shè)。
信號TRD42是作為DRAM感測之用，在TRD42為高邏輯電平(NMOS晶體管 N50被導(dǎo)通)時，比較單元410在位線感測時具有較快的速度，用以避免VCCSA 降的過低。在TRD42為高邏輯電平的期間，比較單元410的偏壓電流是由麵OS 晶體管N49、 N50來提供，且比較單元410具有較快的反應(yīng)速度。在比較單元 410將VCCSA維持在1.4V(VA)后，TRD42會變成低邏輯電平來將麗OS晶體管 N50關(guān)閉，用以降低偏壓電流以及比較單元410的^電。
在Tl期間(TRD41為高邏輯電平但位線尚未開始感測)，最好是將節(jié)點0 的電壓電平維持在遠離電源供應(yīng)電壓VDD的電平，并提供些許的子閾值(sub-threshold)電流，使其流經(jīng)PM0S驅(qū)動晶體管P43至VCCSA。因此，在 信號TRD41的電平被提升后，信號TRD43會變成高邏輯電平，用以導(dǎo)通麗0S 晶體管N51,并將節(jié)點0的電壓電平維持在遠離電源供應(yīng)電壓VDD的電平。 此時，比較單元410的參考輸入(0P-ref)在1. 4V與1. 8V間切換。
在此實施例中，當(dāng)DRAM在預(yù)充電狀態(tài)時，VCCSA會被預(yù)設(shè)在1. 8V，在 DRAM完成整體操作并回復(fù)到預(yù)充電狀態(tài)時，VCCSA會被設(shè)在1. 4V，故其在較 大范圍的電源供應(yīng)電壓VDD中亦可輕易的被控制。
圖6是本發(fā)明電壓調(diào)整器的另一實施例圖。電壓調(diào)整器600包含有一比 較單元(差動運算放大器)610、 一 PMOS驅(qū)動晶體管P43以及一 應(yīng)OS晶體管 N51。比較單元610包含麗OS晶體管N43-N50以及PMOS晶體管P41-P42。比 較單元610的電路結(jié)構(gòu)以及功能與圖4中的比較單元410非常類似。NMOS晶 體管N43的柵極端與電源供應(yīng)顛壓VDD耦接，而非信號TRD41。
雖然本發(fā)明已以較佳實施例揭露如上，然其并非用以限定本發(fā)明，任何 熟習(xí)此技藝者，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作些許的更動與潤飾， 因此本發(fā)明的保護范圍當(dāng)視本發(fā)明的申請專利范圍所界定者為準(zhǔn)。
權(quán)利要求
1、一種半導(dǎo)體存儲器的電壓調(diào)整器，其包含有電流鏡；第一晶體管群組，與該電流鏡耦接，并受控于一內(nèi)部供應(yīng)電壓；第二晶體管群組，與該電流鏡耦接，并受控于一第一信號以及一第一參考電壓；第三晶體管群組，與該電流鏡耦接，并受控于該第一信號以及一第二參考電壓；；第一偏壓電流源，與該第一、第二以及第三晶體管群組耦接，用以對該第一、第二以及第三晶體管群組提供一第一偏壓電流；以及驅(qū)動晶體管，與該電流鏡、該第二晶體管群組以及該第三晶體管群組耦接，用以輸出該內(nèi)部供應(yīng)電壓。
2、 根據(jù)權(quán)利要求l所述的半導(dǎo)體存儲器的電壓調(diào)整器，其中，該第一晶 體管群組包含第一晶體管，具有與該電流鏡耦接的第一端、與一電源供應(yīng)端耦接的控 制端以及一第二端；以及第二晶體管，具有與該第一晶體管的第二端耦接的第一端、與該內(nèi)部供 應(yīng)電壓耦接的控制端以及與該第 一偏壓電流源耦接的第二端。
3、 根據(jù)權(quán)利要求l所述的半導(dǎo)體存儲器的電壓調(diào)整器，其中，該第二晶 體管群組包含第三晶體管，具有與該電流鏡耦接的第一端、與該第一信號耦接的控制 端以及一第二端；以及第四晶體管，具有與該第三晶體管的二端耦接的一端、與該第一參考電 壓耦接的控制端以及與該第 一偏壓電流源耦接的第二端。
4、 根據(jù)權(quán)利要求l所述的半導(dǎo)體存儲器的電壓調(diào)整器，其中，該第三晶 體管群組包含第五晶體管，具有與該電流鏡耦接的第一端、與該第一信號的反相信號 耦接的控制端以及一第二端；以及第六晶體管，具有與該第五晶體管的第二端耦接的第一端、與第二參考 電壓耦接的控制端以及與該第 一偏壓電流源耦接的第二端。
5、 根據(jù)權(quán)利要求l所述的半導(dǎo)體存儲器的電壓調(diào)整器，其中，該第一偏 壓電流源受控于一固定電壓以及一電源供應(yīng)電壓中的任一者。
6、 根據(jù)權(quán)利要求l所述的半導(dǎo)體存儲器的電壓調(diào)整器，還包含第二偏壓電流源，與該第一、第二以及第三晶體管群組耦接，并在第二信號的控制下， 對該第 一、第二以及第三晶體管群組提供一第二偏壓電流。
7、 根據(jù)權(quán)利要求l所述的半導(dǎo)體存儲器的電壓調(diào)整器，還包含一電平保 持元件，與該電流鏡以及該驅(qū)動晶體管耦接，并在第三信號的控制下設(shè)定該 電流鏡輸出端的電壓電平。
8、 根據(jù)權(quán)利要求l所述的半導(dǎo)體存儲器的電壓調(diào)整器，其中，該第一信 號與該半導(dǎo)體存儲器在讀取、寫入或更新時被啟動。
9、 根據(jù)權(quán)利要求6所述的半導(dǎo)體存儲器的電壓調(diào)整器，其中，該第二信 號與該第一信號被啟動時增加該電壓調(diào)整器的操作速度。
10、 根據(jù)權(quán)利要求7所述的半導(dǎo)體存儲器的電壓調(diào)整器，其中，該第三 信號用于設(shè)定該電流鏡輸出端的電壓電平。
11、 根據(jù)權(quán)利要求2所述的半導(dǎo)體存儲器的電壓調(diào)整器，其中，該第一晶 體管群組還包含第八晶體管，具有一與該電流鏡耦接的第一端、與該電源供應(yīng)端耦接的 控制端以及一第二端；以及第九晶體管，具有與該第八晶體管的第二端耦接的第一端、與該內(nèi)部供 應(yīng)電壓耦接的控制端以及與該第 一偏壓電流源耦接的第二端。
12、 一種半導(dǎo)體存儲器的電壓調(diào)整器，用于自一電源供應(yīng)端產(chǎn)生一內(nèi)部 供應(yīng)電壓，該電壓調(diào)整器包含有比較單元，具有第一與第二偏壓電流源，該比較單元在一第一信號的控 制下對該內(nèi)部供應(yīng)電壓以及一第一與第二參考電壓進行比較，該第二參考電 壓高于該第一參考電壓，在第二信號的控制下，該第一偏壓電流源以及該第 二偏壓電流源永遠導(dǎo)通；以及驅(qū)動晶體管，與該比較單元耦接，并輸出該內(nèi)部供應(yīng)電壓；其中，在該半導(dǎo)體存儲器進行感測之前，該內(nèi)部供應(yīng)電壓會被重置在第 二參考電壓的電平；在感測期間，該內(nèi)部供應(yīng)電壓會被維持在該第一參考電 壓的電平；在感測結(jié)束后，該內(nèi)部供應(yīng)電壓會被重置在第二參考電壓的電平；在感測時，該第二信號會^^皮啟動，用以導(dǎo)通該第二偏壓電流源，以增加該比較單元的操作速度。
13、 根據(jù)權(quán)利要求12所述的半導(dǎo)體存儲器的電壓調(diào)整器，還包含一電平 保持元件，與該比較單元耦接，并在一第三信號的控制下設(shè)定該比較單元輸出端的電壓電平；其中，該半導(dǎo)體存儲器被啟動且在進行感測之前，該第三 信號用于設(shè)定該比較單元輸出端的電壓電平。
14、 根據(jù)權(quán)利要求12所述的半導(dǎo)體存儲器的電壓調(diào)整器，其中，該比較單元包含有 電流鏡；第一晶體管群組，與該電流鏡耦接，并受控于該內(nèi)部供應(yīng)電壓； 第二晶體管群組，與該電流鏡耦接，并受控于該第一信號以及該第一參 考電壓；第三晶體管群組，與該電流鏡耦接，并受控于該第一信號以及該第二參 考電壓。
15、 根據(jù)權(quán)利要求12所述的半導(dǎo)體存儲器的電壓調(diào)整器，其中，該第一 偏壓電流源受控于 一 固定電壓以及 一 電源供應(yīng)電壓中的任 一 者。
16、 根據(jù)權(quán)利要求12所述的半導(dǎo)體存儲器的電壓調(diào)整器，其中，該第一 信號與該半導(dǎo)體存儲器在讀取、寫入或更新時被啟動。
17、 根據(jù)權(quán)利要求12所述的半導(dǎo)體存儲器的電壓調(diào)整器，其中，該第二 信號與該第一信號被啟動時增加該電壓調(diào)整器的操作速度。
全文摘要
本發(fā)明提供一種半導(dǎo)體存儲器的電壓調(diào)整器，其包含有具有第一與第二偏壓電流源的比較單元，用以在一第一控制信號的控制之下將一輸出電壓與第一以及第二參考電壓進行比較，且第二偏壓電流源受一第二信號控制而導(dǎo)通；以及一主動驅(qū)動件，與比較單元耦接，用以輸出該輸出電壓。在感測操作之前，輸出電壓會被重置在第二參考電壓；而在感測操作中，輸出電壓會被維持在第一參考電壓，且第二信號將第二偏壓電流源導(dǎo)通，以增加比較單元的操作速度；在感測操作結(jié)束后，輸出電壓會被重置在第二參考電壓。
文檔編號G11C11/407GK101556821SQ200810091119
公開日2009年10月14日 申請日期2008年4月7日 優(yōu)先權(quán)日2008年4月7日
發(fā)明者周敏忠, 姚澤華 申請人:晶豪科技股份有限公司