專利名稱：移位寄存器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種柵極驅(qū)動裝置，特別是一種液晶顯示器驅(qū)動電路中的移 位寄存器。
背景技術(shù)：
液晶顯示器(LCD)具有重量輕、厚度薄和使用功率低等特點，廣泛應(yīng)用于 手機(jī)、顯示器、電視機(jī)等裝置中。液晶顯示器由水平和垂直兩個方向排列的 像素矩陣構(gòu)成，要顯示的視頻信息作為灰度信號加到相應(yīng)的各個數(shù)據(jù)線上， 在一定時間內(nèi)，時序控制器中產(chǎn)生的信號從第一行到最后一行依次掃描各像 素行，在各像素行掃描過程中，各像素行的存儲電容充電到對應(yīng)的電平值， 進(jìn)而保持這一電平值直到下一次掃描。
移位寄存器用于液晶顯示器工作時，各個像素行在大部分時間里是處于 不選用狀態(tài)，所以起下拉作用的晶體管在選用該像素行的以外時間都是導(dǎo)通 的，下拉晶體管導(dǎo)通從而使沒有選用的像素行處于低電平。為了使下拉晶體 管在大部分時間內(nèi)處于導(dǎo)通狀態(tài)，下拉晶體管的柵極一直都加有大于晶體管 閾值的電壓，實際使用表明，下拉晶體管的柵極長時間在大于晶體管閾值的電 壓作用下將出現(xiàn)飄移，從而使移位寄存器的使用壽命縮短。另外，本級移位 寄存器的輸出同時又是下一級移位寄存器的輸入，由于移位寄存器驅(qū)動相應(yīng) 像素行時會產(chǎn)生延遲，這種延遲經(jīng)過數(shù)像素行的積累，將會影響移位寄存器 的正常運行。

發(fā)明內(nèi)容
本發(fā)明的目的是提供一種移位寄存器，有效解決現(xiàn)有移位寄存器使用壽命短等技術(shù)缺陷。
為了實現(xiàn)上述目的，本發(fā)明提供了一種移位寄存器，包括直接制作在陣
列基板上的數(shù)個薄膜晶體管和相應(yīng)的輸入輸出端，其中薄膜晶體管分別為
第一薄膜晶體管，其柵極與其漏極連接，且連接上一級輸出端或移位起 始信號輸出端；
第二薄膜晶體管，其漏極與第一薄膜晶體管的源極連接，其源極連接?xùn)?極關(guān)斷電壓端；
第三薄膜晶體管，其柵極與第一薄膜晶體管的源極連接，其漏極連接第 一時鐘信號輸出端，其源極連接本級輸出端，且其柵極與源極之間設(shè)置第一 電容；
第四薄膜晶體管，其柵極與第二薄膜晶體管的柵極連接，其漏極與第三 薄膜晶體管的源極連接，并連接本級輸出端，其源極連接?xùn)艠O關(guān)斷電壓端， 且其柵極與源極之間設(shè)置第二電容；
第六薄膜晶體管，其柵極連接上一級輸出端或移位起始信號輸出端，其 漏極分別與第二薄膜晶體管的柵極和第四薄膜晶體管的柵極連接，其源極連 接?xùn)艠O關(guān)斷電壓端；
第七薄膜晶體管，其柵極與漏極連接，并連接下一級輸出端；
第八薄膜晶體管，其柵極與漏極連接，并分別與第二薄膜晶體管的柵極 和第四薄膜晶體管的柵極連接。
在上述技術(shù)方案基礎(chǔ)上，還包括第五薄膜晶體管，其柵極與第二時鐘信 號輸出端之間設(shè)置第三電容，同時其柵極與第三薄膜晶體管的柵極連接，其 漏極連接第一時鐘信號輸出端，其源極連接下一級輸入端。
本發(fā)明提出了一種直接制作在陣列基板上的移位寄存器，通過增設(shè)第七 薄膜晶體管、第八薄膜晶體管和第二電容，能使第二薄膜晶體管和第四薄膜 晶體管的柵極與源級電壓差維持在薄膜晶體管閾值電壓左右，在維持本級輸 出端低電平的同時，提高了移位寄存器的工作壽命。同時由于本發(fā)明增設(shè)了一個第五薄膜晶體管，專門用作下一級移位寄存器的輸入信號，因此避免了 由于負(fù)載造成的延遲，提高了移位寄存器的工作穩(wěn)定性，能實現(xiàn)高質(zhì)量的液 晶顯示。與現(xiàn)有技術(shù)為了防止柵極電壓較高采取增加供電電路的解決方案相 比，本發(fā)明不需增加額外的供電電路，不僅電路簡單，可以保證穩(wěn)定工作， 而且成本^氐。
下面通過附圖和實施例，對本發(fā)明的技術(shù)方案做進(jìn)一步的詳細(xì)描述。


圖1為本發(fā)明移位寄存器的結(jié)構(gòu)示意圖2為本發(fā)明移位寄存器用于柵極驅(qū)動的示意圖3為本發(fā)明移位寄存器的工作時序圖。
具體實施例方式
圖1為本發(fā)明移位寄存器的結(jié)構(gòu)示意圖，圖2為本發(fā)明移位寄存器用于 柵極驅(qū)動的示意圖。本發(fā)明移位寄存器的主體結(jié)構(gòu)包括八個薄膜晶體管、二 個電容和相應(yīng)的輸入輸出端，八個薄膜晶體管分別為第一薄膜晶體管T1、第 二薄膜晶體管T2、第三薄膜晶體管T3、第四薄膜晶體管T4、第五薄膜晶體 管T5、第六薄膜晶體管T6、第七薄膜晶體管T7和第八薄膜晶體管T8， 二個 電容分別為第一電容Cl和第二電容C2,輸入輸出端分別為上一級輸出端 0UTn-l、本級輸出端OUTn、下一級輸出端0UTn+l、下一級輸入端INPUTn+l、 柵極關(guān)斷電壓端Voff、第一時鐘信號輸出端CKV1和第二時鐘信號輸出端 CKV2，如圖1所示。當(dāng)將本發(fā)明移位寄存器用于柵極驅(qū)動時，對于上一級輸 出端0UTn-l，第一移位寄存器對應(yīng)的是移位起始信號輸出端STV，第二移位 寄存器和第三移位寄存器對應(yīng)的是上一級移位寄存器的輸出端，如圖2所示。 第一時鐘信號輸出端CKV1輸出屏系統(tǒng)時鐘，第二時鐘信號輸出端CKV2為第 一時鐘信號輸出端CKV1的反相信號，柵極關(guān)斷電壓端Vof f輸出-5V~-10V的低電壓，移位寄存器的輸出信號分別為0UT1、 0UT2、 0UT3等。
具體地，第一薄膜晶體管T1的柵極與其漏極連接，且連接上一級輸出端 OUTn-1 (對于第一移位寄存器是移位起始信號輸出端STV)，其源極分別與 第二薄膜晶體管T2的漏極和第三薄膜晶體管T3的柵極連接；第二薄膜晶體 管T2的柵極分別與第四薄膜晶體管T4的柵極和第六薄膜晶體管T6的漏極連 接，其漏極分別與第一薄膜晶體管Tl的源極和第三薄膜晶體管T3的柵極連 接，其源極連接?xùn)艠O關(guān)斷電壓端Voff;第三薄膜晶體管T3的柵極分別與第 一薄膜晶體管Tl的源極、第二薄膜晶體管T2的漏極和第五薄膜晶體管T5的 柵極連接，其漏極與第五薄膜晶體管T5的漏極連接，并連接第一時鐘信號輸 出端CKV1 ，其源極與第四薄膜晶體管T4的漏極連接，并連接本級輸出端0UTn, 同時第一電容Cl設(shè)置在其柵極與源極之間；第四薄膜晶體管T4的柵極分別 與第二薄膜晶體管T2的柵極和第六薄膜晶體管T6的漏極連接，其漏極與第 三薄膜晶體管T3的源極連接，并連接本級輸出端0UTn，其源極連接?xùn)艠O關(guān) 斷電壓端Voff,同時第二電容C2設(shè)置在第四薄膜晶體管T4的柵極與漏極之 間；第五薄膜晶體管T5的柵極與第二時鐘信號輸出端CKV2之間設(shè)置第三電 容C3，同時第五薄膜晶體管T5的柵極還與第三薄膜晶體管T3的柵極連接， 其漏極連接第一時鐘信號輸出端CKVl,其源極連接下一級輸入端INPUTn+l; 第六薄膜晶體管T6的柵極與第一薄膜晶體管Tl的柵極和漏極連接，并連接 上一級輸出端OUTn-l (對于第一移位寄存器是移位起始信號輸出端STV), 其漏極分別與第二薄膜晶體管T2的柵極和第四薄膜晶體管T4的柵極連接， 其源極連接?xùn)艠O關(guān)斷電壓端Voff;第七薄膜晶體管T7的柵極與漏極連接， 并連接下一級輸出端0UTn+l，第八薄膜晶體管T8的柵極與漏極連接，并分 別與第二薄膜晶體管T2的柵極和第四薄膜晶體管T4的柵極連接。
圖3為本發(fā)明移位寄存器的工作時序圖，下面結(jié)合圖3所示的工作時序 圖說明本發(fā)明移位寄存器的工作過程。本發(fā)明工作過程分為四個階段 第一階段A:由于第一薄膜晶體管Tl的柵極和第六薄膜晶體管T6的柵極與上一級輸 出端0UTn-l連接(對于第一級移位寄存器，上一級輸出端0UTn-l為移位起 始信號輸出端STV),當(dāng)上一級輸出端OUTn-l為高電平時，第一薄膜晶體管 Tl和第六薄膜晶體管T6打開，由于第一薄膜晶體管Tl的漏極為上一級輸出 端0UTn-l的高電平，第一薄膜晶體管Tl的漏極和源極導(dǎo)通使G點的電平升 高，使第一電容C1充分充電，由于第六薄膜晶體管T6的源極為柵極關(guān)斷電 壓端Voff的低電平，第六薄膜晶體管T6的漏極和源極導(dǎo)通使D點的電平降 低，從而關(guān)斷第二薄膜晶體管T2和第四薄膜晶體管T4。此時，低電平的D 點使第七薄膜晶體管T7處于關(guān)斷狀態(tài)，低電平的下一級輸出端0UTn+l使第 八薄膜晶體管T8處于關(guān)斷狀態(tài)，第一輸出端OUTn輸出低電平。 第二階段B:
此階段上一級輸出端0UTn-l變?yōu)榈碗娖綍r，第一時鐘信號輸出端CKV1 變?yōu)楦唠娖剑m然上一級輸出端0UTn-l的低電平使第一薄膜晶體管Tl和第 六薄膜晶體管T6關(guān)斷，但由于"bootsrap"效應(yīng)，G點的電平會進(jìn)一步提高， 由于G點分別與第三薄膜晶體管T3的柵極和第五薄膜晶體管T5的柵極連接， 所以高電平的G點使第三薄膜晶體管T3和第五薄膜晶體管T5打開，第三薄 膜晶體管T3的漏極和源極導(dǎo)通使第一時鐘信號輸出端CKV1的高電平由本級 輸出端OUTn輸出，用于驅(qū)動像素行，第五薄膜晶體管T5的漏極和源極導(dǎo)通 一樣使第一時鐘信號輸出端CKV1的高電平由下一級輸入端INPUTn+l輸出， 用于下一級移位寄存器的驅(qū)動信號。其中"bootsrap"效應(yīng)可以解釋為在 電容電荷不變的情況下，提高其中一端的電壓值的話，電容的另外一端也會隨 之升高，因為要保持電容兩端的電壓差不變。本階段中，D點一直處于低電平， 因此第二薄膜晶體管T2和第四薄膜晶體管T4 一直處于關(guān)斷狀態(tài)，第七薄膜 晶體管T7和第八薄膜晶體管T8也處于關(guān)斷狀態(tài)； 第三階段C:
此階段在第一時鐘信號輸出端CKV1變?yōu)榈碗娖降耐瑫r，作為本級移位寄存器復(fù)位信號的下一級輸出端0UTn+l變?yōu)楦唠娖?，將打開第七薄膜晶體管 T7, —方面使D點電壓升高，另一方面使第二薄膜晶體管T2和第四薄膜晶體 管T4處于開啟狀態(tài)，由于第二薄膜晶體管T2的源極和第四薄膜晶體管T4的 源極均連接?xùn)艠O關(guān)斷電壓端Voff ，第二薄膜晶體管T2的漏極和源極導(dǎo)通使G 點的電平拉低，第四薄膜晶體管T4的漏極和源極導(dǎo)通使本級輸出端0UTn的 電平拉低，第一輸出端OUTn輸出低電平。 第四階,殳D:
此階段移位寄存器的目的是維持G點和本級輸出端0UTn的低電平。本階 段中，第五薄膜晶體管T5的柵極與第二時鐘信號輸出端CKV2之間設(shè)置第三 電容C3，而第一時鐘信號輸出端CKV1與第二時鐘信號輸出端CKV2反相，由 于"bootsrap"效應(yīng)，將使G點的電平變低，第三電容C3實際上起到補償作 用，維持G的低電平，從于避免CLK的干擾。
由于第八薄膜晶體管T8的存在，且第二薄膜晶體管T2和第四薄膜晶體 管T4的柵極與源級之間設(shè)置了第二電容C2，因此能使第二薄膜晶體管T2和 第四薄膜晶體管T4的柵極與源級電壓差維持在薄膜晶體管閾值電壓左右，保 持第二薄膜晶體管T2和第四薄膜晶體管T4處于開啟狀態(tài)，從于維持G點和 本級輸出端0UTn的低電平，第一輸出端OUTn —直輸出低電平。
具體地，當(dāng)下一級輸出端OUTn+l輸出脈沖到來時，將會打開第七薄膜晶 體管T7，使D點電壓升高，并打開第二薄膜晶體管T2和第四薄膜晶體管T4， 從而拉低G點電壓和輸出端OUTn的電平，同時給第二電容C2充電。當(dāng)下一 級輸出端OUTn+l輸出變?yōu)榈碗娖綍r，由于第二電容C2已經(jīng)存儲了一定的電 荷，使第八薄膜晶體管T8打開放電，因此D點電壓在降低至薄膜晶體管閾值 電壓時不再降低，這時候第四薄膜晶體管T4基本處于導(dǎo)通狀態(tài)，可以起到抑 制噪聲的作用，隨著電路工作時間的增加，薄膜晶體管閾值電壓會變大，但 是D點的電壓也會隨之變大，從于能延長電路的工作壽命。
從本發(fā)明移位寄存器的結(jié)構(gòu)和工作過程可以看出，與現(xiàn)有技術(shù)移位寄存器的結(jié)構(gòu)相比，由于本發(fā)明移位寄存器增設(shè)了第七薄膜晶體管T7、第八薄膜 晶體管T8和第二電容C2，能使第二薄膜晶體管T2和第四薄膜晶體管T4的 柵極與源級之間的電壓差維持在薄膜晶體管閾值電壓左右，在維持G點和本 級輸出端OUTn低電平的同時，提高移位寄存器的工作壽命。同時由于本發(fā)明 移位寄存器增設(shè)了一個第五薄膜晶體管T5,專門用作下一級移位寄存器的輸 入信號，因此避免了由于負(fù)載造成的延遲，提高了移位寄存器的工作穩(wěn)定性。
本發(fā)明移位寄存器可以通過液晶顯示器陣列工藝中的5次掩膜工藝或4 次掩膜工藝來實現(xiàn)，通過在基板有源區(qū)域外的空余部分或基板邊緣處直接制 作薄膜晶體管，使本發(fā)明移位寄存器排列在陣列基板上。
最后應(yīng)說明的是以上實施例僅用以說明本發(fā)明的技術(shù)方案而非限制， 盡管參照較佳實施例對本發(fā)明進(jìn)行了詳細(xì)說明，本領(lǐng)域的普通技術(shù)人員應(yīng)當(dāng) 理解，可以對本發(fā)明的技術(shù)方案進(jìn)行修改或者等同替換，而不脫離本發(fā)明技 術(shù)方案的精神和范圍。
權(quán)利要求
1.一種移位寄存器，其特征在于，包括直接制作在陣列基板上的數(shù)個薄膜晶體管和相應(yīng)的輸入輸出端，其中數(shù)個薄膜晶體管分別為第一薄膜晶體管，其柵極與其漏極連接，且連接上一級輸出端或移位起始信號輸出端；第二薄膜晶體管，其漏極與第一薄膜晶體管的源極連接，其源極連接?xùn)艠O關(guān)斷電壓端；第三薄膜晶體管，其柵極與第一薄膜晶體管的源極連接，其漏極連接第一時鐘信號輸出端，其源極連接本級輸出端，且其柵極與源極之間設(shè)置第一電容；第四薄膜晶體管，其柵極與第二薄膜晶體管的柵極連接，其漏極與第三薄膜晶體管的源極連接，并連接本級輸出端，其源極連接?xùn)艠O關(guān)斷電壓端，且其柵極與源極之間設(shè)置第二電容；第六薄膜晶體管，其柵極連接上一級輸出端或移位起始信號輸出端，其漏極分別與第二薄膜晶體管的柵極和第四薄膜晶體管的柵極連接，其源極連接?xùn)艠O關(guān)斷電壓端；第七薄膜晶體管，其柵極與漏極連接，并連接下一級輸出端；第八薄膜晶體管，其柵極與漏極連接，并分別與第二薄膜晶體管的柵極和第四薄膜晶體管的柵極連接。
2. 根據(jù)權(quán)利要求1所述的移位寄存器，其特征在于，還包括 第五薄膜晶體管，其柵極與第二時鐘信號輸出端之間設(shè)置第三電容，同時其柵極與第三薄膜晶體管的柵極連接，其漏極連接第一時鐘信號輸出端， 其源極連接下一級輸入端。
全文摘要
本發(fā)明涉及一種移位寄存器，包括直接制作在陣列基板上的數(shù)個薄膜晶體管和相應(yīng)的輸入輸出端，其中第一薄膜晶體管的柵極連接上一級輸出端，第三薄膜晶體管的源極連接本級輸出端，且其柵極與源極之間設(shè)置第一電容，第四薄膜晶體管的漏極連接本級輸出端，且其柵極與源極之間設(shè)置第二電容，第七薄膜晶體管的柵極與漏極連接，并連接下一級輸出端，第八薄膜晶體管的柵極與漏極連接，并與第四薄膜晶體管的柵極連接。本發(fā)明通過增設(shè)第七薄膜晶體管、第八薄膜晶體管和第二電容，能使第四薄膜晶體管的柵極與源級之間的電壓差維持在薄膜晶體管閾值電壓左右，在維持本級輸出端低電平的同時，提高了移位寄存器的工作壽命。
文檔編號G11C19/00GK101556831SQ20081010378
公開日2009年10月14日 申請日期2008年4月10日 優(yōu)先權(quán)日2008年4月10日
發(fā)明者柳在一, 黃應(yīng)龍 申請人:北京京東方光電科技有限公司