專利名稱：隨機存取存儲器及其存儲單元的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及隨機存取存儲器及其存儲單元。
背景技術(shù)：
在音頻處理芯片中，隨機存取存儲器(RAM, Random Access Memory ) 起延時作用，如圖1所示，串行數(shù)據(jù)輸入datain經(jīng)過RAM延時得到串行數(shù)據(jù)輸 出dataout,串行數(shù)據(jù)輸入datain由采樣頻率為fs的時鐘采樣。
圖1所示的RAM共包括1856個存儲單元組(cel12),每232個存儲單元組 由一組時序邏輯信號控制，共8組時序邏輯信號，即由邏輯電路產(chǎn)生的預(yù)充電 信號prex和讀寫控制信號WRx[l:24],其中x二l、 2..... 8。
圖2為圖l所示的存儲單元組的結(jié)構(gòu)示意圖，每個存儲單元組包括24個存 儲單元(celll ) I1~I24，各個存儲單元的輸入位線i、輸出位線o分別相連，每 次總是選通前后2個存儲單元，即對前一個寫數(shù)據(jù)，對后一個讀數(shù)據(jù)，例如， 寫存儲單元Il,讀存儲單元I2;寫存儲單元I2,讀存儲單元I3;......;寫存儲
單元124，讀存儲單元Il。
采樣頻率fs、預(yù)充電信號prex和讀寫控制信號WRx的時序如圖3所示，圖3 中僅示出了第l、 2組時序邏輯信號的預(yù)充電信號prel、 pre2和第l個讀寫控制 信號WR1 [1 ] 、 WR2[ 1 ]，以及第1組時序邏輯信號的第2個讀寫控制信號WR1 [2]， 其可以代表前后2組時序邏輯信號及每組前后2個讀寫控制信號的關(guān)系， Tvco=l/fvco, fVco為壓控振蕩器的頻率。結(jié)合圖2和圖3可以得到，l位數(shù)據(jù)需 要經(jīng)過!><:0*16*23才能完成對一個存儲單元的寫入和讀出，圖1所示的RAM包 括1856個存儲單元組，因此，串行數(shù)據(jù)輸入datain經(jīng)過總的延時時間為 Tvco* 16*23* 1856后，得到串行數(shù)據(jù)輸出dataout。圖2所示的由預(yù)充電信號prex控制的PMOS管是基于存儲單元(celll )的 電路結(jié)構(gòu)而設(shè)計的，圖4即為所述存儲單元的電路圖，美國專利US6026030所 公開的存儲單元與圖4所示的存儲單元具有相同的結(jié)構(gòu)。如圖所示，存儲單元 包括3個NM0S管N1、 N2、 N3，其中NMOS管N2有大的柵電容，即NMOS管 的溝道寬度與長度的乘積要大，用于存儲信號。
當(dāng)寫控制信號w為高，讀控制信號r為^f氐時，輸入i通過NMOS管Nl對NMOS 管N2的柵極充電或放電，使NMOS管N2處于存儲電荷的狀態(tài)("1"狀態(tài))或 者不存儲電荷的狀態(tài)("0"狀態(tài))。當(dāng)讀控制信號r為高，寫控制信號w為低 時，NMOS管N3打開，如果NMOS管N2處于"1"狀態(tài)，則輸出o會被拉低到0 電平；如果NMOS管N2處于"0"狀態(tài)，則輸出o保持原狀態(tài)不變，因此，需 要將輸出o預(yù)充電至"1"狀態(tài)，即利用圖2所示的由預(yù)充電信號prex控制的 PMOS管將輸出o預(yù)充電至"1"狀態(tài)，才能實現(xiàn)"0"和"1"狀態(tài)的有效存儲。
對于圖1至圖4所示的RAM，設(shè)最低頻率fvco-2MHz， Tvco=0.5ps;最高 頻率fvco-22MHz， Tvco=0.0451ps,要保證數(shù)據(jù)不丟失，需要滿足以下條件 在最低工作頻率下，NMOS管N2的柵電容要在Tvco"6+23時間內(nèi)保持足夠的 電荷；在最高工作頻率下，N2在Tvc(^4的時間內(nèi)；能使反相器INV有效翻轉(zhuǎn)； 在最低工作頻率下，反相器INV柵上的電容在Tvcc^4時間內(nèi)存有效高電平；在 最高工作頻率下，反相器INV應(yīng)有足夠的驅(qū)動能力在Tvcc^2時間內(nèi)寫入信號到 存儲單元。
鑒于上述存儲單元的結(jié)構(gòu)特性，電路需要有預(yù)充電電路(如圖2所示的
線分別相連，使得各個存儲單元的輸入節(jié)點的負(fù)載比較大，因而需要增加一 級驅(qū)動電路(如圖2所示的反相器INV),此驅(qū)動同時實現(xiàn)信號的調(diào)整，使寫 入和讀出數(shù)據(jù)相位一致，但這不是必須的。增加的預(yù)充電電路和驅(qū)動電路增 加了整個RAM的結(jié)構(gòu)復(fù)雜度，進(jìn)而使得包含所述RAM的芯片面積增加。另外，對于上述存儲單元的電路結(jié)構(gòu)，因為要保持足夠的柵電容，用于
存儲信號的NMOS管N2的尺寸無法隨著半導(dǎo)體工藝演進(jìn)而縮小。當(dāng)工藝演進(jìn) 為0.35pm甚至更小尺寸后，再使用上述存儲單元和RAM結(jié)構(gòu)顯然已不適應(yīng)芯 片小尺寸的需求。

發(fā)明內(nèi)容
本發(fā)明解決的問題是，提供一種隨機存取存儲器及其存儲單元，以簡化 隨機存取存儲器的電路結(jié)構(gòu)，并適應(yīng)半導(dǎo)體工藝演進(jìn)中芯片小尺寸的需求。
為解決上述問題，本發(fā)明實施方式提供一種隨機存取存儲器，包括M 級存儲單元組，各級存儲單元組分別包括N個存儲單元，M、 N為自然數(shù)， 其特征在于，所述存儲單元能夠有效存儲和讀出數(shù)據(jù)"0"或"1"，
在第n控制信號有效時，輸入數(shù)據(jù)寫入第1級存儲單元組的第n個存儲 單元中，輸出數(shù)據(jù)從第M級存儲單元組的第n+l個存儲單元中讀出，第m級 存儲單元組的第n+l個存儲單元中的數(shù)據(jù)傳送至第m+l級存儲單元組的第n 個存儲單元中；
在第N控制信號有效時，輸入數(shù)據(jù)寫入第1級存儲單元組的第N個存儲 單元中，輸出數(shù)據(jù)從第M級存儲單元組的第1個存儲單元中讀出，第m級存 儲單元組的第1個存儲單元中的數(shù)據(jù)傳送至第m+l級存儲單元組的第N個存 儲單元中，
其中，m、 n為自然數(shù)，且m〈M、 n<N,所述第n控制信號與第n+l控制 信號間隔一個標(biāo)準(zhǔn)時鐘。
可選的，第m級存儲單元組的存儲單元的數(shù)據(jù)輸出端與第m+l級存儲單 元組的存儲單元的數(shù)據(jù)輸入端連接。
可選的，第m級存儲單元組的第1個存儲單元的數(shù)據(jù)輸出端與第m+l級 存儲單元組的第N個存儲單元的數(shù)據(jù)輸入端連接，第m級存儲單元組的第n+l 個存儲單元的數(shù)據(jù)輸出端與第m+l級存儲單元組的第n個存儲單元的數(shù)據(jù)輸入端連接。
本發(fā)明實施方式還提供一種存儲單元，包括
控制晶體管，具有第一輸入端、第一輸出端和第一控制端，所述控制晶
體管的第 一輸入端與邏輯電壓源連接；
反相器，所述反相器的輸入端與所述控制晶體管的第一輸出端連接，所 述反相器的輸出端與所述控制晶體管的第 一控制端連"l妻；
輸入晶體管，具有第二輸入端、第二輸出端和第二控制端，輸入信號從 所述輸入晶體管的第二輸入端輸入，用于控制所述輸入晶體管開啟或關(guān)閉的 寫控制信號從所述輸入晶體管的第二控制端輸入，所述輸入晶體管的第二輸 出端與所述反相器的輸入端連接；
輸出晶體管，具有第三輸入端、第三輸出端和第三控制端，輸出信號從 所述輸出晶體管的第三輸出端輸出，用于控制所述輸出晶體管開啟或關(guān)閉的 讀控制信號從所述輸出晶體管的第三控制端輸入，所述輸出晶體管的第三輸 入端與所述反相器的輸出端連接。
與現(xiàn)有技術(shù)相比，上述技術(shù)方案的RAM,由于應(yīng)用了可以有效地存儲數(shù) 據(jù)"0"和數(shù)據(jù)"1"的存儲單元，數(shù)據(jù)可以直接寫入存儲單元中，或者直接 從存儲單元中讀出，因而在對應(yīng)的控制信號有效時，前l(fā)級存儲單元組的存儲 單元中數(shù)據(jù)可以直接傳送至后l級存儲單元組的存儲單元中，即數(shù)據(jù)可以直接 從前l(fā)級存儲單元組的存儲單元中讀出并寫入后l級存儲單元組的存儲單元 中，這樣，存儲單元組就不需要預(yù)充電電路將存儲單元的輸出端預(yù)先充電至 'T，狀態(tài)，同時也不需要用于產(chǎn)生預(yù)充電信號的邏輯電路；并且，存儲單元 組也不需要反相驅(qū)動電路來驅(qū)動后級的存儲單元。因此，整個RAM的電路結(jié) 構(gòu)得到了簡化，使得包含RAM的芯片面積減小了，功耗也降低了，并且也保 證了數(shù)據(jù)存儲和傳送的穩(wěn)定性。
另外，由于RAM結(jié)構(gòu)不需要預(yù)充電電路和反相驅(qū)動電路，各級存儲單元組之間的存儲單元連接方式可以進(jìn)一步簡化，即僅將前l(fā)級存儲單元組中的讀 控制信號與后l級存儲單元組中寫控制信號相同的存儲單元對應(yīng)連^l妄，因此， 減小了前l(fā)級存儲單元組的存儲單元的輸出端和后l級存儲單元組的存儲單元 的輸入端的負(fù)載，降低了出現(xiàn)數(shù)據(jù)傳送錯誤的概率，并且使得后續(xù)的版圖設(shè) 計也更為簡單。
單元組的存儲單元的寫控制信號相同，前l(fā)級存儲單元組的存儲單元的輸出晶 體管和與對應(yīng)連接的后1級存儲單元組的存儲單元的輸入晶體管可以合并，這
樣可以進(jìn)一步簡化前(M-l)級的存儲單元的結(jié)構(gòu)，或者簡化后(M-l)級的 存儲單元的結(jié)構(gòu)。因此，整個RAM的電路結(jié)構(gòu)得到了進(jìn)一步地簡化，使得包 含RAM的芯片面積進(jìn)一步減小；并且輸入晶體管或輸出晶體管的減少使控制 信號的負(fù)載也減小了 ，由此電路的功耗進(jìn)一步降低。
上述技術(shù)方案的存儲單元用邏輯電路的組合來完成存儲單元的數(shù)據(jù)信號 的讀/寫和存儲功能，其中，存儲數(shù)據(jù)主要是采用晶體管和反相器結(jié)合的鎖存
結(jié)構(gòu)來實現(xiàn)的，相比現(xiàn)有技術(shù)的存儲單元利用晶體管的柵電容存儲數(shù)據(jù)來說， 不需要考慮維持晶體管柵極的電容量以保持?jǐn)?shù)據(jù)，因此可以方便地隨著半導(dǎo) 體工藝演進(jìn)縮小晶體管的尺寸，存儲單元不僅可以有效地存儲數(shù)據(jù)"0"和數(shù) 據(jù)"1",而且可以適應(yīng)工藝演進(jìn)對芯片小尺寸的需求。


圖1是現(xiàn)有的一種RAM的結(jié)構(gòu)示意圖2是圖1所示的存儲單元組的結(jié)構(gòu)示意圖3是圖1所示的采樣頻率、預(yù)充電信號和讀寫控制信號的時序圖； 圖4是圖2所示的存儲單元的結(jié)構(gòu)示意圖； 圖5是本發(fā)明實施例1的RAM的結(jié)構(gòu)示意圖； 圖6是圖5所示控制信號CLK1 CLK8的時序圖；圖7是圖5所示RAM的存儲單元的一個實施例結(jié)構(gòu)示意圖； 圖8是圖5所示RAM的存儲單元的另一個實施例結(jié)構(gòu)示意圖； 圖9是圖5所示RAM的存儲單元的又一個實施例結(jié)構(gòu)示意圖； 圖10是本發(fā)明實施例2的RAM的結(jié)構(gòu)示意圖； 圖11是本發(fā)明實施例3的RAM的結(jié)構(gòu)示意圖12、 13是圖11所示RAM的第2 ~4級存儲單元組的存儲單元的結(jié)構(gòu) 示意圖14是本發(fā)明實施例4的RAM的結(jié)構(gòu)示意圖15、 16是圖14所示RAM的第1 ~ 3級存儲單元組的存儲單元的結(jié)構(gòu) 示意圖。
具體實施例方式
本發(fā)明實施方式的RAM釆用能夠有效存儲和讀出數(shù)據(jù)"0"和"1"的存 儲單元，這樣在RAM的電路結(jié)構(gòu)就不需要預(yù)充電電路和驅(qū)動電路，因此使得 RAM的電路結(jié)構(gòu)得以簡化。
本發(fā)明實施方式的RAM包括M級存儲單元組，各級存儲單元組分別包 括N個存儲單元，各個存儲單元能夠有效存儲和讀出數(shù)據(jù)"0"或"1"，
在第n控制信號有效時，輸入數(shù)據(jù)寫入第1級存儲單元組的第n個存儲 單元中，輸出數(shù)據(jù)從第M級(最后1級)存儲單元組的第n+l個存儲單元中 讀出，第m級存儲單元組的第n+l個存儲單元中的數(shù)據(jù)傳送至第m+l級存儲 單元組的第n個存儲單元中；
在第N控制信號有效時，輸入數(shù)據(jù)寫入第1級存儲單元組的第N個(最 后1個)存儲單元中，輸出數(shù)據(jù)從第M級(最后1級)存儲單元組的第1個 存儲單元中讀出，第m級存儲單元組的第1個存儲單元中的數(shù)據(jù)傳送至第m+l 級存儲單元組的第N個(最后1個)存儲單元中。
其中，M、 N、 m、 n為自然數(shù)，m<M、 n<N，所述第n控制信號與第n+l控制信號間隔一個標(biāo)準(zhǔn)時鐘。具體來說，M、 N的值和控制信號(第一控制信
號~第N控制信號)決定了輸入數(shù)據(jù)經(jīng)RAM得到輸出數(shù)據(jù)的延時時間為M*
(N-l)承標(biāo)準(zhǔn)時鐘。m耳又小于M的自然凄t，即m:l、 2.....(M-l); n :f又
小于N的自然數(shù)，即11=1、 2.....(N-l)。下面結(jié)合附圖和實施例對本發(fā)明
RAM的實施方式做詳細(xì)的說明。 實施例l
圖5為本發(fā)明實施例1的RAM的結(jié)構(gòu)示意圖，本實施例中，RAM包括4級 存儲單元組，即M-4;各級存儲單元組包括8個存儲單元，即N:8;第m級存 儲單元組的存儲單元的數(shù)據(jù)輸出端與第m+l級存儲單元組的存儲單元的數(shù)據(jù)
存儲單元的所有存儲單元的數(shù)據(jù)輸入端IN都連接在一起，m取值為l、 2、 3, n 取值為l、 2、 3、 4、 5、 6、 7。
為簡化說明，下面以存儲單元Cab表示第a級存儲單元組的第b個存儲單 元，其中，a取值l、 2、 3、 4, b耳又值l、 2、 3、 4、 5、 6、 7、 8。如圖5所示， 第l級存儲單元組包括存儲單元Cll、 C12、 C13、 C14、 C15、 C16、 C17、 C18; 第2級存儲單元組包括存儲單元C21、 C22、 C23、 C24、 C25、 C26、 C27、 C28; 第3級存儲單元組包括存儲單元C31、 C32、 C33、 C34、 C35、 C36、 C37、 C38; 第4級存儲單元組包括存儲單元C41、 C42、 C43、 C44、 C45、 C46、 C47、 C48。
各個存儲單元能夠有效存儲和讀出數(shù)據(jù)"o"或"r，包括數(shù)據(jù)輸入端iN、
寫控制信號W輸入端、讀控制信號R輸入端和數(shù)據(jù)輸出端OUT。在寫控制信號 有效時，數(shù)據(jù)寫入并儲存在存儲單元中；在讀控制信號有效時，儲存在存儲 單元中的數(shù)據(jù)被讀出。
第一控制信號CLKl作為存儲單元Cll、 C21、 C31、 C41的寫控制信號W 輸入，并作為存儲單元C12、 C22、 C32、 C42的讀控制信號R輸入。
第二控制信號CLK2作為存儲單元C12、 C22、 C32、 C42的寫控制信號W輸入，并作為存儲單元C13、 C23、 C33、 C43的讀控制信號R輸入。
第三控制信號CLK3作為存儲單元C13、 C23、 C33、 C43的寫控制信號W 輸入，并作為存儲單元C14、 C24、 C34、 C44的讀控制信號R輸入。
第四控制信號CLK4作為存儲單元C14、 C24、 C34、 C44的寫控制信號W 輸入，并作為存儲單元C15、 C25、 C35、 C45的讀控制信號R輸入。
第五控制信號CLK5作為存儲單元C15、 C25、 C35、 C45的寫控制信號W 輸入，并作為存儲單元C16、 C26、 C36、 C46的讀控制信號R輸入。
第六控制信號CLK6作為存儲單元C16、 C26、 C36、 C46的寫控制信號W 輸入，并作為存儲單元C17、 C27、 C37、 C47的讀控制信號R輸入。
第七控制信號CLK7作為存儲單元C17、 C27、 C37、 C47的寫控制信號W 輸入，并作為存儲單元C18、 C28、 C38、 C48的讀控制信號R輸入。
第八控制信號CLK8作為存儲單元C18、 C28、 C38、 C48的寫控制信號W 輸入，并作為存儲單元Cll、 C21、 C31、 C41的讀控制信號R輸入。
各個控制信號的時序關(guān)系如圖6所示第一控制信號CLK1 ~第八控制信 號CLK8是一組周期相同的采樣時鐘，但它們的相位不同，后一控制信號與前 一控制信號相差一個標(biāo)準(zhǔn)時鐘clk,第一控制信號CLK1 ~第八控制信號CLK8 都是高電平有效。
在其中一個控制信號有效時，輸入數(shù)據(jù)寫入第l級對應(yīng)的l個存儲單元， 輸出數(shù)據(jù)從第4級對應(yīng)的1個存儲單元讀出，前l(fā)級對應(yīng)的l個存儲單元的數(shù)據(jù) 讀出并寫入后1級對應(yīng)的1個存儲單元。
舉例來說，在第一控制信號CLK1有效時，輸入數(shù)據(jù)DIN寫入存儲單元 Cl 1;輸出凄t據(jù)DOUT,人存儲單元C42讀出；存儲單元C12儲存的數(shù)據(jù)讀出并寫 入存儲單元C21。
可以看到，寫入存儲單元的數(shù)據(jù)在7個標(biāo)準(zhǔn)時鐘clk后被讀出，例如，寫入 存儲單元Cll的數(shù)據(jù)在7個標(biāo)準(zhǔn)時鐘clk后寫入存儲單元C28，寫入存儲單元C28的數(shù)據(jù)在7個標(biāo)準(zhǔn)時鐘clk后寫入存儲單元C37，寫入存儲單元C37的數(shù)據(jù)在7個 標(biāo)準(zhǔn)時鐘clk后寫入存儲單元C46，寫入存儲單元C46的數(shù)據(jù)在7個標(biāo)準(zhǔn)時鐘clk 后讀出，因此，輸入數(shù)據(jù)DIN寫入存儲單元C11后，經(jīng)過4+7^1k延時后，從存 儲單元C46讀出輸出數(shù)據(jù)DOUT,也就是說，圖5所示的RAM結(jié)構(gòu)，從輸入數(shù) 據(jù)DIN得到輸出數(shù)據(jù)DOUT需要經(jīng)過28個標(biāo)準(zhǔn)時鐘clk的延時。
由于各個存儲單元能夠有效存儲和讀出數(shù)據(jù)"0"或"1",數(shù)據(jù)可以直接 寫入存儲單元中，或者直接從存儲單元中讀出，因而在對應(yīng)的控制信號有效
存儲單元中，即數(shù)據(jù)可以直接從前l(fā)級存儲單元組的存儲單元中讀出并寫入后 l級存儲單元組的存儲單元中，這樣，存儲單元組就不需要預(yù)充電電路(如圖 2所示的PMOS管)將存儲單元的輸出端預(yù)先充電至"1"狀態(tài)，同時也就不需 要用于產(chǎn)生預(yù)充電信號的邏輯電路了 (如圖l所示的邏輯電路)；并且，存儲 單元組也不需要反相驅(qū)動電路(如圖2所示的反相器)來驅(qū)動后級的存儲單元。 因此，整個RAM的電路結(jié)構(gòu)得到了簡化，使得包含RAM的芯片面積減小了， 功耗也降低了。
寫和存儲功能，其中，存儲數(shù)據(jù)主要是采用鎖存(latch)結(jié)構(gòu)來實現(xiàn)的，鎖 存結(jié)構(gòu)使得存儲單元的驅(qū)動能力增強。
所述存儲單元包括鎖存單元，分別與鎖存單元連接的輸入單元和輸出 單元。其中，鎖存單元用于儲存數(shù)據(jù)，包括控制晶體管和反相器；輸入單元 用于寫入數(shù)據(jù)，包括輸入晶體管；輸出單元用于讀出數(shù)據(jù)，包括輸出晶體管。
控制晶體管，具有第一輸入端、第一輸出端和第一控制端，所述控制晶 體管的第 一輸入端與邏輯電壓源連接；
反相器，所述反相器的輸入端與所述控制晶體管的第一輸出端連接，所 述反相器的輸出端與所述控制晶體管的第 一控制端連接；輸入晶體管，具有第二輸入端、第二輸出端和第二控制端，輸入信號從 所述輸入晶體管的第二輸入端輸入，用于開啟所述輸入晶體管的寫控制信號 從所述輸入晶體管的第二控制端輸入，所述輸入晶體管的第二輸出端與所述 反相器的輸入端連接；輸出晶體管，具有第三輸入端、第三輸出端和第三控制端，輸出信號從 所述輸出晶體管的第三輸出端輸出，用于開啟所述輸出晶體管的讀控制信號 從所述輸出晶體管的第三控制端輸入，所述輸出晶體管的第三輸入端與所述 反相器的輸出端連接。控制晶體管可以是NMOS管和PMOS管，所述第 一輸入端為控制晶體管 的源極(Source),第一輸出端為控制晶體管的漏極(Drain),第一控制端為 控制晶體管的柵極(Gate)。邏輯電壓源才艮據(jù)MOS管的類型而不同控制晶 體管為NMOS管，邏輯電壓源為低電平電壓源；控制晶體管為PMOS管，邏 輯電壓源為高電平電壓源。輸入晶體管可以是NMOS管或PMOS管，所述第二輸入端為輸入晶體管 的源極，第二輸出端為輸入晶體管的漏極，第二控制端為輸入晶體管的柵極。 用于控制所述輸入晶體管開啟或關(guān)閉的寫控制信號根據(jù)MOS管的類型而不 同輸入晶體管為NMOS管，寫控制信號為高電平有效(開啟輸入晶體管)； 輸入晶體管為PMOS管，寫控制信號為低電平有效(開啟輸入晶體管)。輸出晶體管可以是NMOS管或PMOS管，所述第三輸入端為輸入晶體管 的源極，第三輸出端為輸入晶體管的漏極，第三控制端為輸入晶體管的柵極。 用于控制所述輸出晶體管開啟或關(guān)閉的讀控制信號根據(jù)MOS管的類型而不 同輸出晶體管為NMOS管，讀控制信號為高電平有效(開啟輸出晶體管)； 輸出晶體管為PMOS管，讀控制信號為低電平有效(開啟輸出晶體管)。不同類型的控制晶體管、輸入晶體管和輸出晶體管可以任意組合，通常， 可以是P型的控制晶體管和N型的輸入晶體管、輸出晶體管的組合；或者是的控制晶體管和P型輸入晶體管、輸出晶體管的組合。圖7為所述存儲單元的一個實施例結(jié)構(gòu)示意圖，其采用上拉的PMOS管 (控制晶體管)和反相器構(gòu)成的鎖存單元來實現(xiàn)數(shù)據(jù)信號的存儲功能，而輸 入晶體管和輸出晶體管都采用NMOS管。如圖7所示，所述的存儲單元包括輸入晶體管MN1，控制晶體管MP0， 反相器INV和輸出晶體管MN2。輸入信號IN從輸入晶體管MN1的源極輸入，高電平有效的寫控制信號 W從輸入晶體管MN1的柵極輸入?？刂凭w管MP0的源極輸入高電平，例如3.3V的邏輯電壓源VDD33。輸出信號OUT從輸出晶體管MN2的漏極輸出，高電平有效的讀控制信 號R從輸出晶體管MN2的柵極輸入。輸入晶體管MN1的漏極與控制晶體管MP0的漏極、反相器INV的輸入 端連接，其連接點為節(jié)點A。輸出晶體管MN2的源極與控制晶體管MP0的柵極、反相器INV的輸出 端連接，其連接點為節(jié)點B。寫才喿作時，寫控制信號W為高電平，開啟輸入晶體管MN1:節(jié)點A原 來為低電平，輸入信號IN為高電平(寫入的數(shù)據(jù)為1),節(jié)點A會充電到高 電平，節(jié)點B為低電平，開啟控制晶體管MPO，維持節(jié)點A的高電平；節(jié)點 A原來為高電平，輸入信號IN為低電平(寫入的數(shù)據(jù)為0)，由于反相器INV 的驅(qū)動能力大于控制晶體管MPO的驅(qū)動能力，使節(jié)點A很容易放電到低電平， 節(jié)點B為高電平，關(guān)閉控制晶體管MPO，維持節(jié)點A的低電平。讀操作時，讀控制信號R為高電平，開啟輸出晶體管MN2:節(jié)點A為高 電平(存儲的數(shù)據(jù)為1),節(jié)點B為低電平，輸出信號OUT為低電平；節(jié)點A 為4氐電平(存儲的數(shù)據(jù)為0)，節(jié)點B為高電平，輸出信號OUT為高電平。 因此，存儲單元的輸出信號OUT與輸入信號IN的相位是相反的。圖8為所述存儲單元的另一個結(jié)構(gòu)示意圖，本實施例采用下拉的NMOS管(控制晶體管)和反相器構(gòu)成的鎖存單元來實現(xiàn)數(shù)據(jù)信號的存儲功能，而輸入晶體管和輸出晶體管都采用PMOS管。如圖8所示，所述的存儲單元包括輸入晶體管MPl,控制晶體管MN0， 反相器INV和輸出晶體管MP2。輸入信號IN從輸入晶體管MP1的源極輸入，低電平有效的寫控制信號 W/人輸入晶體管MP1的4冊才及輸入?？刂凭w管MN0的源才及輸入低電平，例如地。輸出信號OUT從輸出晶體管MP2的漏極輸出，低電平有效的讀控制信 號R從輸出晶體管MP2的柵極輸入。輸入晶體管MP1的漏才及與控制晶體管MN0的漏才及、反相器INV的輸入 端連接，其連接點為節(jié)點A，。輸出晶體管MP2的源極與控制晶體管MN0的柵極、反相器INV的輸出 端連接，其連接點為節(jié)點B'。寫才乘作時，寫控制信號W為低電平，開啟輸入晶體管MP1:節(jié)點A，原來 為低電平，輸入信號IN為高電平(寫入的數(shù)據(jù)為1)，節(jié)點A，會充電到高電 平，節(jié)點B，為低電平，關(guān)閉控制晶體管MNO,維持節(jié)點A，的高電平；節(jié)點A， 原來為高電平，輸入信號IN為低電平(寫入的數(shù)據(jù)為0),由于反相器INV 的驅(qū)動能力大于控制晶體管MN0的驅(qū)動能力，使節(jié)點A，很容易放電到低電 平，節(jié)點B，為高電平，開啟控制晶體管MNO,維持節(jié)點A，的低電平。讀4乘作時，讀控制信號R為低電平，開啟輸出晶體管MP2:節(jié)點A，為高 電平(存儲的數(shù)據(jù)為1),節(jié)點B，為低電平，輸出信號OUT為低電平；節(jié)點A， 為低電平(存儲的數(shù)據(jù)為0),節(jié)點B，為高電平，輸出信號OUT為高電平。 因此，存儲單元的輸出信號OUT與輸入信號IN的相位是相反的。本實施例中各個存儲單元的結(jié)構(gòu)可以如圖7所示，控制晶體管為P型，輸入晶體管和輸出晶體管為N型，存儲單元的數(shù)據(jù)輸入端為輸入晶體管的第二輸 入端(源極)，數(shù)據(jù)輸出端為輸出晶體管的第三輸出端(漏極)。各個存儲單元的結(jié)構(gòu)也可以如圖8所示，控制晶體管為N型，輸入晶體管 和輸出晶體管為p型，存儲單元的數(shù)據(jù)輸入端為輸入晶體管的第二輸入端(源極)，數(shù)據(jù)輸出端為輸出晶體管的第三輸出端(漏極)。這樣，圖5所示的第一 控制信號CLK1 ~第八控制信號CLK8應(yīng)為圖6所示對應(yīng)的控制信號的反相信 號?；蛘?，存儲單元的結(jié)構(gòu)可以是上述任意可能的結(jié)構(gòu)，而控制信號是否經(jīng) 過反相再輸入存儲單元則由輸入晶體管和輸出晶體管的類型決定。上述存儲單元采用鎖存結(jié)構(gòu)，即利用控制晶體管和反相器的邏輯控制， 以有效地存儲和讀出數(shù)據(jù)"0"和數(shù)據(jù)"1"，對于上述的存儲單元，不需要考 慮維持晶體管柵極的電容量以保持?jǐn)?shù)據(jù)，因此可以方便地隨著半導(dǎo)體工藝演 進(jìn)而按比例縮小晶體管的尺寸。需要說明的是，所述RAM的存儲單元并不限于上述包括輸入晶體管、控 制晶體管、反相器和輸出晶體管的電路結(jié)構(gòu)，能夠有效存儲和讀出數(shù)據(jù)"0" 和凝:據(jù)'T，的存儲單元都適用于本發(fā)明實施方式所述的RAM的結(jié)構(gòu)，現(xiàn)有的 能夠?qū)崿F(xiàn)有效存儲和讀出數(shù)據(jù)"0"和數(shù)據(jù)"1"的存儲單元的結(jié)構(gòu)有很多， 例如圖9所示的存儲單元的結(jié)構(gòu)，其它還有多種本領(lǐng)域技術(shù)人員所熟知的結(jié) 構(gòu)，在此即不再沖t舉。 實施例2圖10為本發(fā)明實施例2的RAM的結(jié)構(gòu)示意圖，由于圖5所示的RAM結(jié)構(gòu)不 需要預(yù)充電電路和反相驅(qū)動電路，圖10對圖5所示的RAM結(jié)構(gòu)作了改進(jìn)，其區(qū) 別在于各級存儲單元組之間的連接方式不同。本實施例中，第m級存儲單元組的第1個存儲單元的數(shù)據(jù)輸出端與第m+l 級存儲單元組的第N個存儲單元的數(shù)據(jù)輸入端連接，第m級存儲單元組的第 n+l個存儲單元的數(shù)據(jù)輸出端與第m+l級存儲單元組的第n個存儲單元的數(shù)據(jù)輸入端連接，m耳又值為l、 2、 3， n耳又值為l、 2、 3、 4、 5、 6、 7。具體來說，存儲單元Cll、 C21、 C31的數(shù)據(jù)輸出端OUT分別與存儲單元 C28、 C38、 C48的數(shù)據(jù)輸入端IN連接，存儲單元C12、 C22、 C32的數(shù)據(jù)輸出 端OUT分別與存儲單元C21、 C31、 C41的數(shù)據(jù)輸入端IN連接，存儲單元C13、 C23、 C33的數(shù)據(jù)輸出端OUT分別與存儲單元C22、 C32、 C42的數(shù)據(jù)輸入端IN 連接，存儲單元C14、 C24、 C34的數(shù)據(jù)輸出端OUT分別與存儲單元C23、 C33、 C43的數(shù)據(jù)輸入端IN連接，存儲單元C15、 C25、 C35的數(shù)據(jù)輸出端OUT分別與 存儲單元C24、 C34、 C44的數(shù)據(jù)輸入端IN連接，存儲單元C16、 C26、 C36的 數(shù)據(jù)輸出端OUT分別與存儲單元C25、 C35、 C45的數(shù)據(jù)輸入端IN連接，存儲 單元C17、 C27、 C37的數(shù)據(jù)輸出端OUT分別與存儲單元C26、 C36、 C46的數(shù) 據(jù)輸入端IN連接，存儲單元C18、 C28、 C38的數(shù)據(jù)輸出端OUT分別與存儲單 元C27、 C37、 C47的數(shù)據(jù)輸入端IN連接。本實施例的RAM結(jié)構(gòu)僅將前1級存儲單元組中的讀控制信號與后1級存儲 單元組中寫控制信號相同的存儲單元對應(yīng)連接，因此，減小了前l(fā)級存儲單元 組的存儲單元的數(shù)據(jù)輸出端和后1級存儲單元組的存儲單元的數(shù)據(jù)輸入端的 負(fù)載，降低了出現(xiàn)數(shù)據(jù)傳送錯誤的概率，并且使得后續(xù)的版圖(layout)設(shè)計 也更為簡單。 實施例3進(jìn)一步分析圖IO所示的RAM結(jié)構(gòu)，在前后2級存儲單元組對應(yīng)連接的存儲 單元中，前l(fā)級存儲單元組的存儲單元的讀控制信號與后l級存儲單元組的存 儲單元的寫控制信號相同，例如，存儲單元C11的讀控制信號W輸入是第八控 制信號CLK8，存儲單元C28的寫控制信號W也是第八控制信號CLK8。因此， 前l(fā)級存儲單元組的存儲單元的輸出晶體管與后l級存儲單元組的存儲單元的 輸入晶體管可以合并成一個晶體管，這樣，除第l級存儲單元組外，后面3級 存儲單元組的存儲單元組都可以簡化(如本實施例所示)；或者，除第4級存組的存儲單元組都可以簡化(如實施例4所述)，由此使得RAM的電路結(jié)構(gòu)得到了進(jìn)一步地簡化，并且輸入晶體管或輸出晶體管的減少使得控制信號的負(fù)載減小，從而使得電路的功耗進(jìn)一步降低。本實施例的RAM結(jié)構(gòu)如圖11所示，與實施例2的區(qū)別在于實施例2的各 個存儲單元都分別包括輸入晶體管、控制晶體管、反相器和輸出晶體管；而 本實施例中，第l級存儲單元組的各個存儲單元分別包括輸入晶體管、控制晶 體管、反相器和輸出晶體管，第2、 3、 4級存儲單元組的各個存儲單元分別包 括控制晶體管、反相器和輸出晶體管。第1級存儲單元組的各個存儲單元的結(jié)構(gòu)可以是圖7所示的結(jié)構(gòu)；第2、 3、 4級存儲單元組的各個存儲單元的結(jié)構(gòu)則如圖12所示，其比圖7所示的結(jié)構(gòu)少 了輸入晶體管MN1，且沒有寫控制信號W輸入，即包括控制晶體管MP0、 反相器INV和輸出晶體管MN2，各元件連接方式基本沒有改變，不同的是，圖 12所示的存儲單元的數(shù)據(jù)輸入端為反相器INV的輸入端?；蛘撸?級存儲單元組的各個存儲單元的結(jié)構(gòu)可以是圖8所示的結(jié)構(gòu)， 第2、 3、 4級存儲單元組的各個存儲單元的結(jié)構(gòu)則如圖13所示，其比圖8所示 的結(jié)構(gòu)少了輸入晶體管MPl,且沒有寫控制信號W輸入，即包括控制晶體管 MN0、反相器INV和輸出晶體管MP2，各元件連接方式基本沒有改變，不同的 是，圖13所示的存儲單元的數(shù)據(jù)輸入端為反相器INV的輸入端。 實施例4本實施例的RAM結(jié)構(gòu)如圖14所示，與實施例2的區(qū)別在于實施例2的各 個存儲單元都分別包括輸入晶體管、控制晶體管、反相器和輸出晶體管；而 本實施例中，第l、 2、 3級的存儲單元組的各個存儲單元分別包括輸入晶體管、 控制晶體管和反相器，第4級的存儲單元組的各個存儲單元分別包括輸入晶體 管、控制晶體管、反相器和輸出晶體管。第4級存儲單元組的各個存儲單元的結(jié)構(gòu)可以是圖7所示的結(jié)構(gòu)；第l、 2、3級存儲單元組的各個存儲單元的結(jié)構(gòu)則如圖15所示，其比圖7所示的結(jié)構(gòu)少 了輸出晶體管MN2，且沒有讀控制信號R輸入，即包括輸入晶體管MN1、控 制晶體管MPO和反相器INV，各元件連接方式基本沒有改變，不同的是，圖15 所示的存儲單元的數(shù)據(jù)輸出端為反相器INV的輸出端?；蛘撸?級存儲單元組的各個存儲單元的結(jié)構(gòu)可以是圖8所示的結(jié)構(gòu)， 第l、 2、 3級存儲單元組的各個存儲單元的結(jié)構(gòu)則如圖16所示，其比圖8所示 的結(jié)構(gòu)少了輸出晶體管MP2，且沒有讀控制信號R輸入，即包括輸入晶體管 MP1、控制晶體管MPO和反相器INV,各元件連接方式基本沒有改變，不同的 是，圖16所示的存儲單元的數(shù)據(jù)輸出端為反相器INV的輸出端。綜上所述，本發(fā)明實施方式的隨機存取存儲器釆用能夠有效存儲和讀出 數(shù)據(jù)"0"和"1"的存儲單元，這樣在RAM的電路結(jié)構(gòu)就不需要預(yù)充電電路 和驅(qū)動電路，因此使得RAM的電路結(jié)構(gòu)得以簡化。存儲單元采用鎖存結(jié)構(gòu)實現(xiàn)存儲功能，因此可以適應(yīng)半導(dǎo)體工藝演進(jìn)中 芯片小尺寸的需求。本發(fā)明雖然以較佳實施例公開如上，但其并不是用來限定本發(fā)明，任何 本領(lǐng)域技術(shù)人員在不脫離本發(fā)明的精神和范圍內(nèi)，都可以做出可能的變動和 修改，因此本發(fā)明的保護(hù)范圍應(yīng)當(dāng)以本發(fā)明權(quán)利要求所界定的范圍為準(zhǔn)。
權(quán)利要求
1.一種隨機存取存儲器，包括M級存儲單元組，各級存儲單元組分別包括N個存儲單元，M、N為自然數(shù)，其特征在于，所述存儲單元能夠有效存儲和讀出數(shù)據(jù)“0”或“1”，在第n控制信號有效時，輸入數(shù)據(jù)寫入第1級存儲單元組的第n個存儲單元中，輸出數(shù)據(jù)從第M級存儲單元組的第n+1個存儲單元中讀出，第m級存儲單元組的第n+1個存儲單元中的數(shù)據(jù)傳送至第m+1級存儲單元組的第n個存儲單元中；在第N控制信號有效時，輸入數(shù)據(jù)寫入第1級存儲單元組的第N個存儲單元中，輸出數(shù)據(jù)從第M級存儲單元組的第1個存儲單元中讀出，第m級存儲單元組的第1個存儲單元中的數(shù)據(jù)傳送至第m+1級存儲單元組的第N個存儲單元中，其中，m、n為自然數(shù)，且m＜M、n＜N，所述第n控制信號與第n+1控制信號間隔一個標(biāo)準(zhǔn)時鐘。
2. 根據(jù)權(quán)利要求1所述的隨機存取存儲器，其特征在于，第m級存儲單元 組的存儲單元的數(shù)據(jù)輸出端與第m+l級存儲單元組的存儲單元的數(shù)據(jù)輸入端 連接。
3. 根據(jù)權(quán)利要求1所述的隨機存取存儲器，其特征在于，第m級存儲單元 組的第1個存儲單元的數(shù)據(jù)輸出端與第m+l級存儲單元組的第N個存儲單元 的數(shù)據(jù)輸入端連接，第m級存儲單元組的第n+l個存儲單元的數(shù)據(jù)輸出端與 第m+l級存儲單元組的第n個存儲單元的數(shù)據(jù)輸入端連接。
4. 根據(jù)權(quán)利要求2所述的隨機存取存儲器，其特征在于，各個存儲單元分 別包括控制晶體管，具有第一輸入端、第一輸出端和第一控制端，所述控制晶 體管的第 一輸入端與邏輯電壓源連接；反相器，所述反相器的輸入端與所述控制晶體管的第一輸出端連接，所述反相器的輸出端與所述控制晶體管的第 一控制端連接；輸入晶體管，具有第二輸入端、第二輸出端和第二控制端，用于開啟所 述輸入晶體管的寫控制信號從所述輸入晶體管的第二控制端輸入，所述輸入晶體管的第二輸出端與所述反相器的輸入端連接；輸出晶體管，具有第三輸入端、第三輸出端和第三控制端，用于開啟所 述輸出晶體管的讀控制信號從所述輸出晶體管的第三控制端輸入，所述輸出 晶體管的第三輸入端與所述反相器的輸出端連接，所述存儲單元的數(shù)據(jù)輸入端為所述輸入晶體管的第二輸入端，數(shù)據(jù)輸出 端為所述輸出晶體管的第三輸出端，所述第n控制信號作為各級存儲單元組的第n個存儲單元的寫控制信號 輸入，并作為第n+l個存儲單元的讀控制信號輸入，所述第N控制信號作為各級存儲單元組的第N個存儲單元的寫控制信號 輸入，并作為第1個存儲單元的讀控制信號輸入。
5. 根據(jù)權(quán)利要求3所述的隨機存取存儲器，其特征在于，各個存儲單元分 別包括控制晶體管，具有第一輸入端、第一輸出端和第一控制端，所述控制晶 體管的第一輸入端與邏輯電壓源連接；反相器，所述反相器的輸入端與所述控制晶體管的第一輸出端連接，所 述反相器的輸出端與所述控制晶體管的第 一控制端連接；輸入晶體管，具有第二輸入端、第二輸出端和第二控制端，用于開啟所 述輸入晶體管的寫控制信號從所述輸入晶體管的第二控制端輸入，所述輸入 晶體管的第二輸出端與所述反相器的輸入端連接；輸出晶體管，具有第三輸入端、第三輸出端和第三控制端，用于開啟所 述輸出晶體管的讀控制信號從所述輸出晶體管的第三控制端輸入，所述輸出 晶體管的第三輸入端與所述反相器的輸出端連接，所述存儲單元的數(shù)據(jù)輸入端為所述輸入晶體管的第二輸入端，數(shù)據(jù)輸出 端為所述輸出晶體管的第三輸出端，所述第n控制信號作為各級存儲單元組的第n個存儲單元的寫控制信號 輸入，并作為第n+l個存儲單元的讀控制信號輸入，所述第N控制信號作為各級存儲單元組的第N個存儲單元的寫控制信號 輸入，并作為第1個存儲單元的讀控制信號輸入。
6.根據(jù)權(quán)利要求3所述的隨機存取存儲器，其特征在于，第1級存儲單元組的各個存儲單元分別包括輸入晶體管、控制晶體管、 反相器和輸出晶體管，第m+l級存儲單元組的各個存儲單元分別包括控制晶 體管、反相器和輸出晶體管，其中，控制晶體管，具有第一輸入端、第一輸出端和第一控制端，所述控制晶 體管的第 一輸入端與邏輯電壓源連接；反相器，所述反相器的輸入端與所述控制晶體管的第一輸出端連接，所 述反相器的輸出端與所述控制晶體管的第 一控制端連接；輸入晶體管，具有第二輸入端、第二輸出端和第二控制端，用于開啟所 述輸入晶體管的寫控制信號從所述輸入晶體管的第二控制端輸入，所述輸入 晶體管的第二輸出端與所述反相器的輸入端連接；輸出晶體管，具有第三輸入端、第三輸出端和第三控制端，用于開啟所 述輸出晶體管的讀控制信號從所述輸出晶體管的第三控制端輸入，所述輸出 晶體管的第三輸入端與所述反相器的輸出端連接，第1級存儲單元組的各個存儲單元的數(shù)據(jù)輸入端為所述存儲單元的輸入 晶體管的第二輸入端，數(shù)據(jù)輸出端為所述存儲單元的輸出晶體管的第三輸出 端,相器的輸入端，數(shù)據(jù)輸出端為所述存儲單元的輸出晶體管的第三輸出端，所述第n控制信號作為第1級存儲單元組的第n個存儲單元的寫控制信 號輸入，并作為各級存儲單元組的第n+l個存儲單元的讀控制信號輸入，所述第N控制信號作為第1級存儲單元組的第N個存儲單元的寫控制信 號輸入，并作為各級存儲單元組的第1個存儲單元的讀控制信號輸入。
7.根據(jù)權(quán)利要求3所述的隨機存取存儲器，其特征在于，第m級存儲單元組的各個存儲單元分別包括輸入晶體管、控制晶體管和 反相器，第M級存儲單元組的各個存儲單元分別包括輸入晶體管、控制晶體 管、反相器和輸出晶體管，其中，控制晶體管，具有第一輸入端、第一輸出端和第一控制端，所述控制晶 體管的第 一輸入端與邏輯電壓源連接；反相器，所述反相器的輸入端與所述控制晶體管的第一輸出端連接，所 述反相器的輸出端與所述控制晶體管的第 一控制端連接；輸入晶體管，具有第二輸入端、第二輸出端和第二控制端，用于開啟所 述輸入晶體管的寫控制信號從所述輸入晶體管的第二控制端輸入，所述輸入 晶體管的第二輸出端與所述反相器的輸入端連接；輸出晶體管，具有第三輸入端、第三輸出端和第三控制端，用于開啟所 述輸出晶體管的讀控制信號從所述輸出晶體管的第三控制端輸入，所述輸出 晶體管的第三輸入端與所述反相器的輸出端連接，第m級存儲單元組的各個存儲單元的數(shù)據(jù)輸入端為所述存儲單元的輸入 晶體管的第二輸入端，數(shù)據(jù)輸出端為所述存儲單元的反相器的輸出端，第M級存儲單元組的各個存儲單元的數(shù)據(jù)輸入端為所述存儲單元的輸入晶體管的第二輸入端，數(shù)據(jù)輸出端為所述存儲單元的輸出晶體管的第三輸出二山 彿，所述第n控制信號作為各級存儲單元組的第n個存儲單元的寫控制信號 輸入，并作為第M級存儲單元組的第n+l個存儲單元的讀控制信號輸入，所述第N控制信號作為各級存儲單元組的第N個存儲單元的寫控制信號輸入，并作為第M級存儲單元組的第1個存儲單元的讀控制信號輸入。
8. 根據(jù)權(quán)利要求4至7中任意一項所述的隨機存取存儲器，其特征在于， 所述控制晶體管為NMOS管，所述第一輸入端為NMOS管的源極，第一輸出 端為NMOS管的漏極，第一控制端為NMOS管的柵極，所述邏輯電壓源為低 電平電壓源。
9. 根據(jù)權(quán)利要求4至7中任意一項所述的隨機存取存儲器，其特征在于， 所述控制晶體管為PMOS管，所述第一輸入端為PMOS管的源極，第一輸出 端為PMOS管的漏才及，第一控制端為PMOS管的棚4及，所述邏輯電壓源為高 電平電壓源。
10. 根據(jù)權(quán)利要求4至7中任意一項所述的隨機存取存儲器，其特征在于， 所述輸入晶體管為NMOS管或PMOS管，所述第二輸入端為輸入晶體管的源 極，第二輸出端為輸入晶體管的漏極，第二控制端為輸入晶體管的柵極。
11. 根據(jù)權(quán)利要求4至7中任意一項所述的隨機存取存儲器，其特征在于， 所述輸出晶體管為NMOS管或PMOS管，所述第三輸入端為輸出晶體管的源 極，第三輸出端為輸出晶體管的漏極，第三控制端為輸出晶體管的柵極。
12. —種應(yīng)用于權(quán)利要求1所述隨機存取存儲器的存儲單元，其特征在于， 包括控制晶體管，具有第一輸入端、第一輸出端和第一控制端，所述控制晶 體管的第一輸入端與邏輯電壓源連接；反相器，所述反相器的輸入端與所述控制晶體管的第一輸出端連接，所 述反相器的輸出端與所述控制晶體管的第 一控制端連接；輸入晶體管，具有第二輸入端、第二輸出端和第二控制端，輸入信號從 所述輸入晶體管的第二輸入端輸入，用于控制所述輸入晶體管開啟或關(guān)閉的 寫控制信號從所述輸入晶體管的第二控制端輸入，所述輸入晶體管的第二輸出端與所述反相器的輸入端連接；輸出晶體管，具有第三輸入端、第三輸出端和第三控制端，輸出信號從 所述輸出晶體管的第三輸出端輸出，用于控制所述輸出晶體管開啟或關(guān)閉的 讀控制信號從所述輸出晶體管的第三控制端輸入，所述輸出晶體管的第三輸 入端與所述反相器的輸出端連接。
13. 根據(jù)權(quán)利要求12所述的存儲單元，其特征在于，所述控制晶體管為NMOS 管，所述第一輸入端為NMOS管的源極，第一輸出端為NMOS管的漏極，第 一控制端為NMOS管的柵極，所述邏輯電壓源為低電平電壓源。
14. 根據(jù)權(quán)利要求12所述的存儲單元，其特征在于，所述控制晶體管為PMOS 管，所述第一輸入端為PMOS管的源極，第一輸出端為PMOS管的漏極，第 一控制端為PMOS管的柵極，所述邏輯電壓源為高電平電壓源。
15. 根據(jù)權(quán)利要求12所述的存儲單元，其特征在于，所述輸入晶體管為NMOS 管或PMOS管，所述第二輸入端為輸入晶體管的源極，第二輸出端為輸入晶 體管的漏極，第二控制端為輸入晶體管的柵極。
16. 根據(jù)權(quán)利要求12所述的存儲單元，其特征在于，所述輸出晶體管為NMOS 管或PMOS管，所述第三輸入端為輸出晶體管的源極，第三輸出端為輸出晶 體管的漏極，第三控制端為輸出晶體管的柵極。
全文摘要
一種隨機存取存儲器及其存儲單元，所述隨機存取存儲器包括M級存儲單元組，各級存儲單元組分別包括N個存儲單元，在第n控制信號有效時，從前1級存儲單元組的第n+1個存儲單元讀出數(shù)據(jù)并寫入后1級存儲單元組的第n個存儲單元；在第N控制信號有效時，從前1級存儲單元組的第1個存儲單元讀出的數(shù)據(jù)寫入后1級存儲單元組的第N個存儲單元；在第n或N控制信號有效時，輸入數(shù)據(jù)寫入第1級存儲單元組的第n或N個存儲單元，輸出數(shù)據(jù)從最后1級存儲單元組的第n+1或1個存儲單元讀出。所述隨機存取存儲器的電路結(jié)構(gòu)得以簡化，所述存儲單元可以適應(yīng)半導(dǎo)體工藝演進(jìn)中芯片小尺寸的需求。
文檔編號G11C19/28GK101593560SQ20081011277
公開日2009年12月2日 申請日期2008年5月26日 優(yōu)先權(quán)日2008年5月26日
發(fā)明者張亞峰, 智 李, 楊家奇 申請人:中芯國際集成電路制造(北京)有限公司