專(zhuān)利名稱(chēng)：半導(dǎo)體集成電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及具有觸發(fā)器型存儲(chǔ)單元的半導(dǎo)體集成電路，特別是涉及一
種以擴(kuò)大向存儲(chǔ)單元的寫(xiě)入動(dòng)作裕度(margin)為目的的半導(dǎo)體集成電路。
背景技術(shù)：
近年來(lái)，隨著工藝的微細(xì)化，在具有如靜態(tài)型隨機(jī)訪(fǎng)問(wèn)存儲(chǔ)器(SRAM) 那樣的觸發(fā)器型存儲(chǔ)單元的半導(dǎo)體集成電路中，因構(gòu)成存儲(chǔ)單元的各個(gè)晶 體管的特性偏差、電源電壓的低電壓化，使得設(shè)計(jì)出具有安定特性的存儲(chǔ) 單元變得非常困難。并且，作為其結(jié)果，因存儲(chǔ)單元的動(dòng)作裕度的劣化引 起的半導(dǎo)體集成電路的成品率降低成為問(wèn)題。這里，所謂存儲(chǔ)單元的動(dòng)作 裕度是指，表示寫(xiě)入時(shí)的寫(xiě)入容易度的寫(xiě)入裕度、針對(duì)讀出時(shí)或數(shù)據(jù)保持 時(shí)的噪聲的裕度即靜態(tài)噪聲裕度。 一般，寫(xiě)入裕度和靜態(tài)噪聲裕度具有若 滿(mǎn)足一方的特性，則另一方的特性裕度就會(huì)減少的相反特性。
一般，單端口的SRAM的存儲(chǔ)單元由6個(gè)晶體管構(gòu)成。在由多個(gè)SRAM
的存儲(chǔ)單元構(gòu)成的存儲(chǔ)單元陣列中，在進(jìn)行寫(xiě)入訪(fǎng)問(wèn)時(shí)，通過(guò)字線(xiàn)使選擇 存儲(chǔ)單元的訪(fǎng)問(wèn)晶體管的柵極導(dǎo)通，從位線(xiàn)將數(shù)據(jù)寫(xiě)入存儲(chǔ)單元內(nèi)。但是， 這時(shí)，連接在同一字線(xiàn)上的非選擇存儲(chǔ)單元的訪(fǎng)問(wèn)晶體管也同時(shí)導(dǎo)通，在 存儲(chǔ)單元內(nèi)的觸發(fā)器的低(Low)電平側(cè)的存儲(chǔ)節(jié)點(diǎn)，流入被預(yù)充電到電 源Vdd電平的電荷。其結(jié)果，在靜態(tài)噪聲裕度較小的存儲(chǔ)單元中，存在低 電平側(cè)的電位上升，觸發(fā)器反相，從而使存儲(chǔ)的數(shù)據(jù)被破壞的問(wèn)題。伴隨 著半導(dǎo)體集成電路的工藝的微細(xì)化，靜態(tài)噪聲裕度不斷減小，所述問(wèn)題不 斷深刻。
作為針對(duì)該問(wèn)題的現(xiàn)有技術(shù)，存在下述的方法存儲(chǔ)單元使用8個(gè)晶 體管構(gòu)成的存儲(chǔ)單元，寫(xiě)入時(shí)，不管選擇單元還是非選擇單元，先進(jìn)行讀 出動(dòng)作，在將讀出數(shù)據(jù)鎖存后，寫(xiě)回該數(shù)據(jù)，以防止數(shù)據(jù)的破壞(例如參 照非專(zhuān)利文獻(xiàn)l)。在圖4表示過(guò)去的半導(dǎo)體集成電路的構(gòu)成，在圖5表
示該電路的動(dòng)作時(shí)間圖。另外，在圖4的構(gòu)成要素中，對(duì)于設(shè)置多個(gè)的部 件，在符號(hào)后面附記分支編號(hào)分別進(jìn)行識(shí)別(例如，存儲(chǔ)單元210 — 1、存 儲(chǔ)單元210—2)。
在存儲(chǔ)單元陣列200中，多個(gè)存儲(chǔ)單元210矩陣狀地排列。各個(gè)存儲(chǔ) 單元210為相同的結(jié)構(gòu)。另外，存儲(chǔ)單元陣列200具有在存儲(chǔ)單元210的 每行布線(xiàn)的1對(duì)字線(xiàn)(RWL和WWL)、在存儲(chǔ)單元210的每列布線(xiàn)的讀 位線(xiàn)(RBL1和RBL2)、以及在存儲(chǔ)單元210的每列布線(xiàn)的1對(duì)位線(xiàn)(WBL1 和XWBL1的對(duì)、WBL2和XWBL2的對(duì))。
存儲(chǔ)單元210如圖4所示，由PMOS晶體管QP1 、 QP2和NMOS晶 體管QN1 QN6的8個(gè)晶體管構(gòu)成。
PMOS晶體管QP1、 QP2和NMOS晶體管QN1、 QN2構(gòu)成存儲(chǔ)數(shù)據(jù) 的觸發(fā)器。
NMOS晶體管QN3漏極連接在寫(xiě)位線(xiàn)對(duì)的一方的寫(xiě)位線(xiàn)(例如在存 儲(chǔ)單元210—1中為WBL1) ， NMOS晶體管QN4漏極連接在寫(xiě)位線(xiàn)對(duì)的 另一方的寫(xiě)位線(xiàn)(例如在存儲(chǔ)單元210—1中為XWBL1)。
NMOS晶體管QN5柵極連接在觸發(fā)器的其中一方的存儲(chǔ)節(jié)點(diǎn)上， NMOS晶體管QN6的柵極連接在讀取字線(xiàn)RWL。由此，成為存儲(chǔ)節(jié)點(diǎn)的 數(shù)據(jù)讀出到讀位線(xiàn)(例如在存儲(chǔ)單元210為RBL1、在存儲(chǔ)單元210—2為 RBL2)的結(jié)構(gòu)。
變換器(inverter) 220，設(shè)于存儲(chǔ)單元陣列200的每列，放大該列的 讀位線(xiàn)的數(shù)據(jù)并輸出。具體地，變換器220 — 1放大并輸出讀位線(xiàn)RBL1 的數(shù)據(jù)，變換器220 — 2放大并輸出讀位線(xiàn)RBL2的數(shù)據(jù)。
鎖存電路230，設(shè)于存儲(chǔ)單元陣列200的每列，連接在該列的讀位線(xiàn) 上，保持讀出的數(shù)據(jù)。例如鎖存電路230—1在控制信號(hào)DL為低電平時(shí)鎖 存讀位線(xiàn)RBL1的數(shù)據(jù)。
多路轉(zhuǎn)換器240設(shè)于存儲(chǔ)單元陣列200的每列，根據(jù)列地址信號(hào)選擇 輸入數(shù)據(jù)DIN和該列的變換器220的輸入中的某一個(gè)。例如，多路轉(zhuǎn)換器 240_1根據(jù)列地址信號(hào)CA1來(lái)選擇輸入數(shù)據(jù)DIN和輸出DOl (鎖存電路 230_1的輸出)中的某一個(gè)。
寫(xiě)入電路250由AND電路251、AND電路252、NMOS晶體管QNIO、
QN11構(gòu)成。例如，在寫(xiě)入電路250—1中，在A(yíng)ND電路251、 AND電路 252將輸出DI1和寫(xiě)入控制信號(hào)WE輸入。另夕卜，NMOS晶體管QN10由 AND電路251的輸出控制，向?qū)懳痪€(xiàn)WBL1或WBL2供給接地電平。 NMOS晶體管QN11由AND電路252的輸出控制，向?qū)懳痪€(xiàn)XWBL1或 XWBL2供給接地電平。
多路轉(zhuǎn)換器260將鎖存電路230—1、 2的各自的輸出DOl、 D02作 為輸入，通過(guò)列地址信號(hào)CA，將輸出DOl和D02中的某一個(gè)作為輸出 數(shù)據(jù)DOUT輸出。
利用圖5的動(dòng)作時(shí)間圖對(duì)在圖4所示的半導(dǎo)體集成電路的動(dòng)作進(jìn)行說(shuō)明。
在不對(duì)存儲(chǔ)單元210—1、 2進(jìn)行訪(fǎng)問(wèn)的非選擇狀態(tài)下，讀取字線(xiàn)RWL 和寫(xiě)入字線(xiàn)WWL為低電平，存儲(chǔ)單元210 — 1、 2的NMOS晶體管Q3、 Q4、 Q6為非導(dǎo)通。
寫(xiě)位線(xiàn)WBL1、 WBL2、 XWBL1、 XWBL2和讀位線(xiàn)RBL1、 RBL2通 過(guò)預(yù)充電電路(未圖示)，被到電源Vdd電平。
另外，寫(xiě)入控制信號(hào)WE、列地址信號(hào)CA1、 CA2、 CA為低電平。
向存儲(chǔ)單元210進(jìn)行的寫(xiě)入周期時(shí)，首先，盡管是在寫(xiě)入周期，讀取 字線(xiàn)RWL從低電平向高電平遷移。由此，NMOS晶體管QN6導(dǎo)通，不管 是選擇還是非選擇存儲(chǔ)單元，都將在存儲(chǔ)單元210—1、 2的數(shù)據(jù)讀出。在 圖5中，例示了在存儲(chǔ)節(jié)點(diǎn)nl (參照?qǐng)D4)存儲(chǔ)高位數(shù)據(jù)，NMOS晶體管 QN5導(dǎo)通的情況。
接著，讀位線(xiàn)RBL1上的電荷通過(guò)NMOS晶體管QN5、 QN6放電， 電位從高電平即Vdd電平逐漸地下降。雖未在圖5表示，同樣地，連接在 存儲(chǔ)單元210—2的讀位線(xiàn)RBL2也遵從存儲(chǔ)數(shù)據(jù)或放電，或維持在Vdd 電平。
接著，讀位線(xiàn)RBL1的電位達(dá)到變換器220的閾值即1/2Vdd后，輸 出DOl的電平反相，從低電平遷移到高電平。
之后，控制信號(hào)DL遷移到低電平，鎖存輸出DOl、 D02的電平。這 時(shí)，列地址信號(hào)CA1、 CA2分別被設(shè)定為高電平和低電平，與選擇存儲(chǔ)單 元即存儲(chǔ)單元210—1對(duì)應(yīng)的多路轉(zhuǎn)換器240—1從輸入數(shù)據(jù)DIN和輸出
DOl中選擇輸入數(shù)據(jù)DIN。由此，輸出DI1被設(shè)定為輸入數(shù)據(jù)DIN的寫(xiě) 入電平即低電平。同時(shí)，與非選擇存儲(chǔ)單元即存儲(chǔ)單元210—2對(duì)應(yīng)的多 路轉(zhuǎn)換器240—2從輸入數(shù)據(jù)DIN和輸出DO2中，選擇輸出D02。由此， 輸出DI2被設(shè)定為輸出D02的值。
接著，開(kāi)始進(jìn)行將讀出的數(shù)據(jù)寫(xiě)回的動(dòng)作。即寫(xiě)入控制信號(hào)WE向高 電平遷移，在與存儲(chǔ)單元210—1對(duì)應(yīng)的寫(xiě)入電路250_1中，AND電路 251的輸出成為高電平。由此，NMOS晶體管QN10導(dǎo)通，寫(xiě)位線(xiàn)WBL1 從電源Vdd電平開(kāi)始放電，向接地電平遷移。另外，寫(xiě)位線(xiàn)XWBL1維持 在Vdd電平。
同時(shí)，與非選擇存儲(chǔ)單元即存儲(chǔ)單元210_2對(duì)應(yīng)的寫(xiě)入電路250—2 也動(dòng)作，寫(xiě)位線(xiàn)WBL2或XWBL2放電。
接著，寫(xiě)入字線(xiàn)WWL向高電平遷移，存儲(chǔ)單元210—1、 2的NMOS 晶體管QN3、 QN4導(dǎo)通。然后，寫(xiě)位線(xiàn)WBL1、 XBWL1的數(shù)據(jù)被寫(xiě)入存 儲(chǔ)單元210—1，另外，寫(xiě)位線(xiàn)WBL2、XWBL2的數(shù)據(jù)被寫(xiě)入存儲(chǔ)單元210 —2。
寫(xiě)入確定后，寫(xiě)入字線(xiàn)WWL向低電平遷移，寫(xiě)入控制信號(hào)WE向低 電平遷移。由此，寫(xiě)位線(xiàn)WBL1、 WBL2、 XWBL1、 XWBL2通過(guò)，預(yù)充 電電路(未圖示)，被充電到Vdd電平。
接著，在從存儲(chǔ)單元210—1進(jìn)行的讀出周期時(shí)，如圖5所示，只進(jìn) 行上述寫(xiě)入周期時(shí)的讀出動(dòng)作。即，讀取字線(xiàn)RWL向高電平遷移，將存 儲(chǔ)單元210 — 1、 2的數(shù)據(jù)讀出到讀位線(xiàn)RBL1、 RBL2，多路轉(zhuǎn)換器260按 照列地址信號(hào)CA的值，將由鎖存電路230 — 1、 2鎖存的輸出D01、 D02 中的某一個(gè)向外部輸出。
如以上，在非專(zhuān)利文獻(xiàn)l所示的半導(dǎo)體集成電路中，在寫(xiě)入周期時(shí)也 先行進(jìn)行讀出動(dòng)作，在構(gòu)成各存儲(chǔ)單元陣列的每列鎖存輸出數(shù)據(jù)。接著， 經(jīng)過(guò)多路轉(zhuǎn)換器，選擇外部輸入數(shù)據(jù)和讀出數(shù)據(jù)中的某一個(gè)之后，通過(guò)寫(xiě) 入電路，將數(shù)據(jù)寫(xiě)回到存儲(chǔ)單元。由此，在使寫(xiě)入字線(xiàn)向高電平遷移時(shí)， 即使因從非選擇存儲(chǔ)單元中的寫(xiě)位線(xiàn)向存儲(chǔ)單元節(jié)點(diǎn)的電荷流入而產(chǎn)生 存儲(chǔ)數(shù)據(jù)破壞，也可以將破壞前的數(shù)據(jù)寫(xiě)回。即根據(jù)該半導(dǎo)體集成電路可 以保障非選擇存儲(chǔ)單元的數(shù)據(jù)。
非專(zhuān)利文獻(xiàn)1: "2007 Symposium on Circuits Digest of Technical Papers"、 p.256—257。
但是，在非專(zhuān)利文獻(xiàn)l記載的半導(dǎo)體集成電路中，在寫(xiě)入周期時(shí)也需 要先進(jìn)行讀出動(dòng)作，所以存在寫(xiě)入周期時(shí)間較長(zhǎng)的問(wèn)題點(diǎn)。
另外，在寫(xiě)入周期時(shí)中，為了進(jìn)行讀出動(dòng)作而進(jìn)行讀位線(xiàn)的充放電。 因此，與由本來(lái)的寫(xiě)位線(xiàn)進(jìn)行的僅數(shù)據(jù)寫(xiě)入的動(dòng)作相比，存在消耗電流增 大的問(wèn)題點(diǎn)。
進(jìn)而，還存在需要在構(gòu)成存儲(chǔ)單元陣列的存儲(chǔ)單元每列設(shè)置鎖存電路 和多路轉(zhuǎn)換器電路，從而使面積增大的問(wèn)題。

發(fā)明內(nèi)容
本發(fā)明著眼于上述問(wèn)題，其目的在于，在具有如SRAM那樣的觸發(fā)器 型存儲(chǔ)單元的半導(dǎo)體集成電路中，可以避免寫(xiě)入周期時(shí)的非選擇存儲(chǔ)單元 的數(shù)據(jù)破壞，并且縮短周期時(shí)間，并降低消耗功率，并抑制面積增大。
為了解決上述問(wèn)題，在本發(fā)明的半導(dǎo)體集成電路中，在寫(xiě)入動(dòng)作時(shí)， 使字線(xiàn)的電位在寫(xiě)入周期開(kāi)始后的規(guī)定期間即第1期間比所述第1期間后 的規(guī)定期間即第2的期間低。并且，在第1期間，放大位線(xiàn)對(duì)的位線(xiàn)彼此 間的電位差。
例如本發(fā)明的一方式是一種半導(dǎo)體集成電路，其具有 矩陣狀配置的多個(gè)存儲(chǔ)單元；
對(duì)應(yīng)所述多個(gè)存儲(chǔ)單元的每行而布線(xiàn)的多個(gè)寫(xiě)入字線(xiàn)和多個(gè)讀取字
線(xiàn)；
對(duì)應(yīng)所述多個(gè)存儲(chǔ)單元的每列而布線(xiàn)的多個(gè)寫(xiě)位線(xiàn)和多個(gè)讀位線(xiàn)； 對(duì)應(yīng)各個(gè)寫(xiě)位線(xiàn)設(shè)置，放大對(duì)應(yīng)的寫(xiě)位線(xiàn)的電位的多個(gè)讀出放大器；
和
對(duì)應(yīng)所述多個(gè)存儲(chǔ)單元的每行配置，驅(qū)動(dòng)對(duì)應(yīng)的行的寫(xiě)入字線(xiàn)的多個(gè) 寫(xiě)入字線(xiàn)驅(qū)動(dòng)器；
各個(gè)存儲(chǔ)單元包括具有存儲(chǔ)數(shù)據(jù)的一對(duì)存儲(chǔ)節(jié)點(diǎn)的觸發(fā)器、連接在 對(duì)應(yīng)的寫(xiě)位線(xiàn)和寫(xiě)入字線(xiàn)上的寫(xiě)用晶體管、和連接在對(duì)應(yīng)的讀位線(xiàn)和讀取 字線(xiàn)上的讀用晶體管；
在寫(xiě)入周期時(shí)，被選擇的寫(xiě)入字線(xiàn)驅(qū)動(dòng)器驅(qū)動(dòng)對(duì)應(yīng)的寫(xiě)入字線(xiàn)，使得 對(duì)應(yīng)的寫(xiě)入字線(xiàn)的電位，在寫(xiě)入周期開(kāi)始后的規(guī)定期間即第l期間，低于 所述第1期間后的規(guī)定期間即第2期間；
各個(gè)讀出放大器在所述第1期間中，放大對(duì)應(yīng)的寫(xiě)位線(xiàn)的電位。 由此，在寫(xiě)入動(dòng)作時(shí)，可以抑制從位線(xiàn)向存儲(chǔ)單元的電荷流入。因此， 可以抑制非選擇存儲(chǔ)單元的存儲(chǔ)數(shù)據(jù)破壞。
根據(jù)本發(fā)明，在具有如SRAM的觸發(fā)器型存儲(chǔ)單元的半導(dǎo)體集成電路
中，可以避免寫(xiě)入周期時(shí)的非選擇存儲(chǔ)單元的數(shù)據(jù)破壞，并且縮短周期時(shí) 間并降低消耗功率，進(jìn)而抑制面積增大。


圖1是表示本發(fā)明的實(shí)施方式所涉及的半導(dǎo)體集成電路100的構(gòu)成的 框圖。
圖2是表示電源控制電路180的構(gòu)成的框圖。
圖3是表示半導(dǎo)體集成電路100的動(dòng)作的時(shí)間圖。
圖4是表示過(guò)去的半導(dǎo)體集成電路的構(gòu)成的框圖。
圖5是表示過(guò)去的半導(dǎo)體集成電路的動(dòng)作的時(shí)間圖。
符號(hào)的說(shuō)明
100 —半導(dǎo)體集成電路，110—存儲(chǔ)單元陣列，lll一存儲(chǔ)單元，120_ 讀出放大器，130_變換器，140 —寫(xiě)入電路，141一AND電路，142—AND 電路，150 —讀取字線(xiàn)驅(qū)動(dòng)器，160 —寫(xiě)入字線(xiàn)驅(qū)動(dòng)器，170—多路轉(zhuǎn)換器， 180—電源控制電路，181 —延遲電路，182—NAND電路，183—NAND電 路，RWL —讀取字線(xiàn)，WWL—寫(xiě)入字線(xiàn)，WE—寫(xiě)入控制信號(hào)，DIN—輸 入數(shù)據(jù)，LSE —控制信號(hào)，DOUT—輸出數(shù)據(jù)，QN1 QN11—NMOS晶體 管，QP1 QP6—PMOS晶體管，CA、 CA1、 CA2 —列地址信號(hào)，DOl、 D02 —輸出，WBL1、 WBL2 —寫(xiě)位線(xiàn)，XWBL1、 XWBL2 —寫(xiě)位線(xiàn)。
具體實(shí)施例方式
下面，參照附圖對(duì)本發(fā)明的實(shí)施方式進(jìn)行說(shuō)明。
圖1是表示本發(fā)明的實(shí)施方式所涉及的半導(dǎo)體集成電路100的構(gòu)成的
框圖。半導(dǎo)體集成電路100如圖1所示，具有存儲(chǔ)單元陣列110、讀出放 大器120、變換器130、寫(xiě)入電路140、讀取字線(xiàn)驅(qū)動(dòng)器150、寫(xiě)入字線(xiàn)驅(qū) 動(dòng)器160和多路轉(zhuǎn)換器170。另外，在這些構(gòu)成的要素中，對(duì)于設(shè)置多個(gè) 的部件，在符號(hào)后面附記分支編號(hào)來(lái)分別進(jìn)行識(shí)別(例如存儲(chǔ)單元陣列110 —1、 110—2等)。
存儲(chǔ)單元陣列110具有以矩陣狀配置的多個(gè)存儲(chǔ)單元111。在圖1中， 圖示了 1行2列的存儲(chǔ)單元111，為了識(shí)別各個(gè)存儲(chǔ)單元111，在符號(hào)后 面附記分支編號(hào)(存儲(chǔ)單元lll一l、 2)。
另外，存儲(chǔ)單元陣列110具有在存儲(chǔ)單元111的每行布線(xiàn)的1對(duì)字線(xiàn) (例如RWL和WWL)、在存儲(chǔ)單元111的每列布線(xiàn)的讀位線(xiàn)(例如RBL1、 RBL2)、和在存儲(chǔ)單元111的每列布線(xiàn)的1對(duì)寫(xiě)位線(xiàn)(例如WBL1和 XWBL1的對(duì)、WBL2和XWBL的對(duì))。讀取字線(xiàn)RWL是在讀出時(shí)使用 的字線(xiàn)，寫(xiě)入字線(xiàn)WWL是寫(xiě)入時(shí)使用的字線(xiàn)。
各個(gè)存儲(chǔ)單元lll和過(guò)去的存儲(chǔ)單元的結(jié)構(gòu)相同。具體地，存儲(chǔ)單元 111由PMOS晶體管QP1、 QP2、 NMOS晶體管QN1 QN6的8個(gè)晶體管 構(gòu)成。PMOS晶體管QP1、 QP2、 NMOS晶體管QN1、 QN2構(gòu)成存儲(chǔ)數(shù)據(jù) 的觸發(fā)器。
NMOS晶體管QN3漏極連接在寫(xiě)位線(xiàn)對(duì)的其中一方的寫(xiě)位線(xiàn)(例如 在存儲(chǔ)單元111 _1為WBL—1)上，源極連接在觸發(fā)器的其中一方的存 儲(chǔ)節(jié)點(diǎn)上。另外，NMOS晶體管QN4漏極連接在寫(xiě)位線(xiàn)的另外一方的寫(xiě) 位線(xiàn)(例如在存儲(chǔ)單元lll一l為XWBL1)上，源極連接在觸發(fā)器的另外 一方的存儲(chǔ)節(jié)點(diǎn)上。另外，NMOS晶體管QN3、 QN4的柵極均連接在寫(xiě) 入字線(xiàn)WWL上。另外，NMOS晶體管QN3、 QN4也稱(chēng)為訪(fǎng)問(wèn)晶體管。
NMOS晶體管QN5、 QN6被構(gòu)成為柵極分別與觸發(fā)器的一方的存 儲(chǔ)節(jié)點(diǎn)、讀取字線(xiàn)RWL連接，將存儲(chǔ)節(jié)點(diǎn)的數(shù)據(jù)讀出到該存儲(chǔ)單元111 對(duì)應(yīng)的讀位線(xiàn)(在存儲(chǔ)單元111一1為讀位線(xiàn)RBL1)。
讀出放大器120設(shè)于存儲(chǔ)單元陣列110的每列。讀出放大器120由控 制信號(hào)LSE起動(dòng)，放大對(duì)應(yīng)的列中的寫(xiě)位線(xiàn)彼此間的電位差。例如讀出放 大器120 — 1放大寫(xiě)位線(xiàn)WBL1和XWBL1的電位差。
變換器130設(shè)于存儲(chǔ)單元陣列110的每列，放大該列的讀位線(xiàn)的數(shù)據(jù)
并輸出。具體地，變換器130—1放大并輸出讀位線(xiàn)RBL1的數(shù)據(jù)，變換 器130_2放大并輸出讀位線(xiàn)RBL2的數(shù)據(jù)。
寫(xiě)入電路140設(shè)于存儲(chǔ)單元陣列110的每列。各個(gè)寫(xiě)入電路140由列 地址信號(hào)(該例中為CA1或CA2)、寫(xiě)入控制信號(hào)WE控制，將輸入數(shù) 據(jù)DIN寫(xiě)入存儲(chǔ)單元111。具體地，各個(gè)寫(xiě)入電路140具有NMOS晶體 管QNIO、 QNll、 AND電路141和AND電路142。
AND電路141輸入列地址信號(hào)、輸入數(shù)據(jù)DIN的反相信號(hào)和寫(xiě)入控 制信號(hào)WE。另外AND電路142輸入列地址信號(hào)、輸入數(shù)據(jù)DIN和寫(xiě)入 控制信號(hào)WE。
NMOS晶體管QN10由AND電路141控制，向?qū)?yīng)的列的一方的寫(xiě) 位線(xiàn)(例如在寫(xiě)入電路140_1為WBL1)供給接地電平。另外，NMOS 晶體管QNll向另外一方的寫(xiě)位線(xiàn)(例如在寫(xiě)入電路140—1為XWBLl)
供給接地電平。
讀取字線(xiàn)驅(qū)動(dòng)器150對(duì)應(yīng)存儲(chǔ)單元陣列110的各行而配置，驅(qū)動(dòng)對(duì)應(yīng) 的行的讀取字線(xiàn)。各個(gè)讀取字線(xiàn)驅(qū)動(dòng)器150根據(jù)行(row)地址信號(hào)(未 圖示)來(lái)選擇動(dòng)作。
寫(xiě)入字線(xiàn)驅(qū)動(dòng)器160對(duì)應(yīng)存儲(chǔ)單元陣列110的各行而配置，驅(qū)動(dòng)對(duì)應(yīng) 的行的寫(xiě)入字線(xiàn)。寫(xiě)入字線(xiàn)驅(qū)動(dòng)器160也通過(guò)行地址信號(hào)(未圖示)來(lái)選 擇動(dòng)作。
多路轉(zhuǎn)換器170將變換器130—1、 2的各自的輸出(DOl和D02) 作為輸入，根據(jù)列地址信號(hào)CA將DOl和D02中的某一個(gè)作為輸出數(shù)據(jù) (DOUT)輸出。
圖2是表示向?qū)懭胱志€(xiàn)驅(qū)動(dòng)器160供給電源的電源控制電路180的構(gòu) 成的框圖。電源控制電路180為多個(gè)寫(xiě)入字線(xiàn)驅(qū)動(dòng)器160所共有。
電源控制電路180如圖2所示，具有延遲電路181、 NAND電路182、 NAND電路183、 PMOS晶體管Q5、 Q6。
NAND電路182是將寫(xiě)入控制信號(hào)WE和延遲電路181的輸出作為輸 入的NAND電路。NAND電路183是將NAND電路182的輸出、寫(xiě)入控 制信號(hào)WE作為輸入的NAND電路。
PMOS晶體管QP5源極連接在比電源電平Vdd低的電平即Vdd—a上，
柵極連接在NAND電路182上。另外，PMOS晶體管QP6源極連接在Vdd 電平，柵極連接在NAND電路183上。另外，PMOS晶體管QP5、 QP6 的漏極一起連接在寫(xiě)入字線(xiàn)驅(qū)動(dòng)器160的電源上。
另外，Vdd—a電平即使在寫(xiě)入字線(xiàn)達(dá)到該電平，也被設(shè)定為不破壞 存儲(chǔ)單元的存儲(chǔ)數(shù)據(jù)的電平。
(半導(dǎo)體集成電路100的動(dòng)作)
下面利用圖3的動(dòng)作時(shí)間圖對(duì)半導(dǎo)體集成電路100的動(dòng)作進(jìn)行說(shuō)明。
在不對(duì)任意一個(gè)存儲(chǔ)單元進(jìn)行訪(fǎng)問(wèn)的非選擇狀態(tài)下，讀取字線(xiàn)RWL 和寫(xiě)入字線(xiàn)WWL為低電平。這時(shí)，存儲(chǔ)單元111 — 1、 2的NMOS晶體 管QN3、 QN4、 QN6處于非導(dǎo)通。
另外，寫(xiě)位線(xiàn)WBL1、 WBL2、 XWBL1、 XWBL2和讀位線(xiàn)RBL1、 RBL2通過(guò)預(yù)充電電路(未圖示)，被充電到電源Vdd電平。另外，寫(xiě)入 控制信號(hào)WE、列地址信號(hào)CA1、 CA2、 CA為低電平。 (寫(xiě)入周期時(shí))
向存儲(chǔ)單元111進(jìn)行的寫(xiě)入周期時(shí)，和過(guò)去的半導(dǎo)體集成電路不同， 讀取字線(xiàn)RWL、或讀位線(xiàn)RBL1、 RBL2不動(dòng)作。
首先，寫(xiě)入控制信號(hào)WE遷移到高電平后，存儲(chǔ)單元111 — 1、 2的 NMOS晶體管QN3、 QN4導(dǎo)通。
這里，作為寫(xiě)入的對(duì)象，例如選擇存儲(chǔ)單元111 — 1。這時(shí)，在與存儲(chǔ) 單元lll一l對(duì)應(yīng)的寫(xiě)入電路140 — 1中，事先，列地址信號(hào)CA1向高電 平遷移，根據(jù)輸入數(shù)據(jù)DIN的電平，AND電路141的輸出成為高電平。 由此，NMOS晶體管QN10導(dǎo)通，寫(xiě)位線(xiàn)WBL1從電源電平Vdd開(kāi)始放 電，向接地電平遷移。另一方面，寫(xiě)位線(xiàn)XWBL1維持在Vdd電平。
接著，雖然寫(xiě)入字線(xiàn)WWL向高電平遷移，但首先，在電源控制電路 180中，NAND電路182的輸出向低電平遷移，NAND電路183的輸出成 為高電平。這時(shí)，PMOS晶體管QP5導(dǎo)通，PMOS晶體管QP6為非導(dǎo)通。 因此，寫(xiě)入字線(xiàn)驅(qū)動(dòng)器160的電源電平成為比Vdd低的Vdd—a電平，寫(xiě) 入字線(xiàn)WWL的高電平成為Vdd—a電平。
由于寫(xiě)入字線(xiàn)WWL向Vdd—a電平遷移，從而根據(jù)在非選擇狀態(tài)的 存儲(chǔ)單元111_2內(nèi)的觸發(fā)器中存儲(chǔ)的數(shù)據(jù)，寫(xiě)位線(xiàn)WBL2、 XWBL2中的 某一個(gè)被放電。通過(guò)使寫(xiě)入字線(xiàn)WWL成為Vdd—(x電平，從而抑制從寫(xiě) 位線(xiàn)向存儲(chǔ)單元111一2流入電荷，由此，可以抑制非選擇的存儲(chǔ)單元lll 一2的存儲(chǔ)數(shù)據(jù)被破壞。
寫(xiě)位線(xiàn)WBL2或XWBL2的電平與電源電平Vdd相比降低100mV左 右，若成為讀出放大器120—2可以放大寫(xiě)位線(xiàn)WBL2和XWBL2的電位 差的電平，則控制信號(hào)LSE向高電平遷移。由此，寫(xiě)位線(xiàn)WBL2和XWBL2 中的一個(gè)迅速地向接地電平遷移，完成放大動(dòng)作。
接著，若電源控制電路180中的延遲電路181的輸出反相，NAND 電路182的輸出向高電平遷移，則PMOS晶體管QP5成為非導(dǎo)通。與此 同時(shí)，NAND電路183的輸出向低電平遷移，PMOS晶體管QP6導(dǎo)通， 寫(xiě)入字線(xiàn)驅(qū)動(dòng)器160的電源被供給Vdd電平。由此，寫(xiě)入字線(xiàn)WWL的電 平從Vdd—a電平向Vdd電平遷移。
由于寫(xiě)入字線(xiàn)WWL的電平向Vdd電平升高，從而在由寫(xiě)入電路140 和讀出放大器120驅(qū)動(dòng)的寫(xiě)位線(xiàn)WBL1、 WBL2、寫(xiě)位線(xiàn)XWBL1、 XWBL2 的電位可以迅速、無(wú)誤動(dòng)作地寫(xiě)入到存儲(chǔ)單元lll一l。
向存儲(chǔ)單元111 — 1的寫(xiě)入完成后，在寫(xiě)入控制信號(hào)WE向低電平遷 移，寫(xiě)入字線(xiàn)WWL向低電平遷移后，寫(xiě)位線(xiàn)WBL1、 WBL2和寫(xiě)位線(xiàn) XWBL1、 XWBL2通過(guò)預(yù)充電電路(未圖示)，被充電到電源Vdd電平。 (讀出周期時(shí))
另一方面，從存儲(chǔ)單元lll進(jìn)行讀出周期時(shí)的動(dòng)作，和過(guò)去半導(dǎo)體集 成電路相同。即讀取字線(xiàn)RWL向高電平遷移，將存儲(chǔ)單元lll一l、 2的 數(shù)據(jù)讀出到讀位線(xiàn)RBL1、 RBL2，多路轉(zhuǎn)換器170根據(jù)列地址信號(hào)CA的 值，將輸出DOl、 D02中的某一個(gè)向外部輸出。
另夕卜，控制信號(hào)LSE被設(shè)定為低電平，由此，讀出放大器120在讀出 時(shí)不動(dòng)作。結(jié)果，可以抑制消耗功率。
下面，總結(jié)半導(dǎo)體集成電路100的特征。 (1)在半導(dǎo)體集成電路100中，在寫(xiě)入時(shí)，不需要先進(jìn)行讀出動(dòng)作。 因此，可以抑制在寫(xiě)入字線(xiàn)向高電平遷移時(shí)的非選擇存儲(chǔ)單元的數(shù)據(jù)破 壞，并且能使周期時(shí)間高速化。
即在本實(shí)施方式中，通過(guò)使寫(xiě)入字線(xiàn)的高電平的電位首先成為比電源
Vdd低的Vdd—a，來(lái)防止連接在同一字線(xiàn)上的非選擇存儲(chǔ)單元的數(shù)據(jù)破 壞，同時(shí)將寫(xiě)位線(xiàn)放電。然后，用讀出放大器進(jìn)行放大，之后使寫(xiě)入字線(xiàn) 的電位向更高的Vdd電平遷移。由此，可以將數(shù)據(jù)迅速地寫(xiě)回到存儲(chǔ)單元。
通過(guò)將寫(xiě)入字線(xiàn)的電平降低到Vdd—a，與是Vdd情況下相比，位線(xiàn) 的放電速度減緩。但是，過(guò)去的半導(dǎo)體集成電路的構(gòu)成中，在讀出時(shí)若讀 位線(xiàn)的電平不下降到1/2Vdd，則無(wú)法確定與讀位線(xiàn)相連的變換器的輸出 (參照?qǐng)D5)。與此相對(duì)，在本實(shí)施方式中，通過(guò)用讀出放大器進(jìn)行差動(dòng) 放大，寫(xiě)位線(xiàn)的電平只需從Vdd電平開(kāi)始降低100mV程度，就可以確定 數(shù)據(jù)(參照?qǐng)D3)。
例如，在電源Vdd為l.OV時(shí)，過(guò)去的半導(dǎo)體集成電路的存儲(chǔ)單元對(duì) 讀位線(xiàn)進(jìn)行放電的能力為10pA，半導(dǎo)體集成電路100的存儲(chǔ)單元對(duì)寫(xiě)位 線(xiàn)進(jìn)行放電的能力為5pA。這種情況，若讀位線(xiàn)和寫(xiě)位線(xiàn)的布線(xiàn)容量相同， 則對(duì)過(guò)去的半導(dǎo)體集成電路對(duì)讀位線(xiàn)進(jìn)行放電到0.5V為止的時(shí)間(圖5 的t2)和半導(dǎo)體集成電路100對(duì)寫(xiě)位線(xiàn)進(jìn)行放電到0.9V為止的時(shí)間(圖3 的tl)進(jìn)行比較，半導(dǎo)體集成電路100快2.5倍。即在半導(dǎo)體集成電路100 中，可以使周期時(shí)間高速化。
進(jìn)而，過(guò)去的半導(dǎo)體集成電路在讀位線(xiàn)的放電后，需要在鎖存數(shù)據(jù)后 開(kāi)始寫(xiě)入動(dòng)作、然后驅(qū)動(dòng)寫(xiě)位線(xiàn)進(jìn)行寫(xiě)入的時(shí)間。與此相對(duì)，在半導(dǎo)體集 成電路100中，寫(xiě)位線(xiàn)的電平是確定的，可以只提高寫(xiě)入字線(xiàn)的電平來(lái)進(jìn) 行寫(xiě)入，可以使周期時(shí)間高速化。
(2) 在過(guò)去的半導(dǎo)體集成電路中，在寫(xiě)入時(shí)，也需要對(duì)讀取字線(xiàn)和 讀位線(xiàn)進(jìn)行充放電。與此相對(duì)，在半導(dǎo)體集成電路100中，在寫(xiě)入時(shí)，不 需要使讀取字線(xiàn)和讀位線(xiàn)動(dòng)作，可以降低消耗功率。
(3) 在過(guò)去的半導(dǎo)體集成電路中，需要在構(gòu)成存儲(chǔ)單元陣列的存儲(chǔ) 單元每列配置鎖存電路和多路轉(zhuǎn)換器電路，使得面積增大。與此相對(duì)，在 半導(dǎo)體集成電路100中，在各列只配置讀出放大器即可，可以抑制面積增 加。過(guò)去的半導(dǎo)體集成電路的鎖存電路一般由觸發(fā)器和傳輸門(mén)(transfer gate)構(gòu)成，和半導(dǎo)體集成電路100的讀出放大器面積相同，可以省略多 路轉(zhuǎn)換器的面積。
如上述根據(jù)本實(shí)施方式，可以獲得在所述(1) (3)記述的效果，
其實(shí)用效果較大。
另外，本發(fā)明所述存儲(chǔ)單元的構(gòu)成不限于所述的例子。例如，由6個(gè) 晶體管構(gòu)成的存儲(chǔ)單元也適用。
另外，各構(gòu)成要素理論上也可以在可能的范圍進(jìn)行各種組合。 產(chǎn)業(yè)上的利用可行性
本發(fā)明所涉及的半導(dǎo)體集成電路具有避免寫(xiě)入周期時(shí)的非選擇存儲(chǔ) 單元的數(shù)據(jù)破壞，縮短周期時(shí)間，并降低消耗功率，而且可以抑制面積增 大的效果，作為具有觸發(fā)器型存儲(chǔ)單元的半導(dǎo)體集成電路等有益。
權(quán)利要求
1. 一種半導(dǎo)體集成電路，其具有以矩陣狀配置的多個(gè)存儲(chǔ)單元；對(duì)應(yīng)所述多個(gè)存儲(chǔ)單元的每行而進(jìn)行布線(xiàn)的多個(gè)寫(xiě)入字線(xiàn)和多個(gè)讀取字線(xiàn)；對(duì)應(yīng)所述多個(gè)存儲(chǔ)單元的每列而進(jìn)行布線(xiàn)的多個(gè)寫(xiě)位線(xiàn)和多個(gè)讀位線(xiàn)；對(duì)應(yīng)各個(gè)寫(xiě)位線(xiàn)而設(shè)置，放大對(duì)應(yīng)的寫(xiě)位線(xiàn)的電位的多個(gè)讀出放大器；和對(duì)應(yīng)所述多個(gè)存儲(chǔ)單元的每行而配置，驅(qū)動(dòng)對(duì)應(yīng)的行的寫(xiě)入字線(xiàn)的多個(gè)寫(xiě)入字線(xiàn)驅(qū)動(dòng)器；各個(gè)存儲(chǔ)單元包括具有存儲(chǔ)數(shù)據(jù)的一對(duì)存儲(chǔ)節(jié)點(diǎn)的觸發(fā)器、與對(duì)應(yīng)的寫(xiě)位線(xiàn)和寫(xiě)入字線(xiàn)連接的寫(xiě)用晶體管、和與對(duì)應(yīng)的讀位線(xiàn)和讀取字線(xiàn)連接的讀用晶體管；在寫(xiě)入周期時(shí)，被選擇的寫(xiě)入字線(xiàn)驅(qū)動(dòng)器驅(qū)動(dòng)對(duì)應(yīng)的寫(xiě)入字線(xiàn)，使得對(duì)應(yīng)的寫(xiě)入字線(xiàn)的電位，在寫(xiě)入周期開(kāi)始后的規(guī)定期間即第1期間，低于所述第1期間后的規(guī)定期間即第2期間；各個(gè)讀出放大器在所述第1期間中，放大對(duì)應(yīng)的寫(xiě)位線(xiàn)的電位。
2. 根據(jù)權(quán)利要求l所述的半導(dǎo)體集成電路，其特征在于，在所述寫(xiě)入周期時(shí)，所述讀取字線(xiàn)和讀位線(xiàn)不動(dòng)作。
3. 根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路，其特征在于， 在讀出周期時(shí)，所述讀出放大器不動(dòng)作。
4. 根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路，其特征在于， 還具有與所述字線(xiàn)驅(qū)動(dòng)器的電源連接的電源控制電路；被選擇的字線(xiàn)的電位由所述電源控制電路控制。
全文摘要
本發(fā)明提供一種半導(dǎo)體集成電路，其在寫(xiě)入時(shí)，通過(guò)被選擇的寫(xiě)入字線(xiàn)驅(qū)動(dòng)器驅(qū)動(dòng)對(duì)應(yīng)的寫(xiě)入字線(xiàn)，使得對(duì)應(yīng)的寫(xiě)入字線(xiàn)的電位，在寫(xiě)入周期開(kāi)始后的規(guī)定期間即第1期間，比所述第1期間后的規(guī)定期間即第2期間低，并且，通過(guò)各個(gè)讀出放大器(120)，在所述第1期間中，放大對(duì)應(yīng)的寫(xiě)位線(xiàn)的電位。由此，在具有如SRAM的觸發(fā)器型存儲(chǔ)單元的半導(dǎo)體集成電路中，可以避免寫(xiě)入周期時(shí)的非選擇存儲(chǔ)單元的數(shù)據(jù)破壞，并且縮短周期時(shí)間并降低消耗功率，進(jìn)而抑制面積增大。
文檔編號(hào)G11C11/413GK101388244SQ200810135868
公開(kāi)日2009年3月18日 申請(qǐng)日期2008年7月17日 優(yōu)先權(quán)日2007年9月13日
發(fā)明者鈴木利一 申請(qǐng)人:松下電器產(chǎn)業(yè)株式會(huì)社