專利名稱：雙向移位寄存器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種集成電路設(shè)計，尤其是針對一種雙向移位寄存 器設(shè)計。
背景技術(shù)：
在數(shù)字電路中，移位寄存器是一組正反器排列成一直線方式， 其中一正反器的輸出連接到下一正反器的輸入。因此，當(dāng)啟動移位 寄存器時，數(shù)據(jù)可沿著此線而移位。移位寄存器廣泛地使用在集成 電^各。其中一種應(yīng)用用在禾呈序編石馬或讀出電熔絲，其中用來禾呈序編 碼進電熔絲的數(shù)據(jù)依時脈串列地放進移位寄存器。儲存在電熔絲的 數(shù)據(jù)首先讀到移位寄存器，接著依時脈串列地輸出。


圖1顯示一傳統(tǒng)單向先入先出(FIFO)移位寄存器100。為了描 述的目的，移位寄存器100包含了四個正反器K
。接點D和Q 分別作為正反器K[i]的輸入與輸出接點，其中0 S i ^ 3。如圖1所 示，正反器K[i]的輸出連接到下一個正反器K[i+l]的輸入。 一時脈 信號CLK耦合到每一正反器K
。隨著時脈信號CLK的啟動， 凄t據(jù)將向右移位一位，也就是i兌，DIN移位到K[O]， K
移位到 K[l]， K[l]移位到K[2]且K[2]移位到K[3]。在K[3]中的數(shù)據(jù)在時脈 信號CLK啟動時，移位到DOUT輸出。明顯地，先移位進來的數(shù) 據(jù)也將先移位輸出。可選地， 一組串列正反器也可排列為后進先出(LIFO)方式。在 特定的應(yīng)用中，將需要FIFO與LIFO二者，也就是說需要雙向的移 位寄存器。在這些應(yīng)用中，傳統(tǒng)電路中包4舌FIFO與LIFO兩種功能 的電路和一個控制信號以切換移位寄存器于兩種功能之間。然而， 由于傳統(tǒng)雙向移位寄存器需要兩組正反器以纟丸行這樣的雙向移位 功能，這種傳統(tǒng)雙向移位寄存器所需要的晶體管數(shù)目也至少需要兩 倍。而當(dāng)雙向移位寄存器位數(shù)變大時，其所需的晶體管將占據(jù)芯片 上大片的面積，乂人而造成成本的上升。因此，所需要的是一組只用 少量額外電^各附加在單向移位寄存器〗更可形成的雙向移位寄存器。

發(fā)明內(nèi)容
綜上所述，本發(fā)明提供一種雙向移位寄存器，其包含一第一和 第二正反器， 一第一多工器具有一輸出耦合到第 一正反器一輸入， 以及一第二多工器具有一輸出耦合到第二正反器一輸入，其中第一 正反器的一輸出耦合至第二多工器的一輸入，第二正反器的一輸出 耦合至第一多工器的一輸入。 一控制信號決定多工器的輸入選擇。 在一選擇中，儲存在第一和第二正反器內(nèi)的數(shù)據(jù)在一時脈信號啟動 時互相交換，因此數(shù)據(jù)可形成后進先出。
本發(fā)明的結(jié)構(gòu)與操作方法，其相關(guān)的特征與優(yōu)點將在以下針對 具體實施例與所附示意圖的i兌明后更清楚明了 。
附圖"i兌明
圖1顯示傳統(tǒng)單向先進先出(FIFO)移位寄存器；
圖2A與2B為根據(jù)本發(fā)明第一具體實施例形成FIFO模式描述 具有偶凄t正反器的雙向移位寄存器；圖2C與2D為根據(jù)本發(fā)明第一具體實施例形成LIFO模式描述 圖2A的雙向移位寄存器；
圖3A與3B為根據(jù)本發(fā)明第二具體實施例形成FIFO模式描述 具有奇數(shù)正反器的雙向移位寄存器；以及
圖3C與3D為根據(jù)本發(fā)明第二具體實施例形成LIFO模式描述 圖3A的雙向移位寄存器。
具體實施例方式
本發(fā)明系以上舉例作i兌明，^旦不為舉例所限制，在所附示意圖 中，類似的參考lt字對應(yīng)于類似的元件。
以下將描述一可4丸4亍先進先出(FIFO)或后進先出(LIFO)兩種運 算的雙向移位寄存器，但雙向移位寄存器不會明顯地增加晶體管數(shù)目。
圖2A到2D描述才艮據(jù)本發(fā)明第一具體實施例的具有偶lt正反 器的一雙向移位寄存器200。為了描述的目的，雙向移位寄存器200 為四個位，且包含四個正反器K
與三個多工器M
。正反器 K
形成一串列。正反器K[i]，其中0 S i S 3，在時脈信號CLK 的啟動后，將輸入D的凄t據(jù)移位至輸出Q。通常，時脈4言號CLK 的啟動發(fā)生在信號的上升邊緣。多工器M[j]具有兩個輸入1和2, 與一輸出3，其中0^jS2。舉例而言，當(dāng)一控制信號SEL切換到 邏輯"1"后，多工器M[j]的連4妄輸入l到輸出3，如圖2A中的點 線所示。相對地，當(dāng)一控制信號SEL被切換到邏輯"0"后，多工 器M[j]的連接輸入2到輸出3，如圖2C中的點線所示。
參考圖2A與2C，正反器K[3]的一輸出耦合到多工器M[O]的 輸入2。正反器K[2]的一輸出耦合到多工器M[1]的輸入2。正反器K[O]的一輸出耦合至多工器M[2]的輸入2。在這個正反器鏈中央的 兩個正反器之間并未插入多工器，也就是說，正反器K[1]的一輸出 直接耦合到正反器K[2]的一輸入。
參考圖2A,控制信號SEL在邏輯'T，，多工器M[j]連接輸入l 到輸出3。在時脈信號CLK的啟動后，在DIN的數(shù)據(jù)將移位至K[O]， 在K[i]的數(shù)據(jù)將移位至K[i+1],其中0 ￡ i ^ 2，且在K[3]的數(shù)據(jù)將 移位到DOUT。如圖2B所示，在步驟210，正反器K
初始分別 儲存D0、 Dl、 D2和D3。在步驟220,在時脈信號CLK的啟動后， 將移位出D3，正反器K
分別儲存DIN、 D0、 Dl和D2。在這 個范例中，移位寄存器200的功能如同一FIFO移位寄存器。
參考圖2C,控制信號SEL在邏輯"0"，多工器M[j]連接輸入 2到輸出3。在時月永信號CLK的啟動后，正反器K[3]與K[O]內(nèi)的凝: 據(jù)將交換。正反器K[2]與K[l]內(nèi)的數(shù)據(jù)也將交換。如圖2D所示， 在步驟240，正反器K
初始分別儲存D0、 Dl、 D2和D3。在步 驟250，在時脈信號CLK第一次啟動后，正反器K
分別儲存 D3、 D2、 Dl和D0。在步驟260,控制信號SEL切換回"1"，且 在時脈信號CLK第二次啟動后，依序移位數(shù)據(jù)到右方而首先送出 D0。因而，在此例中移位寄存器200的功能如同一LIFO移位寄存 器。
圖3A到3D描述沖艮據(jù)本發(fā)明第二具體實施例的具有奇數(shù)正反 器的雙向移位寄存器300。為了描述的目的，雙向移位寄存器300 為五位，且包含五個正反器K
與五個多工器M
。正反器 K
與多工器M
的功能與圖2A和2C內(nèi)完全相同。例如，當(dāng) 一控制信號SEL切換至邏輯"1"時，多工器M[j]連接輸入1到輸 出3，如圖3A點線所示。相對地，當(dāng)控制信號SEL被切換到邏輯 "0"后，多工器M[j]如圖3C中的點線所顯示的連接輸入2到輸出 3。參考圖3A與3C,正反器K[4]的一輸出耦合到多工器M[O]的 輸入2。正反器K[3]的一輸出耦合到多工器M[1]的輸入2。正反器 K[O]的一輸出耦合至多工器M[4]的輸入2。正反器K[l]的一輸出耦 合到多工器M[3]的一輸入2。位在鏈的中段的正反器K[2]的一輸出 耦合到多工器M[2]的輸入2。因此，當(dāng)控制信號SEL在邏輯"0" 時，在時脈信號CLK啟動后，反饋在中段正反器K[2]的數(shù)據(jù)回原 處。
參考圖3A,控制信號SEL在邏輯"1"，多工器M[j]連接輸入l 到輸出3。在時脈信號CLK的啟動后，在DIN的數(shù)據(jù)將移位至K[O], 在K[i]的數(shù)據(jù)將移位至K[i+1]，其中0 ^ i ^ 3，且在K[4]的數(shù)據(jù)將 移位到DOUT。如圖3B所示，在步驟310，正反器K
初始分別 儲存D0、 Dl、 D2、 D3和D4。在步駛《320，在時月永信號CLK的啟 動后，將移位送出D4，正反器K
分別儲存DIN、 D0、 Dl、 D2 和D3。在這個范例中，移位寄存器300的功能如同一 FIFO移位寄 存器。
參考圖3C,控制信號SEL設(shè)定在邏輯"0"，多工器M[j]連接 輸入2到輸出3。在時脈信號CLK的啟動后，在正反器K[4]與正反 器K
內(nèi)的數(shù)據(jù)將交換。在正反器K[3]與正反器K[l]內(nèi)的數(shù)據(jù)也 將交換。而正反器K[2]內(nèi)的數(shù)據(jù)不變。如圖3D所示，在步驟340， 正反器K
初始分別儲存D0、 Dl、 D2、 D3和D4。在步驟350， 在時脈信號CLK的第一次啟動后，正反器K
分別儲存D4、 D3、 D2、 D1和D0。在步驟360，控制信號SEL切換回'T，，且在時脈 信號CLK的第二次啟動后，依序移位凄t據(jù)到右方而首先送出D0。 因此在這個范例中，移位寄存器300的功能如同一 LIFO移位寄存 器。
總而言之，本發(fā)明通過僅在傳統(tǒng)移位寄存器增加多工器與一額 外時脈循環(huán)便完成雙向移位。在這個額外時脈循環(huán)中，先進入的數(shù)據(jù)與4交晚進入的H據(jù)交換，因此，在下一正常移位動作中，先進入 的凄t據(jù)將最后凈皮移位送出。雖然本發(fā)明-f又以四個位與五個位移位寄 存器描述實質(zhì)內(nèi)容，本領(lǐng)域^支術(shù)人員可輕易將此沖既念擴張至具有^f壬 何位數(shù)目的移位寄存器。事實上，增加額外的數(shù)據(jù)交換時脈循環(huán)不
只可應(yīng)用在LIFO運作模式，通過交換數(shù)據(jù)的方式，其可用在將數(shù) 據(jù)組織為任何想要的順序型態(tài)。此外，雖然使用正反器形成移位寄 存器，本領(lǐng)域技術(shù)人員將可預(yù)期其它種類可在一時脈信號啟動時閂 鎖數(shù)據(jù)的數(shù)據(jù)儲存裝置也可用來取代正反器。
上述說明提供很多不同具體實施例或執(zhí)行不同發(fā)明特征的具 體實施例。描述特定實施例的組件及程序以幫助理清本發(fā)明。當(dāng)然， 這些僅僅是具體實施例，并不是意圖限制描述于權(quán)利要求的本發(fā)明。
然本領(lǐng)域才支術(shù)人員皆應(yīng)該了解，前述或其它未脫離本發(fā)明所揭示精 神下的改變形式和詳盡描述皆包含在內(nèi)。因此本發(fā)明并未局限于所 揭露的形式及詳細的討論與說明中，均應(yīng)包含在附加申請專利范圍 所揭示的范圍內(nèi)。
符號說明
雙向移位寄存器 200、 300
正反器 K[l]、 K[2]、 K[3]、 K[4]、 K[O]
控制信號 SEL 時月永〗言號 CLK 輸入 D 輸出 Q 輸入 1
10輸入 2
輸出 3
多工器 M[l]、 M[2]、 M[3]、 M[4]、 M[O]。
權(quán)利要求
1. 一種移位寄存器，包含一第一數(shù)據(jù)儲存單元和一第二數(shù)據(jù)儲存單元；一第一多工器，具有一輸出耦合到所述第一數(shù)據(jù)儲存單元的一輸入；以及一第二多工器，具有一輸出耦合到所述第二數(shù)據(jù)儲存單元的一輸入；其中所述第一數(shù)據(jù)儲存單元的輸出耦合至所述第二多工器的輸入，且所述第二數(shù)據(jù)儲存單元的輸出耦合至所述第一多工器的輸入。
2. 根據(jù)權(quán)利要求1所述的移位寄存器，其中所述第一數(shù)據(jù)儲存單 元和第二數(shù)據(jù)儲存單元為正反器。
3. 根據(jù)權(quán)利要求1所述的移位寄存器，其中所述第一數(shù)據(jù)儲存單 元和第二凄t據(jù)^賭存單元用以在啟動一信號供應(yīng)時各自閂鎖出現(xiàn)在所述輸入的數(shù)據(jù)。
4. 根據(jù)權(quán)利要求1所述的移位寄存器，其中所述第一多工器和第 二多工器共同由一選擇信號控制。
5. 根據(jù)權(quán)利要求1所述的移位寄存器，還包含一第三數(shù)據(jù)儲存單元，具有一輸出耦合至所述第二多工 器的另一輸入；一第三多工器，具有一輸出耦合至所述第三數(shù)據(jù)儲存單 元的輸入、 一第一輸入耦合至所述第一數(shù)據(jù)儲存單元的輸出、 以及一第二輸入耦合至所述第三數(shù)據(jù)〗諸存單元的輸出。
6. 根據(jù)權(quán)利要求1所述的移位寄存器，還包含一第四數(shù)據(jù)儲存單元和一第五數(shù)據(jù)儲存單元，所述第四 數(shù)據(jù)儲存單元的輸出耦合至所述第五數(shù)據(jù)儲存單元的輸入；一第四多工器，具有一輸出耦合至所述第四數(shù)據(jù)儲存單 元的輸入且還具有一輸入耦合至所述第五^t據(jù)儲存單元的輸出。
7. —種移位寄存器，包含一第一正反器和一第二正反器；一第一多工器，具有一輸出耦合至所述第一正反器的輸 入；以及一第二多工器，具有一輸出耦合至所述第二正反器的輸入；其中所述第一正反器的一輸出耦合至所述第二多工器的 輸入，且所述第二正反器的一輸出耦合至所述第一多工器的輸入。
8. 根據(jù)權(quán)利要求7所述的移位寄存器，其中所述第一正反器和第 二正反器用以在啟動一信號供應(yīng)時各自閂鎖出現(xiàn)在所述輸入的凄t據(jù)。
9. 根據(jù)權(quán)利要求7所述的移位寄存器，其中所述第一多工器和第 二多工器共同由 一選擇信號控制。
10.—種移位寄存器，包含 多個正反器；多個多工器，其輸出分別耦合至所述多個正反器的對應(yīng) 輸入；所述多個正反器的一第一正反器，具有一輸出耦合至所 述多個多工器的一第一多工器的輸入；所述多個正反器的一第二正反器，具有一輸出耦合至所 述多個多工器的一第二多工器的輸入，其中所述第一多工器的輸出耦合至所述第二正反器的輸入，且所述第二多工器的輸出耦合至所述第一正反器的輸入。
全文摘要
本發(fā)明涉及一種雙向移位寄存器，其包含一第一和第二正反器，一第一多工器具有一輸出耦合到第一正反器的一輸入，與一第二多工器具有一輸出耦合到第二正反器的一輸入，其中第一正反器的輸出耦合到第二多工器的一輸入，第二正反器的一輸出耦合到第一多工器的一輸入。
文檔編號G11C19/00GK101458967SQ20081013602
公開日2009年6月17日 申請日期2008年7月4日 優(yōu)先權(quán)日2007年12月12日
發(fā)明者張晴雯, 林士杰, 謝禎輝, 鄭瑋嘉 申請人:臺灣積體電路制造股份有限公司