專利名稱：具有短重置時間的半導體存儲設備的制作方法
技術領域：
本發(fā)明的實施例涉及一種半導體存儲設備，并且更具體地涉及一種具有 短的內部電源電壓設置時間的半導體存儲設備，以及初始化半導體存儲設備 的方法。
背景技術：
半導體存儲設備在存儲單元中存儲數(shù)據(jù)，并且將在存儲單元中存儲的數(shù) 據(jù)輸出給外部電路。耦接到存儲單元的字線被激活以便從存儲單元中讀出數(shù) 據(jù)或者向存儲單元中寫入數(shù)據(jù)。響應于激活命令而使能字線，并且響應于預 充電命令而禁用字線。半導體存儲設備包括內部邏輯電路，例如鎖存電路等。在半導體存儲設 備執(zhí)行正常操作之前必須初始化邏輯電路。常規(guī)半導體存儲設備響應于上電(power-up )信號而重置邏輯電^各。遺憾的是，當完成了邏輯電路的初始化后，可能會響應于上電信號的轉 變而產(chǎn)生浪涌(surge)電流。浪涌電流可能工作而延遲用于操作半導體存儲 設備的內部電源電壓的設置時間，這可能對設備性能有不利影響。發(fā)明內容因此，本發(fā)明的實施例充分地消除了由于相關技術的限制和缺陷引發(fā)的一個或多個問題。特別地，提供了一種具有短的內部電源電壓設置時間的半 導體存儲設備以及相關方法。本發(fā)明的 一 些示例性實施例提供了 一種半導體存儲設備，其通過在不同 時間點初始化行路徑電路和列路徑電路而具有短的內部電源電壓設置時間。本發(fā)明的 一 些示例性實施例提供一種通過在不同時間點初始化行路徑電 路和列路徑電路，從而在短設置時間內初始化半導體存儲設備的方法。在本發(fā)明的一些示例性實施例中，半導體存儲設備包括行路徑電路、重 置信號產(chǎn)生電^各和列^各徑電路。4亍路徑電路纟皮配置為譯碼行地址信號從而向存儲單元陣列提供字線使能信號，并且被配置為響應于上電信號而被初始化。 重置信號產(chǎn)生電路被配置為延遲上電信號從而產(chǎn)生列重置信號。列路徑電路 被配置為譯碼列地址信號從而向存儲單元陣列提供列選擇信號，并且被配置 為響應于列重置信號而被初始化。行路徑電路和列路徑電路可以在不同的時間點被初始化。可以在上電區(qū) 域初始化行路徑電路而在設備的模式設置區(qū)域初始化列路徑電路?？蛇x地， 可以在上電區(qū)域初始化行路徑電路而在設備的自動刷新區(qū)域初始化列路徑電 路。重置信號產(chǎn)生電路可以包括脈沖產(chǎn)生器，其被配置為響應于命令信號 產(chǎn)生控制脈沖；以及開關電路，其被配置為響應于控制脈沖向第一節(jié)點傳遞 上電信號。所述命令信號包括芯片選擇信號、行地址選通信號、列地址選通 信號和寫使能信號。重置信號產(chǎn)生電路還可以包括反相器，其被配置為反 轉上電信號；以及晶體管，其被配置為響應于反相器的輸出信號而向第一節(jié) 點提供參考電壓。重置信號產(chǎn)生電路還可以包括鎖存電路，該鎖存電路被配 置為鎖存第一節(jié)點的電壓信號從而輸出列重置信號。在一些實施例中，脈沖產(chǎn)生器可以包括NOR邏輯單元，其,皮配置為對 芯片選擇信號、行地址選通信號、列地址選通信號和寫使能信號執(zhí)行NOR操 作；延遲電路，其被配置為延遲NOR邏輯單元的第一輸出信號以使得所述控 制脈沖具有與延遲電路產(chǎn)生的延遲時間對應的脈沖寬度；以及AND邏輯單 元，其被配置為對延遲電路的第 一輸出信號和第二輸出信號執(zhí)行AND操作， 從而輸出控制脈沖。脈沖產(chǎn)生器被配置為在設備的模式設置區(qū)域產(chǎn)生控制脈 沖。脈沖產(chǎn)生器可以被配置為當芯片選擇信號、行地址選通信號、列地址選 通信號和寫使能信號被使能時，產(chǎn)生控制脈沖。所述控制脈沖具有與延遲電路產(chǎn)生的延遲時間對應的脈沖寬度。在另一些實施例中，脈沖產(chǎn)生器可以包括反相器，其被配置為反轉寫 使能信號；NOR邏輯單元，其被配置為對芯片選擇信號、行地址選通信號、 列地址選通信號和反相器的第一輸出信號執(zhí)行NOR操作；延遲電路，其被配 置為延遲NOR邏輯單元的第二輸出信號以使得所述控制脈沖具有與延遲電 路產(chǎn)生的延遲時間對應的脈沖寬度；以及AND邏輯單元，其被配置為對延遲 電路的第二輸出信號和第三輸出信號執(zhí)行AND操作，從而輸出控制脈沖。脈 沖產(chǎn)生器可以被配置為在自動刷新區(qū)域產(chǎn)生控制脈沖。脈沖產(chǎn)生器可以被配置為當芯片選擇信號、行地址選通信號、列地址選通信號被使能而寫使能信 號被禁用時，產(chǎn)生控制脈沖。所述控制脈沖可以具有與延遲電路產(chǎn)生的延遲 時間對應的脈沖寬度。重置信號產(chǎn)生電路可以包括開關電路，其被配置為響應于控制脈沖向第一節(jié)點傳遞上電信號；鎖存電路，其被配置為鎖存第一節(jié)點的電壓信號； 第一反相器，其被配置為反轉鎖存電路的輸出信號從而輸出列重置信號；以 及脈沖產(chǎn)生器，其被配置為響應于命令信號和列重置信號而產(chǎn)生控制脈沖。 所述命令信號包括芯片選擇信號、行地址選通信號、列地址選通信號和寫使 能信號。重置信號產(chǎn)生電路還可以包括反相器，其被配置為反轉上電信號； 以及晶體管，其被配置為響應于反相器的輸出信號向第一節(jié)點提供參考電壓。在一些實施例中，脈沖產(chǎn)生器可以包括NOR邏輯單元，其纟皮配置為對 芯片選擇信號、行地址選通信號、列地址選通信號和寫使能信號執(zhí)行NOR操 作；延遲電路，其被配置為延遲NOR邏輯單元的第一輸出信號以使得所述控 制脈沖具有與延遲電路產(chǎn)生的延遲時間對應的脈沖寬度；以及AND邏輯單 元，其被配置為對延遲電路的第 一輸出信號和第二輸出信號執(zhí)行AND操作， 從而輸出控制脈沖。脈沖產(chǎn)生器可以被配置為在設備的模式設置區(qū)域產(chǎn)生控 制脈沖。脈沖產(chǎn)生器可以被配置為當芯片選擇信號、行地址選通信號、列地 址選通信號和寫使能信號被使能時，產(chǎn)生控制脈沖。所述控制脈沖具有與延 遲電路產(chǎn)生的延遲時間對應的脈沖寬度。在其他實施例中，脈沖產(chǎn)生器可以包括反相器，其被配置為反轉寫使 能信號；NOR邏輯單元，其被配置為對芯片選擇信號、行地址選通信號、列 地址選通信號和反相器的第一輸出信號執(zhí)行NOR操作；延遲電路，其被配置 為延遲NOR邏輯單元的第二輸出信號以使得所述控制脈沖具有與延遲電路 產(chǎn)生的延遲時間對應的脈沖寬度；以及AND邏輯單元，其被配置為對延遲電 路的第二輸出信號和第三輸出信號執(zhí)行AND操作從而輸出控制脈沖。脈沖產(chǎn) 生器可以被配置為在自動刷新區(qū)域產(chǎn)生控制脈沖。脈沖產(chǎn)生器可以被配置為 當芯片選擇信號、行地址選通信號和列地址選通信號被使能而寫使能信號被 禁用時，產(chǎn)生控制脈沖。所述控制脈沖具有與延遲電路產(chǎn)生的延遲時間對應 的脈沖寬度。在另一些實施例中，半導體存儲設備還可以包括地址輸入緩沖器，其 被配置為響應于外部地址信號產(chǎn)生行地址信號以及列地址信號；以及上電電路，其被配置為基于外部電源電壓產(chǎn)生上電信號。行路徑電路可以包括行譯 碼器，并且列路徑電路可以包括列譯碼器。在初始化根據(jù)本發(fā)明一些示例性實施例的存儲設備的方法中，響應于上 電信號來初始化行路徑電路，通過延遲上電信號而產(chǎn)生列重置信號，并且響 應于列重置信號來初始化列路徑電路。在產(chǎn)生列重置信號的步驟中，可以響 應于命令信號而產(chǎn)生控制脈沖，并且可以響應于該控制脈沖輸出列重置信號。 因此，根據(jù)本發(fā)明 一些示例性實施例的半導體存儲設備及其初始化方法 可以通過在不同時間點初始化行路徑電路和列路徑電路來減小浪涌電流的峰 值。


通過對在附圖中示出的本發(fā)明優(yōu)選實施例的更詳細描述，本發(fā)明實施例 的前述以及其他目的、特征和優(yōu)點將更為明顯，其中，通篇中相似的附圖標 記在不同視圖中指代類似的部分。附圖不必是依比例的，而是將重點放在解 釋本發(fā)明的原理上。圖1是示出根據(jù)本發(fā)明一些示例性實施例的半導體存儲設備的框圖。圖2是示出圖1的半導體存儲設備的初始化過程的示例性實施例的時序圖。圖3是示出圖1的半導體存儲設備的初始化過程的另一個示例性實施例 的時序圖。圖4是示出包括在圖1的半導體存儲設備中的重置信號產(chǎn)生電路的例子 的電路圖。圖5是示出包括在圖4的重置信號產(chǎn)生電路中的脈沖產(chǎn)生器的例子的電 路圖。圖6是示出圖5的脈沖產(chǎn)生器的操作的時序圖。圖7是示出包括在圖4的重置信號產(chǎn)生電路中的脈沖產(chǎn)生器的另一個例 子的電路圖。圖8是示出圖7的脈沖產(chǎn)生器的操作的時序圖。圖9是示出包括在圖1的半導體存儲設備中的重置信號產(chǎn)生電路的另一 個例子的電路圖。圖IO是示出包括在圖9的重置信號產(chǎn)生電路中的脈沖產(chǎn)生器的例子的電路圖。圖11是示出包括在圖9的重置信號產(chǎn)生電路中的脈沖產(chǎn)生器的另 一個例 子的電路圖。
具體實施方式
下面將參照附圖對本發(fā)明的示例性實施例進行更全面的描述，在附圖中 示出了本發(fā)明的實施例。但是本發(fā)明可以以很多不同的方式來實施，并且不 應當被當作僅僅局限于此處所闡述的實施例。此外，提供這些實施例以便本 公開更加透徹和完整，并且將本發(fā)明的范圍充分地傳達給本領域的技術人員。 相似的附圖標記在整個申請中指示相似的元件。應當理解，盡管在此可以使用術語第一、第二等來描述各種元件，但這 些元件不應當被這些術語約束。這些術語是用于將一個元件與另一個元件區(qū) 分開。例如，在不背離本發(fā)明的范圍的條件下，第一元件可以被稱為第二元 件，并且類似地，第二元件可以被稱為第一元件。在此使用的術語"和/或，，包 括相關列出項中的一個或者多個的任意和全部組合。應當理解，當元件^C稱為與另一個元件"連4妄"或者"耦"t妻"時，其可以直 接連接到或耦接到其他元件，或者可以存在中間元件。相反地，當元件被稱 為與另一個元件"直接連接"或者"直接耦接"時，不存在中間元件。用來描述 元件之間的關系的其他詞語也應當以類似的方式解釋(例如"之間"與"直接之 間"，"臨近"與"直接臨近"等)。此處使用的術語是為了描述特定實施例的目的，并不是為了限制本發(fā)明。 單數(shù)形式的"一"、"一個"和"所述"在這里使用時旨在也包括復數(shù)形式，除非上 下文明確指出例外。還應當理解，此處所使用的術語"包含"、"包括"、"含有" 和/或"具有"說明了提及的特征、整數(shù)、步驟、操作、元件和/或組件的存在， 但是并不排除存在或者添加一個或多個其它特征、整數(shù)、步驟、操作、元件、 組件和/或其組合。除非另外定義，否則此處使用的全部術語(包括技術和科學術語)具有 與本發(fā)明所屬技術領域的普通技術人員所公知的同樣含義。還應當理解，術 語(例如在常用詞典中定義的術語)應當被解釋為具有與它們在相關領域的 上下文中的含義一致的含義，并且不應當被解釋為理想化或過于形式化的含 義，除非在此特別地定義。圖1是示出根據(jù)本發(fā)明的一些示例性實施例的半導體存儲設備的框圖。參考圖1，半導體存儲設備1000包括地址輸入緩沖器1100、上電電路 1200、重置信號產(chǎn)生電路1300、行譯碼器1400、列譯碼器1500和存儲單元 陣列1600。地址輸入緩沖器1100響應于外部地址信號ADDR產(chǎn)生行地址信號 ADDR—X和列地址信號ADDR_Y。上電電路1200基于外部電源電壓VEXT 產(chǎn)生上電信號VCCHB。重置信號產(chǎn)生電路1300響應于上電信號VCCHB產(chǎn) 生列重置信號RESC。響應于行重置信號RESR而初始化行譯碼器1400。行 譯碼器1400譯碼行重置信號RESR來產(chǎn)生字線使能信號WL。行譯碼器1400 向存儲單元陣列1600提供字線使能信號WL。行重置信號RESR可以實質上 與上電信號VCCHB相同。響應于列重置信號RESC而初始化列譯碼器1500。 列譯碼器1500譯碼列重置信號RESC來產(chǎn)生列選擇信號CSL。列譯碼器1500 向存儲單元陣列1600提供列選擇信號CSL。半導體存儲設備1000還可以包括輸入/輸出讀出放大器1700和輸入/輸出 電路1800。輸入/輸出讀出放大器1700可以放大從存儲單元陣列1600輸出的 數(shù)據(jù)，并且向存儲單元陣列1600傳遞從外部電路輸入的數(shù)據(jù)DIN。輸入/輸 出電路1800接收從外部電路輸入的數(shù)據(jù)DIN。輸入/輸出電路1800響應于輸 出時鐘CLKDQ而接收和緩沖從存儲單元陣列1600輸出的數(shù)據(jù)從而產(chǎn)生輸出 數(shù)據(jù)DOUT。圖2是示出圖1的半導體存儲設備的初始化過程的一個示例性實施例的 時序圖，圖3是示出圖1的半導體存儲設備的初始化過程的另一個示例性實 施例的時序圖。在圖2和圖3中，VEXT代表外部電源電壓，VCCHB代表上電信號， RESR代表行重置信號，RESC代表列重置信號，并且IC代表流向半導體存 儲設備的電流。半導體存儲設備1000的操作模式可以被分別表示為時序區(qū) 域，包括上電區(qū)域、預充電區(qū)域、自動刷新區(qū)域和模式設置區(qū)域。此后，將參照圖1到圖3來描述根據(jù)本發(fā)明的一些示例性實施例的半導 體存儲設備1000的操作。如圖1中示出的，用于包括行譯碼器1400的行路徑電路的初始化時間點 與用于包括列譯碼器1500的列路徑電路的初始化時間點不同。響應于上電信 號VCCHB來初始化4亍譯碼器1400，并且響應于列重置信號RESC來初始化列譯碼器1500，列重置信號RESC延遲于上電信號VCCHB指定的延遲時間。在前面描述的常規(guī)半導體存儲設備中，響應于上電信號VCCHB而同時 初始化行路徑電路和列路徑電路。由于行路徑電路與列路徑電路被同時初始 化，所以遺憾的是在初始化過程中產(chǎn)生很大的浪涌電流，并且因此增加了內 部電源電壓的設置時間。在根據(jù)本發(fā)明一些示例性實施例的半導體存儲設備1000中，響應于上電 信號VCCHB來初始化行路徑電路，而響應于延遲于上電信號VCCHB指定 延遲時間的列重置信號RESC來初始化列路徑電路。因此，在半導體存儲設 備1000中，浪涌電流的峰值低，因此內部電源電壓的設置時間相對短。參考圖1和圖2，當外部電源電壓VEXT達到預定電壓電平或數(shù)值時， 可以產(chǎn)生上電信號VCCHB?？梢栽诘谝粫r間點Tl禁用上電信號VCCHB。 可以響應于上電信號VCCHB在第一時間點T1禁用行重置信號RESR。與行 重置信號RESR不同，列重置信號RESC可以在相對于第一時間點Tl延遲的 第二時間點T2被禁用。當行重置信號RESR被禁用時，可以在第一時間點 Tl初始化包括行i奪碼器1400的行路徑電路，而當列重置信號RESC被禁用 時，可以在第二時間點T2初始化包括列譯碼器1500的列路徑電路?？赡芊?別在第一時間點Tl和第二時間點T2產(chǎn)生浪涌電流。在圖2中示出的初始化 過程中，可以在上電區(qū)域禁用行重置信號RESR，并且在模式設置區(qū)域中禁 用列重置信號RESC。參考圖1和圖3，當外部電源電壓VEXT達到預定電壓電平時，可以產(chǎn) 生上電信號VCCHB?？梢栽诘谝粫r間點Tl禁用上電信號VCCHB?？梢皂?應于上電信號VCCHB在第一時間點T1禁用行重置信號RESR。與行重置信 號RESR不同，可以在相對于第一時間點Tl延遲的第三時間點T3禁用列重 置信號RESC。當行重置信號RESR被禁用時，可以在第一時間點Tl初始化 包括行譯碼器1400的行路徑電路，而當列重置信號RESC被禁用時，可以在 第三時間點T3初始化包括列譯碼器1500的列路徑電路?？赡芊謩e在第一時 間點T1和第三時間點T3產(chǎn)生浪涌電流。在圖3中示出的初始化過程中，可 以在上電區(qū)域禁用行重置信號RESR,并且可以在自動刷新區(qū)域禁用列重置 信號RESC。由于行路徑電路和列路徑電路在不同的時間點被初始化，所以在圖1的 半導體存儲設備IOOO中產(chǎn)生的浪涌電流具有相對低的峰值。因此，在圖1中示出的半導體存儲設備1000中，由于浪涌電流具有低的峰值，所以內部電源 電壓的設置時間可以相對短。圖4是示出圖1的半導體存儲設備1000中包括的重置信號產(chǎn)生電路1300 的一個例子的電路圖。參考圖4,重置信號產(chǎn)生電路1300a包括脈沖產(chǎn)生器1310、第一反相器 1320、傳輸門1330、第二反相器1340、 P-溝道金屬氧化物半導體(PMOS ) 晶體管1350、鎖存電路1360以及第三反相器1370。鎖存電路1360可以包括 反相器1361和1362。脈沖產(chǎn)生器1310可以響應于命令信號CSB、 RASB、 CASB和WEB產(chǎn) 生控制脈沖PSC。 CSB代表芯片選擇信號，RASB代表行地址選通信號，CASB 代表列地址選通信號，而WEB代表寫使能信號。命令信號CSB、RASB、CASB 和WEB可以分別在邏輯"O"狀態(tài)被使能。第一反相器1320反轉控制脈沖PSC 的邏輯狀態(tài)。傳輸門1330響應于控制脈沖PSC和第一反相器1320的輸出信 號而傳遞上電信號VCCHB到第一節(jié)點Nl。第二反相器1340反轉上電信號 VCCHB的邏輯狀態(tài)。PMOS晶體管1350響應于第二反相器1340的輸出信號 向第一節(jié)點Nl提供參考電壓VREF1。參考電壓VREF1可以是半導體存儲設 備的內部電源電壓，該電壓是在半導體存儲設備內部使用的電源電壓。鎖存 電路1360鎖存第一節(jié)點N1的電壓信號。第三反相器1370反轉鎖存電路1360 的輸出信號的邏輯狀態(tài)，從而產(chǎn)生列重置信號RESC。此后，將參考圖4描述重置信號產(chǎn)生電路1300a的操作。脈沖產(chǎn)生器1310可以響應于芯片選擇信號CSB、行地址選通信號RASB、 列地址選通信號CASB和寫使能信號WEB產(chǎn)生控制脈沖PSC。根據(jù)芯片選 擇信號CSB、行地址選通信號RASB、列地址選通信號CASB和寫使能信號 WEB的組合來確定半導體存儲設備的操作模式。例如，當芯片選擇信號CSB 處于邏輯"0"狀態(tài)，行地址選通信號RASB處于邏輯"0"狀態(tài)，列地址選通信 號CASB處于邏輯"l"狀態(tài)并且寫使能信號WEB處于邏輯"0"狀態(tài)時，操作模 式可以是預充電區(qū)域。當芯片選擇信號CSB處于邏輯"0"狀態(tài)，行地址選通 信號RASB處于邏輯"0"狀態(tài)，列地址選通信號CASB處于邏輯"O"狀態(tài)并且 寫使能信號WEB處于邏輯'T，狀態(tài)時，操作模式可以是自動刷新區(qū)域。當芯 片選"t奪信號CSB處于邏輯"O"狀態(tài)，行地址選通信號RASB處于邏輯"O"狀態(tài)， 列地址選通信號CASB處于邏輯"O"狀態(tài)并且寫使能信號WEB處于邏輯"O"是模式設置區(qū)域?？梢栽谀Ｊ皆O置區(qū)域或者自動刷新區(qū)域產(chǎn)生控制脈沖PSC。如果控制脈沖PSC處于邏輯"O"狀態(tài)，則傳輸門1330被關斷，并且因此上電信號VCCHB 不能被傳遞給第一節(jié)點Nl。如果控制脈沖PSC處于邏輯"1"狀態(tài)，則傳輸門 1330凈皮連通，并且因此上電信號VCCHB可以一皮傳遞到第一節(jié)點Nl。當上電信號VCCHB被傳遞到第一節(jié)點Nl時，如果上電信號VCCHB處 于邏輯"0"狀態(tài)，則第一節(jié)點N1的電壓信號處于邏輯"0"狀態(tài)，鎖存電路1360 的輸出電壓信號處于邏輯"l"狀態(tài)并且作為第三反相器1370的輸出電壓信號、 的列重置信號RESC處于邏輯"0"狀態(tài)。上電信號VCCHB和列重置信號RESC 可以分別在邏輯"O"狀態(tài)被使能。當上電信號VCCHB處于邏輯"0"狀態(tài)時， PMOS晶體管1350可以被截止，而當上電信號VCCHB處于邏輯"1"狀態(tài)時， PMOS晶體管1350可以;陂導通。如果PMOS晶體管1350被導通，則可以向 第一節(jié)點Nl提供參考電壓VREF1,并且因此第一節(jié)點Nl的電壓增加。第 二反相器1340和PMOS晶體管1350被配置為減少當?shù)谝还?jié)點Nl的電壓信號從邏輯"o"狀態(tài)轉變到邏輯"r，狀態(tài)時的轉變時間。圖5是示出包括在圖4的重置信號產(chǎn)生電路1300a中的脈沖產(chǎn)生器1310 的一個例子的電^^圖。參考圖5，脈沖產(chǎn)生器1310a包括NOR(或非)門1311a、延遲電路1312a、 NAND(與非)門1313a和第四反相器1314a。延遲電路1312a可以包括三個 反相器INVla 、 INV2a和INV3a。NOR門1311a對芯片選擇信號CSB、行地址選通信號RASB、列地址選 通信號CASB和寫使能信號WEB執(zhí)行NOR操作。延遲電路1312a延遲NOR 門1311a的第一輸出信號PA。 NAND門1313a對延遲電路1312a的第二輸出 信號PB和NOR門1311a的第一輸出信號PA執(zhí)行NAND操作。第四反相器 1314a反轉NAND門1313a的輸出信號的邏輯狀態(tài)從而產(chǎn)生控制脈沖PSC。 圖6是示出圖5的脈沖產(chǎn)生器的操作的時序圖。 此后，將參照圖5和圖6來描述脈沖產(chǎn)生器1310a的操作。 在自動刷新區(qū)域，芯片選擇信號CSB處于邏輯"0"狀態(tài)，行地址選通信 號RASB處于邏輯"0"狀態(tài)，列地址選通信號CASB處于邏輯"0"狀態(tài)并且寫 使能信號WEB處于邏幹T，狀態(tài)。在模式設置區(qū)域，芯片選擇信號CSB處于 邏輯"0"狀態(tài)，行地址選通信號RASB處于邏輯"0"狀態(tài)，列地址選通信號CASB處于邏輯"O"狀態(tài)并且寫使能信號WEB處于邏輯"O"狀態(tài)。在自動刷新區(qū)域，NOR門1311a的第一輸出信號PA或第二節(jié)點N2的電 壓信號可以處于邏輯"O，，狀態(tài)。在模式設置區(qū)域，NOR門1311a的第一輸出 信號PA可以處于邏輯'T，狀態(tài)。在自動刷新區(qū)域，延遲電路1312a的第二輸 出信號PB可以處于邏輯'T，狀態(tài)。在半導體存儲設備的操作模式從自動刷新 區(qū)域改變?yōu)槟Ｊ皆O置區(qū)域后經(jīng)過了由延遲電路1312a產(chǎn)生的預定延遲時間時， 延遲電路1312a的第二輸出信號PB可以轉變?yōu)檫壿?O"狀態(tài)?？梢皂憫?NOR門1311a的第一輸出信號PA產(chǎn)生控制脈沖PSC?？刂泼}沖PSC可以具 有與由延遲電路1312a產(chǎn)生的預定延遲時間對應的脈沖寬度PW。圖4的重置 信號產(chǎn)生電路1300a可以響應于控制脈沖PSC而延遲上電信號VCCHB，從 而產(chǎn)生列重置信號RESC。圖7是示出包括在圖4的重置信號產(chǎn)生電路1300a中的脈沖產(chǎn)生器1310 的另一個例子的電路圖。參考圖7,脈沖產(chǎn)生器1310b包括第五反相器1315b、 NOR門1311b、延 遲電路1312b、 NAND門1313b和第四反相器1314b。延遲電路1312b可以包 括三個反相器INVlb、 INV2b和INV3b。第五反相器1315b反轉寫使能信號WEB的邏輯狀態(tài)。NOR門1311b對 芯片選擇信號CSB、行地址選通信號RASB、列地址選通信號CASB以及第 五反相器1315b的輸出信號執(zhí)行NOR操作。延遲電路1312b延遲NOR門 1311b的第一輸出信號PA。 NAND門1313b對延遲電路1312b的第二輸出信 號PB和NOR門131 lb的第 一輸出信號PA執(zhí)行NAND操作。第四反相器 1314b反轉NAND門1313b的輸出信號的邏輯狀態(tài)，從而產(chǎn)生控制脈沖PSC。 圖8是示出圖7的脈沖產(chǎn)生器的操作的時序圖。 此后，將參考圖7和圖8來描述脈沖產(chǎn)生器1310b的操作。 在預充電區(qū)域中，芯片選擇信號CSB處于邏輯"0"狀態(tài)，行地址選通信 號RASB處于邏輯"0"狀態(tài)，列地址選通信號CASB處于邏輯"0"狀態(tài)，寫使 能信號WEB處于邏輯"O"狀態(tài)并且第五反相器1315b的輸出信號WE處于邏 輯"l"狀態(tài)。在自動刷新區(qū)域中，芯片選^^信號CSB處于邏輯"0"狀態(tài)，行地 址選通信號RASB處于邏輯"0"狀態(tài)，列地址選通信號CASB處于邏輯"O"狀 態(tài)，寫使能信號WEB處于邏輯"l"狀態(tài)并且第五反相器1315b的輸出信號 WE處于邏輯"O"狀態(tài)。在預充電區(qū)域，NOR門1311b的第一輸出信號PA或第二節(jié)點N2的電 壓信號可以處于邏輯"O"狀態(tài)。在自動刷新區(qū)域，NOR門1311b的第一輸出 信號PA可以處于邏輯"l"狀態(tài)。在預充電區(qū)域，延遲電路1312b的第二輸出 信號PB可以處于邏輯'T，狀態(tài)。在半導體存儲設備的操作模式從預充電區(qū)域 改變?yōu)樽詣铀⑿聟^(qū)域后經(jīng)過了由延遲電路1312b產(chǎn)生的預定延遲時間時，延 遲電路1312b的第二輸出信號PB轉變?yōu)檫壿?O，，狀態(tài)?？梢皂憫贜OR門 1311b的輸出信號PA產(chǎn)生控制脈沖PSC?？刂泼}沖PSC可以具有與由延遲電 路1312b產(chǎn)生的預定延遲時間對應的脈沖寬度PW。圖4的重置信號產(chǎn)生電 路1300a響應于控制脈沖PSC而延遲上電信號VCCHB,從而產(chǎn)生列重置信 號RESC。圖9是示出包括在圖1的半導體存儲設備1000中的重置信號產(chǎn)生電路 1300的另一個例子的電路圖。參考圖9，重置信號產(chǎn)生電路1300b包括脈沖產(chǎn)生器1380、第一反相器 1320b、傳輸門1330b、第二反相器1340b、 PMOS晶體管1350b、鎖存電路 1360b和第三反相器1370b。作為第三反相器1370b的輸出信號的列重置信號 RESC被輸入至脈沖產(chǎn)生器1380。鎖存電路1360b可以包括反相器1361b和 1362b。脈沖產(chǎn)生器1380可以響應于命令信號CSB、 RASB、 CASB和WEB以 及列重置信號RESC而產(chǎn)生控制脈沖PSC。第一反相器1320b反轉控制脈沖 PSC的邏輯狀態(tài)。傳輸門1330b響應于控制脈沖PSC和第一反相器1320b的 輸出信號向第一節(jié)點N1傳遞上電信號VCCHB。第二反相器1340b反轉上電 信號VCCHB的邏輯狀態(tài)。PMOS晶體管1350b響應于第二反相器1340b的 輸出信號向第一節(jié)點Nl提供參考電壓VREF1。參考電壓VREF1可以是半導 體存儲設備的內部電源電壓，該電壓是在半導體存儲設備內部使用的電源電 壓。鎖存電路1360b鎖存第一節(jié)點Nl的電壓信號。第三反相器1370b反轉 鎖存電路1360b的輸出信號的邏輯狀態(tài)，從而產(chǎn)生列重置信號RESC。 此后，將參照圖9描述重置信號產(chǎn)生電路1300b的操作。 脈沖產(chǎn)生器1380可以響應于芯片選擇信號CSB、行地址選通信號RASB、 列地址選通信號CASB、寫使能信號WEB和列重置信號RESC產(chǎn)生控制脈沖 PSC。在圖2中示出的半導體存儲設備的初始化過程中，在第二時間點T2使 能列重置信號RESC，并且可以在第二時間點T2初始化包括列譯碼器的列路徑電路。在圖3中示出的半導體存儲設備的初始化過程中，在第三時間點T3 使能列重置信號RESC，并且可以在第三時間點T3初始化包括列譯碼器的列 路徑電路。在圖9的重置信號產(chǎn)生電路1300b中，當列重置信號RESC轉變?yōu)檫壿?O" 狀態(tài)時，控制脈沖PSC可以轉變?yōu)檫壿?O"狀態(tài)。換言之，可以在列重置信號 RESC被使能的同時禁用控制脈沖PSC?？梢栽谀Ｊ皆O置區(qū)域或者自動刷新區(qū)域產(chǎn)生控制脈沖PSC。如果控制脈 沖PSC處于邏輯"O"狀態(tài)，則傳輸門1330b可以被關斷，并且因此上電信號 VCCHB不會被轉遞給第一節(jié)點Nl。如果控制脈沖PSC處于邏輯"l"狀態(tài)， 則傳輸門1330b可以被連通，并且因此上電信號VCCHB可以被轉遞給第一 節(jié)點N1。如果上電信號VCCHB處于邏輯"0"狀態(tài)，則第一節(jié)點Nl的電壓信號可 以處于邏輯"0"狀態(tài)，鎖存電路1360的輸出電壓信號可以處于邏輯"l"狀態(tài)， 并且作為第三反相器1370的輸出電壓信號的列重置信號RESC可以處于邏輯 "0，，狀態(tài)。上電信號VCCHB和列重置信號RESC可以分別在邏輯"O"狀態(tài)被 使能。當上電信號VCCHB處于邏輯"0，，狀態(tài)時，PMOS晶體管1350可以被 截止，并且當上電信號VCCHB處于邏輯"l"狀態(tài)時，PMOS晶體管1350可 以被導通。如果PMOS晶體管1350被導通，則參考電壓VREF1可以被提供 給第一節(jié)點Nl,并且因此第一節(jié)點Nl的電壓可以增加。第二反相器1340 和PMOS晶體管1350可以減少當?shù)谝还?jié)點Nl的電壓信號從邏輯"O，，狀態(tài)轉 變到邏輯"l"狀態(tài)時電壓信號的轉變時間。圖IO是示出包括在圖9的重置信號產(chǎn)生電路1300b中的脈沖產(chǎn)生器1380 的例子的電路圖。參考圖10，脈沖產(chǎn)生器1380a包括NOR門1381a、延遲電路1382a、NAND 門1386a和第四反相器1384a 延遲電路1382a可以包括三個反相器INVla、 INV2a和INV3a。NOR門1381a對芯片選擇信號CSB、行地址選通信號RASB、列地址選 通信號CASB和寫使能信號WEB執(zhí)行NOR操作。延遲電路1382a延遲NOR 門1381a的第一輸出信號PA。 NAND門1383a對延遲電路1382a的第二輸出 信號PB、 NOR門1381a的第一輸出信號PA和列重置信號RESC執(zhí)行NAND 操作。第四反轉器1384a反轉NAND門1383a的輸出信號的邏輯狀態(tài)，從而產(chǎn)生控制脈沖PSC。圖11是示出包括在圖9的重置信號產(chǎn)生電路1300b中的脈沖產(chǎn)生器1380 的另一個例子的電路圖。參考圖11,脈沖產(chǎn)生器1380b包括第五反相器1385b、 NOR門1381b、 延遲電路1382b、 NAND門1386b和第四反相器1384b。延遲電路1382b可以 包括三個反相器INVlb、 INV2b和INV3b。第五反相器1385b反轉寫使能信號WEB的邏輯狀態(tài)。NOR門1381b對 芯片選擇信號CSB、行地址選通信號RASB、列地址選通信號CASB和第五 反相器1385b的輸出信號執(zhí)行NOR操作。延遲電路1382b延遲NOR門1381b 的第一輸出信號PA。 NAND門1383b對延遲電路1382b的第二輸出信號PB、 NOR門1381b的第一輸出信號PA和列重置信號RESC執(zhí)行NAND操作。第 四反相器1384b反轉NAND門1383b輸出信號的邏輯狀態(tài)，從而產(chǎn)生控制脈 沖PSC。根據(jù)本發(fā)明 一些示例性實施例的半導體存儲設備響應于上電信號而初始 化行譯碼器，并響應于在上電信號使能后使能的列重置信號而初始化列譯碼 器。根據(jù)本發(fā)明 一些示例性實施例的半導體存儲設備可以交替地響應于上電 信號初始化包括行譯碼器的行路徑電路并響應于在上電信號使能后使能的列 重置信號來初始化包括列譯碼器的列路徑電路。如前面所描述的，根據(jù)本發(fā)明的一些示例性實施例的半導體存儲設備可 以通過在不同的時間點初始化行路徑電路和列路徑電路來減小浪涌電流的峰 值。因此，當半導體存儲設備被初始化時，根據(jù)本發(fā)明一些示例性實施例的 半導體存儲設備可以具有相對短的內部電源電壓設置時間。盡管已經(jīng)詳細描述了本發(fā)明的示例性實施例和其優(yōu)點，但是應當理解在 不背離本發(fā)明的范圍的條件下可以對本發(fā)明進行各種變化、替代和改變。對相關申請的交叉引用本申請要求于2007年2月7日向韓國知識產(chǎn)權局(KIPO)提交的韓國 專利申請第10-2007-0012681號的優(yōu)先權，其全部內容通過整體引用而被合并 于此。
權利要求
1.一種半導體存儲設備，包括行路徑電路，其被配置為譯碼行地址信號從而向存儲單元陣列提供字線使能信號，該行路徑電路被配置為響應于上電信號而被初始化；重置信號產(chǎn)生電路，其被配置為延遲上電信號從而產(chǎn)生列重置信號；以及列路徑電路，其被配置為譯碼列地址信號從而向存儲單元陣列提供列選擇信號，該列路徑電路被配置為響應于列重置信號而被初始化。
2. 如權利要求1所述的半導體存儲設備，其中，在不同的時間點初始化 所述行路徑電路和列路徑電路。
3. 如權利要求2所述的半導體存儲設備，其中，在上電區(qū)域初始化所述 行路徑電路，而在設備的模式設置區(qū)域初始化所述列路徑電路。
4. 如權利要求2所述的半導體存儲設備，其中，在上電區(qū)域初始化所述 行路徑電路，而在設備的自動刷新區(qū)域初始化所述列路徑電路。
5. 如權利要求1所述的半導體存儲設備，其中，所述重置信號產(chǎn)生電路 包括脈沖產(chǎn)生器，其被配置為響應于命令信號而產(chǎn)生控制脈沖；以及 開關電路，其被配置為響應于所述控制脈沖向第一節(jié)點傳遞所述上電信
6. 如權利要求5所述的半導體存儲設備，其中，所述重置信號產(chǎn)生電路 還包括反相器，其被配置為反轉所述上電信號；以及晶體管，其被配置為響應于所述反相器的輸出信號而向所述第一節(jié)點提 供參考電壓。
7. 如權利要求6所述的半導體存儲設備，其中，所述重置信號產(chǎn)生電路 還包括鎖存電路，該鎖存電路被配置為鎖存所述第一節(jié)點的電壓信號從而輸 出所述列重置信號。
8. 如權利要求5所述的半導體存儲設備，其中，所述脈沖產(chǎn)生器包括 NOR邏輯單元，其被配置為對所述命令信號執(zhí)行NOR操作，所述命令信號包括芯片選擇信號、行地址選通信號、列地址選通信號和寫使能信號；延遲電路，其被配置為延遲所述NOR邏輯單元的第一輸出信號，以使得AND邏輯單元，其被配置為對所述延遲電路的第 一輸出信號和第二輸出 信號執(zhí)行AND操作，從而輸出所述控制脈沖。
9. 如權利要求8所述的半導體存儲設備，其中，所述脈沖產(chǎn)生器被配置 為在設備的模式設置區(qū)域產(chǎn)生所述控制脈沖。
10. 如權利要求8所述的半導體存儲設備，其中，所述脈沖產(chǎn)生器被配 置為當所述芯片選擇信號、行地址選通信號、列地址選通信號和寫使能信號 被使能時，產(chǎn)生所述控制脈沖。
11. 如權利要求5所述的半導體存儲設備，其中，所述脈沖產(chǎn)生器包括 反相器，其被配置為反轉寫使能信號；NOR邏輯單元，其被配置為對所述命令信號執(zhí)行NOR操作，所述命令 信號包括芯片選擇信號、行地址選通信號、列地址選通信號和所述反相器的 第一輸出信號；延遲電路，其被配置為延遲所述NOR邏輯單元的第二輸出信號，以使得AND邏輯單元，其被配置為對所述延遲電路的第二輸出信號和第三輸出 信號執(zhí)行AND操作，從而輸出所述控制脈沖。
12. 如權利要求11所述的半導體存儲設備，其中，所述脈沖產(chǎn)生器被配 置為在設備的自動刷新區(qū)域產(chǎn)生所述控制脈沖。
13. 如權利要求11所述的半導體存儲設備，其中，所述脈沖產(chǎn)生器被配 置為當所述芯片選擇信號、行地址選通信號和列地址選通信號被使能而所述 寫使能信號被禁用時，產(chǎn)生所述控制脈沖。
14. 如權利要求1所述的半導體存儲設備，其中，所述重置信號產(chǎn)生電 路包括開關電路，其被配置為響應于控制脈沖向第一節(jié)點傳遞所述上電信號； 鎖存電路，其被配置為鎖存所述第一節(jié)點的電壓信號； 第一反相器，其被配置為反轉所述鎖存電路的輸出信號從而輸出所述列 重置信號；以及脈沖產(chǎn)生器，其被配置為響應于所述命令信號和列重置信號而產(chǎn)生所述 控制脈沖。
15. 如權利要求14所述的半導體存儲設備，其中，所述重置信號產(chǎn)生電 路還包括反相器，其被配置為反轉所述上電信號；以及晶體管，其被配置為響應于所述反相器的輸出信號向所述第一節(jié)點提供 參考電壓。
16. 如權利要求14所述的半導體存儲設備，其中，所述脈沖產(chǎn)生器包括 NOR邏輯單元，其被配置為對所述命令信號執(zhí)行NOR操作，所述命令信號包括芯片選擇信號、行地址選通信號、列地址選通信號和寫使能信號； 延遲電路，其被配置為延遲所述NOR邏輯單元的第一輸出信號，以使得AND邏輯單元，其被配置為對所述延遲電路的第一輸出信號和第二輸出 信號執(zhí)行AND操作，從而輸出所述控制脈沖。
17. 如權利要求16所述的半導體存儲設備，其中，所述脈沖產(chǎn)生器被配 置為在設備的模式設置區(qū)域產(chǎn)生所述控制脈沖。
18. 如權利要求16所述的半導體存儲設備，其中，所述脈沖產(chǎn)生器被配 置為當所述芯片選擇信號、行地址選通信號、列地址選通信號和寫使能信號 被使能時，產(chǎn)生所述控制脈沖。
19. 如權利要求14所述的半導體存儲設備，其中，所述脈沖產(chǎn)生器包括 反相器，其被配置為反轉寫使能信號；NOR邏輯單元，其被配置為對所述命令信號執(zhí)行NOR操作，所述命令 信號包括芯片選擇信號、行地址選通信號、列地址選通信號和所述反相器的 第一輸出信號；延遲電路，其被配置為延遲所述NOR邏輯單元的第二輸出信號，以使得AND邏輯單元，其被配置為對所述延遲電路的第二輸出信號和第三輸出 信號執(zhí)行AND操作，從而輸出所述控制脈沖。
20. 如權利要求19所述的半導體存儲設備，其中，所述脈沖產(chǎn)生器被配 置為在設備的自動刷新區(qū)域產(chǎn)生所述控制脈沖。
21. 如權利要求19所述的半導體存儲設備，其中，所述脈沖產(chǎn)生器被配 置為當所述芯片選擇信號、行地址選通信號和列地址選通信號被使能而所述 寫使能信號被禁用時，產(chǎn)生所述控制脈沖。
22. 如權利要求1所述的半導體存儲設備，還包括 地址輸入緩沖器，其被配置為響應于外部地址信號而產(chǎn)生所述行地址信號以及列地址信號；以及上電電路，其被配置為基于外部電源電壓而產(chǎn)生所述上電信號。
23. 如權利要求1所述的半導體存儲設備，其中，所述行路徑電路包括 行譯碼器，并且所述列路徑電路包括列譯碼器。
全文摘要
一種半導體存儲設備，包括行路徑電路、重置信號產(chǎn)生電路和列路徑電路。響應于上電信號初始化行路徑電路。重置信號產(chǎn)生電路延遲上電信號從而產(chǎn)生列重置信號。響應列重置信號初始化列路徑電路。該半導體存儲設備可以通過在不同的時間點初始化行路徑電路和列路徑電路來減小浪涌電流的峰值。因此，該半導體存儲設備可以具有相對短的內部電源電壓設置時間。
文檔編號G11C8/10GK101329896SQ20081014460
公開日2008年12月24日 申請日期2008年2月5日 優(yōu)先權日2007年2月7日
發(fā)明者千權數(shù), 羅炳旭 申請人:三星電子株式會社