專利名稱：半導(dǎo)體存儲(chǔ)裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體存儲(chǔ)裝置，特別涉及具備錯(cuò)誤檢出糾正(Error Checking and Correcting: ECC)電路的半導(dǎo)體存儲(chǔ)裝置。
背景技術(shù)：
伴隨著近幾年來(lái)的半導(dǎo)體制造技術(shù)的突飛猛進(jìn)，元件越來(lái)越細(xì)微化， 以動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(以下稱作"DRAM")及靜態(tài)隨機(jī)存取存儲(chǔ)器(以 下稱作"SRAM")為代表的半導(dǎo)體存儲(chǔ)裝置的集成度，也越來(lái)越高。為了提高DRAM及SRAM成品率，將不良存儲(chǔ)單元置換成預(yù)備的存儲(chǔ)單 元的冗余救濟(jì)技術(shù)，已經(jīng)廣為人知。但是，作為伴隨著存儲(chǔ)單元及讀出放 大器等元件的細(xì)微化而出現(xiàn)的課題，對(duì)于元件的特性在使用的期間劣化后 產(chǎn)生的不良，和a射線及宇宙射線引起的軟出錯(cuò)(soft error)而產(chǎn)生的 不良，不能夠采用冗余救濟(jì)技術(shù)進(jìn)行處理。對(duì)于這種可靠性課題，采用ECC 電路的自我糾正技術(shù)也廣為人知。另外，現(xiàn)有技術(shù)將系統(tǒng)裝入多個(gè)芯片中，但是由于細(xì)微化帶來(lái)的集成 度的提高，在一個(gè)芯片上混載DRAM及SRAM和邏輯電路及CPU等的SOC (System On Chip)的需要正在增大。作為SOC的特征，能夠比較自由地 設(shè)定搭載的存儲(chǔ)器的總線寬度，對(duì)于通用的單個(gè)存儲(chǔ)器而言，可以采用寬 度非常大的總線結(jié)構(gòu)(例如256比特)。采用如此大的總線結(jié)構(gòu)后，能夠 提高CPU和存儲(chǔ)器之間的數(shù)據(jù)傳輸速度，大幅度提高其性能。作為內(nèi)置ECC功能的半導(dǎo)體存儲(chǔ)裝置的眾所周知的例子，例如專利文 獻(xiàn)1公布了具備單元陣列及讀出放大器的集合體、分成若干個(gè)塊的數(shù)據(jù)總 線放大器及數(shù)據(jù)寫(xiě)入放大器、校正子(syndrome)編制電路和糾錯(cuò)電路的 半導(dǎo)體存儲(chǔ)裝置，所述各塊具有對(duì)所述校正子編制電路生成的校正子進(jìn)行 解碼的校正子解碼電路后構(gòu)成，使布線數(shù)量得到減少的例子。另外，專利 文獻(xiàn)2公布了用多個(gè)ECC電路實(shí)施錯(cuò)誤檢査、糾正，作為使ECC處理單位的數(shù)據(jù)互不鄰接的配置結(jié)構(gòu)，避免發(fā)生軟出錯(cuò)時(shí)的多比特錯(cuò)誤的例子。另一方面，作為實(shí)施比特寬度大的ECC處理的例子，專利文獻(xiàn)3公布了對(duì)于DRAM的讀出放大器列而言鄰接配置ECC電路的結(jié)構(gòu)，是對(duì)于多比 特處理而言有效的例子。進(jìn)而，專利文獻(xiàn)4公布了使用垂直水平奇偶碼，控制水平組及垂直組 的選擇開(kāi)關(guān)，以便使以與形成一個(gè)水平組或垂直組的比特?cái)?shù)對(duì)應(yīng)的單位小 組化的、位于物理性地鄰接的位置的多個(gè)存儲(chǔ)單元及檢出單元的每一個(gè)不 屬于同一個(gè)水平組及同一個(gè)垂直組，從而用完全相同的電路結(jié)構(gòu)實(shí)現(xiàn)水平 組奇偶檢驗(yàn)及垂直組奇偶檢驗(yàn)的例子。專利文獻(xiàn)l:美國(guó)專利第5384789號(hào)專利文獻(xiàn)2:美國(guó)專利第7237175號(hào)專利文獻(xiàn)3:美國(guó)專利申請(qǐng)公告第2007年/0038919號(hào)公報(bào)專利文獻(xiàn)4:日本國(guó)特開(kāi)昭62 — 248198號(hào)公報(bào)可是，采用專利文獻(xiàn)l后，由于對(duì)于各塊而言，共同構(gòu)成校正子編制 電路、校正子解碼電路及糾錯(cuò)電路，而且配置在相互離開(kāi)的位置，所以進(jìn) 行ECC處理的比特寬度增大后，布線區(qū)域增大，帶來(lái)布局面積增大，還由 于布線長(zhǎng)度也變長(zhǎng)，帶來(lái)處理時(shí)間增大。另外，采用專利文獻(xiàn)2后，對(duì)于 4比特的標(biāo)準(zhǔn)數(shù)據(jù)(normal date),需要3比特的檢查比特，顯然使檢查 比特所占的比例增大，芯片尺寸也大幅度增大。反之，進(jìn)行ECC處理的比 特寬度增大時(shí)，雖然能夠使檢查比特所占的比例變小，但是卻帶來(lái)存儲(chǔ)器 陣列和ECC處理電路之間的布線根數(shù)增大、芯片面積增大。進(jìn)而，由于所 述存儲(chǔ)器陣列和ECC處理電路之間的布線變長(zhǎng)，以及在比特間布線長(zhǎng)容易 失衡，所以帶來(lái)ECC處理性能的下降。對(duì)于多比特ECC處理而言，它們都 存在著芯片尺寸增大及ECC處理性能下降的課題。另一方面，作為實(shí)施比特寬度大的ECC處理的例子，專利文獻(xiàn)3采用 了對(duì)于DRAM的讀出放大器列而言鄰接配置ECC電路的結(jié)構(gòu)，雖然對(duì)于多 比特處理而言有效，但是各讀出放大器列均需要ECC處理電路，在存儲(chǔ)器 陣列內(nèi)具有多個(gè)讀出放大器列的DRAM中，帶來(lái)芯片面積的大幅度增大。進(jìn)而，專利文獻(xiàn)4是使用垂直水平奇偶碼的例子，采用縱向連接錯(cuò)誤 檢出電路的結(jié)構(gòu)，在近幾年來(lái)的低電壓化的細(xì)微化工藝中實(shí)際上不可能得到應(yīng)用，而且雖然是分散配置奇偶用單元的結(jié)構(gòu)，但是由于不能夠使標(biāo)準(zhǔn) 用單元及奇偶用單元形成等間距的配置關(guān)系，所以在采用漢明碼的ECC處理中應(yīng)用時(shí)，奇偶校驗(yàn)位(parity bit)的配置就不均勻，致使處理性能 不均勻，其結(jié)果在處理性能較低的比特中處理性能被限制。發(fā)明內(nèi)容本發(fā)明就是針對(duì)上述情況研制的，其目的在于提供能夠抑制芯片面積 伴隨著搭載奇偶單元而增大，改善ECC處理性能，進(jìn)而內(nèi)置能夠既縮小芯 片面積又維持成品率及可靠性的ECC功能的半導(dǎo)體存儲(chǔ)裝置。采用本發(fā)明的半導(dǎo)體存儲(chǔ)裝置，具備存儲(chǔ)器陣列(該存儲(chǔ)器陣列包含 存儲(chǔ)通常數(shù)據(jù)的標(biāo)準(zhǔn)陣列，和存儲(chǔ)旨在對(duì)所述通常數(shù)據(jù)進(jìn)行錯(cuò)誤檢出的奇 偶數(shù)據(jù)的奇偶陣列)、多個(gè)第1數(shù)據(jù)線(這些第1數(shù)據(jù)線對(duì)所述存儲(chǔ)器陣 列進(jìn)行寫(xiě)入及讀出)、多個(gè)第1數(shù)據(jù)鎖存器(這些第1數(shù)據(jù)鎖存器與所述 多個(gè)第1數(shù)據(jù)線連接)、ECC電路部(該ECC電路部根據(jù)寫(xiě)入所述標(biāo)準(zhǔn)陣列 的數(shù)據(jù)，生成所述奇偶陣列存儲(chǔ)的奇偶數(shù)據(jù)，而且根據(jù)從所述多個(gè)第l數(shù) 據(jù)鎖存器中讀出的標(biāo)準(zhǔn)數(shù)據(jù)及奇偶數(shù)據(jù)，對(duì)讀出的數(shù)據(jù)進(jìn)行錯(cuò)誤檢知糾 正)、輸入輸出部(該輸入輸出部用作所述ECC電路部與外部的接口)、多 個(gè)第2數(shù)據(jù)線(這些第2數(shù)據(jù)線與所述多個(gè)第1數(shù)據(jù)鎖存器的輸出連接)、 多個(gè)第3數(shù)據(jù)線(這些第3數(shù)據(jù)線與經(jīng)所述ECC電路部糾錯(cuò)后的數(shù)據(jù)連接)； 所述多個(gè)第2數(shù)據(jù)線，被輸入所述ECC電路部；所述ECC電路部輸出的所 述多個(gè)第3數(shù)據(jù)線，與所述輸入輸出部連接；所述多個(gè)第l數(shù)據(jù)鎖存器， 在所述多個(gè)第1數(shù)據(jù)線的延伸方向上，靠近所述存儲(chǔ)器陣列地列狀配置；所述ECC電路部，靠近所述多個(gè)第1數(shù)據(jù)鎖存器地配置；所述多個(gè)第1數(shù)據(jù)鎖存器及所述ECC電路部，大致在配置所述多個(gè)第1數(shù)據(jù)線的寬度中形 成。這樣，由于能夠不增加存儲(chǔ)器陣列部的面積地實(shí)現(xiàn)從存儲(chǔ)器陣列中讀 出或向存儲(chǔ)器陣列寫(xiě)入最大的數(shù)量和比特?cái)?shù)的根數(shù)的數(shù)量相同的數(shù)據(jù)，同 時(shí)對(duì)多比特的數(shù)據(jù)進(jìn)行ECC處理，所以能夠減小奇偶陣列的占有率。一般來(lái)說(shuō)，進(jìn)行使用漢明碼的1比特糾錯(cuò)的ECC處理時(shí)，如果使最低 限度的必要的奇偶數(shù)為標(biāo)準(zhǔn)位與奇偶校驗(yàn)位之比，就需要16比特5比特、 32比特6比特、64比特7比特、128比特8比特、256比特9比特…。根據(jù)上述關(guān)系，ECC處理比特?cái)?shù)越大，奇偶校驗(yàn)位的占有率就越小，從而 可以縮小面積。進(jìn)而，對(duì)于存儲(chǔ)器陣列，在數(shù)據(jù)線的延伸上，配置ECC處理電路及接口電路后，能夠使從半導(dǎo)體存儲(chǔ)裝置的外部到存儲(chǔ)器陣列的數(shù)據(jù)的總線最短，能夠?qū)⑦M(jìn)行ECC處理導(dǎo)致的速度性能的下降抑制到最小限度。另一方面，增大ECC處理比特?cái)?shù)后，在能夠削減奇偶校驗(yàn)位的同時(shí)， 卻要增加ECC處理部所需的邏輯門(mén)級(jí)數(shù)，降低ECC處理速度。雖然在ECC 處理比特?cái)?shù)導(dǎo)致的面積縮小效果和速度下降之間，存在著顧此失彼的關(guān) 系，但是速度下降有可能使系統(tǒng)不能夠成立。進(jìn)而具備多個(gè)第1多路轉(zhuǎn)換器(multiplexer,這些第1多路轉(zhuǎn)換器 與第1地址信號(hào)對(duì)應(yīng)地進(jìn)行多路轉(zhuǎn)換)和多個(gè)第4數(shù)據(jù)線(這些第4數(shù)據(jù) 線與所述多個(gè)第1多路轉(zhuǎn)換器的輸出連接)；所述多個(gè)第1數(shù)據(jù)線，被輸 入所述多個(gè)第1多路轉(zhuǎn)換器；所述多個(gè)第4數(shù)據(jù)線，與所述多個(gè)第l數(shù)據(jù) 鎖存器連接；所述多個(gè)第1多路轉(zhuǎn)換器，在所述存儲(chǔ)器陣列和所述多個(gè)第 1數(shù)據(jù)鎖存器之間列狀配置。這樣，能夠構(gòu)成符合滿足速度性能而且縮小 面積要求的ECC處理比特。對(duì)于同時(shí)選擇的所述多個(gè)第4數(shù)據(jù)線而言，各自對(duì)應(yīng)的所述多個(gè)第1 數(shù)據(jù)線被物理性互不鄰接地配置。這樣，就成為即使存在物理性地鄰接的 所述多個(gè)第1數(shù)據(jù)線的不良，也能夠利用ECC處理進(jìn)行糾正的結(jié)構(gòu)。進(jìn)而具備多個(gè)第2多路轉(zhuǎn)換器(這些第2多路轉(zhuǎn)換器與第2地址信號(hào) 對(duì)應(yīng)地進(jìn)行多路轉(zhuǎn)換)和多個(gè)第5數(shù)據(jù)線(這些第5數(shù)據(jù)線與所述多個(gè)第 2多路轉(zhuǎn)換器的輸出連接)；所述多個(gè)第5數(shù)據(jù)線，與所述ECC電路部連接； 所述多個(gè)第3數(shù)據(jù)線，與所述輸入輸出部連接。這樣，就可以提高旨在滿 足速度性能和縮小奇偶校驗(yàn)位的關(guān)系的自由度，獲得更合適的ECC結(jié)構(gòu)。進(jìn)而具備多個(gè)第1多路轉(zhuǎn)換器(這些第1多路轉(zhuǎn)換器與第1地址信號(hào) 對(duì)應(yīng)地進(jìn)行多路轉(zhuǎn)換)和多個(gè)第4數(shù)據(jù)線(這些第4數(shù)據(jù)線與所述多個(gè)第 1多路轉(zhuǎn)換器的輸出連接)；所述多個(gè)第2數(shù)據(jù)線，被輸入所述多個(gè)第1 多路轉(zhuǎn)換器；所述多個(gè)第4數(shù)據(jù)線，與所述ECC電路部連接；所述多個(gè)第 1多路轉(zhuǎn)換器，在所述多個(gè)第1數(shù)據(jù)鎖存器和所述ECC電路部之間列狀配 置。這樣，就可以構(gòu)成適合于滿足速度性能而且縮小面積的ECC處理比特，進(jìn)而還能夠適應(yīng)DRAM頁(yè)面模式動(dòng)作，能夠?qū)㈨?yè)面長(zhǎng)度設(shè)定得較長(zhǎng)。對(duì)于同時(shí)選擇的所述多個(gè)第4數(shù)據(jù)線而言，各自對(duì)應(yīng)的所述多個(gè)第2數(shù)據(jù)線及所述多個(gè)第1數(shù)據(jù)線被物理性互不鄰接地配置。這樣，就成為即 使在物理性地鄰接的所述多個(gè)第1數(shù)據(jù)線不良的基礎(chǔ)上，還存在與所述多個(gè)第2數(shù)據(jù)線及所述第1鎖存器鄰接的比特不良，也能夠利用ECC處理進(jìn) 行糾正的結(jié)構(gòu)。進(jìn)而具備多個(gè)第2多路轉(zhuǎn)換器(這些第2多路轉(zhuǎn)換器與第2地址信號(hào) 對(duì)應(yīng)地進(jìn)行多路轉(zhuǎn)換)和多個(gè)第5數(shù)據(jù)線(這些第5數(shù)據(jù)線與所述多個(gè)第 2多路轉(zhuǎn)換器的輸出連接)；所述多個(gè)第5數(shù)據(jù)線，與所述ECC電路部連接; 所述多個(gè)第3數(shù)據(jù)線，與所述輸入輸出部連接。這樣，就可以提高旨在滿 足速度性能和縮小奇偶校驗(yàn)位的關(guān)系的自由度，獲得更合適的ECC結(jié)構(gòu)。進(jìn)而具備多個(gè)第2數(shù)據(jù)鎖存器，這些第2數(shù)據(jù)鎖存器選擇性地閂鎖所 述多個(gè)第3數(shù)據(jù)線和來(lái)自外部的輸入數(shù)據(jù)。這樣，即使進(jìn)行ECC處理的數(shù) 據(jù)比特寬度和外部端子的數(shù)據(jù)比特寬度不同時(shí)，以及是具有字節(jié)存取功能 的半導(dǎo)體存儲(chǔ)裝置時(shí)，也用第2數(shù)據(jù)鎖存器閂鎖從存儲(chǔ)器陣列中讀出后進(jìn) 行ECC處理的數(shù)據(jù)，按照從外部輸入的寫(xiě)入數(shù)據(jù)，選擇性地改寫(xiě)所述第2 數(shù)據(jù)鎖存器的數(shù)據(jù)，從而可以生成奇偶數(shù)據(jù)。在所述存儲(chǔ)器陣列和所述ECC電路部之間配置的、與所述標(biāo)準(zhǔn)陣列對(duì) 應(yīng)的區(qū)域和與所述奇偶陣列對(duì)應(yīng)的區(qū)域，將輸入所述ECC電路部的1比特 的數(shù)據(jù)作為單位比特，與所述單位比特對(duì)應(yīng)的電路組的布局圖案，在各自 的單位比特中相同而且連續(xù)地形成。這樣，因?yàn)樾枰c存儲(chǔ)器陣列對(duì)應(yīng)的 非常密的布局圖案，而且還配置讀出放大器及總線放大器的電路，所以能 夠使布局圖案均勻化，抑制元件的離差。這樣，就有利于用標(biāo)準(zhǔn)位和奇偶 校驗(yàn)位使特性均勻化。所述多個(gè)第1數(shù)據(jù)鎖存器，至少具備與所述多個(gè)第1數(shù)據(jù)線連接的讀 出鎖存電路、寫(xiě)入緩沖器電路及數(shù)據(jù)線預(yù)充電(pre-charge)電路。這樣， 就成為DRAM及SRAM進(jìn)而包括快速存儲(chǔ)器等可以改寫(xiě)的非易失性存儲(chǔ)器的 具體的結(jié)構(gòu)。所述多個(gè)第1數(shù)據(jù)線，是與所述存儲(chǔ)器陣列內(nèi)的存儲(chǔ)單元連接的位線； 所述讀出鎖存電路，具有檢知放大所述位線的電位的讀出放大器功能。這樣，就適用于SRAM及快速存儲(chǔ)器等，成為有效的結(jié)構(gòu)，共有讀出放大器 功能及數(shù)據(jù)鎖存器功能后，能夠削減電路元件。所述多個(gè)第l數(shù)據(jù)線，是通過(guò)數(shù)據(jù)線連接開(kāi)關(guān)作媒介，選擇性地與所 述存儲(chǔ)器陣列內(nèi)的多個(gè)讀出放大器連接的公共數(shù)據(jù)線；所述讀出鎖存電路，具有檢知放大所述公共數(shù)據(jù)線的電位的總線放大器功能。這樣，就適用于DRAM，成為有效的結(jié)構(gòu)，共有總線放大器功能及數(shù)據(jù)鎖存器功能后， 能夠削減電路元件。所述讀出放大器，與多個(gè)動(dòng)態(tài)型存儲(chǔ)單元共同連接的互補(bǔ)位線連接， 被同時(shí)ECC處理的數(shù)據(jù)與物理性互不連接的所述互補(bǔ)位線對(duì)應(yīng)地配置。這 樣，就成為即使存在DRAM的鄰接位線短路及跨越多個(gè)存儲(chǔ)單元的塊不良 時(shí)，也能夠利用ECC進(jìn)行糾正的結(jié)構(gòu)。所述多個(gè)第1數(shù)據(jù)鎖存器的鎖存控制信號(hào)線，在與所述存儲(chǔ)器陣列內(nèi) 的多個(gè)字線貼里布線平行的方向，在第l布線層中形成；所述多個(gè)第l數(shù) 據(jù)線、所述多個(gè)第2數(shù)據(jù)線和所述多個(gè)第3數(shù)據(jù)線，在與所述字線貼里布 線正交的方向，在第2布線層中形成。這樣，能夠統(tǒng)一存儲(chǔ)器陣列部和包 含ECC電路部在內(nèi)的數(shù)據(jù)總線部的布線層及布線方向，能夠使數(shù)據(jù)總線的 布線路線最短，還有利于縮小布局面積。將所述存儲(chǔ)器陣列，分割成多個(gè)由所述標(biāo)準(zhǔn)陣列及所述奇偶陣列構(gòu)成 的子存儲(chǔ)器陣列，用一定的間距配置所述多個(gè)子存儲(chǔ)器陣列。這樣，能夠 在存儲(chǔ)器陣列內(nèi)均等地分散配置奇偶陣列，有利于在各奇偶校驗(yàn)位之間使寫(xiě)入、讀出特性均勻化。在用字線貼里區(qū)域隔開(kāi)的子字區(qū)域中，包含n個(gè)(n為1以上的自然 數(shù))所述子存儲(chǔ)器陣列，用一定的間距配置各自的所述子字區(qū)域。這樣， 能夠使子字區(qū)域的陣列結(jié)構(gòu)彼此相同，有利于使字線存取時(shí)的特性均勻 化。在所述子字區(qū)域中，靠近所述字線貼里區(qū)域地配置所述奇偶陣列。這 樣，對(duì)于奇偶校驗(yàn)位而言，就成為有利于抑制存取負(fù)擔(dān)的結(jié)構(gòu)。所述ECC電路部，具備校正子生成部(該校正子生成部輸入從所述存 儲(chǔ)器陣列中讀出的由標(biāo)準(zhǔn)數(shù)據(jù)及奇偶數(shù)據(jù)構(gòu)成的所述多個(gè)第1數(shù)據(jù)線，生 成校正子數(shù)據(jù))、錯(cuò)誤檢出部(該錯(cuò)誤檢出部對(duì)輸入的所述校正子數(shù)據(jù)進(jìn)行解碼，檢出有無(wú)錯(cuò)誤及錯(cuò)誤位)、錯(cuò)誤糾正部(該錯(cuò)誤糾正部使用所述 錯(cuò)誤檢出部輸出的數(shù)據(jù)，糾正所述標(biāo)準(zhǔn)數(shù)據(jù))、奇偶生成部(該奇偶生成 部根據(jù)輸入的外部寫(xiě)入數(shù)據(jù)，生成奇偶數(shù)據(jù))；靠近所述存儲(chǔ)器陣列，依 次配置所述校正子生成部、所述錯(cuò)誤檢出部、所述錯(cuò)誤糾正部、所述奇偶生成部。這樣，就成為可以縮短ECC電路部的數(shù)據(jù)總線的方塊配置。所述校正子生成部的輸入管腳，配置在所述多個(gè)第l數(shù)據(jù)線的延伸上，用最短距離連接。這樣，這樣由于能夠用最短的距離將第1數(shù)據(jù)線輸入ECC 電路部的各比特，所以能夠在使數(shù)據(jù)延遲最小化的同時(shí)，還縮小布局面積。 將輸入所述校正子生成部的數(shù)據(jù)作為單位比特，與所述單位比特對(duì)應(yīng) 的所述錯(cuò)誤檢出部的單位電路及所述錯(cuò)誤糾正部的單位電路，在所述多個(gè) 第l數(shù)據(jù)線的延伸方向上配置。這樣，能夠使錯(cuò)誤檢出部及錯(cuò)誤糾正部的 單位電路的配置間距與ECC處理比特一致，有利于使ECC電路部?jī)?nèi)的數(shù)據(jù) 總線最短化。所述校正子生成部的輸出信號(hào)管腳，配置在所述校正子生成部的中央 附近，對(duì)于所述錯(cuò)誤檢出部而言，大致作為均等的布線長(zhǎng)度。這樣，就有 利于使生成各校正子比特的處理時(shí)間均勻化，和生成的各校正子比特的負(fù) 荷均勻化。至少具備所述存儲(chǔ)器陣列部，所述多個(gè)第1數(shù)據(jù)鎖存器和所述ECC電 路部，作為整體，網(wǎng)眼狀地構(gòu)成電源線或接地線。這樣，就能夠?qū)崿F(xiàn)電源 線及接地線的低電阻化及均勻化，能夠提高電路動(dòng)作的穩(wěn)定性。具備存儲(chǔ)器陣列(該存儲(chǔ)器陣列包含存儲(chǔ)通常數(shù)據(jù)的標(biāo)準(zhǔn)陣列，和存 儲(chǔ)旨在對(duì)所述通常數(shù)據(jù)進(jìn)行錯(cuò)誤檢出的奇偶數(shù)據(jù)的奇偶陣列)、多個(gè)第1 數(shù)據(jù)線(這些第1數(shù)據(jù)線對(duì)所述存儲(chǔ)器陣列進(jìn)行寫(xiě)入及讀出)、多個(gè)第1 數(shù)據(jù)鎖存器(這些第1數(shù)據(jù)鎖存器與所述多個(gè)第1數(shù)據(jù)線連接)、ECC電路 部(該ECC電路部根據(jù)寫(xiě)入所述標(biāo)準(zhǔn)陣列的數(shù)據(jù)，生成所述奇偶陣列存儲(chǔ) 的奇偶數(shù)據(jù)，而且根據(jù)從所述多個(gè)第1數(shù)據(jù)鎖存器中讀出的標(biāo)準(zhǔn)數(shù)據(jù)及奇 偶數(shù)據(jù)，對(duì)讀出的數(shù)據(jù)進(jìn)行錯(cuò)誤檢知糾正)、輸入輸出部(該輸入輸出部 用作所述ECC電路部與外部的接口)、多個(gè)第2數(shù)據(jù)線(這些第2數(shù)據(jù)線 與所述多個(gè)第1數(shù)據(jù)鎖存器的輸出連接)、多個(gè)第3數(shù)據(jù)線(這些第3數(shù) 據(jù)線與經(jīng)所述ECC電路部糾錯(cuò)后的數(shù)據(jù)連接)；所述多個(gè)第2數(shù)據(jù)線，被輸入所述ECC電路部；所述ECC電路部輸出的所述多個(gè)第3數(shù)據(jù)線，與所述輸入輸出部連接；所述多個(gè)第l數(shù)據(jù)鎖存器，在所述多個(gè)第l數(shù)據(jù)線的 延伸方向上，靠近所述存儲(chǔ)器陣列地列狀配置；所述ECC電路部，靠近所 述多個(gè)第1數(shù)據(jù)鎖存器地配置；所述多個(gè)第1數(shù)據(jù)鎖存器及所述ECC電路 部，構(gòu)成大致在配置所述多個(gè)第l數(shù)據(jù)線的寬度中形成的存儲(chǔ)器塊；具備 多個(gè)所述存儲(chǔ)器塊，多個(gè)所述存儲(chǔ)器塊以相同的地址循環(huán)并列動(dòng)作。這樣, 就能夠一邊將速度性能的下降抑制到最小限度， 一邊實(shí)現(xiàn)更多比特的ECC 處理。另外，還能夠不增加面積負(fù)擔(dān)地提高糾錯(cuò)效率。至少2個(gè)以上的所述存儲(chǔ)器塊，在字線的延伸方向上列狀配置，所述 存儲(chǔ)器塊的各自的字線被共同連接，用共同的字線驅(qū)動(dòng)器驅(qū)動(dòng)。這樣，就 可以連續(xù)配置存儲(chǔ)器塊，和使字線驅(qū)動(dòng)器共有化，能夠縮小布局面積。多個(gè)所述存儲(chǔ)器塊的各自的電路及布局結(jié)構(gòu)相同。這樣，就能夠使各 存儲(chǔ)器塊的存取的性能均勻化，能夠提高布局設(shè)計(jì)效率。具備存儲(chǔ)器陣列(該存儲(chǔ)器陣列包含存儲(chǔ)通常數(shù)據(jù)的標(biāo)準(zhǔn)陣列，和存 儲(chǔ)旨在對(duì)所述通常數(shù)據(jù)進(jìn)行錯(cuò)誤檢出的奇偶數(shù)據(jù)的奇偶陣列)、多個(gè)第1 數(shù)據(jù)線(這些第1數(shù)據(jù)線對(duì)所述存儲(chǔ)器陣列進(jìn)行寫(xiě)入及讀出)、多個(gè)第1 數(shù)據(jù)鎖存器(這些第1數(shù)據(jù)鎖存器與所述多個(gè)第1數(shù)據(jù)線連接)、ECC電路 部(該ECC電路部使用漢明碼方式，根據(jù)寫(xiě)入所述標(biāo)準(zhǔn)陣列的數(shù)據(jù)，生成 所述奇偶陣列存儲(chǔ)的奇偶數(shù)據(jù)，而且根據(jù)從所述多個(gè)第1數(shù)據(jù)鎖存器中讀 出的標(biāo)準(zhǔn)數(shù)據(jù)及奇偶數(shù)據(jù)，對(duì)讀出的數(shù)據(jù)進(jìn)行錯(cuò)誤檢知糾正)、多路轉(zhuǎn)換 器單元(該多路轉(zhuǎn)換器單元將所述多個(gè)第1數(shù)據(jù)線的數(shù)量選擇成1/n個(gè)(n 為l以上的自然數(shù)))，而且不具備冗余用的預(yù)備位線。這樣，對(duì)于不搭載 ECC功能、具備縱列冗余功能的半導(dǎo)體存儲(chǔ)裝置而言，不良救濟(jì)效率高， 能夠提高成品率。另外，對(duì)于具備ECC功能和縱列冗余功能等兩者的半導(dǎo) 體存儲(chǔ)裝置而言，因?yàn)椴恍枰哂嘤玫念A(yù)備位線，所以可以獲得很大的面 積縮小效果。具備冗余用的預(yù)備字線和低位冗余判定及低位冗余切換電路。這樣， 由于對(duì)于不能夠通過(guò)ECC處理進(jìn)行錯(cuò)誤糾正的字線系統(tǒng)的不良，可以進(jìn)行 冗余救濟(jì)，所以能夠進(jìn)一步提高成品率。本發(fā)明是適用于內(nèi)置ECC功能特別是多比特?cái)?shù)據(jù)結(jié)構(gòu)的半導(dǎo)體存儲(chǔ)裝置的有效的技術(shù)，能夠在抑制伴隨著搭載奇偶單元而出現(xiàn)的芯片面積的增 大的同時(shí)，還改善ECC處理性能。進(jìn)而，采用本申請(qǐng)的電路技術(shù)后，即使 不搭載縱列冗余功能也能夠確保理想的成品率及可靠性，提供有利于縮小 芯片面積的結(jié)構(gòu)。


圖1是表示采用第1實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置的結(jié)構(gòu)的方框圖。圖2是表示采用第1實(shí)施方式的變形例1的半導(dǎo)體存儲(chǔ)裝置的結(jié)構(gòu)的 方框圖。圖3是表示采用第1實(shí)施方式的變形例2的半導(dǎo)體存儲(chǔ)裝置的結(jié)構(gòu)的 方框圖。圖4是表示采用第1實(shí)施方式的變形例3的半導(dǎo)體存儲(chǔ)裝置的結(jié)構(gòu)的 方框圖。圖5是表示采用第1實(shí)施方式的變形例4的半導(dǎo)體存儲(chǔ)裝置的結(jié)構(gòu)的 方框圖。圖6是具體地表示采用第1實(shí)施方式的變形例4的半導(dǎo)體存儲(chǔ)裝置的 一部分的結(jié)構(gòu)的方框圖。圖7是具體地表示采用第1實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置的數(shù)據(jù)鎖存器 的電路圖。圖8是表示采用第2實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置的ECC電路部的方框 結(jié)構(gòu)的方框圖。圖9是表示采用第2實(shí)施方式的ECC電路的校正子生成部的具體的電 路圖。圖10是表示采用第2實(shí)施方式的ECC電路的錯(cuò)誤檢出部的具體的電 路圖。圖11是表示采用第2實(shí)施方式的ECC電路的錯(cuò)誤糾正部的具體的電 路圖。圖12是表示采用第2實(shí)施方式的ECC電路的奇偶生成部的具體的電 路圖。圖13是表示采用第2實(shí)施方式的ECC電路的布局配置的示意圖。圖14是表示采用第2實(shí)施方式的變形例1的半導(dǎo)體存儲(chǔ)裝置的ECC 電路的結(jié)構(gòu)的方框圖。圖15 (a) (c)是采用第2實(shí)施方式的存儲(chǔ)器陣列部的布局配置的 例子。圖16是表示采用第2實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置的電源布線結(jié)構(gòu)的 示意圖。圖17是表示采用第3實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置的結(jié)構(gòu)的方框圖。 圖18是表示采用第4實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置的結(jié)構(gòu)的方框圖。
具體實(shí)施方式
(第1實(shí)施方式)圖1是表示具備采用本發(fā)明的第1實(shí)施方式的ECC電路的半導(dǎo)體存儲(chǔ) 裝置的簡(jiǎn)要結(jié)構(gòu)的圖形，是在DRAM中采用的代表例。主要著眼于講述數(shù) 據(jù)的讀出路線。存儲(chǔ)器陣列100，由存儲(chǔ)通常的數(shù)據(jù)的標(biāo)準(zhǔn)陣列100a和存儲(chǔ)旨在對(duì)標(biāo) 準(zhǔn)陣列進(jìn)行錯(cuò)誤檢出的檢査數(shù)據(jù)的奇偶陣列100b構(gòu)成。雖然圖中沒(méi)有詳 細(xì)繪出，但是標(biāo)準(zhǔn)陣列100a和奇偶陣列100b都是將相同的存儲(chǔ)單元矩陣 狀地配置而成。字線WL與地址信號(hào)對(duì)應(yīng)，被字線驅(qū)動(dòng)器/低位解碼器200 選擇、驅(qū)動(dòng)。標(biāo)準(zhǔn)陣列100a及奇偶陣列100b被用共同的字線WL選擇， 存儲(chǔ)單元的數(shù)據(jù)被多個(gè)位線讀出。用讀出放大器檢知放大被位線讀出的數(shù) 據(jù)，讀出通過(guò)開(kāi)關(guān)門(mén)作媒介選擇的許多第1標(biāo)準(zhǔn)數(shù)據(jù)線DL〈511:0〉及第1 奇偶數(shù)據(jù)線PDL〈9:0〉。讀出放大器通常與各位線對(duì)應(yīng)，列狀地配置在存儲(chǔ) 器陣列內(nèi)，由多列構(gòu)成。在與字線WL正交的方向上形成位線。在這里，在和位線平行的方向 上形成許多第1標(biāo)準(zhǔn)數(shù)據(jù)線DL〈511:0〉及第1奇偶數(shù)據(jù)線PDL〈9:0〉十分有 利，使用多層布線后，能夠不給面積增加負(fù)擔(dān)地構(gòu)成。第1數(shù)據(jù)鎖存器列300，由第1標(biāo)準(zhǔn)鎖存器300a及第1奇偶鎖存器 300b構(gòu)成，在存儲(chǔ)器陣列100和第1數(shù)據(jù)鎖存器列300之間，通過(guò)第1 標(biāo)準(zhǔn)數(shù)據(jù)線DL〈511:0〉及第1奇偶數(shù)據(jù)線PDL〈9:0〉作媒介進(jìn)行連接。用第 1數(shù)據(jù)鎖存器列300閂鎖數(shù)據(jù)后，存儲(chǔ)器陣列100能夠移動(dòng)到下一個(gè)動(dòng)作。在第l實(shí)施方式中，第1標(biāo)準(zhǔn)數(shù)據(jù)線DL〈511:0〉與標(biāo)準(zhǔn)數(shù)據(jù)對(duì)應(yīng)，用512 比特構(gòu)成；第1奇偶數(shù)據(jù)線PDL〈9:0〉與奇偶數(shù)據(jù)對(duì)應(yīng)，用10比特構(gòu)成。在圖1中雖然沒(méi)有詳細(xì)繪出ECC電路部400，但是該ECC電路部400 根據(jù)用第1數(shù)據(jù)鎖存器300閂鎖的標(biāo)準(zhǔn)數(shù)據(jù)及奇偶數(shù)據(jù)，生成校正子數(shù)據(jù)， 對(duì)生成的校正子數(shù)據(jù)進(jìn)行解碼后，再進(jìn)行錯(cuò)誤的檢出及糾錯(cuò)。另外，還根 據(jù)從外部寫(xiě)入的數(shù)據(jù)，生成奇偶數(shù)據(jù)，寫(xiě)入奇偶陣列100b。輸入輸出部500，是ECC電路部400及第1數(shù)據(jù)鎖存器列300和外部 端子的數(shù)據(jù)的接口部分，在本實(shí)施方式中，包含與第3輸入數(shù)據(jù)線 DK511:0〉連接的輸入緩沖器和與第3輸出數(shù)據(jù)線DCK511:0〉連接的輸出 緩沖器。在采用上述結(jié)構(gòu)的半導(dǎo)體存儲(chǔ)裝置中，對(duì)于在與字線WL正交的方向 形成的第1標(biāo)準(zhǔn)數(shù)據(jù)線DL〈511:0〉及第1奇偶數(shù)據(jù)線PDL〈9:0〉而言，在字 線的延伸方向上列狀構(gòu)成第1數(shù)據(jù)鎖存器列300，盡可能靠近存儲(chǔ)器陣列 100地配置。這時(shí)，為了緩和布局間距，還可以將第1數(shù)據(jù)鎖存器列300 分割成許多列。進(jìn)而，靠近第1數(shù)據(jù)鎖存器列300，在第l數(shù)據(jù)線的延伸方向上配置 ECC電路部400，在其外側(cè)靠近配置輸入輸出電路部500。如上所述地配置 各塊后，能夠用最短的距離形成從存儲(chǔ)器陣列100到輸入輸出電路部500 的數(shù)據(jù)總線。這時(shí)，分別在用形成存儲(chǔ)器陣列100的寬度Y規(guī)定的區(qū)域， 大致均等地布局配置第1數(shù)據(jù)鎖存器列300、 ECC電路部400、輸入輸出電 路部500。綜上所述，在與字線正交的方向上使數(shù)據(jù)總線系統(tǒng)的布線距離成為最 短地靠近配置后，同時(shí)對(duì)于512比特的多比特ECC處理，能夠不增加布線 面積地對(duì)應(yīng)，而且能夠抑制多比特讀出及寫(xiě)入的延遲時(shí)間，所以能夠極力 抑制伴隨著ECC處理而出現(xiàn)的存取負(fù)擔(dān)。在第1實(shí)施方式中，對(duì)于512比特的標(biāo)準(zhǔn)數(shù)據(jù)，必要的奇偶校驗(yàn)位可 以是10比特，能夠大幅度降低奇偶校驗(yàn)位的占有率。此外，本實(shí)施方式表示了在DRAM中應(yīng)用的一個(gè)例子，但是其它的半 導(dǎo)體存儲(chǔ)裝置(SRAM、快速存儲(chǔ)器等)在應(yīng)用，也可以獲得同樣的效果。 (第1實(shí)施方式的變形例1)圖2是表示具備本發(fā)明的第1實(shí)施方式的變形例1的ECC電路的半導(dǎo) 體存儲(chǔ)裝置的簡(jiǎn)要結(jié)構(gòu)的圖形，其特征在于對(duì)于存儲(chǔ)器陣列100進(jìn)行讀出及寫(xiě)入的第l數(shù)據(jù)線組，例如按照3比特的地址信號(hào)ADK2:1〉，通過(guò)選 擇的第1多路轉(zhuǎn)換器列600作媒介，與第1數(shù)據(jù)鎖存器列301連接。在本實(shí)施方式中，采用具有8: 1的選擇功能的多路轉(zhuǎn)換器，構(gòu)成由 多個(gè)第1標(biāo)準(zhǔn)的多路轉(zhuǎn)換器列600a和多個(gè)第1奇偶多路轉(zhuǎn)換器列600b組 成的第1多路轉(zhuǎn)換器列600。例如對(duì)于第1標(biāo)準(zhǔn)數(shù)據(jù)線DL〈0〉 第1標(biāo)準(zhǔn) 數(shù)據(jù)線DL〈7〉而言，輸出第4標(biāo)準(zhǔn)數(shù)據(jù)線D4〈0〉。另外，對(duì)于奇偶數(shù)據(jù)也 同樣對(duì)于第1奇偶數(shù)據(jù)線PDL〈0〉 第1奇偶數(shù)據(jù)線PDL〈7〉而言，輸出第4 奇偶數(shù)據(jù)線PD4〈0〉。被多路轉(zhuǎn)換的第4數(shù)據(jù)線組，成為64比特的標(biāo)準(zhǔn)位和7比特的奇偶 校驗(yàn)位。用第1數(shù)據(jù)鎖存器列301閂鎖該第4數(shù)據(jù)線組的數(shù)據(jù)，用ECC電 路部400進(jìn)行糾錯(cuò)處理。在上述第l實(shí)施方式的結(jié)構(gòu)(參照?qǐng)Dl)中，由于不使用多路轉(zhuǎn)換器 而直接用第1數(shù)據(jù)鎖存器列閂鎖512比特的標(biāo)準(zhǔn)位和10比特的奇偶校驗(yàn) 位，進(jìn)行ECC處理，所以ECC處理比特?cái)?shù)多達(dá)512比特，處理門(mén)級(jí)數(shù)增大， 從而導(dǎo)致ECC需要的處理時(shí)間延遲。另外，ECC電路部400的布局面積也 增大。與此不同，在本實(shí)施方式中，使用多路轉(zhuǎn)換器后，能夠?qū)CC處理比 特?cái)?shù)削減成64比特，能夠抑制ECC需要的處理時(shí)間。另外，還能夠削減 ECC電路部400的門(mén)規(guī)模，能夠縮小布局面積。進(jìn)而，還能夠?qū)⒌?數(shù)據(jù) 鎖存器列301的鎖存器單元數(shù)削減到64比特+7比特，能夠緩和布局間距 及削減面積。在這里，在存儲(chǔ)器陣列100和第1數(shù)據(jù)鎖存器列300之間的、用形成 存儲(chǔ)器陣列100的寬度Y規(guī)定的區(qū)域，位片狀地列狀配置各數(shù)據(jù)比特，與 各塊鄰接配置第1多路轉(zhuǎn)換器列600，從而能夠使數(shù)據(jù)總線的數(shù)據(jù)傳輸不 中斷地進(jìn)行布線。另外，還能夠在標(biāo)準(zhǔn)位部和奇偶校驗(yàn)位部之間，用相同 的電路結(jié)構(gòu)，進(jìn)行大致均等的布局配置。進(jìn)而，具備第1多路轉(zhuǎn)換器列600后，用相同的動(dòng)作循環(huán)進(jìn)行ECC處 理的數(shù)據(jù)，是第1數(shù)據(jù)線組中的例如DL<0〉、 DL<8〉、 DL〈16〉…DL〈504〉及PDL<0〉、 PDL<8>、 PDL〈16〉…PDL〈48〉，各第1數(shù)據(jù)線組物理性互不鄰接地 配置后，即使存儲(chǔ)器陣列100出現(xiàn)由于灰塵等引起的缺陷，產(chǎn)生使鄰接的 數(shù)據(jù)線短路之類的多個(gè)比特不良，也由于在處理的時(shí)刻由于成為1比特的 不良，所以能夠糾錯(cuò)。此外，在本實(shí)施方式中，采用了 8: 1的多路轉(zhuǎn)換器，但是也可以是 其它結(jié)構(gòu)，最好在能夠滿足速度性能的范圍內(nèi)，考慮搭載奇偶陣列引起的 面積負(fù)擔(dān)等后決定。(第1實(shí)施方式的變形例2)圖3是表示具備本發(fā)明的第1實(shí)施方式的變形例2的ECC電路的半導(dǎo) 體存儲(chǔ)裝置的簡(jiǎn)要結(jié)構(gòu)的圖形。其特征在于用第1數(shù)據(jù)鎖存器列301閂 鎖的第2數(shù)據(jù)線組，例如按照3比特的地址信號(hào)ADK2:1〉，通過(guò)選擇的第 1多路轉(zhuǎn)換器列600作媒介，與ECC電路部400連接。特別是在具有頁(yè)面 模式動(dòng)作的半導(dǎo)體存儲(chǔ)裝置中應(yīng)用后，效果更佳。第1多路轉(zhuǎn)換器列600的結(jié)構(gòu)，和第1實(shí)施方式的變形例1 (參照?qǐng)D 2) —樣。例如對(duì)于第2標(biāo)準(zhǔn)數(shù)據(jù)線DQ〈0〉 第2標(biāo)準(zhǔn)數(shù)據(jù)線DQ〈7〉而言， 輸出第4標(biāo)準(zhǔn)數(shù)據(jù)線D4〈0〉。另外，對(duì)于奇偶數(shù)據(jù)也同樣對(duì)于第2奇偶數(shù) 據(jù)線PDQ〈0〉 第2奇偶數(shù)據(jù)線PDQ〈7〉而言，輸出第4奇偶數(shù)據(jù)線PD4〈0〉。被多路轉(zhuǎn)換的第4數(shù)據(jù)線組，成為64比特的標(biāo)準(zhǔn)位和7比特的奇偶 校驗(yàn)位。對(duì)該第4數(shù)據(jù)線組的數(shù)據(jù)，用ECC電路部400進(jìn)行糾錯(cuò)處理。本實(shí)施方式的特征在于在第1數(shù)據(jù)鎖存器列300的后級(jí)，配置了第 l多路轉(zhuǎn)換器列600，作為布局結(jié)構(gòu)，與第1數(shù)據(jù)鎖存器列300鄰接，在 用形成存儲(chǔ)器陣列100的寬度Y規(guī)定的區(qū)域，位片狀地列狀配置第1多路 轉(zhuǎn)換器列600。是第1數(shù)據(jù)鎖存器列300的數(shù)量等于第1數(shù)據(jù)線組的數(shù)量 的結(jié)構(gòu)。這樣，能夠?qū)⒂?次低位地址循環(huán)存取存儲(chǔ)器陣列100的數(shù)據(jù)全 部鎖存，可以在DRAM的頁(yè)面模式中較長(zhǎng)地設(shè)定頁(yè)面。另外，因?yàn)槟軌驅(qū)?于被第1數(shù)據(jù)鎖存器列300閂鎖的數(shù)據(jù)依次存取，所以不需要在每個(gè)ECC 處理循環(huán)中都存取存儲(chǔ)器陣列100，能夠使存取時(shí)間高速化。另外，還和第1實(shí)施方式的變形例1 (參照?qǐng)D2) —樣，可以獲得具 備多路轉(zhuǎn)換器后帶來(lái)的效果。(第1實(shí)施方式的變形例3)圖4是表示具備本發(fā)明的第1實(shí)施方式的變形例3的ECC電路的半導(dǎo) 體存儲(chǔ)裝置的簡(jiǎn)要結(jié)構(gòu)的圖形，其特征在于與第1實(shí)施方式(參照?qǐng)D1)不同，采用分別在第1數(shù)據(jù)鎖存器列301的前級(jí)及ECC電路部401的后級(jí)， 配置了各自的多路轉(zhuǎn)換器的結(jié)構(gòu)，使ECC處理的比特?cái)?shù)為128比特。在本實(shí)施方式中，對(duì)于存儲(chǔ)器陣列100的第1數(shù)據(jù)線組，通過(guò)第1多 路轉(zhuǎn)換器列601作媒介，選擇性地輸入第1數(shù)據(jù)鎖存器列301，再將第1 數(shù)據(jù)鎖存器列301的輸出輸入ECC電路部401，對(duì)于用ECC電路部401糾 錯(cuò)的第5數(shù)據(jù)線組，則通過(guò)第2多路轉(zhuǎn)換器列602作媒介，輸入輸入輸出 電路部500。第1多路轉(zhuǎn)換器列601，由128個(gè)第2標(biāo)準(zhǔn)的多路轉(zhuǎn)換器601a和8 個(gè)第2奇偶多路轉(zhuǎn)換器601b構(gòu)成，具有例如按照2比特的地址信號(hào) ADK1:0〉，進(jìn)行4: 1的選擇功能。例如對(duì)于第1標(biāo)準(zhǔn)數(shù)據(jù)線DL〈0〉 第1 標(biāo)準(zhǔn)數(shù)據(jù)線DL〈3〉而言，輸出第4標(biāo)準(zhǔn)數(shù)據(jù)線D4〈0〉。另外，對(duì)于奇偶數(shù) 據(jù)也同樣對(duì)于第1奇偶數(shù)據(jù)線PDL〈0〉 第1奇偶數(shù)據(jù)線PDL〈3〉而言，輸 出第4奇偶數(shù)據(jù)線PD4〈0〉。第2多路轉(zhuǎn)換器列602，由64個(gè)多路轉(zhuǎn)換器構(gòu)成，具有例如按照1 比特的地址信號(hào)AD2，進(jìn)行2: 1的選擇功能。例如對(duì)于第5數(shù)據(jù)線D5<0〉 第5數(shù)據(jù)線D5〈1〉而言，輸出第3數(shù)據(jù)線D0〈0〉。在用存儲(chǔ)器陣列100的寬度Y規(guī)定的區(qū)域，列狀構(gòu)成上述各電路塊， 對(duì)于存儲(chǔ)器陣列100而言，依次鄰接配置第1多路轉(zhuǎn)換器列601、第1數(shù) 據(jù)鎖存器列301、 ECC電路部401、第2多路轉(zhuǎn)換器列602及輸入輸出電路 部500，沿著數(shù)據(jù)路線位片狀地配置后，能夠使數(shù)據(jù)路線的布線長(zhǎng)度最短， 在同一個(gè)方向上形成，所以能夠一邊抑制布線延遲， 一邊高效率地進(jìn)行布 局配置。此外，對(duì)于第1數(shù)據(jù)鎖存器列301而言，能夠減小第2多路轉(zhuǎn)換器列 602的電路規(guī)模時(shí)，可以在同一列上配置ECC電路部401和第2多路轉(zhuǎn)換 器列602，進(jìn)而還可以在同一列上配置輸入輸出電路部500。最好在能夠 允許的速度范圍內(nèi)，想方設(shè)法地進(jìn)一步縮小布局面積。進(jìn)而，第1實(shí)施方式的變形例1 (參照?qǐng)D2)及第1實(shí)施方式的變形 例2 (參照?qǐng)D3)的第1標(biāo)準(zhǔn)數(shù)據(jù)線為512條、第3數(shù)據(jù)線為64條，在本實(shí)施方式中雖然也是相同數(shù)量的結(jié)構(gòu)，但是采用將ECC電路部401作為128 比特對(duì)應(yīng)，分別在第1數(shù)據(jù)鎖存器列301的前級(jí)配置第1多路轉(zhuǎn)換器列 601、在ECC電路部401的后級(jí)配置第2多路轉(zhuǎn)換器列601的結(jié)構(gòu)后，能 夠削減奇偶校驗(yàn)位數(shù)和芯片面積。另一方面，關(guān)于ECC電路部401的處理 時(shí)間及電路規(guī)模的增加和第2多路轉(zhuǎn)換器列602的追加，比較輕微。在本實(shí)施方式中，采用使第1多路轉(zhuǎn)換器列601為4: 1、第2多路轉(zhuǎn) 換器列602為2: 1的結(jié)構(gòu)，但是并沒(méi)有特別限定，發(fā)明的本質(zhì)是使其成 為自由度更高的結(jié)構(gòu)后，可以按照各種存儲(chǔ)器結(jié)構(gòu)及性能要求，選擇最佳 的ECC處理單位，即使是其它結(jié)構(gòu)也可以獲得同樣的效果。 (第1實(shí)施方式的變形例4)圖5是表示具備本發(fā)明的第1實(shí)施方式的變形例4的ECC電路的半導(dǎo) 體存儲(chǔ)裝置的簡(jiǎn)要結(jié)構(gòu)的圖形，與第1實(shí)施方式(參照?qǐng)D1)不同，采用 在ECC電路部401的前級(jí)及后級(jí)，配置了各自的多路轉(zhuǎn)換器的結(jié)構(gòu)，使ECC 處理的比特?cái)?shù)為128比特。在本實(shí)施方式中，對(duì)于用第1數(shù)據(jù)鎖存器列300閂鎖的第2數(shù)據(jù)線組， 通過(guò)第1多路轉(zhuǎn)換器列601作媒介，選擇性地輸入ECC電路部401，對(duì)于 用ECC電路部401糾錯(cuò)的第5數(shù)據(jù)線組，則通過(guò)第2多路轉(zhuǎn)換器列602作 媒介，輸入輸入輸出電路部500。第1多路轉(zhuǎn)換器列601，由128個(gè)第2標(biāo)準(zhǔn)的多路轉(zhuǎn)換器601a和8 個(gè)第2奇偶多路轉(zhuǎn)換器601b構(gòu)成，具有例如按照2比特的地址信號(hào) AD1〈1:0〉，進(jìn)行4: l的選擇功能。例如對(duì)于第2標(biāo)準(zhǔn)數(shù)據(jù)線DQ〈0〉 第2 標(biāo)準(zhǔn)數(shù)據(jù)線DQ〈3〉而言，輸出第4標(biāo)準(zhǔn)數(shù)據(jù)線D4〈0〉。另外，對(duì)于奇偶數(shù) 據(jù)也同樣對(duì)于第2奇偶數(shù)據(jù)線PDQ〈0〉 第2奇偶數(shù)據(jù)線PDQ〈3〉而言，輸 出第4奇偶數(shù)據(jù)線PD4〈0〉。第2多路轉(zhuǎn)換器列602，由64個(gè)多路轉(zhuǎn)換器構(gòu)成，具有例如按照1 比特的地址信號(hào)AD2，進(jìn)行2: 1的選擇功能。例如對(duì)于第5數(shù)據(jù)線D5〈0〉 第5數(shù)據(jù)線D5〈1〉而言，輸出第3數(shù)據(jù)線D(X0〉。在用存儲(chǔ)器陣列100的寬度Y規(guī)定的區(qū)域，列狀構(gòu)成上述各電路塊， 對(duì)于存儲(chǔ)器陣列100而言，依次鄰接配置第1數(shù)據(jù)鎖存器列300、第1多 路轉(zhuǎn)換器列601、 ECC電路部401、第2多路轉(zhuǎn)換器列602及輸入輸出電路部500，沿著數(shù)據(jù)路線位片狀地配置后，能夠使數(shù)據(jù)路線的布線長(zhǎng)度最短， 在同一個(gè)方向上形成，所以能夠一邊抑制布線延遲， 一邊高效率地進(jìn)行布 局配置。此外，對(duì)于第1數(shù)據(jù)鎖存器列301而言，能夠減小第2多路轉(zhuǎn)換器列 602的電路規(guī)模時(shí)，可以在同一列上配置ECC電路部401和第2多路轉(zhuǎn)換 器列602，進(jìn)而還可以在同一列上配置輸入輸出電路部500。最好在能夠 允許的速度范圍內(nèi)，想方設(shè)法地進(jìn)一步縮小布局面積。進(jìn)而，第1實(shí)施方式的變形例1 (參照?qǐng)D2)及第1實(shí)施方式的變形 例2 (參照?qǐng)D3)的第1標(biāo)準(zhǔn)數(shù)據(jù)線為512條、第3數(shù)據(jù)線為64條，在本 實(shí)施方式中雖然也是相同數(shù)量的結(jié)構(gòu)，但是采用將ECC電路部401作為128 比特對(duì)應(yīng)，分別在前級(jí)配置第1多路轉(zhuǎn)換器列601、在后級(jí)配置第2多路 轉(zhuǎn)換器列601的結(jié)構(gòu)后，能夠削減奇偶校驗(yàn)位數(shù)和芯片面積。另一方面， 關(guān)于ECC電路部401的處理時(shí)間及電路規(guī)模的增加和第2多路轉(zhuǎn)換器列 602的追加，比較輕微。在本實(shí)施方式中，采用使第1多路轉(zhuǎn)換器列601為4: 1、第2多路轉(zhuǎn) 換器列602為2: 1的結(jié)構(gòu)，但是并沒(méi)有特別限定，發(fā)明的本質(zhì)是使其成 為自由度更高的結(jié)構(gòu)后，可以按照各種存儲(chǔ)器結(jié)構(gòu)及性能要求，選擇最佳 的ECC處理單位，即使是其它結(jié)構(gòu)也可以獲得同樣的效果。圖6是更具體地表示本發(fā)明的第1實(shí)施方式的變形例4 (參照?qǐng)D5) 中的一部分的結(jié)構(gòu)的方框圖，下面使用圖6，更具體地講述具備多路轉(zhuǎn)換 器后的效果。在圖6中，在字線WL和位線對(duì)BL0 BL15的各交點(diǎn)處有存儲(chǔ)單元， 該存儲(chǔ)單元被陣列狀地配置。與各位線對(duì)連接的讀出放大器SA，在各位線 對(duì)中交替配置，被選擇的字線WL選擇的存儲(chǔ)單元的數(shù)據(jù)，被對(duì)應(yīng)的位線 對(duì)中的一個(gè)讀出，用讀出放大器檢知放大。放大的位線對(duì)的數(shù)據(jù)，在連接 控制信號(hào)SEL〈0〉 SEL〈3〉的作用下，被數(shù)據(jù)線對(duì)DIX0〉 DL〈3〉選擇性地 讀出，被讀出鎖存電路310鎖存。被讀出鎖存電路310閂鎖的數(shù)據(jù)，被4: 1的多路轉(zhuǎn)換器610選擇后，作為標(biāo)準(zhǔn)的讀出數(shù)據(jù)RD〈15:0〉及奇偶讀出數(shù) 據(jù)PRD〈0〉，輸入ECC電路部401。數(shù)據(jù)線對(duì)組，與多個(gè)讀出放大器列共同連接，是縱貫存儲(chǔ)器陣列的布線，而且根數(shù)非常多地密集地配置，所以在制造工序中產(chǎn)生由于灰塵等導(dǎo) 致的缺陷時(shí)，往往成為涉及多個(gè)布線的不良模式。由于可以用ECC電路部401糾正的只是1比特，所以不能夠?qū)?yīng)上述那種不良模式。因此，將輸入多路轉(zhuǎn)換器610的數(shù)據(jù)單位作為單元存儲(chǔ)器 111，在各單元存儲(chǔ)器111內(nèi)連續(xù)配置數(shù)據(jù)線對(duì)DIX0〉 DIX3〉。進(jìn)而，使 各單元存儲(chǔ)器連續(xù)而且不與被同時(shí)選擇的數(shù)據(jù)線鄰接地配置。采用上述那 種結(jié)構(gòu)后，被同時(shí)選擇的數(shù)據(jù)線就相隔4根，上述那種不良模式的大部分 被作為1比特不良而被ECC電路部401糾錯(cuò)，所以能夠大幅度降低不良發(fā) 生概率。另一方面，在位線對(duì)中，也由于按照和數(shù)據(jù)線的連接控制信號(hào) SEL<0> SEL<3>，將讀出放大器的輸出多路轉(zhuǎn)換，使與同時(shí)被ECC處理的 數(shù)據(jù)對(duì)應(yīng)的位線物理性互不鄰接地配置后，鄰接的8位線對(duì)以內(nèi)的連續(xù)不 良及存儲(chǔ)單元彼此的塊的不良，也同樣可以進(jìn)行糾錯(cuò)，能夠大幅度地改善 不良率。此外，在本實(shí)施方式中，位線對(duì)BL0 BL15及數(shù)據(jù)線對(duì)DL〈0〉 DL〈3〉 是互相補(bǔ)充的結(jié)構(gòu)，但是采用單端結(jié)構(gòu)也同樣能夠獲得效果。單元存儲(chǔ)器lll，可以在標(biāo)準(zhǔn)陣列和奇偶陣列中用相同結(jié)構(gòu)布局，所 以能夠提高布局圖案的均勻性，還具有抑制制造離差的效果。圖7是與圖1 圖5的第1數(shù)據(jù)鎖存器列300、301對(duì)應(yīng)的單元電路的 一個(gè)例子。圖7的鎖存器電路由讀出放大器(讀出鎖存電路)370 (該讀 出放大器370按照控制信號(hào)AEN、 NAEN，檢知放大從存儲(chǔ)器陣列中讀出的 互相補(bǔ)充的數(shù)據(jù)線DL、 NDL的電位差后加以閂鎖)、數(shù)據(jù)線預(yù)充電&均壓電 路350 (該數(shù)據(jù)線預(yù)充電&均壓電路350利用電源VDLP，按照控制信號(hào)EQ， 對(duì)互相補(bǔ)充的數(shù)據(jù)線DL、 NDL進(jìn)行預(yù)充電及均壓)、讀出放大器開(kāi)關(guān)360 (該讀出放大器開(kāi)關(guān)360在讀出放大器370動(dòng)作后，按照控制信號(hào)SW，將 互相補(bǔ)充的數(shù)據(jù)線DL、 NDL與讀出放大器370分離)、讀出傳輸門(mén)380 (該 讀出傳輸門(mén)380按照控制信號(hào)RTRN，將被讀出放大器370閂鎖的數(shù)據(jù)傳輸 給讀出數(shù)據(jù)線RD、 NRD)、寫(xiě)入緩沖器390 (該寫(xiě)入緩沖器390按照控制信 號(hào)麗E，對(duì)寫(xiě)入數(shù)據(jù)線TO、 NWD的數(shù)據(jù)進(jìn)行緩沖后，供給互相補(bǔ)充的數(shù)據(jù) 線DL、 NDU構(gòu)成。在圖7中，Q1 Q5及Q9 Q13是N溝道MOS晶體管，Q6 Q8是P溝道M0S晶體管。本實(shí)施方式示出DRAM的一般的結(jié)構(gòu)，即使是其它的結(jié)構(gòu)，只要是具 有同等的功能的結(jié)構(gòu)就行。另外，還可以在SRAM及快速存儲(chǔ)器的讀出放 大器部中應(yīng)用。(第2實(shí)施方式)圖8是表示在采用本發(fā)明的第2實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置中應(yīng)用的 ECC電路部的方框結(jié)構(gòu)和數(shù)據(jù)傳輸?shù)膱D形。在圖8中，存儲(chǔ)器陣列100由 標(biāo)準(zhǔn)陣列100a及奇偶陣列100b構(gòu)成。雖然圖中沒(méi)有詳細(xì)繪出，但也可以 是包含第1實(shí)施方式及其變形例所公布的那種數(shù)據(jù)鎖存器列及多路轉(zhuǎn)換器 列的結(jié)構(gòu)，發(fā)揮同樣的效果。ECC電路部401，由校正子生成部410 (該校正子生成部410將標(biāo)準(zhǔn)的 讀出數(shù)據(jù)RD〈127:0〉和奇偶讀出數(shù)據(jù)PRD〈7: 0〉作為輸入數(shù)據(jù)，將校正子 演算結(jié)果作為校正子數(shù)據(jù)SYND〈7: 0〉輸出)、錯(cuò)誤檢出部420 (該錯(cuò)誤檢 出部420對(duì)所述校正子數(shù)據(jù)SYND〈7: 0〉進(jìn)行解碼處理，檢出錯(cuò)誤位，將其 結(jié)果作為錯(cuò)誤標(biāo)志ERRF〈127: 0>輸出)、錯(cuò)誤糾正部430 (該錯(cuò)誤糾正部 430按照所述錯(cuò)誤標(biāo)志ERRF〈127: 0〉，對(duì)標(biāo)準(zhǔn)的讀出數(shù)據(jù)RD〈127:0〉進(jìn)行 糾錯(cuò)，作為正確的數(shù)據(jù)R0〈127:0〉輸出)、奇偶生成部440 (該奇偶生成部 440利用使用漢明碼方式的奇偶生成行列電路，根據(jù)外部輸入的數(shù)據(jù)，輸 出奇偶寫(xiě)入數(shù)據(jù)PWD〈7:0〉構(gòu)成。WD〈127:0〉是標(biāo)準(zhǔn)的寫(xiě)入數(shù)據(jù)。輸入輸出 電路部500，由和外部連接的輸出緩沖器及輸入緩沖器構(gòu)成。輸出緩沖器 與輸出數(shù)據(jù)線D0〈127:0〉連接，輸入緩沖器與輸入數(shù)據(jù)線DK127:0〉連接。圖9是表示所述校正子生成部410的具體例的電路圖。與奇偶校驗(yàn)位 對(duì)應(yīng)，排列8個(gè)用EX — OR (排他性的邏輯和)行列構(gòu)成的校正子演算單元 411，可以獲得各校正子演算單元411的輸出信號(hào)SYND〈n〉。圖10是表示所述錯(cuò)誤檢出部420的具體例的電路圖。排列128個(gè)使 用N認(rèn)D電路對(duì)輸入的數(shù)據(jù)進(jìn)行解碼的錯(cuò)誤檢出單元421，可以根據(jù)各解碼 的結(jié)果，獲得128比特的錯(cuò)誤標(biāo)志ERRF〈n〉。圖11是表示所述錯(cuò)誤糾正部430的具體例的電路圖。排列128個(gè)使 用EX—OR (排他性的邏輯和)在輸入不一致時(shí)進(jìn)行邏輯反轉(zhuǎn)的錯(cuò)誤糾正單 元431，可以獲得糾正此外正確的數(shù)據(jù)的結(jié)果RO〈n〉。圖12是表示所述奇偶生成部440的具體例的電路圖。與奇偶校驗(yàn)位對(duì)應(yīng)，排列8個(gè)使用漢明碼方式用EX—0R (排他性的邏輯和)行列構(gòu)成的 奇偶演算單元441，可以獲得各奇偶演算單元441的輸出信號(hào)PWD〈n〉。此外，圖9、圖10、圖ll、圖12是一個(gè)例子，也可以用其它的電路 結(jié)構(gòu)，實(shí)現(xiàn)同等的功能。圖13是與圖8所示的ECC電路部401的方框結(jié)構(gòu)對(duì)應(yīng)地表示其一部 分的布局結(jié)構(gòu)的圖形。在圖13中，存儲(chǔ)器陣列100，表示整個(gè)標(biāo)準(zhǔn)陣列及 奇偶陣列。子存儲(chǔ)器陣列110，是包含標(biāo)準(zhǔn)陣列及奇偶陣列地8分割的部 件。ECC電路部401，是進(jìn)行128比特的處理的部件，其電路結(jié)構(gòu)如前所 述。輸入輸出電路部500，由和外部連接的輸出緩沖器及輸入緩沖器構(gòu)成。ECC電路部401中的各電路塊的配置，以靠近存儲(chǔ)器陣列100的形式， 按照校正子生成部410、錯(cuò)誤檢出部420、錯(cuò)誤糾正部430、奇偶生成部 440的順序，分別靠近地配置。另外，所述各電路塊，在用存儲(chǔ)器陣列IOO 的寬度Y規(guī)定的區(qū)域內(nèi)形成。在存儲(chǔ)器陣列100和ECC電路部401之間，利用128比特的標(biāo)準(zhǔn)的讀 出數(shù)據(jù)RD〈127:0〉及128比特的標(biāo)準(zhǔn)的寫(xiě)入數(shù)據(jù)WD〈127:0〉和8比特的奇 偶讀出數(shù)據(jù)PRD〈7: 0〉及8比特的奇偶寫(xiě)入數(shù)據(jù)PWD〈7: 0>，進(jìn)行數(shù)據(jù)的 交換。另外，子存儲(chǔ)器陣列110，由16比特的標(biāo)準(zhǔn)的讀出數(shù)據(jù)1^)<11乂16 + 15:nX16〉及16比特的標(biāo)準(zhǔn)的寫(xiě)入數(shù)據(jù)WD〈 nX 16 + 15:nX 16〉和1比特的 奇偶讀出數(shù)據(jù)PRD〈n〉及1比特的奇偶寫(xiě)入數(shù)據(jù)PWD〈n〉構(gòu)成。在這里，n 是0 7的整數(shù)。在本實(shí)施方式中，采用等間隔地配置8個(gè)子存儲(chǔ)器陣列110、等間隔 地分散配置奇偶校驗(yàn)位的結(jié)構(gòu)。另外，還與子存儲(chǔ)器陣列110的數(shù)據(jù)線的 配置位置對(duì)應(yīng)，使校正子生成部410的數(shù)據(jù)線輸入部的位置一致。這樣配 置后，能夠用最短的距離直線狀地形成標(biāo)準(zhǔn)的讀出數(shù)據(jù)RD〈127:0〉及奇偶 讀出數(shù)據(jù)PRD能夠使各比特的布線長(zhǎng)均等。這樣，就能夠使數(shù)據(jù)線的寄生 負(fù)荷最小化，不需要多余的布線區(qū)域，所以能夠有效地抑制延遲時(shí)間及布 局面積。在校正子生成部410的中央部附近，配置校正子生成部410中的校正子演算結(jié)果SYND〈7: 0〉，分散在用寬度Y規(guī)定的區(qū)域的各EX—OR演算行列的輸入，每當(dāng)經(jīng)過(guò)電路級(jí)數(shù)時(shí)，數(shù)據(jù)的傳輸就向中央部集中。這樣，能夠使各校正子演算單元411中的延遲時(shí)間均一化，能夠使供給下一級(jí)的錯(cuò) 誤檢出部420的輸出信號(hào)的負(fù)荷均一化。在錯(cuò)誤檢出部420中，用與ECC處理比特?cái)?shù)對(duì)應(yīng)的128個(gè)錯(cuò)誤檢出單 元421構(gòu)成，另外錯(cuò)誤糾正部430也用與ECC處理比特?cái)?shù)對(duì)應(yīng)的128個(gè)錯(cuò) 誤糾正單元431構(gòu)成。錯(cuò)誤檢出單元421和錯(cuò)誤糾正單元431，與各標(biāo)準(zhǔn) 的讀出數(shù)據(jù)RD〈127:0〉對(duì)應(yīng)地位片狀地配置。采用這種結(jié)構(gòu)后，能夠以最 短距離，大致直線狀地形成標(biāo)準(zhǔn)的讀出數(shù)據(jù)RD〈127:0〉及錯(cuò)誤標(biāo)志 ERRF〈127:0〉。在奇偶生成部440中，在如前所述的位片狀地配置的標(biāo)準(zhǔn)的讀出數(shù)據(jù) RD〈127: 0〉的附近，使各比特對(duì)應(yīng)地配置輸入來(lái)自外部的寫(xiě)入信號(hào)的管腳 的位置，對(duì)于各自對(duì)應(yīng)的子存儲(chǔ)器陣列110，能夠大致直線狀地布線地配 置輸出的奇偶寫(xiě)入數(shù)據(jù)PWD〈7: 0>。另外，還使標(biāo)準(zhǔn)的寫(xiě)入數(shù)據(jù)WD〈127:0〉 也從輸入管腳延伸，與對(duì)應(yīng)的子存儲(chǔ)器陣列110連接。另一方面，因?yàn)樵谂c各子存儲(chǔ)器陣列110的奇偶陣列對(duì)應(yīng)的錯(cuò)誤檢出 部420及錯(cuò)誤糾正部430的區(qū)域，不需要設(shè)置錯(cuò)誤檢出單元421和錯(cuò)誤糾 正單元431，所以雖然沒(méi)有特別的限定，但是可以作為旨在控制第1實(shí)施 方式講述的數(shù)據(jù)鎖存器及多路轉(zhuǎn)換器的控制信號(hào)及地址信號(hào)的緩沖器的 配置區(qū)域加以利用。另外，配置電源的平滑容量后，可以使電源穩(wěn)定化， 以及配置偽圖案后，能夠抑制制造離差。在輸入輸出電路部500中，也位片狀地與各數(shù)據(jù)比特對(duì)應(yīng)地布局配置 輸入緩沖器及輸出緩沖器。綜上所述，在配置存儲(chǔ)器陣列100和ECC電路部401及輸入輸出電路 部500的區(qū)域內(nèi)，分別大致成為一條直線狀地而且用最短的距離形成標(biāo)準(zhǔn) 的讀出數(shù)據(jù)RD〈127:0〉、標(biāo)準(zhǔn)的寫(xiě)入數(shù)據(jù)WD〈127:0〉、奇偶讀出數(shù)據(jù)PRD〈7: 0〉、奇偶寫(xiě)入數(shù)據(jù)PWD、錯(cuò)誤標(biāo)志ERRF〈127:0〉及糾錯(cuò)后的數(shù)據(jù)RO〈127: 0〉，使它們成為大致相等的布線負(fù)荷地配置校正子演算結(jié)果SYND〈7: 0〉。這樣，由于能夠使有關(guān)ECC處理的各數(shù)據(jù)比特之間的延遲時(shí)間均勻化， 而且能夠用最短距離形成數(shù)據(jù)總線，所以能夠抑制ECC處理所需的處理時(shí)間。另外，構(gòu)成各比特被隔開(kāi)的位片狀的布局后，能夠大致直線狀地形成 數(shù)據(jù)總線，可以不需要多余的布線區(qū)域。還能夠在各比特中采用大致相同 的布局形狀，能夠抑制制造時(shí)的元件離差等，其結(jié)果可以以很高的成品率 進(jìn)行穩(wěn)定的生產(chǎn)。此外，在本實(shí)施方式中，對(duì)數(shù)據(jù)鎖存器列及多路轉(zhuǎn)換器列的結(jié)構(gòu)沒(méi)有 特別的限定。作為一個(gè)例子，可以像第1實(shí)施方式的變形例4那樣，在ECC電路部401的前級(jí)及后級(jí)配置第2多路轉(zhuǎn)換器列602。這時(shí)，第2多路轉(zhuǎn) 換器列602與第1數(shù)據(jù)鎖存器列300及第1多路轉(zhuǎn)換器列601相比，可以 減小電路規(guī)模，所以還能夠?qū)⒌?多路轉(zhuǎn)換器列602的布局裝入ECC電路 部401的區(qū)域及輸入輸出電路部500的區(qū)域。就是說(shuō)，可以在不違背本實(shí)施方式的宗旨的范圍內(nèi)，想方設(shè)法地按照 各種電路結(jié)構(gòu)，縮小布局面積。 (第2實(shí)施方式的變形例1)圖14是表示在采用本發(fā)明的第2實(shí)施方式的變形例1的半導(dǎo)體存儲(chǔ) 裝置中應(yīng)用的ECC電路部的方框結(jié)構(gòu)和數(shù)據(jù)的傳輸?shù)膱D形，與圖8的不同 之處是追加了字節(jié)數(shù)據(jù)選擇電路460 (該字節(jié)數(shù)據(jù)選擇電路460根據(jù)字 節(jié)地址信號(hào)BAD〈n〉，從寫(xiě)入數(shù)據(jù)WI〈127:0〉中，選擇輸出字節(jié)寫(xiě)入數(shù)據(jù) WB<7:0>)和(該第2數(shù)據(jù)鎖存器列450閂鎖錯(cuò)誤糾正部430的輸出數(shù)據(jù) RCK127: 0〉和字節(jié)寫(xiě)入數(shù)據(jù)WB<7: 0>)。本實(shí)施方式是非常適用于可以用字節(jié)單位及比特單位進(jìn)行存取的半 導(dǎo)體存儲(chǔ)裝置的結(jié)構(gòu)。另外，還適用于對(duì)于ECC電路部401的處理比特?cái)?shù) 而言，和外部之間的輸入輸出數(shù)據(jù)比特?cái)?shù)較少的情況。在這里，講述用字節(jié)單位進(jìn)行存取的情況。關(guān)于讀出動(dòng)作，和上文所 述的第2實(shí)施方式的動(dòng)作同樣，但是寫(xiě)入動(dòng)作時(shí)，首先從存儲(chǔ)器陣列IOO 中讀出用ECC電路部401進(jìn)行了錯(cuò)誤檢知糾正后輸出的數(shù)據(jù)R0〈127:0〉， 被第2數(shù)據(jù)鎖存器列450閂鎖。另一方面，從外部輸入的寫(xiě)入數(shù)據(jù) WK127:0〉中，使WB〈7:0〉有效地被字節(jié)地址信號(hào)BAD〈n〉選擇，只改寫(xiě)與第 2數(shù)據(jù)鎖存器列450中的WB〈7:0〉對(duì)應(yīng)的閂鎖單元。采用上述那種結(jié)構(gòu)后，即使在具備字節(jié)存取模式的半導(dǎo)體存儲(chǔ)裝置 中，也可以獲得和第2實(shí)施方式同樣的效果。(第2實(shí)施方式的變形例2)圖15 (a) (c)是表示采用本發(fā)明的第2實(shí)施方式的變形例2的半 導(dǎo)體存儲(chǔ)裝置的存儲(chǔ)器陣列100的布局配置的示意圖，為了簡(jiǎn)單起見(jiàn)，只繪出讀出系統(tǒng)的數(shù)據(jù)線。在圖15 (a) (c)中，子存儲(chǔ)器陣列110，由各標(biāo)準(zhǔn)陣列和奇偶陣 列構(gòu)成。與16比特的標(biāo)準(zhǔn)的讀出數(shù)據(jù)RD〈nX16 + 15:nX16〉和1比特的奇 偶讀出數(shù)據(jù)PRD〈n〉對(duì)應(yīng)。在這里，n是0 7的整數(shù)。另外，雖然用多晶 硅形成字線WL，但是為了減少布線電阻，設(shè)置了字線貼里(分流器)區(qū)域 120，用該區(qū)域連接上層形成的金屬布線和多晶硅的字布線。在圖15(a)中，用等間距配置8個(gè)彼此結(jié)構(gòu)相同的子存儲(chǔ)器陣列110, 在各子存儲(chǔ)器陣列IIO之間，配置字線貼里區(qū)域120。采用這種結(jié)構(gòu)后， 能夠一方面減少字線WL的布線電阻， 一方面將各子存儲(chǔ)器陣列110的結(jié) 構(gòu)共同化，從而能夠在各子存儲(chǔ)器陣列110中使字線WL的電阻均勻化， 作為存儲(chǔ)器動(dòng)作，能夠?qū)崿F(xiàn)均勻化。另外，靠近字線貼里區(qū)域120地配置 奇偶陣列后，與標(biāo)準(zhǔn)陣列相比，能夠減少字線WL的電阻。采用這種結(jié)構(gòu) 后，能夠抑制奇偶陣列的寫(xiě)入時(shí)間的負(fù)擔(dān)，能夠改善整體的存取性能。在圖15 (b)中，是使子存儲(chǔ)器陣列110的配置方向隔開(kāi)1個(gè)地反射 鏡反轉(zhuǎn)的例子。各子存儲(chǔ)器陣列的結(jié)構(gòu)及配置制約，和圖15 (a)同樣。 如第2實(shí)施方式所述的那樣，不需要在奇偶陣列的延伸上的錯(cuò)誤檢出部及 錯(cuò)誤糾正部中配置有關(guān)SCC處理的電路元件，能夠在提高其它的電路塊的 性能及使動(dòng)作穩(wěn)定化時(shí)有效利用。采用這種結(jié)構(gòu)后，在字線貼里區(qū)域120 的兩側(cè)，背靠背地配置奇偶陣列區(qū)域，包含字線貼里區(qū)域在內(nèi)的區(qū)域，成 為更大的區(qū)域，可以作為旨在將控制信號(hào)的緩沖及測(cè)試電路等安裝到ECC 電路部及數(shù)據(jù)總線電路部的元件配置區(qū)域中的區(qū)域，更有效地利用。在圖15 (c)中，是減少字線貼里區(qū)域120的數(shù)量的結(jié)構(gòu)，將在奇偶 陣列側(cè)背靠背的兩個(gè)子存儲(chǔ)器陣列110作為1組，配置4組。采用這種結(jié) 構(gòu)后，能夠削減字線貼里區(qū)域120的數(shù)量，可以縮小芯片面積。以上，將圖15 (a) (c)的結(jié)構(gòu)作為1個(gè)例子，講述了它們的效果。 但是只要不違背該目的，還可以采用其它的結(jié)構(gòu)，能夠綜合考慮子存儲(chǔ)器 陣列110的結(jié)構(gòu)及配置方向、字線貼里區(qū)域120的數(shù)量等后予以采用。此外，在本實(shí)施方式中，講述了字線貼里方式的DEAM。但也可以是階層字線結(jié)構(gòu)的DEAM，使子字線驅(qū)動(dòng)器區(qū)域與上述的字線貼里區(qū)域120對(duì)應(yīng)，可以獲得同樣的效果。(第2實(shí)施方式的變形例3)圖16是表示采用本發(fā)明的第2實(shí)施方式的變形例3的半導(dǎo)體存儲(chǔ)裝 置的電源布線結(jié)構(gòu)的示意圖。在圖16中，在第1布線層，在與字線貼里 布線UWL〈n:0〉平行的方向，形成字線貼里布線UWL〈n:0〉、控制多路轉(zhuǎn)換 器的選擇的地址信號(hào)AD〈3:1〉、校正子信號(hào)SYND〈7'.0〉；在第2布線層， 在與字線貼里布線UWL〈n:0〉正交的方向，形成第1數(shù)據(jù)線組DL〈n:0〉及 NDL〈n:0〉、讀出數(shù)據(jù)線RD〈0〉及寫(xiě)入數(shù)據(jù)線WD<0>。在和第1布線層相同的布線層中，在平行方向上形成電源線VDD和接 地線VSS;在和第2布線層相同的布線層中，在平行方向上形成電源線VDD 和接地線VSS。電源線VDD和接地線VSS，分別在各第1布線層和第2布 線層的交點(diǎn)，通過(guò)連接孔作媒介，被共同連接，網(wǎng)眼狀地構(gòu)成。如上所述地構(gòu)成電源線VDD和接地線VSS后，可以在同時(shí)處理許多數(shù) 據(jù)比特的存儲(chǔ)器陣列IOO及ECC電路部400中，在降低電源線VDD和接地 線VSS布線電阻的同時(shí)，實(shí)現(xiàn)布線電阻的均勻化，進(jìn)行穩(wěn)定的電路動(dòng)作。上述第l布線層及第2布線層，是鋁、銅等金屬布線，第l布線層和 第2布線層的上下關(guān)系，沒(méi)有特別限定。 (第3實(shí)施方式)圖17是表示采用第3實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置的存儲(chǔ)器陣列及ECC 電路部的結(jié)構(gòu)的方框圖。是對(duì)于第1實(shí)施方式的變形例4 (參照?qǐng)D5)，構(gòu) 成由除了字線驅(qū)動(dòng)器/低位解碼器200之外的各電路部組成的存儲(chǔ)器塊 10，配置4個(gè)存儲(chǔ)器塊10后而成的。各存儲(chǔ)器塊IO，用相同的存取循環(huán)， 與被相同的地址選釋的字線WL〈n:0〉對(duì)應(yīng)，進(jìn)行數(shù)據(jù)的讀出及寫(xiě)入。像本實(shí)施方式這樣，對(duì)于許多存儲(chǔ)器塊10，構(gòu)成共同的字線驅(qū)動(dòng)器/ 低位解碼器200，使字線WL〈n:0〉能夠一條直線狀地共同連接地連續(xù)配置 后，可以縮小芯片面積。進(jìn)而，由于能夠使許多存儲(chǔ)器塊10同時(shí)并列動(dòng) 作，所以能夠很容易地不使各ECC電路的處理比特?cái)?shù)增加地?cái)U(kuò)大整體的數(shù) 據(jù)比特?cái)?shù)。就是說(shuō)，能夠很容易地不使各ECC電路的處理門(mén)級(jí)數(shù)增加地?cái)U(kuò)大整體的數(shù)據(jù)比特?cái)?shù)，能夠在不增加布局面積地維持速度性能的情況下， 實(shí)現(xiàn)搭載更多的比特?cái)?shù)據(jù)結(jié)構(gòu)的ECC處理電路的半導(dǎo)體存儲(chǔ)裝置。此外，還可以根據(jù)字線WL〈n:0〉的寄生負(fù)荷和字線驅(qū)動(dòng)器/低位解碼器 200的驅(qū)動(dòng)能力的關(guān)系，分割字線驅(qū)動(dòng)電路。另外，雖然沒(méi)有圖示，但是對(duì)于各存儲(chǔ)器塊IO，以l: l構(gòu)成字線驅(qū) 動(dòng)器/低位解碼器200后，能夠構(gòu)成搭載ECC功能的存儲(chǔ)器子塊。內(nèi)置ECC 功能的存儲(chǔ)器混載SOC時(shí)，在芯片內(nèi)配置多個(gè)所述存儲(chǔ)器子塊后，能夠提 高芯片布局的自由度。 (第4實(shí)施方式)在半導(dǎo)體存儲(chǔ)裝置、特別是在DRAM中，將不良存儲(chǔ)單元與預(yù)備的存 儲(chǔ)單元置換的冗余救濟(jì)技術(shù)，是通常采用的技術(shù)， 一般同時(shí)采用用字線單 位置換的低位冗余和用位線或數(shù)據(jù)線單位置換的縱列冗余，它們都是用行 及列單位實(shí)施置換。另一方面，伴隨著近幾年來(lái)的工藝技術(shù)的突飛猛進(jìn)，起因于制造工序 中的灰塵等的生產(chǎn)線系統(tǒng)的不良己經(jīng)極少，相反起因于元件尺寸離差及雜 質(zhì)濃度離差等的比特系統(tǒng)的不良，卻占絕大部分。換言之，現(xiàn)有技術(shù)一直 使用的冗余救濟(jì)技術(shù)，在近幾年的新工藝中效果甚微，難以獲得理想的成 品率。如上述實(shí)施方式所示的那樣，使用了漢明碼方式的ECC技術(shù)的錯(cuò)誤檢 知/糾正技術(shù)，在比特不良的救濟(jì)上發(fā)揮著很大的作用，該技術(shù)可以用各 低位單位糾正比特不良，對(duì)于冗余救濟(jì)技術(shù)而言，能夠大幅度提高救濟(jì)自 由度。另外，對(duì)于鄰接單元、鄰接位線及鄰接數(shù)據(jù)線，在用被同時(shí)存取的 單位物理性互不鄰接上下功夫后，ECC技術(shù)能夠大幅度降低不利的多比特 不良。進(jìn)而，對(duì)于起因于軟出錯(cuò)等的、實(shí)際使用中的不規(guī)則的不良模式， 也能夠在內(nèi)置ECC技術(shù)后，大幅度提高耐性和可靠性。如上所述，從救濟(jì)不良單元的角度上說(shuō)，ECC技術(shù)比冗余技術(shù)優(yōu)先， 但是作為缺點(diǎn)，則可以列舉搭載奇偶單元后導(dǎo)致的芯片面積的增加。如第1實(shí)施方式的變形例4 (參照?qǐng)D5)所示的那樣，采用128比特 單位的ECC處理時(shí)，需要8比特的奇偶校驗(yàn)位，導(dǎo)致單元面積增加6. 25%。 另一方面，采用冗余技術(shù)時(shí)，如果使自由度為2，那么就要導(dǎo)致單元面積增加1.56%。進(jìn)而，采用冗余技術(shù)時(shí)，需要旨在將置換地址作為程序的程 序電路，雖然使用激光程序保險(xiǎn)絲及電氣程序保險(xiǎn)絲，但是為了形成這些 程序元件的區(qū)域占據(jù)了不可忽視的面積。使用ECC技術(shù)時(shí)，最終能夠?qū)⒚?積性的負(fù)擔(dān)抑制到能夠忽視的程度。由此可知使用ECC技術(shù)時(shí)，例如可以用1條位線單位糾正128比特 中的1比特錯(cuò)誤；而使用自由度為2的縱列冗余技術(shù)時(shí)，例如在256條字 線和與128比特的數(shù)據(jù)對(duì)應(yīng)的區(qū)域內(nèi)，可以獨(dú)立地進(jìn)行2比特的救濟(jì)的ECC 技術(shù)的救濟(jì)效率則是高效率。但是，對(duì)于字線不良及無(wú)法通過(guò)物理性的配 置包含的較大的塊的不良，卻不能夠用ECC技術(shù)對(duì)應(yīng)。因此，對(duì)于半導(dǎo)體存儲(chǔ)裝置而言，采用具備ECC處理電路及奇偶單元 和低位方向的冗余救濟(jì)電路及預(yù)備單元、不具備縱列方向的冗余救濟(jì)電路 及預(yù)備單元的結(jié)構(gòu)。利用這種結(jié)構(gòu)，能夠確保理想的制造成品率和可靠性， 進(jìn)而還可以縮小芯片面積。圖18是表示采用本發(fā)明的第4實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置的結(jié)構(gòu)的 方框圖。圖18所示的存儲(chǔ)器陣列700，例如相當(dāng)于圖2的存儲(chǔ)器陣列100， 具有標(biāo)準(zhǔn)的區(qū)域700a和奇偶區(qū)域700b。而且，圖18的半導(dǎo)體存儲(chǔ)裝置， 其特征在于在圖2所示的ECC電路部400等的基礎(chǔ)上，具有低位冗余用 的預(yù)備字線組701、標(biāo)準(zhǔn)的字線驅(qū)動(dòng)器/低位解碼器710、冗余字線驅(qū)動(dòng)器 711、冗余地址設(shè)定部720、冗余判定電路部721、冗余切換電路部722， 不具備縱列冗余用的預(yù)備位線組。采用本發(fā)明涉及的半導(dǎo)體存儲(chǔ)裝置，更詳細(xì)地說(shuō)是搭載ECC電路、具 備自我糾正功能的半導(dǎo)體存儲(chǔ)裝置，在抑制奇偶單元的搭載容量的同時(shí)， 還在數(shù)據(jù)總線系統(tǒng)的布局配置上下功夫后，能夠獲得縮小芯片面積和ECC 處理的高速化的雙重效果，進(jìn)而在提高成品率及可靠性上也可以大有用 處。
權(quán)利要求
1、一種半導(dǎo)體存儲(chǔ)裝置，具備存儲(chǔ)器陣列，該存儲(chǔ)器陣列包含存儲(chǔ)通常數(shù)據(jù)的標(biāo)準(zhǔn)陣列、和存儲(chǔ)旨在對(duì)所述通常數(shù)據(jù)進(jìn)行錯(cuò)誤檢出的奇偶數(shù)據(jù)的奇偶陣列；多個(gè)第1數(shù)據(jù)線，這些第1數(shù)據(jù)線對(duì)所述存儲(chǔ)器陣列進(jìn)行寫(xiě)入及讀出；多個(gè)第1數(shù)據(jù)鎖存器，這些第1數(shù)據(jù)鎖存器與所述多個(gè)第1數(shù)據(jù)線連接；ECC電路部，該ECC電路部根據(jù)寫(xiě)入所述標(biāo)準(zhǔn)陣列的數(shù)據(jù)，生成存儲(chǔ)到所述奇偶陣列的奇偶數(shù)據(jù)，而且根據(jù)從所述多個(gè)第1數(shù)據(jù)鎖存器中讀出的標(biāo)準(zhǔn)數(shù)據(jù)及奇偶數(shù)據(jù)，對(duì)讀出的數(shù)據(jù)進(jìn)行錯(cuò)誤檢知糾正；輸入輸出部，該輸入輸出部用作所述ECC電路部與外部的接口；多個(gè)第2數(shù)據(jù)線，這些第2數(shù)據(jù)線與所述多個(gè)第1數(shù)據(jù)鎖存器的輸出連接；和多個(gè)第3數(shù)據(jù)線，這些第3數(shù)據(jù)線與經(jīng)所述ECC電路部糾錯(cuò)后的數(shù)據(jù)連接，所述多個(gè)第2數(shù)據(jù)線，輸入所述ECC電路部；所述ECC電路部輸出的所述多個(gè)第3數(shù)據(jù)線，與所述輸入輸出部連接；所述多個(gè)第1數(shù)據(jù)鎖存器，在所述多個(gè)第1數(shù)據(jù)線的延伸方向上，靠近所述存儲(chǔ)器陣列地列狀配置；所述ECC電路部，靠近所述多個(gè)第1數(shù)據(jù)鎖存器地配置；所述多個(gè)第1數(shù)據(jù)鎖存器及所述ECC電路部，大致形成在配置有所述多個(gè)第1數(shù)據(jù)線的寬度中。
2、 如權(quán)利要求l所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于進(jìn)而具備多個(gè)第1多路轉(zhuǎn)換器，這些第1多路轉(zhuǎn)換器與第1地址信號(hào)對(duì)應(yīng)地進(jìn)行多路轉(zhuǎn)換；和多個(gè)第4數(shù)據(jù)線，這些第4數(shù)據(jù)線與所述多個(gè)第1多路轉(zhuǎn)換器的輸出 連接，所述多個(gè)第l數(shù)據(jù)線，輸入所述多個(gè)第1多路轉(zhuǎn)換器； 所述多個(gè)第4數(shù)據(jù)線，與所述多個(gè)第1數(shù)據(jù)鎖存器連接；所述多個(gè)第1多路轉(zhuǎn)換器，列狀配置在所述存儲(chǔ)器陣列與所述多個(gè)第 l數(shù)據(jù)鎖存器之間。
3、 如權(quán)利要求2所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于對(duì)于同時(shí)選 擇的所述多個(gè)第4數(shù)據(jù)線而言，各對(duì)應(yīng)的所述多個(gè)第1數(shù)據(jù)線配置為物理 性互不鄰接。
4、 如權(quán)利要求2所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于進(jìn)而具備 多個(gè)第2多路轉(zhuǎn)換器，這些第2多路轉(zhuǎn)換器與第2地址信號(hào)對(duì)應(yīng)地進(jìn)行多路轉(zhuǎn)換；和多個(gè)第5數(shù)據(jù)線，這些第5數(shù)據(jù)線與所述多個(gè)第2多路轉(zhuǎn)換器的輸出 連接，所述多個(gè)第5數(shù)據(jù)線，與所述ECC電路部連接； 所述多個(gè)第3數(shù)據(jù)線，與所述輸入輸出部連接。
5、 如權(quán)利要求l所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于進(jìn)而具備-多個(gè)第1多路轉(zhuǎn)換器，這些第1多路轉(zhuǎn)換器與第1地址信號(hào)對(duì)應(yīng)地進(jìn)行多路轉(zhuǎn)換；和多個(gè)第4數(shù)據(jù)線，這些第4數(shù)據(jù)線與所述多個(gè)第1多路轉(zhuǎn)換器的輸出 連接，所述多個(gè)第2數(shù)據(jù)線，輸入所述多個(gè)第1多路轉(zhuǎn)換器； 所述多個(gè)第4數(shù)據(jù)線，與所述ECC電路部連接； 所述多個(gè)第1多路轉(zhuǎn)換器，列狀配置在所述多個(gè)第1數(shù)據(jù)鎖存器與所 述ECC電路部之間。
6、 如權(quán)利要求5所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于對(duì)于同時(shí)選 擇的所述多個(gè)第4數(shù)據(jù)線而言，各對(duì)應(yīng)的所述多個(gè)第2數(shù)據(jù)線及所述多個(gè) 第1數(shù)據(jù)線配置為物理性互不鄰接。
7、 如權(quán)利要求5所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于進(jìn)而具備多個(gè) 第2多路轉(zhuǎn)換器，這些第2多路轉(zhuǎn)換器與第2地址信號(hào)對(duì)應(yīng)地進(jìn) 行多路轉(zhuǎn)換；和多個(gè)第5數(shù)據(jù)線，這些第5數(shù)據(jù)線與所述多個(gè)第2多路轉(zhuǎn)換器的輸出 連接，所述多個(gè)第5數(shù)據(jù)線，與所述ECC電路部連接；所述多個(gè)第3數(shù)據(jù)線，與所述輸入輸出部連接。
8、 如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于進(jìn)而具備多 個(gè)第2數(shù)據(jù)鎖存器，這些第2數(shù)據(jù)鎖存器選擇性地鎖存所述多個(gè)第3數(shù)據(jù) 線和來(lái)自外部的輸入數(shù)據(jù)。
9、 如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于在所述存儲(chǔ)器陣列與所述ECC電路部之間配置的、與所述標(biāo)準(zhǔn)陣列對(duì)應(yīng)的區(qū)域和與所 述奇偶陣列對(duì)應(yīng)的區(qū)域中，將輸入所述ECC電路部的1比特的數(shù)據(jù)作為單位比特，與所述單位比特對(duì)應(yīng)的電路組的布局圖案，在各自的單位比特中 相同而且連續(xù)地形成。
10、 如權(quán)利要求l所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于所述多個(gè)第l數(shù)據(jù)鎖存器，至少具備與所述多個(gè)第l數(shù)據(jù)線連接的讀出鎖存電路、寫(xiě) 入緩沖器電路及數(shù)據(jù)線預(yù)充電電路。
11、 如權(quán)利要求10所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于所述多個(gè) 第1數(shù)據(jù)線，是與所述存儲(chǔ)器陣列內(nèi)的存儲(chǔ)單元連接的位線；所述讀出鎖存電路，具有檢知放大所述位線的電位的讀出放大器功能。
12、 如權(quán)利要求10所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于所述多個(gè) 第1數(shù)據(jù)線，是通過(guò)數(shù)據(jù)線連接開(kāi)關(guān)，選擇性地與所述存儲(chǔ)器陣列內(nèi)的多 個(gè)讀出放大器連接的公共數(shù)據(jù)線；所述讀出鎖存電路，具有檢知放大所述公共數(shù)據(jù)線的電位的總線放大 器功能。
13、 如權(quán)利要求12所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于所述讀出 放大器，與多個(gè)動(dòng)態(tài)型存儲(chǔ)單元共同連接的互補(bǔ)位線連接，同時(shí)ECC處理 的數(shù)據(jù)與物理性互不連接的所述互補(bǔ)位線對(duì)應(yīng)配置。
14、 如權(quán)利要求l所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于所述多個(gè)第 1數(shù)據(jù)鎖存器的鎖存控制信號(hào)線，沿與所述存儲(chǔ)器陣列內(nèi)的多個(gè)字線貼里 布線平行的方向，形成在第l布線層；所述多個(gè)第1數(shù)據(jù)線、所述多個(gè)第2數(shù)據(jù)線和所述多個(gè)第3數(shù)據(jù)線， 沿與所述字線貼里布線正交的方向，形成在第2布線層。
15、 如權(quán)利要求l所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于將所述存儲(chǔ)器陣列，分割成多個(gè)由所述標(biāo)準(zhǔn)陣列及所述奇偶陣列構(gòu)成的子存儲(chǔ)器陣 列，以一定的間距配置所述多個(gè)子存儲(chǔ)器陣列。
16、 如權(quán)利要求15所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于在由字線 貼里區(qū)域分開(kāi)的子字區(qū)域中，包含n個(gè)所述子存儲(chǔ)器陣列，以一定的間距 配置各自的所述子字區(qū)域，n為l以上的自然數(shù)。
17、 如權(quán)利要求16所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于在所述子字區(qū)域中，靠近所述字線貼里區(qū)域地配置所述奇偶陣列。
18、 如權(quán)利要求l所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于所述ECC電路部，具備校正子生成部，該校正子生成部輸入從所述存儲(chǔ)器陣列中讀出的由標(biāo)準(zhǔn)數(shù)據(jù)及奇偶數(shù)據(jù)構(gòu)成的所述多個(gè)第1數(shù)據(jù)線，生成校正子數(shù)據(jù)；錯(cuò)誤檢出部，該錯(cuò)誤檢出部對(duì)輸入的所述校正子數(shù)據(jù)進(jìn)行解碼，檢出有無(wú)錯(cuò)誤及錯(cuò)誤位；錯(cuò)誤糾正部，該錯(cuò)誤糾正部使用所述錯(cuò)誤檢出部輸出的數(shù)據(jù)，糾正所述標(biāo)準(zhǔn)數(shù)據(jù)；和奇偶生成部，該奇偶生成部根據(jù)輸入的外部寫(xiě)入數(shù)據(jù)，生成奇偶數(shù)據(jù)， 靠近所述存儲(chǔ)器陣列，依次配置所述校正子生成部、所述錯(cuò)誤檢出部、 所述錯(cuò)誤糾正部、所述奇偶生成部。
19、 如權(quán)利要求18所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于所述校正子生成部的輸入管腳，配置在所述多個(gè)第l數(shù)據(jù)線的延伸上，以最短距離 連接。
20、 如權(quán)利要求18所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于將輸入所述校正子生成部的數(shù)據(jù)作為單位比特，與所述單位比特對(duì)應(yīng)的所述錯(cuò)誤檢 出部的單位電路及所述錯(cuò)誤糾正部的單位電路，沿所述多個(gè)第1數(shù)據(jù)線的 延伸方向進(jìn)行配置。
21、 如權(quán)利要求18所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于所述校正子生成部的輸出信號(hào)管腳，配置在所述校正子生成部的中央附近，對(duì)于所 述錯(cuò)誤檢出部而言，大致為均等的布線長(zhǎng)度。
22、 如權(quán)利要求l所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于至少具備所述存儲(chǔ)器陣列部、所述多個(gè)第1數(shù)據(jù)鎖存器和所述ECC電路部，整體看，電源線或接地線構(gòu)成網(wǎng)眼狀。
23、 一種半導(dǎo)體存儲(chǔ)裝置，其特征在于具備存儲(chǔ)器陣列，該存儲(chǔ)器陣列包含存儲(chǔ)通常數(shù)據(jù)的標(biāo)準(zhǔn)陣列、和存儲(chǔ)旨 在對(duì)所述通常數(shù)據(jù)進(jìn)行錯(cuò)誤檢出的奇偶數(shù)據(jù)的奇偶陣列；多個(gè)第1數(shù)據(jù)線，這些第1數(shù)據(jù)線對(duì)所述存儲(chǔ)器陣列進(jìn)行寫(xiě)入及讀出；多個(gè)第1數(shù)據(jù)鎖存器，這些第1數(shù)據(jù)鎖存器與所述多個(gè)第1數(shù)據(jù)線連接；ECC電路部，該ECC電路部根據(jù)寫(xiě)入所述標(biāo)準(zhǔn)陣列的數(shù)據(jù)，生成存儲(chǔ) 到所述奇偶陣列的奇偶數(shù)據(jù)，而且根據(jù)從所述多個(gè)第1數(shù)據(jù)鎖存器中讀出 的標(biāo)準(zhǔn)數(shù)據(jù)及奇偶數(shù)據(jù)，對(duì)讀出的數(shù)據(jù)進(jìn)行錯(cuò)誤檢知糾正；輸入輸出部，該輸入輸出部用作所述ECC電路部與外部的接口； 多個(gè)第2數(shù)據(jù)線，這些第2數(shù)據(jù)線與所述多個(gè)第1數(shù)據(jù)鎖存器的輸出 連接；多個(gè)第3數(shù)據(jù)線，這些第3數(shù)據(jù)線與經(jīng)所述ECC電路部糾錯(cuò)后的數(shù)據(jù) 連接，所述多個(gè)第2數(shù)據(jù)線，輸入所述ECC電路部；所述ECC電路部輸出的所述多個(gè)第3數(shù)據(jù)線，與所述輸入輸出部連接； 所述多個(gè)第l數(shù)據(jù)鎖存器，在所述多個(gè)第l數(shù)據(jù)線的延伸方向上，靠近所述存儲(chǔ)器陣列地列狀配置；所述ECC電路部，靠近所述多個(gè)第1數(shù)據(jù)鎖存器地配置； 所述多個(gè)第1數(shù)據(jù)鎖存器及所述ECC電路部，構(gòu)成大致形成在配置有所述多個(gè)第1數(shù)據(jù)線的寬度中的存儲(chǔ)器塊；具備多個(gè)所述存儲(chǔ)器塊，多個(gè)所述存儲(chǔ)器塊以相同的地址循環(huán)并列動(dòng)
24、 如權(quán)利要求23所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于至少2個(gè) 以上的所述存儲(chǔ)器塊，列狀配置在字線的延伸方向上，所述存儲(chǔ)器塊的各 自的字線被共同連接，由共同的字線驅(qū)動(dòng)器驅(qū)動(dòng)。
25、 如權(quán)利要求23所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于多個(gè)所述 存儲(chǔ)器塊的各自的電路及布局結(jié)構(gòu)相同。
26、 一種半導(dǎo)體存儲(chǔ)裝置，其特征在于具備存儲(chǔ)器陣列，該存儲(chǔ)器陣列包含存儲(chǔ)通常數(shù)據(jù)的標(biāo)準(zhǔn)陣列，和存儲(chǔ)旨 在對(duì)所述通常數(shù)據(jù)進(jìn)行錯(cuò)誤檢出的奇偶數(shù)據(jù)的奇偶陣列；多個(gè)第1數(shù)據(jù)線，這些第1數(shù)據(jù)線對(duì)所述存儲(chǔ)器陣列進(jìn)行寫(xiě)入及讀出；多個(gè)第1數(shù)據(jù)鎖存器，這些第1數(shù)據(jù)鎖存器與所述多個(gè)第1數(shù)據(jù)線連 接； 、ECC電路部，該ECC電路部使用漢明碼方式，根據(jù)寫(xiě)入所述標(biāo)準(zhǔn)陣列 的數(shù)據(jù)，生成所述奇偶陣列存儲(chǔ)的奇偶數(shù)據(jù)，而且根據(jù)從所述多個(gè)第l數(shù) 據(jù)鎖存器中讀出的標(biāo)準(zhǔn)數(shù)據(jù)及奇偶數(shù)據(jù)，對(duì)讀出的數(shù)據(jù)進(jìn)行錯(cuò)誤檢知糾 正；禾口多路轉(zhuǎn)換單元，該多路轉(zhuǎn)換單元將所述多個(gè)第1數(shù)據(jù)線的數(shù)量選擇成 1/n個(gè)，n為1以上的自然數(shù)，而且不具備冗余用的預(yù)備位線。
27、如權(quán)利要求26所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于具備冗余 用的預(yù)備字線和低位冗余判定及低位冗余切換電路。
全文摘要
在半導(dǎo)體存儲(chǔ)裝置中，相對(duì)于與字線正交的方向形成的數(shù)據(jù)線，在沿?cái)?shù)據(jù)線的延伸方向上，列狀地鄰接配置數(shù)據(jù)鎖存器(300)、多路轉(zhuǎn)換器(601、602)、ECC電路部(401)、輸入輸出電路部(500)，以位片狀地形成數(shù)據(jù)總線系統(tǒng)的布局。進(jìn)而，為了使各比特的延遲時(shí)間均一化，均等地分散配置奇偶校驗(yàn)位。在搭載了ECC功能的比特寬度寬廣的存儲(chǔ)器裝置中，帶來(lái)從存儲(chǔ)器陣列部到電路的數(shù)據(jù)總線的布線布局及延遲時(shí)間的增大。另外，加大ECC電路的處理比特寬度后，由于電路級(jí)數(shù)的增加，存取性能惡化，布局的面積也增大。
文檔編號(hào)G11C29/42GK101404183SQ200810168949
公開(kāi)日2009年4月8日 申請(qǐng)日期2008年9月26日 優(yōu)先權(quán)日2007年10月2日
發(fā)明者廣瀨雅庸, 飯?zhí)镎婢?申請(qǐng)人:松下電器產(chǎn)業(yè)株式會(huì)社