專利名稱：半導(dǎo)體存儲器設(shè)備的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及其中非易失性存儲器電路被建立在一塊芯片中的半導(dǎo)體存 儲器設(shè)備。
背景技術(shù)：
微控制器被配置為在一塊芯片上集成MPU (微處理單元)、RAM (隨機(jī)訪問存儲器)、ROM (只讀存儲器)、10 (輸入/輸出電路)和接 口電路等。作為這種集成電路之一的非易失性閃存的存儲器容量在幾千字 節(jié)到幾十兆字節(jié)之間變化，閃存一般包括多個扇區(qū)，扇區(qū)的結(jié)構(gòu)依賴于所 需的存儲器容量而適當(dāng)?shù)馗淖儭?br> 因此，例如當(dāng)在一塊芯片中需要具有1MB存儲器容量的非易失性存 儲器時，為了減少開發(fā)工時，在某些情形下，在一塊芯片中建立了兩個已 經(jīng)被開發(fā)為512KB的存儲器。既然如此，當(dāng)兩個存儲器被建立在一塊芯片 中時，在每個存儲器中可以單獨(dú)執(zhí)行重寫和讀操作。尤其是與重寫結(jié)合， 可以通過一個命令而連續(xù)地擦除一個存儲器中的所有數(shù)據(jù)，還可以單獨(dú)地 擦除扇區(qū)單元中的數(shù)據(jù)。下列專利文獻(xiàn)1和2己經(jīng)提出了作為一種非易失 性存儲器的閃存或EEPROM的擦除控制技術(shù)。日本專利申請?jiān)缙诠_No. 2003-223792日本專利申請?jiān)缙诠_No.平5-12889

發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種半導(dǎo)體存儲器設(shè)備，其中在一塊芯片中建
立了多個非易失性存儲器電路，而且對全部多個非易失性存儲器電路，可 以僅通過與在一塊芯片中建立單個非易失性存儲器的情形一樣的擦除操作 來連續(xù)地執(zhí)行數(shù)據(jù)擦除操作。
根據(jù)本發(fā)明的半導(dǎo)體存儲器設(shè)備包括連續(xù)擦除控制電路和移位電路。 響應(yīng)于輸入的連續(xù)擦除命令，基于從連續(xù)擦除控制電路輸出的連續(xù)擦除開 始信號，移位電路順序地向建立在一塊芯片中的全部非易失性存儲器電路 輸出控制信號，用于給出執(zhí)行各個數(shù)據(jù)擦除操作的指令，并且，當(dāng)全部非 易失性存儲器電路中的數(shù)據(jù)擦除操作完成時，移位電路輸出連續(xù)擦除完成 信號。
根據(jù)上述結(jié)構(gòu)，基于一個輸入的連續(xù)擦除命令，通過移位電路的控 制，可順序地對建立在一塊芯片中的所有非易失性存儲器電路連續(xù)執(zhí)行數(shù) 據(jù)擦除操作。


圖1是示出了包括一個大容量存儲器的閃存的結(jié)構(gòu)示例的示圖2是示出了根據(jù)本發(fā)明實(shí)施例的半導(dǎo)體存儲器設(shè)備的結(jié)構(gòu)示例的示
圖3是示出了用于連續(xù)重寫的移位電路的結(jié)構(gòu)的電路圖； 圖4是示出了用于連續(xù)重寫的移位電路中的觸發(fā)器的結(jié)構(gòu)的電路圖； 圖5是示出了連續(xù)擦除操作中連續(xù)擦除控制電路的處理的時序圖； 圖6是示出了根據(jù)本發(fā)明實(shí)施例的閃存的基本結(jié)構(gòu)的示圖； 圖7是示出了列結(jié)構(gòu)的示圖8是示出了半導(dǎo)體存儲器設(shè)備的電路布置示例的示圖，其中在一塊 芯片中建立了多個閃存；
圖9是示出了組成每個扇區(qū)的存儲器單元陣列的結(jié)構(gòu)示例的概貌的示 圖；以及
圖IOA到圖10C是示出了根據(jù)本實(shí)施例的其他譯碼器結(jié)構(gòu)示例的示圖。
具體實(shí)施例方式
如上所述，在多個非易失性存儲器電路(存儲器宏(macro))建立 在一塊芯片中這樣的半導(dǎo)體存儲器設(shè)備中，可以僅通過一個命令來連續(xù)擦 除一個存儲器中的所有數(shù)據(jù)，也可以在扇區(qū)單元中執(zhí)行單獨(dú)擦除。但是， 例如當(dāng)兩個非易失性存儲器電路簡單地建立在一塊芯片中時，尚不能夠僅 通過一個命令來連續(xù)擦除這兩個存儲器中的數(shù)據(jù)。g卩，當(dāng)擦除建立在一塊 芯片中的多個非易失性存儲器電路中的所有數(shù)據(jù)時，必須向每個存儲器逐 一發(fā)射命令。因此，當(dāng)多個非易失性存儲器電路建立在一塊芯片中時，必 須發(fā)射與其中所建立的存儲器數(shù)量相同的命令，而且當(dāng)使用寫入器重寫 時，其評價和測試也變得很麻煩，導(dǎo)致使用者的不便。
另外，當(dāng)通過一個存儲器來開發(fā)具有所需存儲器容量的非易失性存儲 器電路時，存在下述問題。
圖1是示出了非易失性閃存電路(此后在某些情形下簡稱為閃存)10 的結(jié)構(gòu)示例的示圖，其通過一個存儲器而具有1MB的存儲器容量。閃存 10的每個垂直塊包括7個64KB扇區(qū)11、 一個32KB扇區(qū)12和兩個16KB 扇區(qū)13。在每個垂直塊中設(shè)置了 Y選擇器14，用于選擇扇區(qū)的Y方向的 全局位線，在垂直塊之間設(shè)置了 X譯碼器15，用于選擇扇區(qū)的X方向的 字線。
而且，還設(shè)置了數(shù)據(jù)線DATAB，用于為每個垂直塊接收和發(fā)送數(shù) 據(jù)，并且數(shù)據(jù)線DATAB連接到讀出放大器16和寫放大器17。另外，還 設(shè)置了用于響應(yīng)于每個操作，向字線和位線等提供預(yù)定電壓的各種電壓產(chǎn) 生電路。S卩，設(shè)置了讀字線電壓產(chǎn)生電路19、寫位線電壓產(chǎn)生電路20、 字線/X和Y傳輸門(pass gate)的正電壓產(chǎn)生電路21、外部高壓開關(guān)電路 22以及擦除字線的負(fù)電壓產(chǎn)生電路23。而且，還設(shè)置了通過控制閃存10 中的每個功能性部分而指示執(zhí)行每個操作的控制電路24，以及用于測試的 測試電路25。
這里，例如，在具有圖1所示的扇區(qū)結(jié)構(gòu)的閃存10中，如圖所示， 數(shù)據(jù)線DATAB被配置為在例如讀操作和重寫操作的不同操作中是公用 的。因此，在讀操作時，寫放大器17的布線和門負(fù)載被施加到用于數(shù)據(jù)
讀的路徑上，該路徑包括數(shù)據(jù)線DATAB和讀出放大器16。
在閃存的數(shù)據(jù)讀操作中，根據(jù)譯碼結(jié)果，選擇一個扇區(qū)的X方向的字 線，而且，數(shù)據(jù)線DATAB經(jīng)由Y方向的全局位線連接到所選扇區(qū)的局部 位線。這里，全局位線是在扇區(qū)之間提供的主位線。
因此，當(dāng)全局位線很長時，在數(shù)據(jù)讀操作時，需要很長的時間來對全 局位線充放電，讀時間被延遲。而且，當(dāng)連接到局部位線的存儲器單元數(shù) 量變大時，即扇區(qū)容量很大時，存儲器單元的列泄漏造成的讀余量 (reading margin)會惡化，結(jié)果，讀時間中出現(xiàn)了延遲。而且，當(dāng)泄漏數(shù) 量和大小很大時，不能通過冗余來恢復(fù)，于是造成了有缺陷的芯片。
而且，當(dāng)字線的長度變長時，由于布線負(fù)載，字線電壓的上升和/或下 降時間中出現(xiàn)了延遲，從而對位線的飽和時間施加了負(fù)面影響，造成了讀 操作的延遲。而且，當(dāng)扇區(qū)等的構(gòu)成在Y方向上延伸時，字線的總數(shù)增 加，并且向字線提供電壓的負(fù)載增加，導(dǎo)致讀操作的延遲。
從上面可以看到，當(dāng)垂直塊中的扇區(qū)容量較小且扇區(qū)數(shù)量較少時，即 數(shù)據(jù)線DATAB較短時，將在高速數(shù)據(jù)讀中獲得好處。但是，當(dāng)數(shù)據(jù)線 DATAB變短時，存儲器就被限定為小容量存儲器，從而不能滿足市場對 大容量存儲器的需要。因此，很難在不改變單元構(gòu)造和特性以及相應(yīng)的外 圍電路(電壓產(chǎn)生電路、控制電路等)的情況下，通過簡單的方法來實(shí)現(xiàn) 具有大存儲器容量和能高速執(zhí)行操作(例如隨機(jī)訪問讀的速度可以是25ns 或更少)的閃存。
而且，圖1所示的每個這種非易失性存儲器電路都具有用于執(zhí)行讀和 重寫數(shù)據(jù)的各種電壓產(chǎn)生電路、控制電路以及測試電路。尤其是，在被配 置為使用電荷泵的高壓產(chǎn)生電路中，其電路面積(布圖)尺寸很大，因 此，簡單地在一塊芯片中建立多個非易失性存儲器會增大芯片面積。
下面描述的根據(jù)本發(fā)明一個實(shí)施例的半導(dǎo)體存儲器設(shè)備是這樣一種存 儲器，其中雖然在一塊芯片中建立了多個非易失性存儲器，但是內(nèi)建的所 有非易失性存儲器中的數(shù)據(jù)可以通過一個命令而被連續(xù)擦除。而且，在該 半導(dǎo)體存儲器設(shè)備中，在不改變?nèi)魏螁卧獦?gòu)造和特性以及與外圍電路(電 壓產(chǎn)生電路、控制電路等)有關(guān)的構(gòu)造、特性等的情況下，在抑制了芯片
面積的任何增加的同時，將獲得存儲器容量的增加以及高速操作。 接下來參照附圖，描述本發(fā)明的實(shí)施例。
圖2是示出了根據(jù)本發(fā)明實(shí)施例的半導(dǎo)體存儲器設(shè)備的結(jié)構(gòu)示例的示
圖。在圖2中，閃存用作非易失性存儲器電路，而且作為示例示出了一個 半導(dǎo)體存儲器設(shè)備，其中在一塊芯片30中建立了 4個存儲器容量為 256KB的閃存(閃存宏)34-i (i是尾標(biāo)，并且i是0到3的整數(shù)，下文 同)。但是，本發(fā)明并不限于此，建立在一塊芯片中的非易失性存儲器電 路的數(shù)量是任意的。而且，在圖2中僅示出了一種結(jié)構(gòu)，其中僅通過一個 命令來連續(xù)擦除所有閃存34-0到34-3中的數(shù)據(jù)，但是不言而喻，可根據(jù) 需要適當(dāng)?shù)厥褂闷渌麡?gòu)成。
如圖2所示，根據(jù)本發(fā)明的半導(dǎo)體存儲器具有接口電路31、連續(xù)擦除 控制電路32、用于連續(xù)重寫的移位電路33和4個閃存34-i。
接口電路31接收和發(fā)送來自/去往CPU (中央處理單元，未示出)等 的命令、地址和數(shù)據(jù)等。接口電路31接收被發(fā)射的命令，并根據(jù)所接收 的命令返回響應(yīng)。另外，響應(yīng)于所接收的命令，通過提供用于閃存的地址 信號ADD并且通過接收和發(fā)送來自/去往閃存34-i的數(shù)據(jù)DAT，接口電路 31執(zhí)行對閃存34-i的數(shù)據(jù)讀和數(shù)據(jù)重寫。
連續(xù)擦除控制電路32基于來自接口電路31的信號，控制移位電路 33，并控制閃存34-i中的數(shù)據(jù)的連續(xù)擦除操作。連續(xù)擦除控制電路32向 移位電路33提供復(fù)位信號RESET、預(yù)設(shè)信號PRESET,以及連續(xù)擦除開 始信號。另外，從接口電路31向連續(xù)擦除控制電路32提供擦除信號 ERASE一ALL。
移位電路33具有控制閃存34-i的操作時鐘的功能，換句話說，其具 有控制是否操作閃存34-i的功能，并且具有與閃存34-i中的每一個相對應(yīng) 地排列的一組保持電路35-i。如上所述，從連續(xù)擦除控制電路32向移位電 路33提供復(fù)位信號RESET、預(yù)設(shè)信號PRESET和連續(xù)擦除開始信號 START,而且還提供時鐘信號CLK。另外，基于連續(xù)擦除控制電路32的 控制，移位電路33向閃存34-i提供控制操作時鐘的時鐘控制信號 FRONi，并且從閃存34-i向移位電路33提供表明重寫完成的標(biāo)志信號RDYi。每個閃存34-i都具有256KB的存儲器容量。
圖3是示出了用于連續(xù)重寫的移位電路33的結(jié)構(gòu)示例的電路圖。這 里，在圖3中，為了便于說明，示出了接口電路31、連續(xù)擦除控制電路 32，以及閃存34-i。如圖3所示，用于連續(xù)重寫的移位電路33包括4個觸 發(fā)器FF0到FF3、 4個AND (與，邏輯乘)電路LA0到LA3以及一個 NAND (與非)電路LN1，其中觸發(fā)器和AND電路被排列為一個觸發(fā)器 FFi和一個AND電路LAi相結(jié)合，以對應(yīng)于閃存34-i。通過分別組合尾標(biāo) "i"值相同的一個觸發(fā)器FFi和一個AND電路LAi，來配置上述保持電 路組35-i。
向NAND電路LN1輸入連續(xù)擦除開始信號START和反相時鐘信號 CLKB，并且NAND電路LN1輸出操作結(jié)果作為時鐘信號CLKP。該時鐘 信號CLKP被提供給每個觸發(fā)器FF0到FF3的時鐘輸入端。
向觸發(fā)器FFO輸入連續(xù)擦除開始信號START作為數(shù)據(jù)輸入，并且還 向其提供復(fù)位信號RESET和預(yù)設(shè)信號PRESET。觸發(fā)器FFO響應(yīng)于這些 信號，向閃存34-0和AND電路LAO提供時鐘控制信號FRONO。
向AND電路LAO輸入來自觸發(fā)器FFO的時鐘控制信號FRONO，以及 來自閃存34-0的表明重寫完成的標(biāo)志信號RDYO，并且AND電路LAO輸 出操作結(jié)果。
向觸發(fā)器FFk (k是從1到3的整數(shù))輸入來自AND電路LA(k-l)的 輸出作為數(shù)據(jù)輸入，并且還向其提供復(fù)位信號RESET和預(yù)設(shè)信號 PRESET。觸發(fā)器FFk響應(yīng)于這些信號，向閃存34-k和AND電路LAk提 供時鐘控制信號FRONk。向AND電路LAk輸入來自觸發(fā)器FFk的時鐘控 制信號FRONk，以及來自閃存34-k的表明重寫完成的標(biāo)志信號RDYk， 并且AND電路LAk輸出操作結(jié)果。
來自AND電路LA3的輸出被提供給接口電路31，并且當(dāng)接口電路 31基于來自AND電路LA3的輸出，檢測到閃存34-0到34-3的連續(xù)擦除 操作的完成時，接口電路31將該完成通知給連續(xù)擦除控制電路32和發(fā)射 連續(xù)擦除命令的源。
圖4是示出了圖3所示的觸發(fā)器FFi的結(jié)構(gòu)的電路圖。這里，在圖4
中，示出了觸發(fā)器FFO作為示例，但是，觸發(fā)器FFk (k二l到3)的配置 方式與觸發(fā)器FFO類似，只是將輸入信號(圖4所示示例中的連續(xù)擦除開 始信號START)變?yōu)閬碜訟ND電路LA(k-l)的輸出信號，并將輸出信號 變?yōu)镕RONk。
觸發(fā)器FF0具有四個N溝道型晶體管NT1到NT4、兩個P溝道型晶 體管PT1和PT2，以及四個反相器INV1到INV4。
晶體管PT1的柵極被提供了反相預(yù)設(shè)信號PRESETB，而它的源極連 接到電源電壓VCC。晶體管NT1的柵極被提供了復(fù)位信號RESET，而它 的源極連接到參考電勢(例如地電平)。晶體管PT1的漏極連接到晶體管 NT1的漏極。
類似地，晶體管PT2的柵極被提供了反相復(fù)位信號RESETB，而它的 源極連接到電源電壓VCC。晶體管NT2的柵極被提供了預(yù)設(shè)信號 RRESET，而它的源極連接到參考電勢(例如地電平)。晶體管PT2的漏 極連接到晶體管NT2的漏極。
另外，反相器INV1和INV2被配置作為鎖存器，其中一個的輸入端 連接到另一個的輸出端。類似地，反相器INV3和INV4被配置作為鎖存 器，其中一個的輸入端連接到另一個的輸出端。
反相器INV1的輸入端連接到晶體管PT1和NT1的漏極的互連點(diǎn)，并 且，經(jīng)由其柵極被提供了時鐘信號CLK的晶體管NT3，連續(xù)擦除開始信 號START被提供給反相器INV1的輸入端。類似地，反相器INV3的輸入 端連接到晶體管PT2和NT2的漏極的互連點(diǎn)，并且，經(jīng)由其柵極被提供 了反相時鐘信號CLKB的晶體管NT4，來自反相器INV1的輸出被提供到 反相器INV3的輸入端。來自反相器INV3的輸出被輸出作為時鐘控制信 號FRON0。
接下來說明連續(xù)擦除操作。
首先，在未在閃存34-0到34-3中執(zhí)行連續(xù)擦除操作的狀態(tài)下，即在 除了連續(xù)擦除操作以外的正常操作狀態(tài)下，從連續(xù)擦除控制電路32輸出
的預(yù)設(shè)信號PRESET是高電平"H"，而復(fù)位信號RESET和連續(xù)擦除開始
信號START是低電平"L"。
在此狀態(tài)下，當(dāng)接口電路31接收到從未示出的CPU等發(fā)射的連續(xù)擦
除命令時，接口電路31將擦除命令ERASE—ALL提供給連續(xù)擦除控制電 路32。被提供了擦除命令ERASE_ALL的連續(xù)擦除控制電路32將預(yù)設(shè)信 號PRESET變?yōu)?L"，然后，以脈沖形狀向移位電路33輸出已變?yōu)?"H"的復(fù)位信號RESET,并且移位電路33中的每個觸發(fā)器FFi被復(fù)位 (初始化)。通過這樣的操作，移位電路33的所有輸出信號FRONi (更 具體地說，每個觸發(fā)器FFi的輸出)變?yōu)?L"，并且在所有閃存34-i 中，其中所產(chǎn)生(振蕩)的控制時鐘被停止。然后，連續(xù)擦除控制電路32 通過把要提供給移位電路33的連續(xù)擦除開始信號START變?yōu)?H"，來 指示連續(xù)擦除操作執(zhí)行的開始。
具體地說，如圖5所示，在命令輸入的3個時鐘時(時刻Til)，連 續(xù)擦除控制電路32把要提供給移位電路33的預(yù)設(shè)信號PRESET從"H" 變?yōu)?L"。這里，寫使能信號WE為"L"的時段是允許命令輸入的時 段。當(dāng)命令輸入在時刻T12結(jié)束時，在一個時鐘之后的時鐘信號CLK的 上升時(時刻T13)，連續(xù)擦除控制電路32把要提供給移位電路33的復(fù) 位信號RESET以脈沖形狀變?yōu)?H"。此外，在一個時鐘之后的時鐘信號 CLK上升時(時刻T14),連續(xù)擦除控制電路32把要提供給移位電路33 的連續(xù)擦除開始信號START從"L"變?yōu)?H"。這里，在連續(xù)擦除開始 信號START變?yōu)?H"的時刻T14之前，已經(jīng)通過使用閃存地址信號 ADD,從接口電路31向每個閃存34-i提供了與數(shù)據(jù)擦除操作有關(guān)的命 令。
通過上述操作，當(dāng)連續(xù)擦除開始信號START變?yōu)?H"時(預(yù)設(shè)信號 PRESET和復(fù)位信號RESET是"L")，首先，從移位電路33中的對應(yīng)于 閃存34-0的觸發(fā)器FFO輸出的時鐘控制信號FRONO變?yōu)?H"。從而， 閃存34-0的控制時鐘被操作(振蕩)，閃存34-0中的數(shù)據(jù)被擦除(重 寫)。即，閃存34-0中的擦除操作開始。這里，分別從移位電路33中的 其他觸發(fā)器FFI至lj FF3輸出的時鐘控制信號FRONl至lj FRON3保持 "L"，閃存34-1到34-3的控制時鐘保持停止?fàn)顟B(tài)。在該擦除(重寫)操 作中，從閃存34-0輸出的表明重寫完成的標(biāo)志信號RDY0是"L"。
當(dāng)閃存34-0的擦除(重寫)操作完成時，閃存34-0將標(biāo)志信號 RDY0變?yōu)?H"。結(jié)果，對AND電路LA0的兩個輸入都變?yōu)?H"，并 且它的輸出變?yōu)?H"。從而，從對應(yīng)于閃存34-1的觸發(fā)器FF1輸出的時 鐘控制信號FRON1變?yōu)?H"，閃存34-1的擦除操作開始，閃存34-1的 控制時鐘被操作(振蕩)，閃存34-l中的數(shù)據(jù)被擦除(重寫)。
類似于上述閃存34-0的操作，當(dāng)閃存34-1的擦除(重寫)操作已經(jīng) 完成時，閃存34-1將標(biāo)志信號RDY1變?yōu)?H"。結(jié)果，對AND電路 LA1的兩個輸入都變?yōu)?H"，而且它的輸出變?yōu)?H"。
然后，以相同的方式，從觸發(fā)器FF2輸出的時鐘控制信號FRON2變 為"H"，并且執(zhí)行響應(yīng)于時鐘控制信號FRON2的閃存34-2處的擦除操 作。在該操作完成后，由于標(biāo)志信號RDY2變?yōu)?H"，所以從觸發(fā)器 FF3輸出的時鐘控制信號FRON3變?yōu)?H"，并且執(zhí)行與此相對應(yīng)的閃存 34-3處的擦除操作。
當(dāng)閃存34-3的擦除操作已經(jīng)完成時，即在所有閃存34-0到34-3處的 一系列擦除操作都完成時，標(biāo)志信號RDY3變?yōu)?H"。從而，AND電路 LA3的輸出變?yōu)?H"。該來自AND電路LA3的輸出被提供給接口電路 31，作為連續(xù)擦除完成信號RDY。由于連續(xù)擦除完成信號RDY已變?yōu)?"H"，所以接口電路31檢測到連續(xù)擦除操作完成，并將連續(xù)擦除操作的 完成通知給連續(xù)擦除控制電路32。接收到該信息的連續(xù)擦除控制電路32 將連續(xù)擦除開始信號START變?yōu)?L"，并將預(yù)設(shè)信號PRESET變?yōu)?"H"。通過上述操作，連續(xù)擦除操作已經(jīng)完成。這里，如有必要，接口 電路31可將連續(xù)擦除操作的完成通知給發(fā)射擦除命令的源。
如上所述，當(dāng)接口電路31接收到用于連續(xù)擦除建立在一塊芯片30中 的多個閃存34-i中的數(shù)據(jù)的連續(xù)擦除命令時，響應(yīng)于該連續(xù)擦除命令，連 續(xù)擦除控制電路32向移位電路33指示開始執(zhí)行連續(xù)擦除操作?；谝莆?電路33的控制，順序地連續(xù)執(zhí)行閃存34-i中的數(shù)據(jù)擦除操作，當(dāng)所有的 閃存34-i的數(shù)據(jù)擦除操作完成時，從移位電路33向接口電路31提供連續(xù) 擦除完成信號RDY。從而，可通過一條連續(xù)擦除命令來連續(xù)執(zhí)行建立在一 塊芯片30中的多個閃存34-i中的數(shù)據(jù)擦除操作，而且僅通過與其中建立
單個非易失性存儲器電路的情況中一樣的一次操作，就可執(zhí)行在芯片30
中建立的所有閃存34-i中的數(shù)據(jù)擦除操作。
這里，上述連續(xù)擦除并不依賴于建立在芯片中的存儲器的結(jié)構(gòu)，而是
可應(yīng)用于任意存儲器結(jié)構(gòu)。近來已經(jīng)提出了多體(plural bank)結(jié)構(gòu)的雙 操作型閃存，所述連續(xù)擦除可應(yīng)用于具有這樣的結(jié)構(gòu)的存儲器。
圖6的示圖示出了在根據(jù)圖2所示的實(shí)施例的半導(dǎo)體存儲器設(shè)備中， 建立在芯片30中的閃存34-i的基本結(jié)構(gòu)，還示出了具有256KB存儲器容 量的閃存(閃存宏)。
閃存34-i具有4個垂直塊40-j (j是尾標(biāo)，并且j是從0到3的整數(shù)， 下文同)，并且一個垂直塊40-j具有兩個32KB的扇區(qū)41。在每個垂直塊 40-j中布置了 Y選擇器42， X譯碼器43-1被提供用于垂直塊40-0和40-1， X譯碼器43-2被提供用于垂直塊40-2和40-3。 Y選擇器42選擇扇區(qū) 中位于Y方向的全局位線GBL， X譯碼器43-1和43-2選擇扇區(qū)中位于X 方向的字線WL。
圖7是示出了每個垂直塊40-j中的列結(jié)構(gòu)(布置)的示圖，在本實(shí)施 例中，提供了不是用于冗余的連接到存儲器單元的32個IO (IOOO到 1031)，還提供了用于冗余的兩個10 (IORO和IORl)。此外，用于冗余 的10塊的兩個元件成對排列，使得連接垂直塊40-j中所對應(yīng)的X譯碼器 43-1和43-2的兩側(cè)，從而，用于冗余讀的字線WL的負(fù)載不會變?yōu)樽畈顮?態(tài)。這里，類似于不用于冗余的存儲器單元有關(guān)的位線，用于冗余的位線 對應(yīng)于下面將逐個狀態(tài)對其進(jìn)行介紹的讀出放大器。這里，所述內(nèi)容并不 限于圖7所示的I0冗余，而是還可以應(yīng)用于地址冗余。
再回到圖6，在垂直塊40-j的單元中，多個扇區(qū)都有的數(shù)據(jù)線 DATABn (n是0到127的整數(shù)，如圖所示，即每個垂直塊40-j有32條 線，即32位寬度)連接到一組讀出放大器43-j。每組讀出放大器43-j具有 32個讀出放大器，每個讀出放大器連接了一條數(shù)據(jù)線DATABn，這些數(shù)據(jù) 線DATABn互不相同。而且， 一組讀出放大器43-j的輸出經(jīng)由數(shù)據(jù)線 DATAn (類似地，用于每組讀出放大器43-j的數(shù)據(jù)線DATA是32位寬 度)被提供給數(shù)據(jù)多路選擇器44。數(shù)據(jù)多路選擇器44選擇性地將從每組
讀出放大器43-j經(jīng)由數(shù)據(jù)線DATAn提供的輸出以最大并行64位提供給接 口電路31。
寫開關(guān)45-h是開關(guān)電路，其將數(shù)據(jù)線DATAB G2j到32J+31)與用 于重寫的數(shù)據(jù)線DATABWm (m是0到31的整數(shù))分離。g卩，在本實(shí)施 例的閃存34-i中，用于數(shù)據(jù)讀的數(shù)據(jù)線DATAB (32j到32j+31)和用于重 寫的數(shù)據(jù)線DATABWm可以分離，因此，用于數(shù)據(jù)讀的數(shù)據(jù)線DATAB 的布線可以減少，并且也可減少負(fù)載。用于重寫的數(shù)據(jù)線DATABWm連 接到一組寫放大器46。與讀出放大器組43-j—樣，寫放大器組46具有32 個寫放大器，每個寫放大器連接了一條數(shù)據(jù)線DATABWm，這些數(shù)據(jù)線 DATABWm互不相同。
參考標(biāo)號47是用于重寫位線的電壓產(chǎn)生電路，當(dāng)重寫要存儲在存儲 器單元中的數(shù)據(jù)時，其產(chǎn)生提供給位線(全局位線GBL和局部位線 LBL)的電壓。參考標(biāo)號48是用于字線/X和Y傳輸門的正電壓產(chǎn)生電 路，其產(chǎn)生提供給字線WL和X和Y傳輸門的正電壓；參考標(biāo)號49是外 部高壓開關(guān)電路，其對向字線/X和Y傳輸門正電壓產(chǎn)生電路48提供的外 部高壓進(jìn)行控制。參考標(biāo)號50是用于擦除字線的負(fù)電壓產(chǎn)生電路，當(dāng)擦 除存儲在存儲器單元中的數(shù)據(jù)時，其產(chǎn)生提供給字線WL的負(fù)電壓，并且 參考標(biāo)號51是用于讀字線的電壓產(chǎn)生電路，當(dāng)從存儲器單元讀取數(shù)據(jù) 時，其產(chǎn)生提供給字線WL的電壓。
參考標(biāo)號52是第一控制電路，其通過控制閃存中的每個功能性扇 區(qū)，來指示執(zhí)行各種操作。而第二控制電路53的功能是在閃存34-i中輸 出就緒信號和忙信號(就緒信號和忙信號可分別在單獨(dú)的信號線中，或者 在一條其中根據(jù)邏輯電平來決定就緒狀態(tài)或忙狀態(tài)的信號線中)。這里， 在就緒信號中，包括了上述連續(xù)擦除操作中的連續(xù)擦除完成信號RDY，該 連續(xù)擦除完成信號RDY從第二控制電路53輸出。參考標(biāo)號54是執(zhí)行測 試功能等的測試電路。
這里，在根據(jù)本實(shí)施例的閃存34-i中，對于讀操作不可缺少的字線電 壓產(chǎn)生電路51、 X譯碼器43-1和43-2以及Y選擇器42-j布置在存儲器單 元陣列周圍，使得可將布線負(fù)載最小化。從而抑制了布線負(fù)載的增加，并
實(shí)現(xiàn)了高速操作。
另外，在閃存34-i中，在每個閃存34-i中提供了存儲器單元部件(存 儲器單元陣列、X譯碼器和Y選擇器)、用于讀的外圍電路(讀出放大器 組43-j、讀操作不可缺少的字線電壓產(chǎn)生電路51，以及數(shù)據(jù)多路選擇器 44)、寫開關(guān)45-h，以及第二控制電路53。另一方面，為了便于說明，圖 6所示的與用于讀的外圍電路不同的用于重寫的外圍電路等(圖6中，由 虛線包圍的電路，即寫放大器組46、位線電壓產(chǎn)生電路47、字線/X和Y 傳輸門正電壓產(chǎn)生電路48、外部高壓開關(guān)電路49、用于擦除字線50的負(fù) 電壓產(chǎn)生電路、第一控制電路52和測試電路54)被安排，使得在多個閃 存34-i處公用，而無需任何用于每個閃存34-i的安排，如圖8所示。艮P， 本實(shí)施例中的閃存34-i具有專用于讀操作的電路結(jié)構(gòu)，而用于使用重寫操 作等的電路被提供為多個閃存34-i的公用電路。這里，與用于讀的外圍電 路不同的用于重寫等的外圍電路可被所有閃存34-i公用。
圖8是示出了半導(dǎo)體存儲器設(shè)備的電路布置示例的示圖，其中根據(jù)本 實(shí)施例，將多個閃存建立在一塊芯片中。
在圖8中，接口電路31、連續(xù)擦除控制電路32和用于連續(xù)重寫的移 位電路33與圖2所示相同，因此省略對其的描述。參考標(biāo)號61-0到61-x (x是任意自然數(shù))是閃存，其包括以專用于讀操作的方式而分別構(gòu)建的 用于讀的外圍電路，還包括存儲器單元部件(存儲器單元陣列，X譯碼器 和Y選擇器)，g口，這些閃存的配置排除了圖6中由虛線框圍繞的外圍電 路。參考標(biāo)號62-0到62-x是存儲器選擇器，它們的排列對應(yīng)于閃存61-0 到61-x，以便選擇希望的閃存。參考標(biāo)號63是公用電路，由多個閃存61-0到61-x公用。該公用電路包括與用于讀的外圍電路不同的用于重寫的外 圍電路和用于擦除的外圍電路中的至少一種，并且其是圖6中虛線框包圍 的外圍電路。
如上所述，閃存包括存儲器單元部件和用于讀的外圍電路，而除了存 儲器單元部件和用于讀的外圍電路之外的其他外圍電路作為公用電路由多 個閃存共享，因此，即使當(dāng)多個閃存建立在一塊芯片中時，也可抑制芯片 面積的增加。尤其是，如上所述，使用電荷泵的高壓產(chǎn)生電路的電路大小
通常會變得很大，因此，通過適當(dāng)?shù)毓蚕磉@些電路，可以抑制芯片面積的 任何增加。這里的這種結(jié)構(gòu)，即閃存包括存儲器單元部件和用于讀的外圍 電路，而除了存儲器單元部件和用于讀的外圍電路之外的其他外圍電路作 為公用電路由多個閃存共享這樣的結(jié)構(gòu)，并不限于根據(jù)本實(shí)施例的能夠進(jìn) 行連續(xù)擦除操作的半導(dǎo)體存儲器設(shè)備，而是該結(jié)構(gòu)可應(yīng)用于任意的其中在 一塊芯片上建立了多個非易失性存儲器電路的半導(dǎo)體存儲器設(shè)備。
圖9是示出了組成每個扇區(qū)的存儲器單元陣列的結(jié)構(gòu)示例的概貌的示圖。
在圖9中，參考標(biāo)號71表示存儲器單元，其包括具有浮動?xùn)诺木w
管。通過對浮動?xùn)艌?zhí)行電子的注入或抽出，來控制晶體管的門限電壓，并 且實(shí)現(xiàn)存儲數(shù)據(jù)。這里，存儲器單元的詳細(xì)結(jié)構(gòu)與現(xiàn)有的非易失性存儲器 中的存儲器單元相同，因此省略對其的描述。
如圖9所示，在構(gòu)成每個存儲器單元71的晶體管處，源極連接到源 (電源)線SL，漏極連接到對應(yīng)的局部位線LBLly (y是尾標(biāo))?？刂茤?連接到字線WL0、 WL1、…、WLb。
局部位線LBLla經(jīng)由其柵極被提供了信號SECYa的晶體管的柵極 LGa，連接到對應(yīng)的全局位線GBLa。類似地，每條局部位線LBLly都經(jīng) 由其柵極被提供了信號SECYy的晶體管的柵極LGy，連接到對應(yīng)的全局 位線GBLa、 GBL(a+l)、…。這里，例如圖9所示，在本實(shí)施例中，類似 于局部位線LBL(a-3)、…、LBLl(a-l)和LBLla連接到全局位線GBLa， 4 條局部位線LBLly連接到各全局位線GBLa、 GBL(a+l)、…。這里，每條 局部位線LBLly是每個扇區(qū)中的位線，并且沒有延伸跨越多個扇區(qū)而連 接，而相反地，全局位線GBLa、 GBL(a+l)…是延伸跨越多個扇區(qū)而連接 的位線。在圖9中，僅示出了連接到局部位線LBLla和LBLl(a+l)的存儲 器單元71，但是不言而喻，類似地，存儲器單元71連接到每條局部位線 LBLly。
如上所述，經(jīng)由晶體管的柵極LGy而連接了多條局部位線LBLly (本實(shí)施例中是4條)的每條全局位線GBLa、 GBL(a+l)、…經(jīng)由其柵極 被提供了各個信號YDna、 YDn(a+l)、…的每個晶體管的柵極GGa、
GG(a+l)、…而被連接到數(shù)據(jù)線DATABn。如上所述，數(shù)據(jù)線DATABn連 接到讀出放大器組43-h中的讀出放大器。另外，其一端與寫放大器組46 中的寫放大器連接的數(shù)據(jù)線DATABWm經(jīng)由其柵極被提供了信號YDm的 晶體管的柵極WGm (對應(yīng)于寫開關(guān)45-j)而被連接到數(shù)據(jù)線DATABn。
這里，在根據(jù)本實(shí)施例的閃存中，X譯碼器的布置并不限于圖6所示 的，而是可使用例如圖IOA到圖IOC所示的結(jié)構(gòu)。即使當(dāng)實(shí)現(xiàn)圖IOA到 圖10C所示的結(jié)構(gòu)時，也可通過全局字線GWL和局部字線LWL來實(shí)現(xiàn) 與上述字線WL相同的功能，并且用于冗余的IO塊被布置為連接用于局 部字線LWL的X譯碼器的兩側(cè)，使得讀操作的余量可與上述實(shí)施例相 同，沒有差別。例如，當(dāng)使得垂直塊在X方向增加時，圖IOA到圖10C 所示的結(jié)構(gòu)是有效的。
如上所述，根據(jù)本實(shí)施例可獲得以下效果。
(1) 響應(yīng)于在接口電路31接收的連續(xù)擦除命令，從連續(xù)擦除控制電 路32向移位電路33指示開始執(zhí)行連續(xù)擦除操作，并且移位電路33順序地 在閃存34-i中連續(xù)執(zhí)行數(shù)據(jù)擦除操作，當(dāng)所有閃存34-i中的數(shù)據(jù)擦除操作 都已經(jīng)完成時，從移位電路33向接口電路31提供連續(xù)擦除完成信號 RDY。從而，可通過一個連續(xù)擦除命令，對建立在一塊芯片30中的多個 閃存34-i連續(xù)執(zhí)行數(shù)據(jù)擦除操作，并且通過與其中建立單個非易失性存儲 器電路的情況相同的操作，可執(zhí)行建立在芯片30中的所有閃存34-i中的 數(shù)據(jù)擦除操作。
(2) 不是通過單個的閃存，而是通過劃分為建立在一塊芯片中的多 個閃存，可減小由布線和門造成的負(fù)載，并且可改善全局位線的時間常 數(shù)，而且可避免數(shù)據(jù)讀中的延遲。另外，由于用于讀的數(shù)據(jù)線DATABn和 用于重寫的數(shù)據(jù)線DATABWm經(jīng)由開關(guān)相連，因此用于讀的數(shù)據(jù)線 DATABn和用于重寫的數(shù)據(jù)線DATABWm可分離，并可獲得相同的效 果。
(3) 用于讀的存儲器單元部件和外圍電路布置在每個閃存中，而與 閃存相關(guān)聯(lián)的其他外圍電路作為公用電路被多個閃存共享，從而，即使當(dāng) 多個閃存建立在一塊芯片中時，也可抑制芯片面積的增加。
而且，由于在一塊芯片中建立了多個閃存而不是一個單個的閃存，所 以可減少開發(fā)工時，并且通過簡單的方法就可實(shí)現(xiàn)大的存儲器容量和高速 操作，該方法中不需改變單元結(jié)構(gòu)和外圍電路(電壓產(chǎn)生電路、控制電路 等)特性。
這里，當(dāng)在垂直塊單元中提供了多個小扇區(qū)(小于64KB)以用于高 速讀時， 一個問題是增加了重寫時間，但是通過一起擦除多個扇區(qū)，可避 免這個問題。此外，通過在扇區(qū)單元中提供的扇區(qū)選擇電路，Y方向(全 局位線)在物理上變長了，但是，如圖6所示，只在一側(cè)布置了扇區(qū)選 擇，因此，該增加可以很小，此外還存在這樣的優(yōu)點(diǎn)，即可引入對稱BL (位線)系統(tǒng)。這里，通過對稱BL系統(tǒng)進(jìn)行讀操作是公知的，因此省略 對其的描述。
另夕卜，在上述實(shí)施例中，10的數(shù)量是32的原因如下。當(dāng)用32位CPU 來實(shí)現(xiàn)一塊芯片時，讀操作中沒有浪費(fèi)，操作變得高效。此外，當(dāng)64位 讀時，X譯碼器與32位讀時是公用的，可避免電流消耗的增加，并且當(dāng)在 以32位為單位輸出其中同時以64位讀取的數(shù)據(jù)時，可實(shí)現(xiàn)偽突發(fā) (burst)功能，并可促進(jìn)高速操作。
這里，上述實(shí)施例僅示出了執(zhí)行本發(fā)明的一種示例，而本發(fā)明的技術(shù) 并不限于該實(shí)施例。即，本發(fā)明可以各種方式執(zhí)行，而不偏離本發(fā)明的技 術(shù)精神或主要特征。
根據(jù)本發(fā)明，基于響應(yīng)于輸入的連續(xù)擦除命令而輸出的連續(xù)擦除開始 信號，用于給出指令以執(zhí)行各自的數(shù)據(jù)擦除操作的控制信號被順序輸出到 建立在一塊芯片中的所有非易失性存儲器電路，并且當(dāng)所有非易失性存儲 器電路中的數(shù)據(jù)擦除操作都已經(jīng)完成時，輸出連續(xù)擦除完成信號。從而， 僅基于一個連續(xù)擦除命令，就順序執(zhí)行了建立在一塊芯片中的多個非易失 性存儲器中的數(shù)據(jù)擦除操作，并且僅通過與其中建立單個非易失性存儲器 電路的情形相同的一個操作，就可連續(xù)執(zhí)行所有非易失性存儲器電路中的 數(shù)據(jù)擦除操作。另外，由于在一塊芯片中建立了多個非易失性存儲器電路 而不是單個閃存，所以可減小由布線和門引起的負(fù)載，并且與信號線的充 放電以及電壓的上升和下降相關(guān)聯(lián)的時間常數(shù)變小，并且可避免讀操作中
的延遲。
本申請基于2004年12月15日提交的在先日本專利申請No. 2004-363259，并要求享受該申請的優(yōu)先權(quán)，這里通過引用而包含了該申請的全 部內(nèi)容。
權(quán)利要求
1. 一種在一塊芯片中具有多個非易失性存儲器電路的半導(dǎo)體存儲器設(shè)備，其中每個所述非易失性存儲器電路只包括與存儲數(shù)據(jù)有關(guān)的存儲器單元部件和與從所述存儲器單元部件的數(shù)據(jù)讀取操作有關(guān)的用于讀的外圍電路，并且除了所述存儲器單元部件和所述用于讀的外圍電路之外的外圍電路被布置為公用電路，所述公用電路由所述多個非易失性存儲器電路公用。
2. 根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲器設(shè)備，其中，所述公用電路 包括用于所述存儲器單元部件的與數(shù)據(jù)重寫操作有關(guān)的用于重寫的外圍電 路和與數(shù)據(jù)擦除操作有關(guān)的用于擦除的外圍電路中的至少一種。
3. 根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲器設(shè)備，其中，用于執(zhí)行所述 存儲器單元部件中的數(shù)據(jù)重寫的信號路徑和用于執(zhí)行從所述存儲器單元部 件的數(shù)據(jù)讀取的信號路徑可以在所述非易失性存儲器電路中分離。
全文摘要
本發(fā)明提供了一種半導(dǎo)體存儲器設(shè)備。響應(yīng)于被輸入的連續(xù)擦除指令，基于從連續(xù)擦除控制電路輸出的連續(xù)擦除開始信號，移位電路向多個非易失性存儲器順序地輸出控制信號，用于給出執(zhí)行各個數(shù)據(jù)擦除操作各指令，并且當(dāng)全部非易失性存儲器電路中的數(shù)據(jù)擦除操作都已經(jīng)完成時，移位電路輸出連續(xù)擦除完成信號。從而，與在其中建立單個非易失性存儲器的電路的情形一樣，建立在一塊芯片中的全部非易失性存儲器電路中的數(shù)據(jù)擦除操作可通過一個連續(xù)擦除命令而被連續(xù)執(zhí)行。
文檔編號G11C7/10GK101388239SQ20081016956
公開日2009年3月18日 申請日期2005年5月25日 優(yōu)先權(quán)日2004年12月15日
發(fā)明者谷島干子 申請人:富士通株式會社