專利名稱：：測試存儲器件的裝置的制作方法
技術(shù)領(lǐng)域：
：本發(fā)明涉及一種^者^口S-RAM(StaticRandomAccessMemory,靜態(tài)隨機(jī)存取存儲器)等的存儲器件，更具體地，涉及一種用于測試存儲器件的裝置。
背景技術(shù)：
：在用于測量靜態(tài)隨機(jī)存取存儲器(S-RAM)的字線解碼器(wordlinedecoder)的驅(qū)動功率的方法中，可以4吏用若干測i式芯片單獨(dú)i也測試每個存儲器。這對以盡可能低的成本以及在盡可能短的時間周期內(nèi)制造產(chǎn)品是有利的。如果通過相關(guān)才支術(shù)方法測試存4諸器，則難以減少開發(fā)新存儲器所用的時間周期。此外，為了測量驅(qū)動器端(driverend)的驅(qū)動力，可能需要可聯(lián)結(jié)到內(nèi)部探針的昂貴設(shè)備。
發(fā)明內(nèi)容本發(fā)明的各實(shí)施例涉及一種存儲器件，諸如靜態(tài)隨機(jī)存取存儲器(S-RAM)等。本發(fā)明實(shí)施例涉及一種用于測試存儲器件的裝置及方法。本發(fā)明的各實(shí)施例涉及一種用于測試存儲器件的裝置，利用該裝置，通過僅增加簡易電路而不使用昂貴的設(shè)備來測試存儲器中的主要部分的延遲可以降低存儲器的開發(fā)周期。這可以降低存儲器開發(fā)成本。根據(jù)各實(shí)施例，一種用于測試存^f諸器件的裝置可以包括以下中的至少之一存儲器陣列和冗余存儲器(redundancymemory);用于確定對應(yīng)于選l奪信號的驅(qū)動力的可編程冗余解碼器，其中，可編程冗余解碼器可以輸出確定的驅(qū)動力至冗余存儲器的字線；延遲差產(chǎn)生單元，該延遲差產(chǎn)生單元用以產(chǎn)生延遲差信號，該延遲差信號對應(yīng)于從冗余存儲器輸出的第一和第二字線信號之間的延遲差。各實(shí)施例可以提供各種效果和/或優(yōu)點(diǎn)。例如，各實(shí)施例可以通過增加簡易電路而不使用昂貴的設(shè)備來測量待測存儲器的字線的延遲狀態(tài)。此外，通過調(diào)節(jié)選擇信號的比特數(shù)以基本匹配對應(yīng)于待測存儲器的字線驅(qū)動器尺寸來控制驅(qū)動力，各實(shí)施例可以能夠更精確的測試存儲器件。根據(jù)各實(shí)施例，可以降低存儲器件的開發(fā)時間及其開發(fā)成本。圖1是根據(jù)各實(shí)施例的存儲器件測試裝置的框圖。圖2是根據(jù)各實(shí)施例的圖1所示的各個單元(unit)的電路示意圖。圖3是根據(jù)各實(shí)施例，在n=2的情況下的圖1和/或圖2所示的PRD的電^各圖。圖4A到圖4E是才艮據(jù)各實(shí)施例的圖3所示的各個單元的波形圖。圖5是根據(jù)各實(shí)施例的圖2所示的第一和第二鑒相/鑒頻單元的電路圖。圖6A到圖6C是根據(jù)各實(shí)施例的圖2所示的延遲差產(chǎn)生單元的輸入/輸出的波形圖。具體實(shí)施例方式圖1是根據(jù)各實(shí)施例的存儲器件測試裝置的框圖。參照圖1，例如靜態(tài)隨4幾存耳又存儲器(S-RAM)的存儲器件可以包括存儲器陣歹'j10、冗余存^f諸器20、^f亍解石馬器30、列i也址產(chǎn)生單元40、和可編程冗余解碼器(PRD)50。根據(jù)各實(shí)施例，行解碼器30可以"l妄收地址ADDR并可以通過對接收到的地址進(jìn)行解碼而產(chǎn)生行地址。列地址產(chǎn)生單元40可以4妄收地址ADDR并可以產(chǎn)生列地址。存4諸器陣列10可以包括多個存4渚單元(cell)，并可以選4奪對應(yīng)于行地址和列地址的存儲單元。冗余存儲器20可以包括在存儲器陣列10的字線方向中的一行存儲單元。根據(jù)各實(shí)施例，存儲器件測試裝置的PRD50可以確定會對應(yīng)于選擇信號SEL的驅(qū)動力，并可以輸出確定的驅(qū)動力至冗余存儲器20的字線。冗余存4諸器20的字線可以響應(yīng)于驅(qū)動力而纟皮〗吏能(enabled)。^^艮據(jù)各實(shí)施例，PRD50能夠響應(yīng)于測試信號TM而沖丸行這樣的操作。測試信號TM可以是在測試模式中給定的信號。根據(jù)各實(shí)施例，測試信號TM可以是從外部環(huán)境接收的"高"邏輯電平。根據(jù)各實(shí)施例，選擇信號SEL的比特數(shù)可以總計為n。根據(jù)各實(shí)施例，PRD50能夠確定4皮此不同的2n個驅(qū)動力。根據(jù)各實(shí)施例，將選擇信號SEL的比特數(shù)調(diào)整為與用于存儲器件的字線驅(qū)動器的尺寸匹配是可能的。如果選擇信號SEL的比特數(shù)增加，則選擇相應(yīng)的驅(qū)動力會變得更加靈活。才艮據(jù)各實(shí)施例，延遲差產(chǎn)生單元60可以產(chǎn)生延遲差信號，該延遲差信號對應(yīng)于從冗余存儲器20輸出的第一和第二字線信號之間的延遲差。延遲差產(chǎn)生單元60可以經(jīng)由輸出端OUT1輸出產(chǎn)生的延遲差信號。第一和第二字線信號可以是從冗余存儲器20的字線提取(extract)的信號。根據(jù)各實(shí)施例，第一字線信號(其可以是最佳情況的信號)可以從位于最靠近PRD50的點(diǎn)提取。根據(jù)各實(shí)施例，第二字線信號(其可以是最差情況的信號)可以從離PRD50最遠(yuǎn)的點(diǎn)提取。根據(jù)各實(shí)施例，延遲差產(chǎn)生單元60可以輸出"上升延遲差"，其可以是第一和第二字線信號之間的上升沿(ascendingedge)的延遲分量(delaycomponent)。才艮據(jù)各實(shí)施例，延遲差產(chǎn)生單元60可以輸出"下降延遲差"，其可以是第一和第二字線信號之間的下降沿(descendingedge)的延遲分量。延遲差產(chǎn)生單元60可以經(jīng)由車lT出端OUT14ir出這些差。才艮據(jù)各實(shí)施例，通過上升延遲差和下降延遲差來得到第一和第二字線信號之間的延遲量是可能的。圖2是才艮據(jù)本發(fā)明實(shí)施例的圖r所示的各個單元的電^各示意圖。參照圖2，行解碼器30A可以包括多個緩沖器32。根據(jù)各實(shí)施例，存儲器陣列IOA可以以多個重復(fù)的存儲單元的圖樣(pattern)來實(shí)現(xiàn)。冗余存儲器20A可以包括與存儲器陣列IOA中的單行的字線方向中的存^f渚單元相同的存儲單元。才艮據(jù)各實(shí)施例，可以如下描述圖2所示的PRD50的才喿作和配置。圖3是根據(jù)各實(shí)施例的圖1和/或圖2所示的PRD50的電路圖。才艮據(jù)各實(shí)施例，"n"可以具有值2。才艮據(jù)各實(shí)施例，PRD50可以包括第一到第2n個反相器和邏輯組合單元134。根據(jù)各實(shí)施例，每個反相器可以用上部和下部晶體管(upperandlowertransistors)來構(gòu)造，上部和下部晶體管可以是相反的類型并且它們可以串聯(lián)連接。根據(jù)各實(shí)施例，上部晶體管可以是PMOS晶體管，下部晶體管可以是NMOS晶體管。根據(jù)各實(shí)施例，n的值可以是2。第一反相器可以包括PMOS晶體管和NMOS晶體管PM1和NM1。第二反相器可以包括PMOS晶體管和NMOS晶體管PM2和NM2。第三反相器可以包括PMOS晶體管和NMOS晶體管PM3和NM3。第四反相器可以包括PMOS晶體管和NMOS晶體管PM4和NM4。根據(jù)各實(shí)施例，第一到第四反相器可以經(jīng)由接觸點(diǎn)共同相互連接，并可以將PMOS和NMOS晶體管連接在一起。才艮據(jù)各實(shí)施例，第一到第四反相器可以經(jīng)由輸出端OUT4輸出驅(qū)動力至冗余存儲器20，輸出端OUT4可以是用于將各反相器共同相互連接的接觸點(diǎn)。當(dāng)測試信號TM表示測試才莫式時，邏輯組合單元134可以對選才奪信號SEL的比特進(jìn)行邏輯組合。邏輯組合單元134可以輸出邏輯組合的比特至第一到第2n個反相器。根據(jù)各實(shí)施例，第一反相器PM1和NM1可以響應(yīng)于測試信號TM進(jìn)4亍才喿作。才艮據(jù)各實(shí)施例，NAND門100可以對電源電壓VD和測試信號執(zhí)行與非運(yùn)算，并可以經(jīng)由緩沖器110和112將與非運(yùn)算結(jié)果^T出至第一反相器PM1和NM1。根據(jù)各實(shí)施例，緩沖器110和112可以緩沖從NAND門(gate)100輸出的信號，并可以豐^出緩沖的信號至第一反相器PM1和NM1。根據(jù)各實(shí)施例，如果11=2，或非運(yùn)算單元102可以對選4奪信號SEL的下比凈寺(lowerbit,S<0>)禾口上比對爭(upperbit，S<1>)執(zhí)行或非運(yùn)算，并可以經(jīng)由緩沖器114和116將或非運(yùn)算結(jié)果輸出至第二反相器PM2和NM2。才艮據(jù)各實(shí)施例，第一反相單元(invertingunit)104可以對下比特(S<0>)進(jìn)行反相，并可以經(jīng)由緩沖器118和120將反相的比特輸出至第三反相器PM3和NM3。4艮據(jù)各實(shí)施例，第一與非運(yùn)算單元106可以對下比特(S<0>)和上比特(S<1>)執(zhí)行與非運(yùn)算，并可以經(jīng)由緩沖器122和124將與非運(yùn)算結(jié)果輸出至第四反相器PM4和NM4。根據(jù)各實(shí)施例，與運(yùn)算單元130和132可以對可以經(jīng)由NAND門100和緩沖器110和112輸出的測試信號TM的結(jié)果SSO、經(jīng)由或非運(yùn)算單元102和緩沖器114和116輸出的測試信號TM的結(jié)果SS1、經(jīng)由第一反相單元104和鄉(xiāng)爰沖器118和120^r出的測試信號TM的結(jié)果SS2、和經(jīng)由與非運(yùn)算單元106和i爰沖器122和124#T出的測試信號TM的結(jié)果SS3纟丸行與運(yùn)算。才艮據(jù)本發(fā)明實(shí)施例，然后可以輸出相應(yīng)的與運(yùn)算信號至每個第一到第四反相器136。根據(jù)各實(shí)施例，與非運(yùn)算單元130可以對結(jié)果SS0、SS1、SS2和SS3進(jìn)行與非運(yùn)算，并可以經(jīng)由反相器132將與非運(yùn)算的結(jié)果分別^T出至第一到第四反相器136。根據(jù)各實(shí)施例，可以輸出SS0至第一反相器PM1和NM1。可以輸出SS1至第二反相器PM2和NM2?？梢暂敵鯯S2至第三反相器PM3和NM3?？梢暂敵鯯S3至第四反相器PM3和NM3。圖4A到圖4E是圖3所示的各個單元的波形圖。圖4A示出了根據(jù)各實(shí)施例的選捧信號SEL的上比特和下比特S〈l〉和SO〉的波形圖。圖4B到圖4E分別示出了根據(jù)各實(shí)施例的SS0、SS1、SS2和SS3的波形圖。參照圖3以及圖4A到圖4E，可以如表1來表示輸入至反相器136的測試信號TM、上比特S〈1〉、下比特SO以及結(jié)果SSO到SS3的狀態(tài)。<table>tableseeoriginaldocumentpage15</column></row><table>參照表1,才艮據(jù)各實(shí)施例，如果so和so是"oo"，則可以只有sso變?yōu)?r，。根據(jù)各實(shí)施例，"r，可以表示"高"邏輯電平。如果so和s〈i〉是"or，，貝'jsso和ssi兩者老p可以變?yōu)閘如果so牙口S〈l〉是"10",貝'JSSO、SSl和SS2可以變?yōu)?。^口果SO和S<1>是"ll，，，貝'JSS0、SS1、SS2和SS3老卩可以變?yōu)?。^口果SS0、SS1、SS2和SS3中每個都變?yōu)?r，，可以最大4匕驅(qū)動力。在以下的描述中，可以根據(jù)各實(shí)施例來描述延遲差產(chǎn)生單元60和60a的配置和4喿作。才艮據(jù)各實(shí)施例，如圖2所示，延遲差產(chǎn)生單元60A可以包括第一和第二鑒頻鑒相器(PFD)65和67以及邏輯器件61、62、63、64、66和68。才艮據(jù)各實(shí)施例，第一PFD65可以測量第一和第二字線信號72和74之間的相位和頻率上升延遲差，并可以經(jīng)由緩沖器66將測量到的上升延遲差作為延遲差信號輸出至輸出端OUT2。根據(jù)各實(shí)施例，可以經(jīng)由緩沖器61和62將第一字線信號72提供到第一PFD65，并且可以經(jīng)由緩沖器63和64將第二字線信號74^是供到第一PFD65。第二PFD67可以測量由反相器61反相的第一字線信號和由反相器63反相的第二字線信號之間的相位和頻率下降延遲差，并可以經(jīng)由纟爰沖器68將測量到的下降延遲差作為延遲差信號輸出至豐lr出端OUT3。圖5是根據(jù)各實(shí)施例的圖2所示的第一和第二鑒頻鑒相器(phase/frequencydetector)65禾口67的電^各圖。才艮才居各實(shí)施例，可以包4舌第一到第十與非運(yùn)算單元202、210、212、214、216、220、204、222和224以及邏輯器件200、206、208、218、226和228。根據(jù)各實(shí)施例，圖5所示的電路可以對應(yīng)于第一PFD65。在這樣的配置中，可以如下描述相應(yīng)的運(yùn)算。才艮據(jù)各實(shí)施例，第二與非運(yùn)算單元202可以對第一字線信號執(zhí)行與非運(yùn)算，該第一字線信號可以車敘入至車#入端IN1并可以由反相器200進(jìn)4亍反相。第一結(jié)果可以是第八與非運(yùn)算單元204的輸出。4艮據(jù)各實(shí)施例，第三與非運(yùn)算單元210可以對第二與非運(yùn)算單元202的輸出和來自第四與非運(yùn)算單元212的第二結(jié)果進(jìn)行與非運(yùn)算。根據(jù)各實(shí)施例，第四與非運(yùn)算單元212可以對第三與非運(yùn)算單元210的輸出和來自第十與非運(yùn)算單元224的第三結(jié)果進(jìn)行與非運(yùn)算，并可以輸出與非運(yùn)算的結(jié)果作為第二結(jié)果。才艮據(jù)各實(shí)施例，第五與非運(yùn)算單元214可以對第三結(jié)果和第四結(jié)果進(jìn)行與非運(yùn)算，該第四結(jié)果可以是第六與非運(yùn)算單元216的輸出。第六與非運(yùn)算單元216可以對第五與非運(yùn)算單元214的輸出和來自第七與非運(yùn)算單元220的輸出的第五結(jié)果進(jìn)行與非運(yùn)算，并可以輸出結(jié)果作為第四結(jié)果。根據(jù)各實(shí)施例，第七與非運(yùn)算單元220可以對第二字線信號和作為第九與非運(yùn)算單元222的輸出的上升延遲差進(jìn)行與非運(yùn)算，并可以輸出結(jié)果作為第五結(jié)果，其中，第二字線信號可以經(jīng)由IN2輸入并可以通過反相器218進(jìn)行反相。根據(jù)各施例，第八與非運(yùn)算單元204可以對第二和第三與非運(yùn)算單元202和210的輸出以及第三結(jié)果進(jìn)行與非運(yùn)算，并可以經(jīng)由緩沖器206和208輸出與非運(yùn)算的結(jié)果UP。才艮據(jù)各實(shí)施例，第九與非運(yùn)算單元222可以對第三到第五結(jié)果進(jìn)行與非運(yùn)算，并可以經(jīng)由緩沖器226和228將與非運(yùn)算結(jié)果作為上升延遲差DN輸出至緩沖器66(如圖2所示)。才艮據(jù)各實(shí)施例，第十與非運(yùn)算單元224可以對第二和第三與非運(yùn)算單元202和210的輸出以及第四和第五結(jié)果進(jìn)行與非運(yùn)算，并可以輸出其結(jié)果作為第三結(jié)果。根據(jù)各實(shí)施例，如果圖5所示的電路對應(yīng)于第二PFD67，則可以如下描述相應(yīng)的4喿作。根據(jù)各實(shí)施例，第二與非運(yùn)算單元202可以對第一字線信號和下降延遲差進(jìn)行與非運(yùn)算，其中，第一字線信號可以通過由反相器200對經(jīng)由輸入端IN1輸入的反相的第一字線信號再次進(jìn)行反相而產(chǎn)生。第三與非運(yùn)算單元210可以對第二與非運(yùn)算單元202的輸出和來自第四與非運(yùn)算單元212的輸出的第一結(jié)果進(jìn)行與非運(yùn)算。才艮據(jù)各實(shí)施例，第四與非運(yùn)算單元212可以對第三與非運(yùn)算單元210的輸出和來自第十與非運(yùn)算單元224的輸出的第二結(jié)果進(jìn)行與非運(yùn)算，并可以輸出與非運(yùn)算結(jié)果作為第一結(jié)果。才艮據(jù)各實(shí)施例，第五與非運(yùn)算單元214可以對第二結(jié)果和第三結(jié)果進(jìn)行與非運(yùn)算，第三結(jié)果可以是第六與非運(yùn)算單元216的輸出。第六與非運(yùn)算單元216可以對第五與非運(yùn)算單元214的輸出和第四結(jié)果進(jìn)行與非運(yùn)算，并可以輸出結(jié)果作為第三結(jié)果。才艮據(jù)各實(shí)施例，第七與非運(yùn)算單元220可以對第二字線信號和第五結(jié)果進(jìn)行與非運(yùn)算，并可以輸出結(jié)果作為第四結(jié)果，其中，第二字線信號可以通過由反相器218對經(jīng)由IN2輸入的反相的第二字線信號進(jìn)行再次反相而產(chǎn)生。第八與非運(yùn)算單元204可以對第二和第三與非運(yùn)算單元202和210的輸出以及第二結(jié)果進(jìn)行與非運(yùn)算，并可以經(jīng)由i爰沖器206和208將與非運(yùn)算結(jié)果UP作為下降延遲差輸出至緩沖器68(如圖2所示)。根據(jù)各實(shí)施例，第九與非運(yùn)算單元222可以對第二到第四結(jié)果進(jìn)行與非運(yùn)算，并可以輸出與非運(yùn)算結(jié)果作為第五結(jié)果。第十與非運(yùn)算單元224可以對第二和第三與非運(yùn)算單元202和210的輸出以及第三和第四結(jié)果進(jìn)行與非運(yùn)算，并可以輸出其結(jié)果作為第二結(jié)果。圖6A到圖6C是才艮據(jù)各實(shí)施例的圖2所示的延遲差產(chǎn)生單元的輸入/輸出的波形圖。圖6A示出了第一字線信號72和300以及第二字線信號74和302的波形。圖6B示出了上升延遲差。圖6C示出了下降延遲差。根據(jù)各實(shí)施例，第一和第二PFD65和67可以分別如圖5所示來實(shí)現(xiàn)。第一和第二字線信號300和302可以提供到延遲差產(chǎn)生單元60A。因此，圖6B所示的上升延遲差310可以經(jīng)由緩沖器226和228輸出至緩沖器66。根據(jù)各實(shí)施例，圖6C所示的下降延遲差320可以經(jīng)由緩沖器206和208輸出至緩沖器68。才艮據(jù)各實(shí)施例，上升延遲差可以表示第一和第二字線信號300和302的上升沿的延遲差，下降延遲差可以表示第一和第二字線信號300和302的下降沿的延遲差。根據(jù)各實(shí)施例，測試裝置可以使用可以由PRD50選擇的驅(qū)動力來測量字線的延遲。這可以最大4t可以一皮選4奪的字線驅(qū)動器的驅(qū)動力。對本4頁i或才支術(shù)人員而言顯而易見的是，可以只十所/>開的實(shí)施例進(jìn)行各種改進(jìn)及^f務(wù)改。因此，本發(fā)明意在4吏所7>開的實(shí)施例覆蓋所附權(quán)利要求及其等同物的范圍內(nèi)所有的顯而易見及明顯的改進(jìn)和修改。權(quán)利要求1.一種器件，包括存儲器陣列和冗余存儲器；可編程冗余解碼器，被配置為確定對應(yīng)于選擇信號的驅(qū)動力，所述可編程冗余解碼器被配置為將確定的所述驅(qū)動力輸出至所述冗余存儲器的字線；以及延遲差產(chǎn)生單元，被配置為產(chǎn)生延遲差信號，所述延遲差信號對應(yīng)于從所述冗余存儲器輸出的第一字線信號和第二字線信號之間的延遲差。2.根據(jù)權(quán)利要求1所述的器件，其中，所述可編程冗余解碼器被配置為確定彼此不同的2"個驅(qū)動力，其中，n是所述選擇信號的比4爭凄t。3.根據(jù)權(quán)利要求2所述的器件，其中，所述可編程冗余解碼器包括第一到第2"個反相器，串聯(lián)連接至相反類型的上部晶體管和下部晶體管，所述第一到第2"個反相器經(jīng)由所述上部晶體管和所述下部晶體管的接觸點(diǎn)共同相互連接以輸出所述驅(qū)動力；以及邏輯組合單元，凈皮配置為對所述選4奪信號的多個比特才丸行邏輯組合以輸出至所述第一到第2"個反相器，其中，所述第一反相器響應(yīng)于測試信號進(jìn)行操作。4.根據(jù)權(quán)利要求3所述的器件，其中，所述上部晶體管包括PMOS晶體管，以及其中，所述下部晶體管包括NMOS晶體管。5.根據(jù)權(quán)利要求3所述的器件，其中，n=2。6.根據(jù)權(quán)利要求5所述的器件，其中，所述邏輯組合單元包括或非運(yùn)算單元，；故配置為對所述選一奪信號的下比特和上比特執(zhí)行或非運(yùn)算以輸出至第二反相器；第一反相單元，被配置為對所述下比特進(jìn)行反相以輸出至第三反相器；第一與非運(yùn)算單元，；故配置為對所述下比特和所述上比特執(zhí)行與非運(yùn)算以輸出至第四反相器；以及與運(yùn)算單元，被配置為對所述或非運(yùn)算單元的輸出、所述第一反相單元的輸出以及所述第一與非運(yùn)算單元的輸出4丸行與運(yùn)算，以及被配置為將與運(yùn)算結(jié)果輸出至所述第一反相器到所述第四反相器。7.根據(jù)權(quán)利要求1所述的器件，其中，所述第一字線信號從位于最靠近所述可編程冗余解碼器的所述冗余存儲器的所述字線的點(diǎn)豐lr出，以及其中，所述第二字線信號/人位于所述可編程冗余解碼器最遠(yuǎn)處的字線的點(diǎn)輸出。8.根據(jù)權(quán)利要求1所述的器件，其中，所述延遲差產(chǎn)生單元包括第一鑒頻鑒相器，其被配置為測量所述第一字線信號和所述第二字線信號之間的相位和頻率的上升延遲差，以及輸出測量到的所述上升延遲差作為所述延遲差信號。9.根據(jù)權(quán)利要求8所述的器件，其中，所述第一鑒頻鑒相器包括第一與非運(yùn)算單元，被配置為對反相的所述第一字線信號和第一結(jié)果信號執(zhí)行與非運(yùn)算；第二與非運(yùn)算單元，；故配置為對所述第一與非運(yùn)算單元的輸出和第二結(jié)果信號執(zhí)行與非運(yùn)算；第三與非運(yùn)算單元，被配置為對所述第二與非運(yùn)算單元的輸出和第三結(jié)果信號執(zhí)行與非運(yùn)算以輸出所述第二結(jié)果信號；第四與非運(yùn)算單元，被配置為對所述第三結(jié)果信號和第四結(jié)果信號執(zhí)行與非運(yùn)算；第五與非運(yùn)算單元，；故配置為對所述第四與非運(yùn)算單元的輸出和第五結(jié)果信號執(zhí)行與非運(yùn)算以輸出所述第四結(jié)果信號；第六與非運(yùn)算單元，被配置為對反相的所述第二字線信號和所述上升延遲差執(zhí)行與非運(yùn)算以輸出所述第五結(jié)果信號；第七與非運(yùn)算單元，被配置為對所述第一與非運(yùn)算單元的輸出和所述第二與非運(yùn)算單元的輸出和所述第三結(jié)果信號執(zhí)行與非運(yùn)算以輸出所述第一結(jié)果信號；第八與非運(yùn)算單元，被配置為對所述第三結(jié)果信號、所述第四結(jié)果信號和所述第五結(jié)果信號執(zhí)行與非運(yùn)算以輸出所述上升延遲差；以及第九與非運(yùn)算單元，被配置為對所述第一與非運(yùn)算單元的輸出和所述第二與非運(yùn)算單元的輸出以及所述第四結(jié)果信號和所述第五結(jié)果信號執(zhí)行與非運(yùn)算以輸出所述第三結(jié)果信號。10.根據(jù)權(quán)利要求9所述的器件，其中，所述邏輯組合單元包括或非運(yùn)算單元，一皮配置為對所述選4奪信號的下比特和上比特執(zhí)行或非運(yùn)算以提供到第一反相器的輸出；第一反相單元，被配置為對所述下比特進(jìn)行反相以提供到第二反相器的輸出；第十與非運(yùn)算單元，故配置為對所述下比特和所述上比特執(zhí)行與非運(yùn)算以提供到第三反相器的輸出；以及與運(yùn)算單元，纟皮配置為對所述或非運(yùn)算單元的輸出、所述第四反相單元的輸出以及所述第十與非運(yùn)算單元的輸出執(zhí)行與運(yùn)算，所述與運(yùn)算單元將與運(yùn)算結(jié)果輸出至所述第一反相器到所述第四反相器。11.根據(jù)權(quán)利要求10所述的器件，其中，所述可編程冗余解碼器被配置為確定彼此不同的2"個驅(qū)動力，其中，n是所述選擇信號的比特數(shù)。12.根據(jù)權(quán)利要求8所述的器件，其中，所述延遲差產(chǎn)生單元包括第二鑒頻鑒相器，被設(shè)置為測量反相的所述第一字線信號和反相的所述第二字線信號之間的相位和頻率的下降延遲差，以及輸出測量到的所述下降延遲差作為所述延遲差信號。13.根據(jù)權(quán)利要求12所述的器件，其中，所述第二鑒頻鑒相器包括第一與非運(yùn)算單元，被配置為對所述第一字線信號和所述下降延遲差執(zhí)行與非運(yùn)算；第二與非運(yùn)算單元，；故配置為對所述第一與非運(yùn)算單元的輸出和第一結(jié)果信號執(zhí)行與非運(yùn)算；第三與非運(yùn)算單元，被配置為對所述第二與非運(yùn)算單元的輸出和第二結(jié)果信號執(zhí)行與非運(yùn)算以輸出所述第一結(jié)果信號；第四與非運(yùn)算單元，被配置為對所述第二結(jié)果信號和第三結(jié)果信號執(zhí)行與非運(yùn)算；第五與非運(yùn)算單元，一皮配置為對所述第四與非運(yùn)算單元的輸出和第四結(jié)果信號執(zhí)行與非運(yùn)算以輸出所述第三結(jié)果信第六與非運(yùn)算單元，被配置為對所述第二字線信號和第五結(jié)果信號執(zhí)行與非運(yùn)算以輸出所述第四結(jié)果信號；第七與非運(yùn)算單元，被配置為對所述第一與非運(yùn)算單元的輸出和所述第二與非運(yùn)算單元的輸出以及所述第二結(jié)果信號執(zhí)行與非運(yùn)算以作為所述下降延遲差進(jìn)行輸出；第八與非運(yùn)算單元，被配置為對所述第二結(jié)果信號和所述第三結(jié)果信號執(zhí)行與非運(yùn)算以輸出所述第五結(jié)果信號；以及第九與非運(yùn)算單元，被配置為對所述第一非運(yùn)算單元的輸出和所述第二與非運(yùn)算單元的輸出以及所述第三結(jié)果信號和所述第四結(jié)果信號執(zhí)行與非運(yùn)算以輸出所述第二結(jié)果信號。14.根據(jù)權(quán)利要求13所述的器件，其中，所述邏輯組合單元包括或非運(yùn)算單元，；故配置為對所述選4奪信號的下比特和上比特執(zhí)行或非運(yùn)算以輸出至第一反相器；第一反相單元，被配置為對所述下比特進(jìn)行反相以輸出至第二反相器；第十與非運(yùn)算單元，；故配置為對所述下比特和所述上比特執(zhí)行與非運(yùn)算以輸出至第三反相器；以及與運(yùn)算單元，；故配置為對所述或非運(yùn)算單元的^r出、第十反相單元的輸出以及所述第一與非運(yùn)算單元的輸出執(zhí)行與運(yùn)算，所述與運(yùn)算單元輸出與運(yùn)算結(jié)果至所述第一反相器到所述第四反相器。15.根據(jù)權(quán)利要求14所述的器件，其中，所述可編程冗余解碼器能夠確定彼此不同的2"個驅(qū)動力，其中，n是所述選擇信號的比特數(shù)。16.—種方法，包4舌提供存儲器陣列和冗余存儲器；使用可編程冗余解碼器確定對應(yīng)于選沖奪信號的驅(qū)動力，并/人所述可編程冗余解碼器llr出確定的所述驅(qū)動力至所述冗余存儲器的字線；以及使用延遲差產(chǎn)生單元產(chǎn)生對應(yīng)于從所述冗余存儲器輸出的第一字線信號和第二字線信號之間的延遲差的延遲差信號。17.才艮據(jù)一又利要求16所述的方法，包4舌通過所述可編程冗余解碼器確定彼此不同的2n個驅(qū)動力，其中，n是所述選擇信號的比特數(shù)。18.根據(jù)權(quán)利要求17所述的方法，其中，所述可編程冗余解碼器包括第一到第2"個反相器，串聯(lián)連接至相反類型的上部晶體管和下部晶體管，所述第一到第2"個反相器經(jīng)由所述上部晶體管和下部晶體管的接觸點(diǎn)共同相互連接以輸出所述驅(qū)動力；以及邏輯組合單元，#1配置為對所述選一奪信號的多個比特執(zhí)行邏輯組合以輸出至所述第一到第2n個反相器，其中，所述第一反相器響應(yīng)于測試信號進(jìn)行操作。19.根據(jù)權(quán)利要求18所述的方法，其中，所述上部晶體管包括PMOS晶體管，以及其中，所述下部晶體管包括NMOS晶體管。20.根據(jù)權(quán)利要求18所述的方法，其中，所述可編程冗余解碼器包括第一反相器、第二反相器、第三反相器和第四反相器，以及其中，所述邏輯組合單元包4舌或非運(yùn)算單元，被配置為對所述選^r信號的下比特和上比特執(zhí)行或非運(yùn)算以輸出至所述第二反相器；第一反相單元，被配置為對所述下比特進(jìn)行反相以輸出至所述第三反相器；第一與非運(yùn)算單元，被配置為對所述下比特和所述上比特沖丸行與非運(yùn)算以輸出至所述第四反相器；以及與運(yùn)算單元，被配置為對所述或非運(yùn)算單元的輸出、所述第一反相單元的輸出以及所述第一與非運(yùn)算單元的輸出i丸行與運(yùn)算，所述與運(yùn)算單元輸出與運(yùn)算結(jié)果至所述第一反相器到所述第四反相器。全文摘要本發(fā)明的各實(shí)施例涉及一種可以測試存儲器件的裝置。根據(jù)各實(shí)施例，通過增加簡易電路而不使用昂貴的裝置來以測試存儲器的主要部分的延遲的方式可以降低存儲器開發(fā)周期，并且這樣可以降低存儲器的開發(fā)成本。根據(jù)各實(shí)施例，存儲器件包括存儲器陣列和冗余存儲器。根據(jù)各實(shí)施例，該器件可以包括確定對應(yīng)于選擇信號的驅(qū)動力的可編程冗余解碼器，該可編程冗余解碼器輸出確定的驅(qū)動力至冗余存儲器的字線；以及延遲差產(chǎn)生單元，用于產(chǎn)生延遲差信號，該延遲差信號對應(yīng)于從冗余存儲器輸出的第一和第二字線信號之間的延遲差。文檔編號G11C29/24GK101471143SQ200810187360公開日2009年7月1日申請日期2008年12月29日優(yōu)先權(quán)日2007年12月27日發(fā)明者金東烈申請人:東部高科股份有限公司