專利名稱：：具有數(shù)據(jù)處理能力的計(jì)算型存儲(chǔ)器的制作方法
技術(shù)領(lǐng)域：
：本發(fā)明屬于一種具有數(shù)據(jù)處理能力的存儲(chǔ)器，特別是一種具有數(shù)據(jù)處理能力的計(jì)算型存儲(chǔ)器。
背景技術(shù)：
：過(guò)去幾十年內(nèi)處理器性能一直按照摩爾定律以每18個(gè)月翻一番的驚人速度提升，這都得益于集成電路制造工藝和計(jì)算機(jī)體系結(jié)構(gòu)技術(shù)的巨大發(fā)展。不過(guò)人們也逐漸意識(shí)到有越來(lái)越多的因素阻礙著處理器性能的進(jìn)一步提升。"存儲(chǔ)墻"問(wèn)題就是馮.諾伊曼體系結(jié)構(gòu)的性能瓶頸之一。目前，在半導(dǎo)體行業(yè)之中，芯片運(yùn)算速度與存儲(chǔ)部件訪問(wèn)速率的差距正在不斷拉大，為了彌補(bǔ)這種分離設(shè)計(jì)的缺陷，微處理器設(shè)計(jì)中采用了大量方法來(lái)減少或者隱藏存儲(chǔ)器的訪問(wèn)延遲，包括大容量高速緩沖存儲(chǔ)器(Cache)、軟硬件預(yù)取、推斷執(zhí)行及事務(wù)內(nèi)存等機(jī)制，但它們不能從根本上解決存儲(chǔ)訪問(wèn)的瓶頸，反而使得處理器的復(fù)雜性不斷增加。目前，隨著半導(dǎo)體工藝的不斷進(jìn)步，處理器與存儲(chǔ)器集成在同一芯片內(nèi)部已經(jīng)實(shí)現(xiàn)，該技術(shù)的出現(xiàn)將有利于傳統(tǒng)馮.諾伊曼體系結(jié)構(gòu)中存儲(chǔ)墻問(wèn)題的解決。傳統(tǒng)的存儲(chǔ)芯片受到芯片管腳數(shù)量與物理傳輸路徑的影響，存在著高延遲、低帶寬的缺陷。而大容量的片上DR細(xì)存儲(chǔ)器具有低延遲、高帶寬和低功耗等特性，它的出現(xiàn)可以從本質(zhì)上解決存儲(chǔ)墻問(wèn)題。根據(jù)片上DRAM存儲(chǔ)器件在處理器體系結(jié)構(gòu)中所起的作用而分為兩類。一類是處理器芯片，將大容量DRAM和一個(gè)合適的處理器集成到一個(gè)芯片，扮演主處理器的角色，如BlueGene。另一類是具有數(shù)據(jù)處理能力的存儲(chǔ)芯片，具備普通存儲(chǔ)功能，同時(shí)擁有計(jì)算能力，能夠?qū)Υ鎯?chǔ)芯片內(nèi)部的數(shù)據(jù)進(jìn)行加速處理，克服存儲(chǔ)墻問(wèn)題，特別適用于加速以媒體處理為代表的數(shù)據(jù)密集型應(yīng)用。現(xiàn)在相關(guān)的處理器-存儲(chǔ)器集成的研究，如Pim-Lite和Gilgamesh等實(shí)現(xiàn)了具備計(jì)算能力的DRAM存<渚器，然而，這些存儲(chǔ)芯片不能滿足目前工業(yè)界標(biāo)準(zhǔn)的存儲(chǔ)器時(shí)序協(xié)議，無(wú)法兼容諸如個(gè)人電腦、服務(wù)器或工作站等工作環(huán)境。
發(fā)明內(nèi)容本發(fā)明的目的是為了解決現(xiàn)有數(shù)據(jù)處理系統(tǒng)中的"存儲(chǔ)墻"問(wèn)題，提出一種大量的數(shù)據(jù)處理可以在存儲(chǔ)器內(nèi)部完成，從而達(dá)到提高性能，降低功耗的具有數(shù)據(jù)處理能力的計(jì)算型存儲(chǔ)器。為了實(shí)現(xiàn)上述目的，本發(fā)明由存儲(chǔ)器裝置接口、通信網(wǎng)絡(luò)和至少一個(gè)存儲(chǔ)節(jié)點(diǎn)構(gòu)成，每個(gè)存儲(chǔ)節(jié)點(diǎn)由DRAM存儲(chǔ)體、DRAM存儲(chǔ)控制器、處理單元和通信控制器構(gòu)成，其特點(diǎn)是:存儲(chǔ)器裝置接口用來(lái)和外部存儲(chǔ)器總線交互數(shù)據(jù)，同時(shí)與每個(gè)存儲(chǔ)節(jié)點(diǎn)中DRAM存儲(chǔ)控制器及處理單元連接；每個(gè)存儲(chǔ)節(jié)點(diǎn)中DRAM存儲(chǔ)控制器提供存儲(chǔ)裝置結(jié)構(gòu)，處理單元和通信控制器與DRAM存儲(chǔ)體之間建立訪問(wèn)通路，處理單元通過(guò)通信控制器連接到通信網(wǎng)絡(luò)。其中存儲(chǔ)器裝置接口負(fù)責(zé)處理外部主機(jī)發(fā)送的各種訪存命令，譯碼選擇訪問(wèn)DRAM存儲(chǔ)控制器或處理單元的狀態(tài)、控制寄存器，此外，還接收其它DRAM操作命令，傳送給對(duì)應(yīng)的DRAM存儲(chǔ)控制器，存儲(chǔ)裝置接口具有和普通存儲(chǔ)器完全一致的接口規(guī)范，兼容閃存(FLASH)、靜態(tài)隨機(jī)存儲(chǔ)器(SRAM)、同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器(SDRAM)、雙倍速率同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器(DDR)、第二代雙倍速率同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器(DDR2)、第三代雙倍速率同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器(DDR3)、第二代圖形專用雙倍速率同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器(GDDR2)、第三代圖形專用雙倍速率同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器(GDDR3)或通用DRAM存儲(chǔ)器裝置接口與傳輸規(guī)范；DRAM存儲(chǔ)體用于存儲(chǔ)數(shù)據(jù)；DRAM存儲(chǔ)控制器對(duì)來(lái)自存儲(chǔ)器裝置接口、處理單元及通信控制器的訪問(wèn)請(qǐng)求進(jìn)行仲裁，保證存儲(chǔ)器裝置接口的無(wú)阻塞訪問(wèn)；處理單元對(duì)應(yīng)存儲(chǔ)體，作為裝置中具有數(shù)據(jù)處理能力的部件，起到加速數(shù)據(jù)處理系統(tǒng)各種應(yīng)用的效果，處理單元還接收存儲(chǔ)器裝置接口或其它存儲(chǔ)節(jié)點(diǎn)中處理單元對(duì)本存儲(chǔ)節(jié)點(diǎn)中處理單元控制與狀態(tài)寄存器的訪問(wèn)。通信控制器用于處理單元之間的通信控制，將處理單元的通信任務(wù)發(fā)往通信網(wǎng)絡(luò)。通信網(wǎng)絡(luò)負(fù)責(zé)每個(gè)存儲(chǔ)節(jié)點(diǎn)中處理單元到其他存儲(chǔ)節(jié)點(diǎn)中DRAM存儲(chǔ)體間的通信傳遞，處理單元僅有權(quán)直接訪問(wèn)本存^f渚節(jié)點(diǎn)中的DRAM存儲(chǔ)體，訪問(wèn)其它存儲(chǔ)節(jié)點(diǎn)中MAM存儲(chǔ)體中的數(shù)據(jù)需要通過(guò)通信控制器經(jīng)由通信網(wǎng)絡(luò)完成。所述的存儲(chǔ)節(jié)點(diǎn)中包括至少一個(gè)存儲(chǔ)體，每個(gè)存儲(chǔ)體對(duì)應(yīng)至少一個(gè)具有計(jì)算功能的處理單元。所述的處理單元可以為通用處理器、專用處理器、數(shù)字信號(hào)處理器或微控制單元。所述的存儲(chǔ)體可以采用嵌入式動(dòng)態(tài)隨機(jī)存儲(chǔ)器(eDRAM)，但不僅限于該技術(shù)具體實(shí)現(xiàn)。所述DRAM存儲(chǔ)控制器負(fù)責(zé)處理來(lái)自存儲(chǔ)器裝置接口、處理單元、通信控制器的訪問(wèn)請(qǐng)求。所述DRAM存儲(chǔ)控制器保證存儲(chǔ)器裝置接口的訪問(wèn)不能被阻塞。所述DRAM存儲(chǔ)控制器負(fù)責(zé)接收來(lái)自存儲(chǔ)器裝置接口1的控制與配置命令。所述DRAM存儲(chǔ)控制器負(fù)責(zé)通過(guò)通信控制器經(jīng)由通信網(wǎng)絡(luò)與其它DRAM存儲(chǔ)體交換數(shù)據(jù)。所述DRAM存儲(chǔ)控制器提供對(duì)來(lái)自通信控制器和處理單元的訪問(wèn)請(qǐng)求的中斷與恢復(fù)機(jī)制。本發(fā)明將提出一種具有數(shù)據(jù)處理能力的DRAM存儲(chǔ)裝置，其內(nèi)部的DRAM存儲(chǔ)體捆綁了數(shù)據(jù)處理單元，系統(tǒng)軟件通過(guò)控制數(shù)據(jù)處理單元，利用DRAM存儲(chǔ)器的高帶寬優(yōu)勢(shì)，對(duì)體上數(shù)據(jù)進(jìn)行加速處理，大量數(shù)據(jù)無(wú)需讀出DRAM存儲(chǔ)裝置，大大緩解了整個(gè)數(shù)據(jù)處理系統(tǒng)對(duì)存儲(chǔ)器的帶寬需求。本發(fā)明的特點(diǎn)在于不需要對(duì)數(shù)據(jù)處理系統(tǒng)中其它硬件進(jìn)行改動(dòng)的情況下，既可以作為普通存儲(chǔ)器使用，也可以利用程序控制具有數(shù)據(jù)處理能力的存儲(chǔ)裝置中的數(shù)據(jù)處理單元，對(duì)裝置內(nèi)部的數(shù)據(jù)進(jìn)行加速處理。采用本裝置可將大量的數(shù)據(jù)處理操:作放在存儲(chǔ)器內(nèi)部完成，從而有效地提高數(shù)據(jù)處理系統(tǒng)的整體性能。同時(shí)，采用了本發(fā)明后，不需要將大量的數(shù)據(jù)提供給數(shù)據(jù)處理系統(tǒng)中的主處理器處理，有效地解決了"存儲(chǔ)墻"的問(wèn)題，并由于減少了片間的數(shù)據(jù)傳輸，可以有效的減少數(shù)據(jù)處理系統(tǒng)的整體功耗。圖1為本發(fā)明的架構(gòu)示意圖。圖2為本發(fā)明存儲(chǔ)器裝置接口框架示意圖。具體實(shí)施方式下面結(jié)合附圖和實(shí)施例對(duì)本發(fā)明做進(jìn)一步說(shuō)明。本發(fā)明從功能模塊上分，由存儲(chǔ)器裝置接口1、至少一個(gè)存儲(chǔ)節(jié)點(diǎn)7和通信網(wǎng)絡(luò)6組成，其中每個(gè)存儲(chǔ)節(jié)點(diǎn)7由DRAM存儲(chǔ)體2、DRAM存儲(chǔ)控制器3、處理單元4和通信控制器5構(gòu)成(圖1)。在本實(shí)施例中，采用標(biāo)準(zhǔn)DDR2接口和規(guī)范，構(gòu)成4個(gè)存儲(chǔ)節(jié)點(diǎn)7，每個(gè)存儲(chǔ)節(jié)點(diǎn)7中包括一個(gè)64KB的嵌入式動(dòng)態(tài)隨機(jī)存儲(chǔ)器(eDRAM)存儲(chǔ)體以及1個(gè)處理單元，并將4個(gè)存儲(chǔ)節(jié)點(diǎn)7集成在一起。本發(fā)明并不限于采用上述接口規(guī)范和配置。本發(fā)明各部分的主要功能為存儲(chǔ)器裝置接口1:負(fù)責(zé)接收并解析由通用DRAM存儲(chǔ)器裝置傳輸規(guī)范定義的讀寫(xiě)和操作命令，在保證傳輸規(guī)范定義的時(shí)序操作的基礎(chǔ)上，提供主處理器對(duì)本發(fā)明內(nèi)每個(gè)存儲(chǔ)體2和處理單元4的訪問(wèn)通道。所述存儲(chǔ)器裝置接口分別通過(guò)芯片引腳與每個(gè)存儲(chǔ)節(jié)點(diǎn)7內(nèi)部DRAM存儲(chǔ)控制器3和處理單元4連接，并且通過(guò)行地址區(qū)分存儲(chǔ)空間。若對(duì)某一個(gè)存儲(chǔ)節(jié)點(diǎn)7中處理單元4進(jìn)行訪問(wèn)，由存儲(chǔ)器裝置接口1將行、列地址進(jìn)行拼接，并將通用DRAM存儲(chǔ)器裝置規(guī)范定義的訪問(wèn)時(shí)序轉(zhuǎn)化為訪問(wèn)處理單元4所需的SRAM存儲(chǔ)器時(shí)序，以實(shí)現(xiàn)處理單元4的啟動(dòng)和查詢。若對(duì)某一個(gè)存儲(chǔ)節(jié)點(diǎn)7內(nèi)部DRAM存儲(chǔ)體2進(jìn)行訪問(wèn)，由存儲(chǔ)器裝置接口1選擇某一個(gè)存儲(chǔ)節(jié)點(diǎn)7內(nèi)部DRAM存儲(chǔ)控制器3，并將接口的操作命令與數(shù)據(jù)直接送到該存儲(chǔ)控制器3的輸入端，以實(shí)現(xiàn)對(duì)對(duì)應(yīng)存儲(chǔ)體2的激活、預(yù)充、讀、寫(xiě)、刷新等操作。本實(shí)施例中是采用通用DDR2標(biāo)準(zhǔn)作為具有數(shù)據(jù)處理能力的計(jì)算型存儲(chǔ)器裝置的接口與傳輸規(guī)范。在其他實(shí)施例中，也可以采用SDRAM、DDR、DDR3等通用DRAM存儲(chǔ)器裝置接口與傳輸規(guī)范。采用DDR2標(biāo)準(zhǔn)的具有數(shù)據(jù)處理能力的計(jì)算型存儲(chǔ)器裝置接口信號(hào)及描述如表1所示。存儲(chǔ)器裝置接口一端連接如表1所示的接口信號(hào)，一端連接每個(gè)存儲(chǔ)節(jié)點(diǎn)7內(nèi)部DRAM存儲(chǔ)控制器3和處理單元4(圖2)。圖中的凝:據(jù)信號(hào)Data包括DQ、DQS、DM,控制信號(hào)Ctrl包括CKE、0DT、CS#、RAS#、CAS#、WE#。表1DDR2標(biāo)準(zhǔn)接口信號(hào)及描述名稱方向描述CK，CK#輸入時(shí)鐘信號(hào)CK和CK存為差分的時(shí)鐘信號(hào)。輸入數(shù)據(jù)都在CK的上升沿，也即CK弁的下降沿進(jìn)行采樣；輸出數(shù)據(jù)在CK和CKS的上升沿都進(jìn)行輸出。CKE輸入時(shí)鐘使能激活(為高)或關(guān)閉(為低)片內(nèi)時(shí)鐘電路。ODT輸入片上終端使能為高時(shí)將內(nèi)部電阻連接至引腳DQ、DQS和DM。若EMR(1)寄存器編程為作廢ODT，則忽略該信號(hào)。cs#輸入片選使能(為低)或關(guān)閉(為高)存儲(chǔ)器裝置。RAS#，CAS#，WE#輸入命令輸入RAS#，CAS弁和WES不同的組合定義不同的輸入命令。DM輸入輸入數(shù)據(jù)屏蔽對(duì)寫(xiě)入數(shù)據(jù)進(jìn)行屏蔽的信號(hào)。若在寫(xiě)入命令時(shí)DM信號(hào)為高，則屏蔽該寫(xiě)入數(shù)據(jù)，不將其寫(xiě)入存儲(chǔ)器。BA0BA2輸入體地址定義對(duì)哪個(gè)體進(jìn)行操作。A0A15輸入地址在激活命令時(shí)提供行地址；在讀寫(xiě)命令時(shí)，提供列地址和預(yù)充控制位。A10作為預(yù)充控制位，若為低，預(yù)充由BA0BA2定義的體；若為高，預(yù)充所有體。DQ雙向數(shù)據(jù)輸入輸出雙向的數(shù)據(jù)總線。DQS雙向數(shù)據(jù)選通脈沖在讀數(shù)據(jù)時(shí)作為輸出，在寫(xiě)數(shù)據(jù)時(shí)作為輸入。與讀出數(shù)據(jù)上下沿對(duì)齊，與寫(xiě)入數(shù)據(jù)中段對(duì)齊。VDDQ電源DQ電源輸入<table>tableseeoriginaldocumentpage10</column></row><table>采用DDR2標(biāo)準(zhǔn)的具有數(shù)據(jù)處理能力的計(jì)算型存儲(chǔ)器裝置接口協(xié)議命令真值表如表2所示。存儲(chǔ)器裝置接口負(fù)責(zé)接收并解析如表2所示的各種命令，由狀態(tài)才幾11根據(jù)當(dāng)前的命令是針對(duì)內(nèi)部DRAM存儲(chǔ)體還是處理單元，控制存儲(chǔ)器接口進(jìn)入內(nèi)部存儲(chǔ)器操作模式、處理單元操作模式，當(dāng)前操作模式一直保持至接收到下一改變當(dāng)前操作模式的命令。存儲(chǔ)器裝置接口的Data、Ctr1、地址信號(hào)與內(nèi)部DRAM存儲(chǔ)控制器接口直接相連，在內(nèi)部存儲(chǔ)器操作模式狀態(tài)下，通過(guò)譯碼器13確定CS0CS3的值，以選擇一個(gè)或多個(gè)內(nèi)部存儲(chǔ)體進(jìn)行操作。如果為刷新操作，由刷新計(jì)數(shù)器12控制譯碼器13選擇一個(gè)存儲(chǔ)器進(jìn)行刷新操作。由于處理單元接口采用SRAM接口，所以在處理單元操作模式下，通過(guò)時(shí)序轉(zhuǎn)換器10實(shí)現(xiàn)DRAM到SRAM的時(shí)序轉(zhuǎn)換。表2DDR2標(biāo)準(zhǔn)協(xié)議命令真值表<table>tableseeoriginaldocumentpage10</column></row><table>模式出自刷新模式HHXXXXXXXHHH預(yù)充單體HHLHL體地址XLX預(yù)充所有體HHHXXHX激活HHLHH體地址行地址寫(xiě)HHH體地址列地址列地址寫(xiě)后預(yù)充HHH體地址列地址H列地址讀HHHH體地址列地址L列地址讀后預(yù)充HHHH體地址列地址H列地址無(wú)操作HXHHHXXXX取消器件選中HXHXXXXXXX進(jìn)入低功耗模式HHXXXXXXXHHH出低功耗模式HHXXXXXXX存儲(chǔ)器裝置接口對(duì)各種訪存命令的具體處理如下:1.設(shè)置模式寄存器在設(shè)置模式寄存器命令下進(jìn)入內(nèi)部存儲(chǔ)器操作模式，由狀態(tài)機(jī)11控制譯碼器13，將CS0CS3全部選通，以實(shí)現(xiàn)對(duì)所有內(nèi)部存儲(chǔ)器的模式寄存器進(jìn)行設(shè)置。2.刷新在刷新命令下進(jìn)入內(nèi)部存儲(chǔ)器操作模式，由刷新計(jì)數(shù)器12對(duì)刷新命令進(jìn)行從0~3的循環(huán)計(jì)數(shù)，若當(dāng)前計(jì)數(shù)到i,則控制譯碼器13選通CSi,以實(shí)現(xiàn)對(duì)某一內(nèi)部存儲(chǔ)器的刷新操作。3.進(jìn)入自刷新模式在進(jìn)入自刷新模式命令下進(jìn)入內(nèi)部存儲(chǔ)器操作模式，由狀態(tài)機(jī)11控制譯碼器13,將CS0CS3全部選通，控制所有內(nèi)部存儲(chǔ)器進(jìn)入自刷新模式。4.出自刷新模式在出自刷新模式命令下進(jìn)入內(nèi)部存儲(chǔ)器操作模式，由狀態(tài)機(jī)11控制譯碼器13,將CS0CS3全部選通，控制所有內(nèi)部存儲(chǔ)器退出自刷新模式。'5.預(yù)充單體在預(yù)充單體命令下進(jìn)入內(nèi)部存儲(chǔ)器操作模式，由狀態(tài)機(jī)11控制譯碼器13，將CS0CS3全部選通，控制所有內(nèi)部存儲(chǔ)器對(duì)某一體進(jìn)4f預(yù)充。6.預(yù)充所有體在預(yù)充所有體命令下進(jìn)入內(nèi)部存儲(chǔ)器操作模式，由狀態(tài)機(jī)11控制譯碼器13,將CS0CS3全部選通，控制所有內(nèi)部存儲(chǔ)器對(duì)所有體進(jìn)行預(yù)充。7.激活根據(jù)行地址A15的值確定該激活操作是針對(duì)內(nèi)部存儲(chǔ)器還是處理單元。若A15為高，進(jìn)入處理單元操作^^莫式，將行地址和體地址送入時(shí)序轉(zhuǎn)換器10進(jìn)行緩存，并由狀態(tài)機(jī)11控制譯碼器13，將CS0~CS3全部不選通；若A15為低，進(jìn)入內(nèi)部存儲(chǔ)節(jié)點(diǎn)操作模式，由譯碼器13對(duì)地址信號(hào)Al4、A13進(jìn)行譯碼，以選通CS0~CS3中的一個(gè)進(jìn)行操作。8.寫(xiě)若當(dāng)前為處理單元操作模式，將列地址送入時(shí)序轉(zhuǎn)換器10,與前一次激活時(shí)緩存的行地址、體地址進(jìn)行拼接，同時(shí)進(jìn)行相應(yīng)的時(shí)序轉(zhuǎn)換，并由狀態(tài)機(jī)ll控制譯碼器13,將CS0CS3全部不選通，以便采用SRAM接口對(duì)處理單元進(jìn)行寫(xiě)操作；若當(dāng)前為片內(nèi)存儲(chǔ)器操作模式，并由狀態(tài)機(jī)11控制譯碼器13,保持上一次激活操作時(shí)選通的CS0CS3中的一個(gè)，以便對(duì)某一內(nèi)部存儲(chǔ)器進(jìn)行寫(xiě)操作。9.寫(xiě)后預(yù)充若當(dāng)前為處理單元操作模式，將列地址送入時(shí)序轉(zhuǎn)換器10,與前一次激活時(shí)緩存的行地址、體地址進(jìn)行拼接，同時(shí)進(jìn)行相應(yīng)的時(shí)序轉(zhuǎn)換，并由狀態(tài)機(jī)11控制譯碼器13,將CS0CS3全部不選通，以便采用SR歳接口對(duì)數(shù)據(jù)處理單元進(jìn)行寫(xiě)操作；若當(dāng)前為內(nèi)部存儲(chǔ)器操作模式，并由狀態(tài)機(jī)11控制譯碼器13,保持上一次激活操作時(shí)選通的CS0CS3中的一個(gè)，以便對(duì)某一內(nèi)部存儲(chǔ)器進(jìn)行寫(xiě)后預(yù)充操作。10.讀若當(dāng)前為處理單元操作模式，將列地址送入時(shí)序轉(zhuǎn)換器10，與前一次激活時(shí)緩存的行地址、體地址進(jìn)4亍4并接，同時(shí)進(jìn)行相應(yīng)的時(shí)序轉(zhuǎn)換，并由狀態(tài)機(jī)11控制譯碼器13,將CS0CS3全部不選通，以便采用SRAM接口對(duì)處理單元進(jìn)行讀操作；若當(dāng)前為片內(nèi)存儲(chǔ)器操作模式，并由狀態(tài)機(jī)11控制譯碼器13,保持上一次激活操作時(shí)選通的CS0CS3中的一個(gè)，以便對(duì)某一內(nèi)部存儲(chǔ)器進(jìn)行讀操作。11.讀后預(yù)充若當(dāng)前為數(shù)據(jù)處理單元操作模式，將列地址送入時(shí)序轉(zhuǎn)換器10,與前一次激活時(shí)緩存的行地址、體地址進(jìn)行拼接，同時(shí)進(jìn)行相應(yīng)的時(shí)序轉(zhuǎn)換，并由狀態(tài)機(jī)11控制譯碼器13，將CS0CS3全部不選通，以便采用SRAM接口對(duì)數(shù)據(jù)處理單元進(jìn)行讀操作；若當(dāng)前為內(nèi)部存儲(chǔ)器操作模式，并由狀態(tài)機(jī)11控制譯碼器13，保持上一次激活操作時(shí)選通的CS0CS3中的一個(gè)，以便對(duì)某一內(nèi)部存儲(chǔ)器進(jìn)行讀后預(yù)充操作。12.無(wú)操作保持當(dāng)前操作模式，并由狀態(tài)機(jī)11控制譯碼器13，將CS0-CS3全部不選通。13.取消器件選中保持當(dāng)前操作模式，并由狀態(tài)機(jī)11控制譯碼器13，將CS0CS3全部不選通。14.進(jìn)入低功耗模式在進(jìn)入低功耗模式命令下進(jìn)入片內(nèi)存儲(chǔ)器操作模式，由狀態(tài)機(jī)11控制譯碼器13,將CS0CS3全部選通，控制所有內(nèi)部存儲(chǔ)器進(jìn)入低功耗模式。15.出低功耗模式在出低功耗模式命令下進(jìn)入片內(nèi)存儲(chǔ)器操作模式，由狀態(tài)機(jī)11控制譯碼器13,將CS0CS3全部選通，控制所有內(nèi)部存儲(chǔ)器退出低功耗模式。DRAM存儲(chǔ)體2:負(fù)責(zé)存儲(chǔ)數(shù)據(jù)處理系統(tǒng)的數(shù)據(jù)以及程序。本實(shí)施例中集成4塊各64KByte大小的eDRAM存儲(chǔ)體。但片內(nèi)DRAM存儲(chǔ)體的大小、配置及實(shí)現(xiàn)工藝并不限于此。DRAM存儲(chǔ)控制器3:處理來(lái)自處理單元4、通信控制器5及DRAM存儲(chǔ)裝置接口1的訪問(wèn)請(qǐng)求。所述的DRAM存儲(chǔ)控制器分為接口控制器、命令緩沖及命令解析接口。接口控制器主要負(fù)責(zé)處理單元、通信控制器到DRAM存儲(chǔ)體訪問(wèn)協(xié)議的轉(zhuǎn)換，仲裁來(lái)自處理單元、通信控制器的訪問(wèn)，還負(fù)責(zé)監(jiān)視來(lái)裝置接口的訪存命令。接口控制器的工作狀態(tài)分為空閑狀態(tài)、激活狀態(tài)、讀寫(xiě)狀態(tài)、正常充電狀態(tài)、提前充電狀態(tài)、重試狀態(tài)。接口控制器的工作流程是A、接口控制器處于空閑狀態(tài)，分別接收來(lái)自處理單元或通信控制器的訪存請(qǐng)求，如果處理單元請(qǐng)求有效而且沒(méi)有監(jiān)測(cè)到來(lái)自存儲(chǔ)器裝置接口的ACTIVE命令，進(jìn)入仲裁狀態(tài)；B、接口控制器處理仲裁狀態(tài)，對(duì)來(lái)自處理單元、通信控制器及傳輸網(wǎng)絡(luò)的訪問(wèn)請(qǐng)求進(jìn)行仲裁，如果沒(méi)有檢測(cè)到如果沒(méi)有監(jiān)測(cè)到來(lái)自存儲(chǔ)裝置接口的ACTIVE命令，那么進(jìn)入激活狀態(tài)，否則進(jìn)入重試狀態(tài)；C、接口控制器處于激活狀態(tài)，如果沒(méi)有監(jiān)測(cè)到來(lái)自存儲(chǔ)裝置接口的ACTIVE命令，那么發(fā)出DRAM激活命令，激活處理單元即將訪問(wèn)的DRAM存儲(chǔ)行，進(jìn)入讀寫(xiě)狀態(tài)，如果監(jiān)測(cè)到來(lái)自存儲(chǔ)器裝置接口的ACTIVE命令，那么不發(fā)出任何命令，表示處理單元的讀寫(xiě)請(qǐng)求未執(zhí)行完畢，進(jìn)入重試狀態(tài)；D、接口控制器處于讀寫(xiě)狀態(tài)，如果沒(méi)有監(jiān)測(cè)到來(lái)自存儲(chǔ)器裝置接口的ACTIVE命令，發(fā)出DRAM讀寫(xiě)命令，進(jìn)入正常充電狀態(tài)，如果監(jiān)測(cè)到來(lái)自存儲(chǔ)器裝置接口的ACTIVE命令，對(duì)所操作的存儲(chǔ)行進(jìn)行充電，進(jìn)入4是前充電狀態(tài)；E、接口控制器處于正常充電狀態(tài)，發(fā)出DRAM充電命令，對(duì)第C步所操作的存儲(chǔ)行進(jìn)行充電，處理單元的讀寫(xiě)請(qǐng)求操作完畢，如果通信接口命令隊(duì)列為空，則進(jìn)入空閑狀態(tài)，否則進(jìn)入仲裁狀態(tài)；F、接口控制器處于提前充電模式，表明處理單元的讀寫(xiě)請(qǐng)求未執(zhí)行完畢，等待充電完畢，進(jìn)入重試狀態(tài)；G、接口控制器處于重試狀態(tài)，等待監(jiān)測(cè)到來(lái)自存儲(chǔ)器裝置接口的PRECHARGE命令執(zhí)行完畢，準(zhǔn)備好剛才未執(zhí)行完畢的讀寫(xiě)請(qǐng)求，進(jìn)入激活狀態(tài)。處理單元4:負(fù)責(zé)對(duì)本存儲(chǔ)節(jié)點(diǎn)中DRAM存儲(chǔ)體2的數(shù)據(jù)進(jìn)行加速處理。處理單元可以是通用處理器、數(shù)字信號(hào)處理器、專用處理器或者微控制器。本實(shí)施例采用了四個(gè)數(shù)字信號(hào)處理器作為處理單元，在其它的實(shí)施例中并不限于采用此類配置。本發(fā)明通過(guò)存儲(chǔ)器裝置接口1對(duì)處理單元4內(nèi)部的寄存器進(jìn)行操作，這些寄存器包括但不限于處理單元控制寄存器、狀態(tài)寄存器等。通過(guò)對(duì)處理單元內(nèi)部寄存器的操作，數(shù)據(jù)處理系統(tǒng)中的主處理器可以啟動(dòng)處理單元開(kāi)始執(zhí)行、查詢處理單元的當(dāng)前狀態(tài)等。處理單元還負(fù)責(zé)接收其它處理單元以及存儲(chǔ)器裝置接口對(duì)處理單元的控制與狀態(tài)寄存器的訪問(wèn)，從而可以訪問(wèn)到其他處理單元的狀態(tài)和控制寄存器，從而提供了處理單元之間的互操作能力；另外，主處理器也可以訪問(wèn)處理單元以及控制接口的狀態(tài)和控制寄存器，從而提供了主處理器對(duì)處理單元的控制能力以及處理單元與主處理器的通信。通信控制器5:完成處理單元之間的通信控制，將處理單元4的通信任務(wù)發(fā)往通信網(wǎng)絡(luò)6;所述通信控制器不限于通用的通信控制器、直接存儲(chǔ)訪問(wèn)控制器(DMA)等可完成通信任務(wù)的控制模塊。通信網(wǎng)絡(luò)6:負(fù)責(zé)裝置中處理單元4到其他DRAM存儲(chǔ)體2間的通信傳遞，處理單元4僅有權(quán)直接訪問(wèn)其對(duì)應(yīng)的DR細(xì)存儲(chǔ)體2,訪問(wèn)其它DRAM存儲(chǔ)體2中的數(shù)據(jù)需要通過(guò)通信控制器5經(jīng)由通信網(wǎng)絡(luò)6完成。所述通信網(wǎng)絡(luò)6不限于采用總線、環(huán)狀、雙環(huán)、點(diǎn)到點(diǎn)、全互聯(lián)等結(jié)構(gòu)。本說(shuō)明書(shū)中未作詳細(xì)描述的內(nèi)容屬于本領(lǐng)域?qū)I(yè)技術(shù)人員公知的現(xiàn)有技術(shù)。權(quán)利要求1、一種具有數(shù)據(jù)處理能力的計(jì)算型存儲(chǔ)器，由存儲(chǔ)器裝置接口、通信網(wǎng)絡(luò)和至少一個(gè)存儲(chǔ)節(jié)點(diǎn)構(gòu)成，每個(gè)存儲(chǔ)節(jié)點(diǎn)由DRAM存儲(chǔ)體、DRAM存儲(chǔ)控制器、處理單元和通信控制器構(gòu)成，其特征在于存儲(chǔ)器裝置接口用來(lái)和外部存儲(chǔ)器總線交互數(shù)據(jù)，同時(shí)與每個(gè)存儲(chǔ)節(jié)點(diǎn)中DRAM存儲(chǔ)控制器及處理單元連接；每個(gè)存儲(chǔ)節(jié)點(diǎn)中DRAM存儲(chǔ)控制器提供存儲(chǔ)裝置結(jié)構(gòu)，處理單元和通信控制器與DRAM存儲(chǔ)體之間建立訪問(wèn)通路，處理單元通過(guò)通信控制器連接到通信網(wǎng)絡(luò)。2、如權(quán)利要求1所述的具有數(shù)據(jù)處理能力的計(jì)算型存儲(chǔ)器，其特征在于所述存儲(chǔ)器裝置接口、通信網(wǎng)絡(luò)、DRAM存儲(chǔ)體、DRAM存儲(chǔ)控制器、處理單元和通信控制器的控制方法是存儲(chǔ)器裝置接口負(fù)責(zé)處理外部主機(jī)發(fā)送的各種訪存命令，譯碼選擇訪問(wèn)DRAM存儲(chǔ)控制器或處理單元的狀態(tài)、控制寄存器，此外，還接收其它DR雄操作命令，傳送給對(duì)應(yīng)的DRAM存儲(chǔ)控制器。DRAM存儲(chǔ)體用于存儲(chǔ)數(shù)據(jù)；DRAM存儲(chǔ)控制器對(duì)來(lái)自存儲(chǔ)器裝置接口、處理單元及通信控制器的訪問(wèn)請(qǐng)求進(jìn)行仲裁，保證存儲(chǔ)器裝置接口的無(wú)阻塞訪問(wèn)；處理單元對(duì)應(yīng)存儲(chǔ)體，作為裝置中具有數(shù)據(jù)處理能力的部件，起到加速數(shù)據(jù)處理系統(tǒng)各種應(yīng)用的效果，處理單元還接收存儲(chǔ)器裝置接口或其它存儲(chǔ)節(jié)點(diǎn)中處理單元對(duì)本存儲(chǔ)節(jié)點(diǎn)中處理單元控制與狀態(tài)寄存器的訪問(wèn)；通信控制器用于各個(gè)處理單元之間的通信控制，將處理單元的通信任務(wù)發(fā)往通信網(wǎng)絡(luò)；通信網(wǎng)絡(luò)負(fù)責(zé)每個(gè)存儲(chǔ)節(jié)點(diǎn)中處理單元到其他存儲(chǔ)節(jié)點(diǎn)中DRAM存儲(chǔ)體間的通信傳遞，處理單元僅有權(quán)直接訪問(wèn)本存儲(chǔ)節(jié)點(diǎn)中的DR雄存儲(chǔ)體，訪問(wèn)其它存儲(chǔ)節(jié)點(diǎn)中DRAM存儲(chǔ)體中的數(shù)據(jù)需要通過(guò)通信控制器經(jīng)由通信網(wǎng)絡(luò)完成。3、如權(quán)利要求1所述的具有數(shù)據(jù)處理能力的計(jì)算型存儲(chǔ)器，其特征在于所述的存儲(chǔ)節(jié)點(diǎn)中包括至少一個(gè)存儲(chǔ)體，每個(gè)存儲(chǔ)體對(duì)應(yīng)至少一個(gè)具有計(jì)算功能的處理單元。、4、如權(quán)利要求l所述的具有數(shù)據(jù)處理能力的計(jì)算型存儲(chǔ)器，其特征在于所述的處理單元為通用處理器、專用處理器、數(shù)字信號(hào)處理器、微控制單元或加速處理應(yīng)用的專用處理器。5、如權(quán)利要求l所述的具有數(shù)據(jù)處理能力的計(jì)算型存儲(chǔ)器，其特征在于所述的存儲(chǔ)體釆用嵌入式動(dòng)態(tài)隨機(jī)存儲(chǔ)器。6、如權(quán)利要求1所述的具有數(shù)據(jù)處理能力的計(jì)算型存儲(chǔ)器，其特征在于存儲(chǔ)器裝置接口采用兼容閃存或靜態(tài)隨機(jī)存儲(chǔ)器或同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器或雙倍速率同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器或第二代雙倍速率同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器或第三代雙倍速率同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器或第二代圖形專用雙倍速率同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器或第三代圖形專用雙倍速率同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器或通用DRAM存儲(chǔ)器裝置接口標(biāo)準(zhǔn)規(guī)定的時(shí)序。7、如權(quán)利要求1所述的具有數(shù)據(jù)處理能力的計(jì)算型存儲(chǔ)器，其特征在于多個(gè)存儲(chǔ)節(jié)點(diǎn)集成在一個(gè)芯片上。全文摘要本發(fā)明涉及一種具有數(shù)據(jù)處理能力的計(jì)算型存儲(chǔ)器，由存儲(chǔ)器裝置接口、通信網(wǎng)絡(luò)和至少一個(gè)存儲(chǔ)節(jié)點(diǎn)構(gòu)成，每個(gè)存儲(chǔ)節(jié)點(diǎn)由DRAM存儲(chǔ)體、DRAM存儲(chǔ)控制器、處理單元和通信控制器構(gòu)成，其特點(diǎn)是存儲(chǔ)器裝置接口用來(lái)和外部存儲(chǔ)器總線交互數(shù)據(jù)，同時(shí)與每個(gè)存儲(chǔ)節(jié)點(diǎn)中DRAM存儲(chǔ)控制器及處理單元連接；每個(gè)存儲(chǔ)節(jié)點(diǎn)中DRAM存儲(chǔ)控制器提供存儲(chǔ)裝置結(jié)構(gòu)，處理單元和通信控制器與DRAM存儲(chǔ)體之間建立訪問(wèn)通路，處理單元通過(guò)通信控制器連接到通信網(wǎng)絡(luò)。本發(fā)明的特點(diǎn)在于在不需要對(duì)數(shù)據(jù)處理系統(tǒng)中其它硬件進(jìn)行改動(dòng)的情況下，既可以作為普通存儲(chǔ)器使用，也可以利用程序控制本發(fā)明中的處理單元，對(duì)裝置內(nèi)部的數(shù)據(jù)進(jìn)行加速處理。文檔編號(hào)G11C7/10GK101404177SQ20081019762公開(kāi)日2009年4月8日申請(qǐng)日期2008年11月13日優(yōu)先權(quán)日2008年11月13日發(fā)明者丹吳,葵戴,王志英,偉石,鄒望輝,鄒雪城,郭建軍,黃立波,銳龔申請(qǐng)人:葵戴