專利名稱：在絕緣體隨機存取存儲器上的單一晶體管存儲單元的制作方法
技術(shù)領(lǐng)域：
本發(fā)明是關(guān)于作為非易失性及動態(tài)隨機存取應(yīng)用的介電電荷捕捉存 儲器技術(shù)。
背景技術(shù)：
目前的閃存產(chǎn)品典型的實現(xiàn)方式是使用一個NOR架構(gòu)或是一個 NAND架構(gòu)。
對于NOR架構(gòu)的閃存，此存儲器晶體管是被平行地連接，故而可提 供大的讀取電流(通常約為大于20微安培)。此大的讀取電流提供快速的隨 機存取讀取應(yīng)用(通常對于單一位讀取只需70 100納秒)。然而，對于NOR 快閃，程序化通常采用溝道熱電子(CHE)注入。CHE程序化消粍相對大量 的功率，限制了 NOR快閃總體的程序化輸出量。而且，熱載子注入通常 具有相對不好的程序化及擦除(P/E)忍受力，因為此高能的載子很容易損害 溝道氧化物。
對于NAND快閃，此存儲器晶體管是被串聯(lián)地連接。通常是一個總 合為16個或32個的晶體管是被串聯(lián)地連接，且此讀取電流必需流過所有 串聯(lián)連接的存儲單元，大幅的降低此讀取電流。在此類元件中此讀取電流 典型地是小于1微安培，且此隨機存取讀取時間對于單一位而言是大約為 20微秒。因此，NAND快閃具有無法實際使用隨機存取讀取的缺點。另 一方面，NAND快閃可利用+AFowler-Nordheim (FN)隧穿效應(yīng)作為此擦除 以及程序化的操作。FN隧穿操作具有非常低的功率消耗，而此特性可利 于在高速及低功率的應(yīng)用。而且，利用FN隧穿操作的元件通常具有更優(yōu) 的P/E忍受力。
然而，NOR及NAND快閃并不支持隨機位接位式的擦除操作。對于 快閃的操作， 一個區(qū)段或頁面必需被同步地擦除。因此，閃存并未被應(yīng)用 在需要高速隨機讀取及寫入操作的應(yīng)用。所謂的AND快閃架構(gòu)也己被發(fā)展于隨機存取應(yīng)用，其使用絕緣體上 硅(SOI)架構(gòu)或「輔助柵極」架構(gòu)以提供各行的存儲單元獨立的源極及漏極
線。請參考于2007年3月15日所公開的美國專利第2007/0057307號，申 請人為Shum等人；以及于1996年于IEEE國際固態(tài)電路會議發(fā)表的"A 140mm2 64Mb AND Flash Memory with 0.4mm Technology''，于pp. 34-36 (1996)，發(fā)表人為Hitoshi等人。然而，緩慢的擦除速度仍限制了 AND架 構(gòu)的元件的應(yīng)用，使得其僅能應(yīng)用于不需高速的隨機寫入存取應(yīng)用。
動態(tài)隨機存取存儲器DRAM是為另一類的存儲器元件。傳統(tǒng)的單一 晶體管及單一電容(ITIC) DRAM存儲器的尺寸已變得很難縮小，是因為 此存儲單元的電容無法更進一步縮小。近年來許多單一晶體管IT DRAM 存儲單元已被提出。 一個頗具吸引性的元件是浮動主體存儲單元(FBC)， 其是描述于IEDM技術(shù)Dig., 2005, pp. 317-320發(fā)表的論文，發(fā)表人為Y Minami等人，其是在一個SOI MOSFET內(nèi)的浮動主體內(nèi)利用此瞬時電荷 儲存。然而，F(xiàn)BC很難達(dá)成良好的數(shù)據(jù)保存，因為其儲存節(jié)點很容易因接 面漏電而放電。而且，產(chǎn)生撞擊離子化以程序化此存儲單元則需要大的溝 道電流(>50微安培)以及伴隨的高功率。
電荷捕捉元件，例如具有超薄( 1納米)底部隧穿氧化層的SONOS， 其是描述于IEDM技術(shù)Dig., 1995， pp. 867-870發(fā)表的論文，發(fā)表人為 C.H.JWann等人，己被提出以用于DRAM。通過薄氧化層的直接隧穿可在 低電壓下提供快速的程序化/擦除。然而，電流在程序化/擦除操作時流過 此柵極氧化層(隧穿氧化層)且會對此柵極氧化層造成傷害。因此，SONOS 元件的忍受力相對較差(<107個循環(huán))。
因此最好是能夠提供一個集成電路存儲器元件，其可支持高密度的陣 列，且有適用于非易失性存儲器以及DRAM應(yīng)用的高速的隨機存取能力。

發(fā)明內(nèi)容
有鑒于此，本發(fā)明的主要目的在于提供一種存儲器結(jié)構(gòu)，以解決關(guān)于 先前技術(shù)的閃存所具有的基礎(chǔ)問題。不同于NAND快閃，在此描述的陣 列的存儲單元是被平行地連接，故而可提供快速的讀取操作。不同于NOR 快閃，低功率的FN操作可被提供。而且，對于單一存儲單元的隨機擦除亦是可能的。因此，此存儲器提供了隨機存取程序化、擦除以及讀取功能。
此存儲單元的特征是為硅-氧化物-氮化物-氧化物-硅SONOS型元件 (或BE-SONOS)，其是以絕緣體上硅(SOI)的技術(shù)制造。此存儲器陣列是被 布置為分離位線架構(gòu)。
于另一實施例中， 一層超薄隧穿氧化層是被實施，其提供了非?？焖?的程序化/擦除操作，且可被如同用于傳統(tǒng)DRAM技術(shù)的更新操作所支持。
于又一實施例中，隧穿氧化層并不被使用以提供非?？焖俚某绦蚧? 擦除操作，故而此電荷捕捉層是與此柵極連接以用于柵極注入操作，或是 此電荷捕捉層與此溝道連接以用于溝道注入操作，且此電荷捕捉是可被如 同用于傳統(tǒng)DRAM技術(shù)更新操作所支持。此柵極注入的實施例可操作于 一種可避免隧穿對連接此溝道的氧化層造成損害的模式。在此描述的陣列 的存儲單元是包含一個單一的晶體管，故此縮小尺寸的能力應(yīng)優(yōu)于目前仍 需要一個大體積電容的DRAM技術(shù)。對于此DRAM實施例中，一 個"SONS"架構(gòu)是被描述為使用柵極注入以程序化及擦除此存儲單元。不 需要任何「隧穿氧化層」(相對于此柵極)，高速的程序化/擦除可被達(dá)成。 通過避免電流通過此柵極氧化層，可達(dá)成非常高的忍受力("OG次)。甚至 在沒有此頂部氧化層的情況下，此氮化硅電荷捕捉提供了足夠DRAM所 需的數(shù)據(jù)保存性能。富含硅的硅化合物是在此描述的實施例中被應(yīng)用以提 升效能。同時，p溝道的實施方式亦在此被描述。
一種集成電路是在此被描述，其包含一層襯底，此襯底包含此襯底的 一個第一區(qū)域上的一個存儲器陣列，此存儲器陣列又包含布置為一個分離 位線架構(gòu)的單一晶體管的介電電荷捕捉存儲單元。控制電路是被包含于此 襯底的一個第二區(qū)域且被耦接至此存儲器陣列。此控制電路包含邏輯及偏 壓電路，其具有隨機存取讀取、擦除及程序化模式。在一個擦除模式下， 一個被選取的存儲單元是被偏壓以產(chǎn)生空穴隧穿以對此存儲單元設(shè)定一 個擦除臨界狀態(tài)。于此程序化模式下， 一個被選取的存儲單元是被偏壓以 產(chǎn)生電子隧穿以對此存儲單元設(shè)定一個程序化臨界狀態(tài)。對于動態(tài)隨機存 取的應(yīng)用， 一個更新模式亦被在此集成電路上的控制電路所支持。在此描 述的實施例，被采用于動態(tài)隨機存取的一個陣列以及被采用于非易失性儲 存的一個陣列是被實施于一個單一的集成電路上。如同以下更加詳細(xì)的描述，如同于通常的SOI結(jié)構(gòu)，此處被實施的襯 底的第一區(qū)域是包含一層絕緣層。此存儲器陣列包含多對在絕緣層上的半 導(dǎo)體源極/漏極的線。每一對半導(dǎo)體源極/漏極線是被一個半導(dǎo)體主體線所 分隔，其中此半導(dǎo)體主體線具有一個相反的導(dǎo)電態(tài)，且被連接或耦接至此 源極線，故而其被操作于相同于或類似于此源極線的偏壓狀態(tài)。多條字線 是在此多對源極/漏極線之上。在此字線及此半導(dǎo)體主體的之間的一個介電 電荷捕捉結(jié)構(gòu)陣列形成存儲單元。這些存儲單元是在半導(dǎo)體源極/漏極線對 的相對應(yīng)的第一及第二線之間被平行地連接。于一個非易失性的實施例 中，此電荷捕捉結(jié)構(gòu)的隧穿層是被采用以防止電荷漏失，例如使用一層能 隙工程的隧穿層。在一個動態(tài)隨機存取的實施例中，此電荷捕捉結(jié)構(gòu)的隧 穿層可為一層超薄層，或被移去，以允許高速的擦除及程序化操作，此操 作是被一個更新操作所支持以處理經(jīng)由此超薄的隧穿層的電荷漏失。
在此描述的控制電路是用于在一個程序化模式下施加調(diào)整偏壓，對于 使用溝道注入的n溝道存儲單元而言，包含施加一個正字線程序化偏壓至 與被選取的存儲單元耦接的一個被選取的字線，且包含施加一負(fù)位線程序 化偏壓至一個被選取的位線，此被選取的位線是被耦接至此被選取的存儲 單元，且其中此正字線程序化偏壓具有一強度，例如此程序化偏壓的一半， 此強度對于被耦接至此被選取的字線的其它存儲單元的存儲器狀態(tài)而言 無法造成干擾。相對的，此負(fù)位線程序化偏壓具有一強度，例如此程序化 偏壓的一半，此強度對于被耦接至此被選取的位線的其它存儲單元的存儲 器狀態(tài)而言無法造成干擾。又，在此描述的控制電路是用于在一個擦除模 式下施加調(diào)整偏壓，包含施加一個負(fù)字線擦除偏壓至與被選取的存儲單元 耦接的一個被選取的字線，且包含施加一正位線擦除偏壓至一個被選取的 位線，此被選取的位線是被耦接至此被選取的存儲單元，且其中此負(fù)字線 以及此正位線擦除偏壓不會對其它存儲單元的存儲器狀態(tài)造成干擾。
p溝道及n溝道實施例皆被描述。而且，在此描述的技術(shù)皆適用于柵 極注入以及溝道注入隧穿的操作。
更進一步，此存儲單元是適用作程序化及擦除操作，此操作可被執(zhí)行 于適合動態(tài)隨機存取模式的循環(huán)，故可允許在此描述的存儲器結(jié)構(gòu)的應(yīng)用 以及各種高速度隨機存取的應(yīng)用，而這些應(yīng)用無法以先前技術(shù)的SONOS型存儲單元下所執(zhí)行。
本發(fā)明其它的目地及優(yōu)點可由參考圖示、實施方式以及權(quán)利要求而明 白，其是如下所描述。


圖1是一個簡化的方塊圖描述一種集成電路包含一個存儲器陣列其內(nèi)
又包含在一個絕緣體上硅(SOI)結(jié)構(gòu)內(nèi)的一個分離位線架構(gòu)內(nèi)被布置的單
一晶體管的介電電荷捕捉存儲單元，且其是用以施行隨機存取讀取、擦除 及程序化操作。
圖2是一個布局圖顯示在此所述的一個SOI結(jié)構(gòu)內(nèi)一個n溝道的分離 位線陣列的一部份。
圖3是沿著垂直此字線的方向的一個橫剖圖其中此字線在如同于圖2 所述的一個存儲器陣列結(jié)構(gòu)內(nèi)，用于使用非易失性的能隙工程的電荷捕捉 存儲單元的實施方式。
圖4是沿著平行此字線的方向的一個橫剖圖其中此字線在如同于圖2 及圖3所述的一個存儲器陣列結(jié)構(gòu)內(nèi)。
圖5是如同于圖2所述的一個存儲器陣列的一個概要電路圖標(biāo)，包含 用于隨機存取程序化操作的偏壓。
圖6是如同于圖2所述的一個存儲器陣列的一個概要電路圖標(biāo)，包含 用于隨機存取擦除操作的偏壓。
圖7是如同于圖2所述的一個存儲器陣列的一個概要電路圖標(biāo)，包含 用于隨機存取讀取操作的偏壓。
圖8是沿著垂直此字線的方向的一個橫剖圖其中此字線在如同于圖2 所述的一個存儲器陣列結(jié)構(gòu)內(nèi)，用于使用電荷捕捉存儲單元的實施方式其 被采用于一個提供更新操作的系統(tǒng)內(nèi)，例如被采用于動態(tài)隨機存取存儲器 元件。
圖9是沿著垂直此字線的方向的一個橫剖圖其中此字線在如同于圖11 所述的一個存儲器陣列結(jié)構(gòu)內(nèi)，顯示采用柵極注入空穴隧穿的一個p溝道 的實施例。
圖10是沿著垂直此字線的方向的一個橫剖圖其中此字線在如同于圖11所述的一個存儲器陣列結(jié)構(gòu)內(nèi)，顯示一個p溝道實施例其采用在一個提 供更新操作的系統(tǒng)內(nèi)的柵極注入空穴隧穿。
圖11是一個布局圖顯示在此所述的一個SOI結(jié)構(gòu)內(nèi)一個p溝道的分 離位線陣列的一部份。
圖12是一個簡化的方塊圖描述一種集成電路包含一個存儲器陣列其
內(nèi)又包含在一個絕緣體上硅(SOI)結(jié)構(gòu)內(nèi)的一個分離位線架構(gòu)內(nèi)被布置的
單一晶體管的介電電荷捕捉存儲單元，且其是用以施行隨機存取讀取、更 新、擦除及程序化操作。
圖13是一個簡化的方塊圖描述一種集成電路包含同時具有非易失性 隨機存取以及動態(tài)隨機存取存儲器陣列的單一襯底，其中此二陣列皆包含 在一個絕緣體上硅(SOI)結(jié)構(gòu)內(nèi)的一個分離位線架構(gòu)內(nèi)被布置的單一晶體 管的介電電荷捕捉存儲單元。
圖14a至圖14c是溝道長度方向的橫剖面照片其分別顯示 (一)SONS(無頂部氧化層)、(二)SONos(具有薄的頂部氧化層)以及 (三)SoNOS(具有薄的底部氧化層)，插入的照片顯示氧化層及氮化層相對 應(yīng)的厚度。
圖15a至圖15b是對于不同的氮化物成份比較雙向掃描直流(DC)電流 對電壓的曲線DC-IV，其中圖15a是對于n溝道元件，而圖15b是對于p
溝道元件。
圖16a是測量脈沖(Pulse)-IV特性的設(shè)定圖，其中在一個程序化/擦除
操作后一個讀取電流可被立即的測量。
圖16b顯示對于此p溝道元件在程序化/擦除循環(huán)應(yīng)力時測量的一個柵 極電壓脈沖。
圖16c顯示對于此p溝道元件在程序化/擦除循環(huán)應(yīng)力時測量的一個漏 極電壓脈沖。
圖17是一個曲線圖顯示此元件在程序化/擦除循環(huán)應(yīng)力下的響應(yīng)的漏 極電流，顯示在程序化后以及擦除后的此漏極電流有一個大的電流差異 ( 10微安培)。
圖18a至圖18c圖顯示對于(一)SONS、 (二)SONoS以及(三)SoNOS的
p溝道元件的程序化瞬時曲線。圖19a至圖19c顯示對于(一)SONS、 (二)SONoS以及(三)SoNOS的p
溝道元件的擦除瞬時曲線。
圖20是一曲線圖顯示對于SONS、SONoS以及SoNOS的忍受力特性。
圖21是一曲線圖顯示對于不同的偏壓以及程序化/擦除時間下SONS 元件的忍受力特性可延伸至10G個循環(huán)。
圖22是一曲線圖顯示室溫下SONS元件的保存。
圖23是沿著垂直此字線的方向的一個橫剖圖其中此字線在如同于圖 IO所述的一個存儲器陣列結(jié)構(gòu)內(nèi)，用于使用SONS電荷捕捉存儲單元的實 施方式其被采用于一個提供更新操作的系統(tǒng)內(nèi)，例如被采用于動態(tài)隨機存 取存儲器元件，且被采用于此字線及此電荷捕捉層之間的柵極注入空穴隧
主要元件符號說明
100存儲器陣列
101字線譯碼器/驅(qū)動器
102字線/區(qū)塊選擇線
103位線(行)譯碼器/驅(qū)動器
104位線
105總線
106感應(yīng)放大器及數(shù)據(jù)輸入結(jié)構(gòu)
107數(shù)據(jù)總線
雨提供調(diào)整偏壓的電壓以及電流源
109控制器
111數(shù)據(jù)輸入線
115數(shù)據(jù)輸出線
150集成電路
151其它電路
199漏極線
201、204 源極線
202、205 半導(dǎo)體主體線203、 206 漏極線 210-213 字線
220 絕緣層 220-A、 220-B 區(qū)域
221 襯底
240作為空穴隧穿層的第一層 241作為能帶補償層的第二層 242作為絕緣層的第三層 243電荷捕捉層 244介電阻擋層 301-309存儲單元
440 阻擋層
441 電荷捕捉層 442絕緣層 443能帶補償層 444隧穿層 842隧穿層
843 電荷捕捉層
844 阻擋層 942阻擋層 943 電荷捕捉層 944隧穿層 1101源極線
1102半導(dǎo)體主體線
1103漏極線
1105半導(dǎo)體主體線
1104源極線
1106漏極線
1200存儲器陣列
1201字線譯碼器/驅(qū)動器1202字線/區(qū)塊選擇線
1203位線(行)譯碼器/驅(qū)動器
1204位線
1205總線
1206感應(yīng)放大器及數(shù)據(jù)輸入結(jié)構(gòu)
1207數(shù)據(jù)總線
1208提供調(diào)整偏壓的電壓以及電流源
1209控制器
1211數(shù)據(jù)輸入線
1215數(shù)據(jù)輸出線
1250集成電路
1251其它電路
1301其它電路
1302SOI DRAM陣列
1303SOI快閃陣列
1350集成電路
具體實施例方式
本發(fā)明的實施例的一個詳細(xì)描述是被提供，同時請參考圖1至圖23。 圖1是一個簡化的方塊圖描述一個集成電路150，其包含一層襯底， 其可能為一個單一的芯片或一個在單一集成電路的封裝內(nèi)被配置以封裝 在一起的多芯片，以及一個存儲器陣列100，其是位于襯底的一個第一區(qū) 域，其包含在一層絕緣體上硅(SOI)結(jié)構(gòu)內(nèi)的一個分離位線架構(gòu)內(nèi)被布置的 單一晶體管的介電電荷捕捉存儲單元，且其是用以施行隨機存取讀取、擦 除及程序化操作。 一條字線(或列)以及一個字線譯碼器/驅(qū)動器101是被耦 接至多個字線/區(qū)塊選擇線102且與其電性溝通，且沿著此存儲器陣列100 內(nèi)的列被布置。 一個位線(行)譯碼器/驅(qū)動器103是透過多個位線104被耦 接及電性連接至沿著存儲器陣列100內(nèi)的行被布置的存儲單元，其位于存 儲器陣列100內(nèi)且被用于讀取及寫入數(shù)據(jù)。地址是在總線105上被提供至 此字線譯碼器/驅(qū)動器101，并送至位線(行)譯碼器/驅(qū)動器103。于方塊106內(nèi)的感應(yīng)放大器及數(shù)據(jù)輸入結(jié)構(gòu)，其包含用于此讀取、程序化及擦除模式 的電流源，是通過數(shù)據(jù)總線107被耦接至位線(行)譯碼器/驅(qū)動器103。數(shù)
據(jù)是通過此數(shù)據(jù)輸入線111由集成電路150的輸入/輸出端或由集成電路 150內(nèi)部的其它電路151被提供至方塊106內(nèi)的此數(shù)據(jù)輸入結(jié)構(gòu)。在此描 述的實施例，其它電路151是被包含于集成電路150之上，例如一個泛用 處理器或特殊目的應(yīng)用電路，或是一個組合模塊，其可提供被此存儲器陣 列所支持的系統(tǒng)級芯片功能。數(shù)據(jù)是經(jīng)由此數(shù)據(jù)輸出線115被提供，其方 向是自方塊106內(nèi)的感應(yīng)放大器至集成電路150上的輸入/輸出端，或至集 成電路150內(nèi)部或是外部的其它數(shù)據(jù)目的地。
此陣列100是依據(jù)以下描述的實施例中的一種AND架構(gòu)所實施，其 具有被布置于一個分離位線架構(gòu)的介電電荷捕捉存儲單元，且被用于隨機 存取、擦除以及程序化的操作。
在此范例所實施的一個控制器109，是利用一個調(diào)整偏壓狀態(tài)機構(gòu)以 控制此提供調(diào)整偏壓的電壓以及電流源108的應(yīng)用，例如施加于字線、位 線、源極線及主體線的讀取、程序化、擦除、擦除確認(rèn)、程序化確認(rèn)電壓 或電流。在動態(tài)隨機存取的實施例中，此控制器實現(xiàn)一個更新模式，以周 期性地更新儲存于此陣列內(nèi)的電荷捕捉元件的電荷。此控制器109可以通 過使用在此領(lǐng)域中已知的特殊目的邏輯電路而實現(xiàn)。在另一實施例中，此 控制器109包含一個泛用處理器，其可能是在同一個集成電路上被實現(xiàn)， 其是執(zhí)行一個計算機程序以控制此元件的操作。在又一其它的實施例中， 一個特殊目的邏輯電路以及一個泛用處理器的組合可能被用以實施控制 器109?？刂破?09至少包含具有隨機存取讀取、擦除以及程序化模式的 邏輯以及偏壓電路，其中于此擦除模式下是偏壓一個被選取的存儲單元以 設(shè)定此選取的存儲單元內(nèi)的一個擦除臨界狀態(tài)，且于程序化模式下是偏壓 一個被選取的存儲單元以設(shè)定此選取的存儲單元內(nèi)的一個程序化臨界狀 態(tài)。
圖2是一個布局圖顯示一個SOI結(jié)構(gòu)(其絕緣層并未被標(biāo)示)內(nèi)的一個 分離位線存儲器陣列的一部份。多對的半導(dǎo)體源極/漏極線(201/203及 204/206)是被嵌入至在SOI結(jié)構(gòu)內(nèi)的此絕緣層上。半導(dǎo)體主體線202、 205 是被嵌入至在SOI結(jié)構(gòu)內(nèi)的此絕緣層上且位于各自對應(yīng)的源極以及漏極線之間，且提供此陣列內(nèi)的存儲單元其溝道區(qū)域。在此描述的實施例中，
是利用n+摻雜的外延硅或其它的半導(dǎo)體材料以實現(xiàn)在此陣列內(nèi)的此源極 線201及204(分別標(biāo)示作源極線S"以及源極線SL2)。同樣地，是利用n+ 摻雜的外延硅或其它的半導(dǎo)體材料以實現(xiàn)在此陣列內(nèi)的此漏極線203及 206(分別標(biāo)示作位線BL,以及位線BL2)。這些對半導(dǎo)體源極/漏極線 (201/203及204/206)是和相鄰的線對電性隔離以建立此分離位線架構(gòu)。通 過使用p摻雜的外延硅或其它的半導(dǎo)體材料，主體線202及205(p型阱) 是被實現(xiàn)。在此描述的實施例中，此絕緣層分隔相鄰的源極/漏極線對。多 條字線210-213(其標(biāo)示為WL" WL2、 WL3及WLw)覆蓋于多對源極/漏極 線并建立一個交會點陣列。雖然其未在布局圖示中描述，電荷捕捉結(jié)構(gòu)是 位于此字線以及于此半導(dǎo)體主體線的溝道區(qū)域之間，且位于所相對應(yīng)的半 導(dǎo)體源極/漏極線對之間，并在此交會點內(nèi)形成存儲單元。
在此描述的實施例，其如同圖內(nèi)的括號所指示，在各自的行中此源極 線以及半導(dǎo)體主體線是被被耦接在一起，因此其皆接收到共同或類似的偏 壓電壓。因此，源極線201是被耦接至半導(dǎo)體主體線202且與其共享相同 的電壓，且源極線204是被耦接至半導(dǎo)體主體線205且與其共享相同的電 壓。在一個行內(nèi)的存儲單元是被平行地布置于此相對應(yīng)的源極線及漏極線 之間，其提供相對低電流的隨機存取讀取操作、隨機存取程序化操作及隨 機存取擦除操作。如同于布局圖標(biāo)可見的一個存儲單元的區(qū)域，可以小到 8F2，其中F表示結(jié)構(gòu)的最小寬度，例如對于此源極線、主體線、漏極線 或字線所采用的工藝而言結(jié)構(gòu)的最小寬度。如同在此所述，可能使用多晶 硅薄膜晶體管結(jié)構(gòu)，其利用激光退火或其它用于改良溝道特性的工藝，以 實現(xiàn)其它的AND型陣列元件。
圖3是沿著圖2的結(jié)構(gòu)內(nèi)的一個半導(dǎo)體主體線，例如線202，的方向 的一個橫剖圖，此結(jié)構(gòu)是被用于半導(dǎo)體主體線202與電荷捕捉層243(溝道 注入)之間的電荷(電子或空穴)隧穿。此橫剖圖顯示襯底221，其可能為一 個單一晶體半導(dǎo)體芯片，例如為p型或n型的硅。 一層絕緣層220，例如 二氧化硅，將半導(dǎo)體主體線202以及相對應(yīng)半導(dǎo)體主體線202的源極/漏極 線(例如于圖2所示的201及203)，與襯底221分隔開來。 一個多層的電 荷捕捉結(jié)構(gòu)包含層240-244，是位于字線210-212以及半導(dǎo)體主體線202之間。在此描述的實施例中，此多層的電荷捕捉結(jié)構(gòu)是連續(xù)地經(jīng)過多條字 線，例如在此陣列的一區(qū)段內(nèi)字線WL,至WLN，或經(jīng)過整個陣列內(nèi)所有 的字線。在另一個結(jié)構(gòu)內(nèi)，此電荷捕捉結(jié)構(gòu)可以被布局成一小塊，例如， 其位于個別存儲單元的字線以及半導(dǎo)體主體線之間。
在此實施例中的字線210-212包含p+多晶硅，其通常具有一層硅化物 的覆蓋層。其亦可能使用N+多晶硅。其它的實施例采用單一或多層的材
料，例如金屬、金屬化合物、或金屬與金屬化合物的混合或復(fù)合物，例如 鉬、氮化鉭、金屬硅化物、鋁、或其它的金屬或金屬復(fù)合物柵極材料(例如，
Ti、 TiN、 Ta、 Ru、 Ir、 Ru02、 Ir02、 W、 WN等等)。對于某些應(yīng)用，最 好是使用具有功函數(shù)大于4eV的材料，最好是更大于4.5eV。此類材料通 常是使用濺射以及物理氣相沉積技術(shù)來布置，且可以使用反應(yīng)性離子刻蝕 布置。
于圖3所述的實施例中，此多層電荷捕捉結(jié)構(gòu)包含此介電隧穿層，其 包含多種材料的復(fù)合物，其包含作為一層空穴隧穿層的一層第一層240、 作為一層能帶補償層的一層第二層241、以及作為一層絕緣層的一層第三 層242。此空穴隧穿層由二氧化硅組成，例如，位于半導(dǎo)體主體線202的 表面上，具有小于20埃的厚度，且最好是15?；蚋〉暮穸取４淼膶?施例是使用10?；?2埃的厚度。此空穴隧穿層例如使用臨場蒸氣產(chǎn)生 (ISSG)技術(shù)來生成，并可以伴隨一個后續(xù)沉積NO退火工藝或在沉積時加 入額外的NO到周圍氣氛。
作為一層能帶補償層的第二層241包含，例如，具有小于30埃厚度 的氮化硅，且最好是25?；蚋?，其是覆蓋在第一層240之上。氮化硅 層的形成可能通過，例如是，使用低壓化學(xué)氣相沉積(LPCVD)達(dá)成，例如 于攝氏680度下使用二氯硅烷(DCS)以及NH3先驅(qū)物質(zhì)。在另一工藝中， 此能帶補償層包含氮氧化硅，其是由使用N20先驅(qū)物質(zhì)的類似工藝形成。
作為一層絕緣層的第三層242，包含例如二氧化硅，覆蓋在第二層241 之上且例如可以使用LPCVD高溫氧化物(HTO)沉積以被形成。二氧化硅 的第三層242的厚度是小于35埃，且最好是30?；蚋?。額外討論能隙 工程的隧穿結(jié)構(gòu)的細(xì)節(jié)可在于2006年1月3日具有共同申請人的美國專 利申請案第11/324540號；以及于2008年1月1日獲證的美國專利第7315474號，上述二文件是在此作為配合參考數(shù)據(jù)。
在此實施例所述的一層電荷捕捉層243是覆蓋在此多層復(fù)合的隧穿層 之上。在此實施例所述的電荷捕捉層243包含氮化硅，其具有例如大于50 埃的厚度，包含例如約70埃的厚度。亦可能使用一層富含硅的氮化物。 一層氮化硅電荷捕捉層243的形成可通過使用例如低壓化學(xué)氣相沉積 (LPCVD)。其它的電荷捕捉材料以及結(jié)構(gòu)可被采用，包含例如氮氧化硅 (SixOyNz)、富含硅的氮化物、富含硅的氧化物、包含嵌入式納米顆粒的捕 捉層等等。上述的多種不同的電荷捕捉材料系可參考于2006年11月23 日發(fā)表的美國專利公開第2006/0261401A1號，標(biāo)題為"Novel Low Poer Non-Volatile Memory and Gate Stack", 申i青人為Bhattacharyya。
介電阻擋層244是位于字線210、 211及212以及電荷捕捉層243之 間。在此描述的實施例中，介電阻擋層244包含一個單一層的絕緣材料， 例如二氧化硅。另外，阻擋層244包含一個高k值的材料，其中高k值代 表此材料具有大于6的介電常數(shù)，例如氧化鋁(Al203)、氧化鉿(Hf02)、Zr02、 La203、 AlSiO、 HfSiO、以及ZrSiO等等。在另一實施例中，阻擋層244 可能包含一個堆棧，其包含一層二氧化硅的緩沖層以及一層高k值的覆蓋 層(在此未顯示)。二氧化硅的緩沖層，通過一個濕熔爐氧化工藝，可自氮 化物經(jīng)由濕反轉(zhuǎn)形成。其它的實施例可用高溫氧化(HTO)或LPCVD Si02 而實現(xiàn)。氧化鋁(高k值的覆蓋層)層可使用原子氣相沉積方法形成，其以 約為攝氏900度下60秒的后續(xù)快速熱退火強化此薄膜。
圖4是在，采用圖2架構(gòu)的圖3所述的實施例內(nèi)，沿著一條字線，例 如字線210，所截取的一個橫剖圖，其中此實施例是被采用以實施在半導(dǎo) 體主體線202內(nèi)的溝道與電荷捕捉層243之間電荷(電子或空穴)隧穿。于 圖4所示的參考數(shù)字是如同于圖3內(nèi)相對應(yīng)的元件所示的數(shù)字，且這些元 件的描述在此并不作重復(fù)性的說明。圖4描述此分離位線結(jié)構(gòu)，其中源極 線201是由絕緣層220內(nèi)的區(qū)域220-A和相鄰行的存儲單元內(nèi)的漏極線 199分隔開來。同樣地，漏極線203是由絕緣層220內(nèi)的區(qū)域220-B和相 鄰行的存儲單元內(nèi)的源極線204分隔開來。
對于制造此結(jié)構(gòu)的一個代表性的技術(shù)包含首先在襯底221上形成一層 絕緣層220，且平坦化此絕緣層220。然后一層外延硅是在此平坦化的結(jié)構(gòu)上成長。此半導(dǎo)體材料是接著依據(jù)一個定義此源極/漏極線對以及此半導(dǎo) 體主體線的布局被遮蓋。摻雜物是依據(jù)此布局工藝被注入以定義此N+線 以及此p型阱的線。然后，此介電電荷捕捉結(jié)構(gòu)是在此陣列上被形成。接
著，溝道是在源極/漏極線對的行之間被刻蝕且在區(qū)域220-A及220-B內(nèi)被 填滿此絕緣材料。由此制成的結(jié)構(gòu)是再一次地被平坦化，然后字線材料是 被沉積且被布局以定義在此陣列內(nèi)的字線。
圖5至圖7是一個分離位線陣列概要的圖標(biāo)，其是如同上述所實施， 且亦分別描述用于隨機存取程序化、隨機存取擦除以及隨機存取讀取模式 操作的調(diào)整偏壓。九個各自的存儲單元301-309是被描述于此概要圖示中。 真正如同在此所述實施的陣列可能包含大數(shù)量的區(qū)段，其中各個區(qū)段，例 如，包含介于16條至128條之間的字線且包含介于512條至2048條的位 線。如同某一特定的實施例所需，更大量的字線與位線可被布置于一個隨 機存取陣列。存儲單元301-303是被平行地連接于源極線SL,與位線B" 之間，存儲單元304-306是被平行地連接于源極線SL2與位線BL2之間， 存儲單元307-309是被平行地連接于源極線SL3與位線BL3之間。
用于程序化一個被選取的存儲單元，例如存儲單元302，的一個程序 化模式內(nèi)，在此集成電路上的控制電路是偏壓此被選取的存儲單元以產(chǎn)生 電子隧穿，以在此被選取的存儲單元內(nèi)設(shè)定一個程序化臨界狀態(tài)。此偏壓 故需建立一個穿過此電荷捕捉結(jié)構(gòu)的電場，此電場需足夠以誘發(fā)電子隧穿 過此隧穿層至此電荷捕捉結(jié)構(gòu)，其可增加此存儲單元的閾值電壓到程序化 狀態(tài)的目標(biāo)階級。穿過此電荷捕捉結(jié)構(gòu)的偏壓的強度在此作為程序化電壓 VP(3M，且在代表的實施例中可為M至22伏特的階級。依據(jù)在此所述的存 儲單元的操作方法，被耦接至此被選取的存儲單元(例如302)的此源極線 (例如SL,)、主體及位線(例如BL1)接收一個負(fù)的位線程序化電壓，且被耦 接至此被選取的存儲單元的字線(例如WTU)接收一個正的字線程序化電 壓。此未被選取的字線以及位線是被耦接至一個接地的電壓或其它共同的 參考電壓。此負(fù)的位線程序化電壓以及此正的字線程序化電壓的總合等于 對于此存儲單元的此程序化電壓VpcM，且誘發(fā)穿過此隧穿層的一個電場， 其造成由此源極線/漏極線且/或溝道的電子隧穿至此電荷捕捉結(jié)構(gòu)的電荷 捕捉層。此負(fù)的位線程序化電壓以及此正的字線程序化電壓是被選取，以預(yù)防 在此被選取的字線或此被選取的位線上的其它存儲單元的存儲器狀態(tài)被
干擾。因此，例如，被耦接至此被選取的字線(WL2)的存儲單元305及308 亦受到此正的字線程序化電壓，且被耦接至此被選取的位線(BL,)的存儲單 元301及303亦受到此負(fù)的位線程序化電壓。
在一較佳的實施例中， 一個負(fù)的位線程序化電壓是在接近或等于 -VTOM/2的階級，且此正的字線程序化電壓是在接近或等于+VpcM/2的階 級。因此，所能造成在此陣列其它存儲單元的存儲器狀態(tài)被干擾的最大電 場約為用于程序化的電場強度的一半。此程序化電壓VPCM，位線程序化 電壓以及字線程序化電壓是依據(jù)一個電荷捕捉結(jié)構(gòu)的交換考慮被選取，此 交換考慮系評估在程序化速度(VpGM較大的強度)以及對于鄰近存儲單元 的存儲器狀態(tài)易造成干擾的最大電荷漏失(此位線程序化電壓以及字線程 序化電壓較低的強度)之間取舍。因此，于實際的實施例中，可使用具有約 為一半程序化電壓的字線程序化電壓以及位線程序化電壓，在一半準(zhǔn)確量 的變動量將不會造成電場顯著地不平衡，而干擾到被選取的位線上的存儲 單元和被選取字線上存儲單元所儲存的電荷。此電壓強度的變化可視為電 場強度的差值，其是由在位線上一給定的電壓強度在隧穿層內(nèi)所誘發(fā)的電 場相對于由在字線上相同的電壓強度在隧穿層內(nèi)所誘發(fā)的電場所相差之
通常，對于此應(yīng)用的目的主要的考慮為，使存儲單元不被此位線程序 化電壓或此字線程序化電壓干擾，其存儲器狀態(tài)可保持不被更改于一個合 理的讀取、程序化及擦除操作的循環(huán)次數(shù)內(nèi)，例如10000至100000次或 對于非易失性實施例下更多的循環(huán)，或在一個動態(tài)隨機存取的實施例下， 于更新循環(huán)間所發(fā)生讀取、程序化及擦除操作循環(huán)的次數(shù)內(nèi)其可保持不被 更改。
如同于圖6所描述，在用于擦除一個被選取的存儲單元，例如存儲單 元302，的一個擦除模式下，在此集成電路上的控制電路偏壓此被選取的 存儲單元以造成空穴隧穿，以在此被選取的存儲單元內(nèi)設(shè)定一個擦除臨界 狀態(tài)。此偏壓因此必需建立一個穿過此電荷捕捉結(jié)構(gòu)的電場，且此電場需 足夠以誘發(fā)空穴隧穿到此電荷捕捉結(jié)構(gòu)內(nèi)，此空穴隧穿可降低此存儲單元的閾值電壓至此擦除狀態(tài)的目標(biāo)階級。穿過此電荷捕捉結(jié)構(gòu)的偏壓的強度 是在此參作為此擦除電壓VERs。依據(jù)在此所述的存儲單元的操作方法，被 耦接至此被選取的存儲單元(例如302)的此源極線(例如SL1)、主體及位線
(例如BL,)接收一個正的位線擦除電壓，且被耦接至此被選取的存儲單元 的字線(例如WL2)接收一個負(fù)的字線擦除電壓。未被選取的字線以及位線
是被耦接至一個接地的電壓或其它共同的參考電壓。此正的位線擦除電壓
以及此負(fù)的字線擦除電壓的總合等于對于此存儲單元的此擦除電壓V^s，
且誘發(fā)穿過此隧穿層的一個電場，其造成由此源極線/漏極線且/或溝道的 空穴隧穿至此電荷捕捉結(jié)構(gòu)的電荷捕捉層內(nèi)。
此正的位線擦除電壓以及此負(fù)的字線擦除電壓是被選取，以防止在此 被選取的字線或此被選取的位線上的其它存儲單元的存儲器狀態(tài)被干擾。
因此，例如，被耦接至此被選取的字線(WL2)的存儲單元305及308亦受 到此負(fù)的字線擦除電壓，且被耦接至此被選取的位線(BL,)的存儲單元301 及303亦受到此正的位線擦除電壓。
在一較佳的實施例中，一個正的位線擦除電壓是在接近或等于+VERs/2 的階級，且此負(fù)的字線擦除電壓是在接近或等于-VERs/2的階級。因此，所 能造成在此陣列其它存儲單元的存儲器狀態(tài)被干擾的最大電場是約為用 于擦除的電場強度的一半。此擦除電壓VERS，位線擦除電壓以及字線擦除 電壓是依據(jù)一個電荷捕捉結(jié)構(gòu)的交換考慮被選取，此交換考慮是評估在擦 除速度(Vers較大的強度)以及對于鄰近存儲單元的存儲器狀態(tài)易造成干擾 的最大電荷漏失(此位線擦除電壓以及字線擦除電壓較低的強度)之間取 舍。因此，于實際的實施例中，可能使用具有約為一半擦除電壓的字線擦 除電壓以及位線擦除電壓，在一半準(zhǔn)確量的變動量將不會造成電場顯著地 不平衡，而干擾到被選取的位線上的存儲單元和被選取字線上存儲單元所 儲存的電荷。此電壓強度的變化可視為電場強度的差值，其是由在位線上 一給定的電壓強度在隧穿層內(nèi)所誘發(fā)的電場相對于由在字線上相同的電 壓強度在隧穿層內(nèi)所誘發(fā)的電場所相差之量。
如同于圖7所述，在一個讀取模式操作下， 一個被選取的存儲單元的 源極線SL,及主體是被耦接至接地的電壓， 一個被選取的存儲單元的位線 BL,是被耦接至一個位線讀取電壓且一個被選取的存儲單元的字線是被耦接至一個字線讀取電壓。故而，對于讀取存儲單元302， BL!接收一個正 的位線讀取電壓，而WL2接收一個正的字線讀取電壓。未選取的位線及字 線是被耦接至接地的電壓。非常快速的隨機存取讀取操作是可能使用合理 的讀取電壓，其不會對在此陣列內(nèi)未選取的存儲單元造成干擾。
圖8顯示用于非?？焖俚碾S機存取的另一實施例，其合并使用包含一 個更新模式的一個控制電路。對于在圖3及圖8內(nèi)相對應(yīng)的元件是使用相 同的參考數(shù)字。于圖8內(nèi)的電荷捕捉結(jié)構(gòu)是依據(jù)一個另外的應(yīng)用以被實現(xiàn)， 而且其包含了一層隧穿層842、一層電荷捕捉層843、以及一層阻擋層844。 為了使讀取、程序化及擦除有非常高速的隨機存取，非常薄的隧穿層842 是被采用，例如具有小于1.5納米或約1納米或在某些實施例中更小厚度 的一層二氧化硅。電荷捕捉層843以及阻擋層844可以如同上述圖3被實 施。對于于圖8所示的一個存儲單元的實施例，必需對其實施更新循環(huán)， 以補償經(jīng)由隧穿層842的電荷漏失。例如，對于一個代表性的實施例，可 以執(zhí)行通常用在DRAM技術(shù)的一個更新循環(huán)，以使得各個存儲單元的狀 態(tài)可以在至少每10至100毫秒內(nèi)的周期內(nèi)被更新一次。依據(jù)存儲單元電 荷儲存動態(tài)的特定特征，可以實施更短或更長的更新周期。
圖9描述類似圖3所述的一個實施例，其中此隧穿層是被實現(xiàn)于字線 210及電荷捕捉層441之間，且使用p溝道元件的N型硅主體線202p以 進行柵極注入操作。在圖3內(nèi)所使用的參考數(shù)字是再次地被用于圖9內(nèi)相 對應(yīng)的元件而不再重復(fù)描述。于圖9內(nèi)的電荷捕捉結(jié)構(gòu)包含在半導(dǎo)體主體 線202p上的一層阻擋層440、以及在阻擋層440上的一層電荷捕捉層441 。 阻擋層440以及電荷捕捉層441是同上述般的被實施。圖9內(nèi)的實施例所 述的此隧穿層是一個多層結(jié)構(gòu)，其包含在電荷捕捉層441上的一層絕緣層 442，在絕緣層442上的一層能帶補償層443，以及在能帶補償層443上的 一層隧穿層444。在此實施例中，對于程序化及擦除操作的電子及空穴隧 穿是發(fā)生在字線210與電荷捕捉層441之間。同上所述，此多層的隧穿結(jié) 構(gòu)(442、 443、 444)可以用一層單層的二氧化硅或其它的隧穿材料替代。
圖10描述類似于圖8所述的一個實施例，其中此超薄的隧穿層944 是在在此字線210以及此電荷捕捉層943之間被實施，且使用p溝道元件 的N型硅主體線202p以進行柵極注入操作。在圖3內(nèi)所使用的參考數(shù)字是再次地被用于圖10內(nèi)相對應(yīng)的元件而不再重復(fù)描述。于圖10內(nèi)的電荷
捕捉結(jié)構(gòu)包含在半導(dǎo)體主體線202p上的一層阻擋層942、以及在阻擋層 942上的一層電荷捕捉層943。阻擋層942以及電荷捕捉層943是同上所 述以被實施。圖10內(nèi)的實施例所述的隧穿層944包含一層單層的二氧化 硅或氮氧化硅，其具有小于1.5納米或小于1納米的厚度，因此隧穿層944 可被采用于在支持更新操作的一個集成電路上的一個動態(tài)隨機存取模式。
圖11是類似圖2所述的一個p溝道實施例的一個布局圖示。在圖11 的實施例內(nèi)，半導(dǎo)體源極線1101、 1104及漏極線1103、 1106包含P+硅， 且半導(dǎo)體主體線1102、 1105包含n型硅。在其它方面，此結(jié)構(gòu)在本質(zhì)上 是和圖2所述是相同的，而且使用相同的參考數(shù)字。
圖12是集成電路1250的一個簡化的方塊圖示，集成電路1250包含 一層襯底，其可能為一個單一的芯片或一個在單一集成電路的封裝內(nèi)被配 置以封裝在一起的多芯片，以及一個存儲器陣列1200，其是位于襯底的一 個第一區(qū)域，其包含在一個絕緣體上硅(SOI)結(jié)構(gòu)內(nèi)的一個分離位線架構(gòu)內(nèi) 被布置的單一晶體管的介電電荷捕捉存儲單元陣列，其類似于圖8或圖 10，且其是用以施行被一個更新操作所支持的動態(tài)隨機存取讀取、擦除及 程序化操作。 一條字線(或列)以及一個字線譯碼器/驅(qū)動器1201是被耦接 至多個字線/區(qū)塊選擇線1202且與其電性溝通，且沿著存儲器陣列1200 內(nèi)的列被布置。一個位線(行)譯碼器/驅(qū)動器1203是被耦接至多個位線1204 且與其電性溝通，其是沿著存儲器陣列1200內(nèi)的行被布置，以用于讀取 及寫入數(shù)據(jù)至存儲器陣列1200內(nèi)的存儲單元。地址是在總線1205上被提 供至此字線譯碼器/驅(qū)動器1201，并至位線(行)譯碼器/驅(qū)動器1203。于方 塊1206內(nèi)的感應(yīng)放大器及數(shù)據(jù)輸入結(jié)構(gòu)，其包含用于此讀取、程序化及 擦除模式的電流源，是通過數(shù)據(jù)總線1207被耦接至位線(行)譯碼器/驅(qū)動 器1203。數(shù)據(jù)是通過此數(shù)據(jù)輸入線1211由集成電路1250的輸入/輸出端 或由集成電路1250內(nèi)部的其它電路1251被提供至方塊1206內(nèi)的此數(shù)據(jù) 輸入結(jié)構(gòu)。在此描述的實施例，其它電路1251是被包含于集成電路1250 之上，例如一個泛用處理器或特殊目的應(yīng)用電路，或是一個組合模塊，其 可提供被此存儲器陣列所支持的系統(tǒng)級芯片功能。數(shù)據(jù)是通過此數(shù)據(jù)輸出 線1215被提供，其方向是由在方塊1206內(nèi)的感應(yīng)放大器至集成電路1250上的輸入/輸出端，或至集成電路1250內(nèi)部或是外部的其它數(shù)據(jù)目的地。
此陣列1200是依據(jù)以下描述的實施例中的一種AND架構(gòu)所實施，其 具有被布置于一個分離位線架構(gòu)的介電電荷捕捉存儲單元，且被用于隨機 存取、擦除以及程序化的操作。
在此范例所實施的一個控制器1209，是利用一個調(diào)整偏壓狀態(tài)機構(gòu)以 控制提供調(diào)整偏壓的電壓以及電流源1208的應(yīng)用，例如施加于字線、位 線、源極線及主體線的讀取、更新、程序化、擦除、擦除確認(rèn)、程序化確 認(rèn)電壓或電流。此控制器1209可以通過使用在此領(lǐng)域中已知的特殊目的 邏輯電路而實現(xiàn)。在另一實施例中，此控制器1209包含一個泛用處理器， 其可能是在同一個集成電路上被實現(xiàn)，其是執(zhí)行一個計算機程序以控制此 元件的操作。在又一其它的實施例中， 一個特殊目的邏輯電路以及一個泛 用處理器的組合可能被用以實施控制器1209?？刂破?209至少包含具有 隨機存取讀取、擦除、程序化以及更新模式的邏輯以及偏壓電路，其中于 此擦除模式下是偏壓一個被選取的存儲單元以設(shè)定此選取的存儲單元內(nèi) 的一個擦除臨界狀態(tài)，且于程序化模式下是偏壓一個被選取的存儲單元以 設(shè)定此選取的存儲單元內(nèi)的一個程序化臨界狀態(tài)。在此更新模式下，存儲 單元是被周期性地存取，例如每10至100毫秒，而且其電荷儲存階級是 被一個程序化操作或一個擦除操作更新以補償任何在此存儲單元上更新 倔環(huán)之間可能發(fā)生的電荷漏失。
圖13描述一個系統(tǒng)芯片的實施例，其包含類似于以上所述的分離位 線結(jié)構(gòu)的一個動態(tài)存取存儲器陣列及非易失性存儲器陣列。在此描述的實 施例， 一個集成電路1350，其包含用類似于圖8所述存儲單元所實施的一 個SOI DRAM陣列1302，以及此支持的控制電路(在此未顯示)，以及用類 于圖2所述存儲單元所實施的一個SOI快閃陣列1303，以及此支持的控 制電路(在此未顯示)。依據(jù)被執(zhí)行的任務(wù)功能的選擇性需求，在此陣列上 的其它電路1301是被調(diào)整布置以讀取及寫入數(shù)據(jù)進入及取出自各種的陣 列。陣列1302及陣列1303是被實施于一個單一的集成電路，其包含一個 單一的芯片或在一個在單一集成電路的封裝內(nèi)被配置以封裝在一起的多 芯片。最好是，此二陣列皆被實施在一個單芯片上，故而用于此二不同陣 列的類似的制造過程可被操作以得到系統(tǒng)級芯片元件的高效且低成本的制造優(yōu)點。
一個新穎的單一晶體管(1T)DRAM存儲器是被揭露，其具有高忍受力 (>1G次數(shù))且使用一個IT電荷捕捉DRAM存儲單元，而其操作是使用柵 極注入程序化/擦除步驟。在此實施例中是使用一個富含硅的氮化物捕捉 層。此元件使用一個SONS結(jié)構(gòu)，其具有直接接觸此多晶柵極的氮化物捕 捉層。程序化及擦除操作是通過柵極注入實施，以避免損害此底部的氧化 物。此使用非隧穿氧化層的SONS結(jié)構(gòu)提供快速的程序化/擦除速度，而氮 化物捕捉層則提供良好的數(shù)據(jù)保存以及伴隨變長的更新時間。同時，使用 一個不用隧穿操作的氧化硅或氮氧化硅的柵極介電層，改善了此存儲器元 件的忍受力。又， 一個富含硅的氮化物，其在低電壓下具有更高的捕捉效 率，在此范例是被用作此電荷捕捉層。此元件的特征可以使用脈沖IV技 術(shù)表現(xiàn)，以使得此瞬時反應(yīng)可被正確地測量。且在低電壓(<7伏特)下1微 秒內(nèi)可獲得大的電流操作區(qū)間(〉10微安培)。且可獲得高忍受力(MOG)， 因為此程序化/擦除操作是經(jīng)由此多晶柵極直接寫入(或讀出)此SiN而不對 此底部的氧化層施加應(yīng)力。此電荷捕捉DRAM相對于傳統(tǒng)的1T1C以及浮 動主體1T的DRAM而言，可提供較長的保存時間(>1秒)以及可忽略的程 序化電流( pA)，故可提供低功率的操作。 一個AND型SOI陣列是被揭露 以提供隨機的程序化/擦除及讀取。
一個富含硅的氮化物是被引用于此電荷捕捉層以大幅地增大此存儲 器操作區(qū)間。此典型的氮化硅是Si3N4。因此在此典型的氮化硅薄膜內(nèi)Si 和N原子的比例為3:4。在此電荷捕捉結(jié)構(gòu)的實施例內(nèi)的比例可由，例如， 由3.1:4變化至4:4。另一個有用的參數(shù)是光學(xué)的折射率(n)，其是用一個光 學(xué)橢圓測厚儀在"波長633 nm"下被測量。對于標(biāo)準(zhǔn)的氮化硅而言此折射率 為n=2.0。對于富含硅的氮化物在我們的實驗下具有一個通常的范圍2.05 至2.1。
另外，因為1T存儲單元即使在讀取模式下亦容易受到柵極干擾，傳 統(tǒng)的DC-IV測量并不適用于此元件的特性。因此，我們采用脈沖IV測量 以準(zhǔn)確地顯示此元件表現(xiàn)的特性并檢視此瞬時行為。
此50納米的"SONS"(無頂部氧化物)、"SONoS"(有薄的頂部氧化物) 以及"SoNOS"(有薄的底部氧化物)的元件橫剖面圖，是描述于圖14a至圖14c。這些插入圖表示相對應(yīng)的ONO厚度。n溝道及p溝道元件兩者皆被制造。
此傳統(tǒng)的DC-IV測量是通過雙電壓掃描(由Vg=-5至+5V，然后+5至 -5V)而實施。于圖15a至圖15b內(nèi)的結(jié)果顯示所有的元件皆具有非常顯著 的遲滯。其顯示出此元件在低電壓下是很容易被程序化/擦除的。另外，富 含硅的氮化物相對于標(biāo)準(zhǔn)的氮化物而言具有更大的的遲滯。其代表富含硅 的氮化物在低電壓下可更有效地捕捉電荷。而且，此p溝道元件顯示比n 溝道元件還大一些的存儲器操作區(qū)間。 一個p溝道元件可以最好是使用柵 極注入操作。請參考于2007年發(fā)表的VLSITech.Dig.,pp.l40-141，發(fā)表人 為H.T.Lue等人。
較大的遲滯亦代表此傳統(tǒng)上用于定義閾值電壓的DC-IV測量(請參考 1995年發(fā)表的IEDM Tech. Dig.,pp.867-870，發(fā)表人為C. H. J. Lue等人)是 不合適的，因為這些元件會很容易地被干擾。因此，我們采用脈沖IV測 量以準(zhǔn)確地顯示這些元件的特性。
此脈沖IV設(shè)定是顯示于圖16(a)。圖16(b)及圖16(c)分別顯示在程序 化/擦除循環(huán)應(yīng)力下此柵極及漏極的電壓脈沖。對于此p溝道SONS的典型 的漏極電流回應(yīng)系示于圖17。程序化狀態(tài)具有較小的漏極電流，而擦除狀 態(tài)具有較大的電流。此大量的電流差異( 10微安培)提供快速讀取應(yīng)用絕 佳的設(shè)計區(qū)間。
因為真正被此感應(yīng)放大器所測得的是此漏極電流(ID)，而且，因為VT 無法在此瞬時脈沖內(nèi)被適當(dāng)?shù)販y量，我們在程序化/擦除脈沖后測量此漏極 電流(ID)而不使用傳統(tǒng)VT對時間的測量。
圖18a至圖18c描述對于圖14a至圖14c內(nèi)SONS、SONoS以及SoNOS 元件的程序化瞬時曲線。所有的元件皆在此電荷捕捉層內(nèi)使用富含硅的氮 化物。此程序化注入空穴并且減少此漏極電流。在低電壓下快速的程序化 可被獲得。此SONS單元顯示最快的程序化速度。因為其為溝道注入模式， SoNOS對于此程序化系使用反轉(zhuǎn)的極性(-VcO。
這些曲線圖顯示此元件可以在1微秒內(nèi)且在低+Vc偏壓下很容易地被 程序化。而且，SONS相對于SONoS或SoNOS而言顯示極快的速度。此 原因是SONS不具有隧穿氧化物，故而提供非?？焖俚淖⑷?氮化物具有相對于氧化物而言極低的能障高度)。在程序化后，漏極電流因為此空穴注 入而減少。在更久的程序化時間，漏極電流驅(qū)近至零。
圖19a至圖19c顯示對于(一)SONS、 (二)SONoS以及(三)SoNOS的p
溝道元件的程序化瞬時曲線。這些元件在此電荷捕捉層內(nèi)皆使用富含硅的 氮化物。此擦除注入電子并且增加此漏極電流。在低電壓下快速的擦除可 被達(dá)成。SONS顯示此快速的擦除速度。因為其為溝道注入模式，SoNOS 對于此擦除系使用反轉(zhuǎn)的極性(+Vc3 )。因為氮化物對于電子與空穴而言皆 具有類似的隧穿能障( 2eV)，所以SONS具有相當(dāng)?shù)牟脸俺绦蚧俣取?br> SoNOS顯示在程序化/擦除后具有反轉(zhuǎn)的極性，因為SoNOS是使用溝 道注入被程序化及擦除，而SONS及SONoS的操作是使用柵極注入。
對于各種元件的忍受力是在圖20內(nèi)被比較，其顯示一個程序化/擦除 循環(huán)對漏極電流的曲線圖。SONS顯示具有最好的存儲器操作區(qū)間。其是 由當(dāng)此隧穿氧化物被移除時有更有效的注入所造成。而且，采用此富含硅 的氮化物亦增進的此電荷捕捉的特性。圖21是一曲線圖，其顯示SONS 元件的對于不同的偏壓以及程序化/擦除時間下對漏極電流的作圖，其延伸 至10G個循環(huán)。此曲線圖顯示此存儲器操作區(qū)間隨著更大的操作電壓而增 加。然而，經(jīng)過底部氧化物的溝道注入亦會增加，造成氧化物的劣化使得 忍受力減少。
因此，減少此操作電壓對于增進此忍受力而言是必需的。在V(j〈6V 時，忍受力可大于10G個倔環(huán)，故適用于高忍受力的快取或DRAM應(yīng)用。
具有富含硅的氮化物的SONS元件的保存特性是顯示于圖22。對于程 序化及擦除狀態(tài)而言皆可以觀察到電荷松弛。然而，足夠的電流操作區(qū)間 (~3微安培)仍可在1秒后維持，故適用于DRAM的應(yīng)用。
此揭露的陣列架構(gòu)以及程序化/擦除方法系如同以上連結(jié)圖5至圖7 所述。對于程序化，+ ￥1>(^/2及-VpcM/2是分別被施加在此被選取的WL 及BL。擦除使用此相反極性的電壓且亦可以被隨機地選取。于圖18a至 圖18c及圖19a至圖19c內(nèi)，+ VPCM/2(~3伏特)顯示非常低的程序化/擦除 速率，故而允許足夠的干擾區(qū)間。由于此直接的隧穿程序化/擦除方法僅需 要可忽略的電流( pA)，故而允許平行的頁面程序化(如同于NAND快閃) 以增加整體的程序化/擦除總輸出。另一方面，所有的元件皆被平行地連接(和NAND相反)，故而可提供 大量的讀取電流以用于快速讀取。
一個新穎的1TDRAM單元是被詳細(xì)地揭露及分析。其顯示低功率及 高密度DRAM的應(yīng)用一種新的實現(xiàn)方法。
圖23描述一個類似于圖IO所述的實施例，除了在圖10內(nèi)介于字線 210與電荷捕捉層943之間的此超薄隧穿層944是被移除以用于柵極注入 操作，而且在一個p溝道的實施例下主體線202p為n型硅。于圖10內(nèi)所 使用的參考數(shù)字是再次得使用于圖23內(nèi)相對應(yīng)的元件且不再重復(fù)說明。 在圖23內(nèi)的此電荷捕捉結(jié)構(gòu)包含在半導(dǎo)體主體線202p上的一層阻擋層 942，以及在阻擋層942上的一層電荷捕捉層943。阻擋層942及電荷捕捉 層943是如同以上所述而被實施。在此陣列內(nèi)的此存儲單元的結(jié)構(gòu)亦可見 于圖14a。
當(dāng)本發(fā)明是由參考此較佳實施例及上述的范例所揭露，亦應(yīng)了解這些 范例是僅用來作描述及說明本發(fā)明之用，而非作為限制本發(fā)明之用。在不 脫離本發(fā)明的原則及范圍下，此領(lǐng)域中具有通常技藝者可輕易地作出調(diào)整 或組合。
權(quán)利要求
1、一種包含一襯底的集成電路，其特征在于，包含一存儲器陣列，其位于該襯底的一第一區(qū)域上，包含單一晶體管的介電電荷捕捉存儲單元，該多個存儲單元是被布置為一個分離位線架構(gòu)以用于隨機存取讀取、擦除及程序化操作；以及控制電路于該襯底的一第二區(qū)域上且被耦接至該存儲器陣列，該控制電路包含邏輯及偏壓電路其具有隨機存取讀取、擦除及程序化模式，其中于該擦除模式下是偏壓一被選取的存儲單元以產(chǎn)生空穴隧穿以設(shè)定該選取的存儲單元內(nèi)的一擦除臨界狀態(tài)，且于程序化模式下是偏壓一被選取的存儲單元以產(chǎn)生電子隧穿以設(shè)定該選取的存儲單元內(nèi)的一程序化臨界狀態(tài)。
2、 根據(jù)權(quán)利要求1所述的集成電路，其特征在于，該襯底的該第一區(qū)域包含一絕緣層，且該存儲器陣列包含多對半導(dǎo)體源極/漏極線于該絕緣層之上，該多對半導(dǎo)體源極/漏極線 是具有一第一導(dǎo)電態(tài)且分別包含一第一線于一第一側(cè)以及一第二線于一 —^頂!j;多條字線于該多對半導(dǎo)體源極/漏極線之上；一半導(dǎo)體主體陣列于該絕緣層之上且具有一第二導(dǎo)電態(tài)，其包含各自 的溝道區(qū)域于相對應(yīng)的該對半導(dǎo)體源極/漏極線之間；以及一電荷捕捉結(jié)構(gòu)陣列位于該多個字線及多個半導(dǎo)體主體之間，該電荷 捕捉結(jié)構(gòu)陣列包含多個存儲單元，該多個存儲單元是被平行地連接于相對 應(yīng)的該對半導(dǎo)體源極/漏極線的該多個第一及第二線之間，該電荷捕捉結(jié)構(gòu) 是被采用以被程序化及被擦除以儲存數(shù)據(jù)。
3、 根據(jù)權(quán)利要求2所述的集成電路，其特征在于，該半導(dǎo)體主體陣 列包含多個半導(dǎo)體主體線各自的部份于相對應(yīng)的該對半導(dǎo)體源極/漏極線 內(nèi)的該多個第一及第二線之間。
4、 根據(jù)權(quán)利要求2所述的集成電路，其特征在于，于該半導(dǎo)體主體 陣列的該多個半導(dǎo)體主體是被電性耦接至相對應(yīng)的該對源極/漏極線的該 第一線。
5、 根據(jù)權(quán)利要求2所述的集成電路，其特征在于，該多對中的半導(dǎo) 體源極/漏極線與該多對中其它半導(dǎo)體源極/漏極線對之間是被絕緣材料分 隔。
6、 根據(jù)權(quán)利要求1所述的集成電路，其特征在于，該控制電路包含 一更新模式以周期性地更新于該陣列內(nèi)的該多個存儲單元的臨界狀態(tài)。
7、 根據(jù)權(quán)利要求1所述的集成電路，其特征在于，該程序化模式包 含施加調(diào)整偏壓至被選取的多個存儲單元以誘發(fā)Fowler-Nordheim電子隧 穿，且該擦除模式是包含施加調(diào)整偏壓至被選取的多個存儲單元以誘發(fā) Fowler-Nordheim空穴隧穿。
8、 根據(jù)權(quán)利要求1所述的集成電路，其特征在于，該電荷捕捉結(jié)構(gòu) 包含一隧穿層、 一電荷捕捉層以及一阻擋層，該隧穿層具有一約1.5納米 或更薄的有效氧化層厚度。
9、 根據(jù)權(quán)利要求1所述的集成電路，其特征在于，該電荷捕捉結(jié)構(gòu) 包含一隧穿層、 一介電電荷捕捉層以及一介電阻擋層，該隧穿層包含一第 一層，其具有一空穴隧穿勢壘高度， 一第二層，其空穴隧穿勢壘高度小于 該第一層，以及一第三層，其空穴隧穿勢壘高度大于該第二層。
10、 根據(jù)權(quán)利要求1所述的集成電路，其特征在于，該程序化模式包 含施加一調(diào)整偏壓至一被選取的存儲單元，其包含施加一正字線程序化偏 壓至與該被選取的存儲單元耦接的一被選取的字線，且包含施加一負(fù)位線 程序化偏壓至一被選取的位線，該被選取的位線是被耦接至該被選取的存 儲單元，且其中該正字線程序化偏壓具有一強度，該強度對于被耦接至該 被選取的字線的其它存儲單元的存儲器狀態(tài)而言無法造成干擾，且該負(fù)位 線程序化偏壓具有一強度，該強度對于被耦接至該被選取的位線的其它存 儲單元的存儲器狀態(tài)而言無法造成干擾。
11、 根據(jù)權(quán)利要求1所述的集成電路，其特征在于，該擦除模式包含 施加一調(diào)整偏壓至一被選取的存儲單元，其包含施加一負(fù)字線擦除偏壓至 與該被選取的存儲單元耦接的一被選取的字線，且包含施加一正位線擦除 偏壓至一被選取的位線，該被選取的位線是被耦接至該被選取的存儲單 元，且其中該負(fù)字線擦除偏壓具有一強度，該強度對于被耦接至該被選取 的字線的其它存儲單元的存儲器狀態(tài)而言無法造成干擾，且該正位線擦除偏壓具有一強度，該強度對于被耦接至該被選取的位線的其它存儲單元的 存儲器狀態(tài)而言無法造成干擾。
12、 根據(jù)權(quán)利要求1所述的集成電路，其特征在于，該程序化模式包 含施加一調(diào)整偏壓至一被選取的存儲單元，其包含施加一約為+VpGM/2的 偏壓至一與該被選取的存儲單元耦接的被選取的字線，以及施加一約為 -丫^^/2的偏壓至一與該被選取的存儲單元耦接的被選取的位線。
13、 根據(jù)權(quán)利要求1所述的集成電路，其特征在于，該擦除模式包含 施加一調(diào)整偏壓至一被選取的存儲單元，其包含施加一約為-VE^/2的偏壓至一與該被選取的存儲單元耦接的被選取的字線，以及施加一約為+V^s/2的偏壓至一與該被選取的存儲單元稱接的被選取的位線。
14、 一種包含一襯底的集成電路，其特征在于，包含一第一存儲器陣列，其位于該襯底的一第一區(qū)域上，包含非易失性單 一晶體管的介電電荷捕捉存儲單元，該多個存儲單元是被布置為一個分離位線架構(gòu)以用于隨機存取讀取、擦除及程序化操作；一第二存儲器陣列，其位于該襯底的一第二區(qū)域上，包含易失性單一 晶體管的介電電荷捕捉存儲單元，該多個存儲單元是被布置為一個分離位 線架構(gòu)以用于隨機存取讀取、擦除及程序化操作；以及控制電路于該襯底的一第三區(qū)域上且被耦接至該第一及該第二存儲 器陣列，該控制電路包含用于該第一及該第二存儲器陣列的邏輯及偏壓電 路其具有隨機存取讀取、擦除及程序化模式，其中于該擦除模式下是偏壓 一被選取的存儲單元以產(chǎn)生空穴隧穿以設(shè)定該選取的存儲單元內(nèi)的一擦 除臨界狀態(tài)，且于程序化模式下是偏壓一被選取的存儲單元以產(chǎn)生電子隧 穿以設(shè)定該選取的存儲單元內(nèi)的一程序化臨界狀態(tài)，且包含用于具有一更 新模式的該第二存儲器陣列的邏輯及偏壓電路。
15、 根據(jù)權(quán)利要求14所述的集成電路，其特征在于，該襯底的該第 一區(qū)域包含一第一絕緣層，且該第一存儲器陣列包含多對第一半導(dǎo)體源極/漏極線于該第一絕緣層之上，該多對第一半導(dǎo)體 源極/漏極線是具有一第一導(dǎo)電態(tài)且分別包含一第一線于一第一側(cè)以及一 第二線于一第二側(cè)；多條第一字線，其覆蓋于該多對第一半導(dǎo)體源極/漏極線；一第一半導(dǎo)體主體陣列于該第一絕緣層之上且具有一第二導(dǎo)電態(tài)，包 含各自的溝道區(qū)域于相對應(yīng)的該對第一半導(dǎo)體源極/漏極線之間；以及一第一電荷捕捉結(jié)構(gòu)陣列位于該多個第一字線及多個第一半導(dǎo)體主 體之間，該第一電荷捕捉結(jié)構(gòu)陣列包含多個第一存儲單元，該多個第一存 儲單元是被平行地連接于該相對應(yīng)的該對第一半導(dǎo)體源極/漏極線的該多 個第一及第二線之間，于該第一存儲器陣列的該第一電荷捕捉結(jié)構(gòu)包含一 隧穿層、 一介電電荷捕捉層以及一介電阻擋層，該隧穿層包含一第一層， 其具有一空穴隧穿勢壘高度， 一第二層，其空穴隧穿勢壘高度小于該第一層，以及一第三層，其空穴隧穿勢壘高度大于該第二層；其中該襯底的該第二區(qū)域包含一第二絕緣層，且該第二存儲器陣列包含在該第二絕緣層上的多對第二半導(dǎo)體源極/漏極線，該多對第二半導(dǎo)體源極/漏極線是具有一第三導(dǎo)電態(tài)且分別包含一第三線于一第三側(cè)以及一第四線于一第四側(cè)；多條第二字線于該多對第二半導(dǎo)體源極/漏極線之上； 一第二半導(dǎo)體主體陣列于該第二絕緣層上且具有一第四導(dǎo)電態(tài)，包含各自的些溝道區(qū)域于相對應(yīng)的該對第二半導(dǎo)體源極/漏極線之間；以及一第二電荷捕捉結(jié)構(gòu)陣列位于該多個第二字線及多個第二半導(dǎo)體主 體之間，該第二電荷捕捉結(jié)構(gòu)陣列包含多個第二存儲單元，該多個第二存 儲單元是被平行地連接于該相對應(yīng)的該對第二半導(dǎo)體源極/漏極線的該多 個第三及第四線之間，于該第二存儲器陣列的該第二電荷捕捉結(jié)構(gòu)包含一 隧穿層、 一電荷捕捉層以及一阻擋層，該隧穿層具有一約1.5納米或更薄 的厚度的有效氧化層。
16、 一種包含一襯底的集成電路，其特征在于，包含 一分離位線存儲器陣列，其包含單一晶體管的多個介電電荷捕捉存儲 單元，其中該介電電荷捕捉存儲單元包含一介電電荷捕捉層及一柵極介電 層，該介電電荷捕捉層是連接該存儲單元的柵極且該柵極介電層是連接一 溝道；以及與該分離位線存儲器陣列耦接的一控制電路，該控制電路包含具有隨 機存取讀取、擦除及程序化模式的邏輯及偏壓電路，其中于該擦除模式下是偏壓一被選取的存儲單元以設(shè)定該選取的存儲單元內(nèi)的一擦除臨界狀 態(tài)，且于程序化模式下是偏壓一被選取的存儲單元以設(shè)定該選取的存儲單 元內(nèi)的一程序化臨界狀態(tài)。
17、 根據(jù)權(quán)利要求16所述的集成電路，其特征在于，該襯底包含一 絕緣層，且該分離位線存儲器陣列包含在該絕緣層上的多對半導(dǎo)體源極/漏極線，該多對半導(dǎo)體源極/漏極線 是具有一第一導(dǎo)電態(tài)且分別包含一第一線于一第一側(cè)以及一第二線于一 ——"f則；多條字線于該多對半導(dǎo)體源極/漏極線之上；一半導(dǎo)體主體陣列于該絕緣層之上且具有一第二導(dǎo)電態(tài)，其包含各自 的溝道區(qū)域于相對應(yīng)的該對半導(dǎo)體源極/漏極線之間；及一電荷捕捉結(jié)構(gòu)陣列位于該多個字線及多個半導(dǎo)體主體之間，該電荷 捕捉結(jié)構(gòu)陣列包含多個存儲單元，該多個存儲單元是被平行地連接于該相 對應(yīng)的該對半導(dǎo)體源極/漏極線的該多個第一及第二線之間，該電荷捕捉結(jié) 構(gòu)是被采用以被程序化及被擦除以儲存數(shù)據(jù)。
18、 根據(jù)權(quán)利要求17所述的集成電路，其特征在于，該半導(dǎo)體主體 陣列包含多個半導(dǎo)體主體線各自的部份于相對應(yīng)的該對半導(dǎo)體源極/漏極 線內(nèi)的該多個第一及第二線之間。
19、 根據(jù)權(quán)利要求17所述的集成電路，其特征在于，于該半導(dǎo)體主 體陣列的該多個半導(dǎo)體主體是被電性耦接至相對應(yīng)的該對源極/漏極線的 該第一線。
20、 根據(jù)權(quán)利要求17所述的集成電路，其特征在于，該多對中的半 導(dǎo)體源極/漏極線與該多對中其它半導(dǎo)體源極/漏極線對之間是被絕緣材料 分隔。
21、 根據(jù)權(quán)利要求16所述的集成電路，其特征在于，該程序化模式 包含施加調(diào)整偏壓至被選取的存儲單元以誘發(fā)柵極的電子注入至該電荷 捕捉層。
22、 根據(jù)權(quán)利要求16所述的集成電路，其特征在于，該電荷捕捉層 包含富含硅的氮化物。
23、 根據(jù)權(quán)利要求16所述的集成電路，其特征在于，該柵極介電層包含一氧化硅層或一氮氧化硅層,
全文摘要
本發(fā)明公開了一種在絕緣體隨機存取存儲器上的單一晶體管存儲單元。一種制造于絕緣體上硅(SOI)的硅-氧化物-氮化物-氧化物-硅SONOS型元件(或是BE-SONOS)以實施非易失性的操作。一層超薄的隧穿氧化層可被用來提供超快的程序化/擦除操作，其是被如同傳統(tǒng)DRAM技術(shù)所采用的更新操作所支持。此存儲器陣列是以分離位線架構(gòu)被布置。一個柵極注入且不具有隧穿氧化物的DRAM單元在此被描述。
文檔編號G11C7/10GK101414479SQ20081021360
公開日2009年4月22日 申請日期2008年8月22日 優(yōu)先權(quán)日2007年10月18日
發(fā)明者呂函庭 申請人:旺宏電子股份有限公司