專利名稱：一種用于eeprom的靈敏放大器及由其構(gòu)成的讀電路的制作方法
技術(shù)領(lǐng)域：
本實用新型屬于非易失存儲器技術(shù)領(lǐng)域，具體涉及一種用于EEPROM 的靈敏放大器及由其構(gòu)成的讀電路，尤其適合于在嵌入式EEPROM中應(yīng)用。
背景技術(shù)：
EEPROM存儲器由于既具有RAM可以隨時改寫存儲內(nèi)容的特點，又 具有ROM在斷電情況下長期保持存儲內(nèi)容的特點，因此得到廣泛應(yīng)用。特 別是在目前SoC(System on Chip)廣泛應(yīng)用的情況下，EEPROM作為嵌入式 存儲器存儲配置信息，來實現(xiàn)系統(tǒng)的在線可配置特性，具有廣泛的應(yīng)用。
整個EEPROM由存儲陣列(memory array)和外圍電路兩部分構(gòu)成，外圍 電路由列解碼器(column decoder)、行解碼(row decoder)、靈敏放大器(sense amplifier)、高壓產(chǎn)生(high voltage generator)禾口邏輯控制(control logic)、數(shù)據(jù) 鎖存(data latch)等電路組成。
在EEPROM進(jìn)行讀操作時，芯片的主要功耗來源于靈敏放大器，并且 正比于EEPROM的位寬，即靈敏放大器的個數(shù)。因此在低功耗的應(yīng)用中， 需要盡可能的降低靈敏放大器的功耗，從而達(dá)到降低整個EEPROM讀功耗 的目的。
隨著目前SoC芯片工作頻率的提高，也需要具有高讀出速度的嵌入式 EEPROM與其相適應(yīng)，否則EEPROM將可能成為整個SoC性能的瓶頸。
發(fā)明內(nèi)容
本實用新型的目的在于提供一種用于EEPROM的靈敏放大器，該靈敏 放大器電路結(jié)構(gòu)簡單，不需要偏置電路，占用面積小，讀取速度快，動態(tài) 功耗低，靜態(tài)功耗幾乎為0;工作電壓范圍大；本實用新型還提供了由其構(gòu) 成的讀電路，具有抗器件特性退化，性能穩(wěn)定的特點。本實用新型提供的用于EEPROM的靈敏放大器，其特征在于它包括 充電控制電路、檢測電路和保持整形輸出電路；
充電控制電路用于控制對位線電容的充電和瀉放，它由相同的二個充 電控制子電路構(gòu)成，二個充電控制子電路受控于充電控制端，并分別對兩 根位線進(jìn)行充放電；
檢測電路用于檢測上述兩根位線充電時間的差異，為一個同或門，兩 根位線的電壓作為同或門的輸入;其輸出連接到保持整形輸出電路中PMOS 管P9的柵極；
保持整形輸出電路包括PMOS管P9、 PIO， NMOS管N9、 N10和電容 Cl; PMOS管P9的柵極接檢測電路的輸出端，NMOS管N9的柵極接充電 控制端，其公共漏極接電容C1的上極板；電容C1由NMOS管接成電容形 式構(gòu)成，上極板為NMOS管的柵極，與PMOS管P9和NMOS管N9的公 共漏極和下級反相器的輸入連接，下極板與地連接；PMOS管P10和NMOS 管N10組成反相器結(jié)構(gòu)，其公共柵極作為輸入端接電容Cl的上極板，其 公共漏極作為靈敏放大器的輸出端。
由上述的靈敏放大器構(gòu)成的讀電路，其特征在于它包括K個靈敏放 大器和第一、第二存儲模塊，其中1《K《64，各靈敏放大器的兩根位線分 別接到第一、第二存儲模塊的對應(yīng)位線上，第一、第二存儲模塊的控制柵 電壓輸入端、其公共源端以及各選擇端分別對應(yīng)連接在一起，其中公共源 端通過受控于充電控制端的NM0S管N11與地連接，第一、第二存儲塊的 字線各自獨立控制。
本實用新型靈敏放大器使用同或門進(jìn)行電壓檢測的方式來判斷存儲管 所存儲的信息，與傳統(tǒng)靈敏放大器相比不需要偏置電路，可以采用靈活的 充電控制電路和同或門構(gòu)成核心電路，充電控制電路完成對位線的預(yù)充電 過程，由同或門作為檢測電路，結(jié)構(gòu)十分簡單。充電控制電路在空閑狀態(tài)
4時對大電容節(jié)點進(jìn)行放電，保證每次讀出的初始條件一致的同時避免了懸 空節(jié)點可能存在的干擾電荷，保證了讀出信號的穩(wěn)定性；由于電壓檢測電 路采用CMOS門電路的形式進(jìn)行，因此具備了 CMOS門電路靜態(tài)功耗極低 的優(yōu)點；該靈敏放大器的檢測電路在充電電路的位線開始預(yù)充電時就進(jìn)行 檢測，并且只需要等到位線上的電壓上升到同或門的轉(zhuǎn)折電平后，就可以 把檢測結(jié)果輸出到下一級電路，即充電電路和檢測電路幾乎是同時工作的， 所以實現(xiàn)了快速讀出的目標(biāo)。綜上所述,這種新型結(jié)構(gòu)的靈敏放大器利用存 儲單元存儲信息為1和為0時位線所驅(qū)動總電容大小的不同的原理，再通 過左右兩條位線對左右兩個存儲模塊充電時間的差異，以及這種差異所導(dǎo) 致靈敏放大器中一個特置晶體管電容上電荷量積累的多少，來決定靈敏放 大器輸出高電平或者低電平，從而實現(xiàn)了存儲數(shù)據(jù)的順利快速讀出。
由上述的靈敏放大器構(gòu)成的讀電路具有抗器件特性退化，性能穩(wěn)定的 特點。


圖1為本實用新型靈敏放大器的結(jié)構(gòu)示意圖。
圖2為本實用新型靈敏放大器的一個實例。
圖3為半邊存儲單元組織的結(jié)構(gòu)示意圖。
圖4為由靈敏放大器構(gòu)成的讀電路的結(jié)構(gòu)示意圖。
具體實施方式
以下結(jié)合附圖和實例對本實用新型作進(jìn)一步詳細(xì)的說明。 如圖1所示，本實用新型提供的靈敏放大器包括充電控制電路1、檢測 電路2和保持整形輸出電路3 。
充電控制電路1用于控制對位線電容的充電和瀉放，充電控制電路1 由相同的二個充電控制子電路ll、 12構(gòu)成，分別對兩根位線進(jìn)行充電。在 空閑狀態(tài)，充電控制電路對位線上的電荷進(jìn)行瀉放，使位線上的電壓保持 初始狀態(tài)；在工作狀態(tài)時，受控于控制控制信號對位線的進(jìn)行充電。充電 控制電路可'以由靈活多樣的實現(xiàn)的方式，單級反相器是最簡單的結(jié)構(gòu)，也可以為增加驅(qū)動能力而使用2n+l (n為不小于0的整數(shù))級逐級加大尺寸 的反相器的級聯(lián)實現(xiàn)，還可以采用受控的電流源實現(xiàn)恒流的充放電。
檢測電路2用于檢測兩邊位線充電時間的差異，它為一個同或門。同 或門也可以有靈活實現(xiàn)方式，從邏輯風(fēng)格上可以采用互補(bǔ)CMOS、有比邏 輯(偽NMOS)、 DCVSL、傳輸管邏輯和動態(tài)CMOS等，從邏輯結(jié)構(gòu)上可 以采用/:=爿5+3豆、￡ = I^*II、丄=爿+5+爿丑等。
保持整形輸出電路3用于將讀出數(shù)據(jù)進(jìn)行保持，并將其整形為標(biāo)準(zhǔn)的 數(shù)字電平，輸出給下級數(shù)字電路使用。當(dāng)EN為高電平時，并且PMOS管 P9的柵極為高電平，Cl上的電荷通過NMOS管N9管瀉放到地，因此C1 的上極板電壓為低電平(0V),經(jīng)過反相器反相后輸出端OUT輸出高電平； 當(dāng)EN為低電平時，NMOS管N9關(guān)閉，當(dāng)PMOS管P9的柵極輸入短時的 低電平脈沖，PMOS管P9打開，通過其對電容C1進(jìn)行充電，當(dāng)脈沖低電 平時間足夠長時，Cl被充至高電平(接近或者等于VCC)，經(jīng)過反相器反 相后輸出低電平(0V)，當(dāng)脈沖低電平時間極短時，Cl將不能夠被充至高 電平而保持低電平(接近或者等于0V)，經(jīng)過反相器反相后輸出端OUT輸 出高電平(VCC);此時，只要保證EN為低電平，則NMOS管N9關(guān)閉， 當(dāng)PMOS管P9柵極重新回到高電平后，PMOS管P9關(guān)閉，由于電容Cl 上存儲的電荷無充放回路，因此C1上極板電壓保持不變，讀出的數(shù)據(jù)得到 了保持。
下面以最簡單的單級反相器結(jié)構(gòu)為例，說明充電控制電路1的具體結(jié)構(gòu)。
充電控制電路包括PMOS管Pl、 P2和NMOS管Nl、 N2; PMOS管 Pl和NMOS管Nl組成反相器結(jié)構(gòu)，其公共柵極作為充電控制端EN，其 公共漏極與第二存儲模塊RB的位線BLR相連作為第一充電輸出端；P2、 N2采用同樣的連接方式，其公共漏極與第一存儲模塊LB的位線BLL相連 作為第二充電輸出端；當(dāng)EN為高電平時，PMOS管Pl、 P2關(guān)閉，NMOS 管N1、 N2打開，將第一、第二存儲模塊LB、 RB的位線BLL和BLR的電 位均拉至低電平。第一、第二存儲模塊LB、 RB的位線BLL和BLR作為充電控制電路的輸出，輸出信號進(jìn)入下一級的檢測電路。當(dāng)EN為低電平時, 兩個充電控制電路通過兩個PMOS管P2和Pl分別對第一、第二存儲模塊 LB、 RB的位線BLL和BLR同時進(jìn)行充電。
下面以采用互補(bǔ)CMOS邏輯風(fēng)格，￡" + 5 + ^邏輯結(jié)構(gòu)的同或門為 例，說明檢測電路2的具體結(jié)構(gòu)。
檢測電路包括PMOS管P3、 P4、 P5、 P6、 P7、 P8和NMOS管N3、 N4、 N5、 N6、 N7、 N8。 PMOS管P3、 P4禾BNMOS管N3、 N4組成或非 門結(jié)構(gòu)；PMOS管P5、 P6、 P7禾卩NMOS管N5、 N6、 N7組成邏輯關(guān)系為 1-2與或非門結(jié)構(gòu)；PMOS管P8和NMOS管N8組成反相器結(jié)構(gòu)。PMOS 管P3和NMOS管N3的公共柵極作為或非門的一個輸入端，與第一存儲 模塊LB的位線BLL相連，PMOS管P4和NMOS管N4的公共柵極作為 或非門的另一個輸入端，與第二存儲模塊RB的位線BLR相連，PMOS管 P3的漏極與PMOS管P4的源極相連，PMOS管P4和NMOS管N3、 N4 的公共漏極作為或非門的輸出，與下一級的l-2與或非門結(jié)構(gòu)中的或輸入端 相連；PMOS管P5和NMOS管N5的公共柵極作為1-2與或非門的一個 與輸入端，與第一存儲模塊LB的位線BLL相連，PMOS管P6和NMOS 管N6的公共柵極作為1-2與或非門的另一個與輸入端，與第二存儲模塊 RB的位線BLR相連，NMOS管N5的源極與NMOS管N6的漏極相連， PMOS管P5、 P6的漏極與PMOS管P7的源極相連，PMOS管P7和NMOS 管N5、 N7的公共漏極作為l-2與或非門的輸出與后級反相器相連；PMOS 管P8和NMOS管N8的公共柵作為反相器的輸入與前級1-2與或非門的輸 出相連，其公共漏極作為輸出端，與下級保持整形輸出電路相連。以上結(jié) 構(gòu)構(gòu)成同或門，即輸出L-BLLOBLR。當(dāng)BLL與BLR電平相同時(即均 為高電平或者均為低電平時)，輸出為高電平；當(dāng)BLL與BLR電平不同時 (即BLL為高電平BLR為低電平或BLR為高電平BLL為低電平時)，輸 出為低電平。檢測電路的輸出信號進(jìn)入下一級的保持整形電路。
如圖3所示，靈敏放大器相連接的EEPROM的半邊存儲陣列基本結(jié)構(gòu)， EEPROM半邊存儲陣列容量為nXm字節(jié)，組織成m行n列的最小選擇單 元為一字節(jié)的結(jié)構(gòu)，同一列中對應(yīng)位的位線(BLxy ，其中
7xe(O，l...， m) ， y (0，1…，n))連接在一起，同一行中的字線(WLx)連接在一 起，字線(WLO-WLm)對m行進(jìn)行選擇，選中行字線為高電平，同時相應(yīng)的 控制柵電壓CG被送入所在行的存儲單元的浮柵管的控制柵上，未選中行單 元為低電平，所在行存儲單元的浮柵管保持低電平；選擇線(SGO-SGn)對n 列進(jìn)行選擇，選擇連通到靈敏放大器的列，被選中列選擇線為高電平，未 選中列為低電平。
如圖4所示，由靈敏放大器構(gòu)成的讀電路的結(jié)構(gòu)為SA0到SA7表示 8個靈敏放大器模塊，其中靈敏放大器的內(nèi)部電路如圖l所示。LB、 RB分 別為第一、第二存儲模塊，第一、第二存儲模塊對應(yīng)的內(nèi)部電路均如圖3 所示。靈敏放大器的BLL和BLR端分別接到第一、第二存儲模塊LB、 RB 的對應(yīng)位線上，第一、第二存儲模塊的控制刪電壓輸入端CG、公共源端S 線以及選擇線SG0-SGn分別對應(yīng)連接在一起，其中公共源端S通過受控于 充電控制端EN的NMOS管Nil與地連接，第一、第二存儲塊的字線 (WLO-WLm)獨立控制。
上述組織結(jié)構(gòu)以存儲器位寬為8為例，對于其他位寬(1-64)的存儲器 同樣適用，只需同時相應(yīng)增加或者減少第一存儲塊與第二存儲塊中的最小 尋址單元中的存儲單元(Cell)的個數(shù)和靈敏放大器的個數(shù)即可。
以下描述的電壓單位為伏特(V)。定義存儲"0"信息的浮柵管的閾值電 壓為Program,存儲"1"信息的浮柵管的閾值電壓為Ktera^。 (Fferase 大于Ff/ ragrawt)
電路工作過程如下-
不工作時，EN為高電平，圖2中靈敏放大器的充電控制電路1中的 NMOS管Nl、 N2導(dǎo)通，第一、第二存儲塊的位線BLL和BLR上電荷分 別通過N1和N2進(jìn)行瀉放，均被下拉到低電平，此時檢測電路2中的同或 門輸出高電平，因此保持整形輸出電路3中的PMOS管P9關(guān)斷，NMOS 管N9開啟，電容C1上的電荷通過N9進(jìn)行瀉放，電容C1上極板電壓被下 拉到地，由PMOS管P10和NMOS管N10組成的反相器輸出高電平；同時 由于EN為高電平，圖4中的NMOS管N11開啟，將公共源端(S)的電位下 拉到地；工作時，以讀出第一存儲塊第二行第一列的數(shù)據(jù)為例說明如圖4所示， 首先EN仍然保持高電平，被選中的列(第一列)對應(yīng)的選擇信號SGO輸 入高電平(3.3V)，其他選擇信號SGl-SGn輸入低電平(O)，被選中行(第二 行)對應(yīng)的字線信號WLL1輸入高電平(3.3￥)，其他字線信號WLL0、 WLL2-WLLm、 WLR0-WLRm均輸入低電平(O)，控制柵電壓輸入端CG送 入讀電壓VC(}:
KCG = (Vtprogram + Vterase)/ 2
此時被選中存儲單元中除控制柵和選擇柵上節(jié)點電壓為分別為vcc和vcc
外，其他所有節(jié)點均被圖2中下拉管NMOS管N2和N9下拉到地(0);
然后EN置為低電平(O)，圖4中的NMOS管Nll關(guān)斷，公共源端S與 地斷開連接，圖2中的PMOS管Pl、 P2開啟，分別對第一、第二存儲塊的 位線BLL、 BLR進(jìn)行充電；對于第二存儲塊的位線，由于所有字線 WLR0-WLRm均為低電平，所有存儲單元均未開啟，圖2中的PMOS管 Pl只需對位線上連接的m個存儲單元的選擇管的漏極電容充電，總的充電 電容大小為Q:C^Dxm，其中Q^為選擇管MS的漏極對地的寄生電容值; 對于第一存儲塊，將根據(jù)存儲信息的不同分別進(jìn)行分析。
當(dāng)存儲單元上存儲信息為"1"時，浮柵管的閾值電壓為P^ra^，由于 ^^(Vtprogram + Vterase)/2〈Vterase，對應(yīng)存儲單元的浮柵管不開啟，圖2中的 PMOS管P2只需對位線上連接的1個被選中存儲單元浮柵管的漏極電容和 (m-l)個未被選中的存儲單元選擇管的漏極電容進(jìn)行充電，總的充電電容大 小Ct。,-Q^+C^。x(w-l)，其中CMCD為浮柵管漏極對地的寄生電容值，由于 選擇管和浮柵管的尺寸接近，因此可以認(rèn)為C^。aQ^，則有C,。,aC^，即 預(yù)充電充電電容相同，同時由于充電管PM0S管P1、 P2的尺寸相等，并且 偏置條件相同(兩者的柵都與充電控制端EN連接)，并且BLL和BLR的初 始電位均相同(均在空閑狀態(tài)時被下拉到地，電位為0)，因此可以認(rèn)為對 BLL和BLR充電時，兩者上升速度幾乎相同，并幾乎同時通過圖2中檢測 電路同或門的轉(zhuǎn)折電平，即兩者的邏輯電平只有極短的時間不同，因此檢 測電路只會輸出極短的一個低電平脈沖，而由于低電平脈沖時間過短，Cl 通過圖2中的PMOS管P9充電的時間極短，Cl上極板電位稍稍上升，但達(dá)不到由圖2中PMOS管P10和NMOS管N10組成的反相器的轉(zhuǎn)折電平， 因此靈敏放大器輸出端OUT輸出為高電平(VCC);此后在EN為低電平時， 圖2中PMOS管P9管保持關(guān)斷，NMOS管N9保持關(guān)斷，Cl無充放回路， 電位保持低電平(0)不變，輸出端仍然輸出高電平(VCC);
當(dāng)存儲單元上存儲信息為"0"時，浮柵管的閾值電壓為F^ragram，由 于j^-(Vtprogram + Vterase)/2〉Vtprogram,對應(yīng)存儲單元的浮柵管開啟，圖2 中的PMOS管P2需對位線上連接的所有存儲單元共用的源端S進(jìn)行充電和 (m-l)個未被選中的存儲單元選擇管的漏極電容進(jìn)行充電，總的充電電容大 小C,。, =<^。 ^+(^切><(附-1)，其中Csw職為該位靈敏放大器均分到的源端電 容大小，COT￡=COT￡/;c，其中x為被選中字節(jié)中存儲信息為"O"的個數(shù)， xe(1,2,3…8)， C，n為源端總的寄生電容，C,。w!^-8x/nx"xC"由于選擇 管和浮柵管的尺寸接近，因此可以認(rèn)為C^,-Q^，則有C,u,與C^的比值為 * = C,。,/C;t/=(8x")/;c + l-(1/m)，選取合適的n、 m值(即選擇合適的存儲器的 結(jié)構(gòu))可以保證;t》1，即C,。,》Q,，在充電管PMOS管Pl、 P2的尺寸相等， 并且偏置條件相同(兩者的柵都與充電控制端EN連接)，并且BLL和BLR 的初始電位均相同(均在空閑狀態(tài)時被下拉到地，電位為0)的情況下， BLR由于充電電容小，電壓迅速上升至高電平，而BLL由于充電電容大， 上升速度緩慢，因此在充電過程中，存在一段時間，在這段時間內(nèi)BLR已 經(jīng)升壓超過檢測電路同或門的轉(zhuǎn)折電平，而此時BLL電位仍然在檢測電路 同或門的轉(zhuǎn)折電平之下，此時同或門輸出為低電平，并且由于充電電容的 差別較大，因此低電平的持續(xù)時間較長，Cl通過圖2中的PMOS管P9充 電的時間較長，通過一段時間At,Cl上極板電位才上升達(dá)到由圖2中PMOS 管P10和NMOS管N10組成的反相器的轉(zhuǎn)折電平，因此靈敏放大器輸出端 OUT輸出為低電平(0); 此后在EN為低電平時，當(dāng)BLL、 BLR均超過同 或門的轉(zhuǎn)折電平后，圖2中PMOS管P9管保持關(guān)斷，NMOS管N9保持關(guān)斷， Cl無充放回路，Cl上極板電位保持高電平(約為VCC)不變，輸出端仍然輸 出低電平(O)。
實例本實例的描述是基于采用SMIC(中芯國際)0.35!im帶嵌入式EEPROM 工藝基礎(chǔ)上進(jìn)行電路設(shè)計。工藝庫定義存儲"1"信息的浮柵管MC管的閾 值電壓為4V，存儲"0"信息的浮柵管MC管的閾值電壓為-1V。整個EEPROM 的工作電壓VCC-3V。
電路工作時，在CG和SG分別加的電壓分別為1.5V和3V，向BL充 電后，如果浮柵管MC管存儲"0"信息，則浮柵管MC導(dǎo)通，選中的存儲 塊的位線電容遠(yuǎn)大于未選中存儲塊的電容，在輸出端得到"0"的讀出信號; 若浮柵管MC管存儲"1"信息，則浮柵管MC管不導(dǎo)通兩邊存儲塊的位線 電容基本相同，因此讀出為"1"。
權(quán)利要求1、一種用于EEPROM的靈敏放大器，其特征在于它包括充電控制電路(1)、檢測電路(2)和保持整形輸出電路(3)；充電控制電路(1)用于控制對位線電容的充電和瀉放，它由相同的二個充電控制子電路(11、12)構(gòu)成，二個充電控制子電路(11、12)受控于充電控制端(EN)，并分別對兩根位線(BLL、BLR)進(jìn)行充放電；檢測電路(2)用于檢測上述兩根位線(BLL、BLR)充電時間的差異，為一個同或門，兩根位線(BLL、BLR)的電壓作為同或門的輸入；其輸出連接到保持整形輸出電路(3)中PMOS管P9的柵極；保持整形輸出電路(3)包括PMOS管P9、P10，NMOS管N9、N10和電容C1；PMOS管P9的柵極接檢測電路的輸出端，NMOS管N9的柵極接充電控制端(EN)，其公共漏極接電容C1的上極板；電容C1由NMOS管接成電容形式構(gòu)成，上極板為NMOS管的柵極，與PMOS管P9和NMOS管N9的公共漏極和下級反相器的輸入連接，下極板與地連接PMOS管P10和NMOS管N10組成反相器結(jié)構(gòu)，其公共柵極作為輸入端接電容C1的上極板，其公共漏極作為靈敏放大器的輸出端。
2、由權(quán)利要求1所述的靈敏放大器構(gòu)成的讀電路，其特征在于它 包括K個靈敏放大器和第一、第二存儲模塊(LB、 RB)，其中1《K《64， 各靈敏放大器的兩根位線(BLL、 BLR)分別接到第一、第二存儲模塊(LB、 RB)的對應(yīng)位線上，第一、第二存儲模塊的控制柵電壓輸入端(CG)、其 公共源端(S)以及各選擇端分別對應(yīng)連接在一起，其中公共源端(S)通 過受控于充電控制端(EN)的NMOS管Nil與地連接，第一、第二存儲 塊的字線各自獨立控制。
專利摘要本實用新型公開了一種用于EEPROM的靈敏放大器及由其構(gòu)成的讀電路。本實用新型提供的用于EEPROM的靈敏放大器包括充電控制電路、檢測電路和保持整形輸出電路；充電控制電路由相同的二個充電控制子電路構(gòu)成；檢測為一個同或門；保持整形輸出電路對檢測電路的輸出進(jìn)行保持并整形為標(biāo)準(zhǔn)數(shù)字電平。由上述的靈敏放大器構(gòu)成的讀電路，包含兩個完全對稱的第一、第二存儲模塊，各靈敏放大器的兩根位線分別接到第一、第二存儲模塊的對應(yīng)位線上。該靈敏放大器電路結(jié)構(gòu)簡單，不需要偏置電路，占用面積小，讀取速度快，動態(tài)功耗低，靜態(tài)功耗幾乎為0；工作電壓范圍大；由上述的靈敏放大器構(gòu)成的讀電路具有抗器件特性退化，性能穩(wěn)定的特點。
文檔編號G11C16/26GK201242868SQ200820067149
公開日2009年5月20日 申請日期2008年5月9日 優(yōu)先權(quán)日2008年5月9日
發(fā)明者瓊 余, 旭 劉, 劉冬生, 劉政林, 惠雪梅, 玲 李, 波 譚, 鄒雪城 申請人:華中科技大學(xué)