專利名稱：具有分級位線及字線架構(gòu)的nan快閃存儲器的制作方法
具有分級位線及字線架構(gòu)的NAN快閃存儲器優(yōu)先權(quán)主張本發(fā)明主張2007年3月20日提出申請的序列號為11/688,740的美國專利申請案 的優(yōu)先權(quán)權(quán)益，所述申請案以引用的方式并入本文中。技術(shù)領(lǐng)域本文的標(biāo)的物涉及非易失性存儲器陣列。


圖1是顯示NAND快閃存儲器硨列的框圖；圖2及圖3分別是顯示布置成NOR及NAND配置的快閃存儲器單元的示意圖； 圖4是顯示可如何根據(jù)一些實施例來組織NAND快閃存儲器集成電路的框圖； 圖5是更詳細(xì)地顯示可如何根據(jù)一些實施例來組織NAND快閃存儲器集成電路的框圖；圖6是顯示可如何根據(jù)一些實施例用局部字線驅(qū)動器來驅(qū)動快閃存儲器陣列中的子陣列的字線的示意圖；及圖7是顯示可如何根據(jù)一些實施例使用分級列解碼器來尋址NAND快閃存儲器的示意圖。
具體實施方式
非易失性存儲器裝置廣泛地用于例如膝上型計算機(jī)、PDA、移動電話及其它裝置 的便攜式系統(tǒng)中。非易失性存儲器允許二進(jìn)制信息的存儲而無論是否向裝置施加電力。 此對于便攜式系統(tǒng)來說是極其有用的特征。使用浮動?xùn)艠O裝置來實現(xiàn)非易失性存儲器，所述浮動?xùn)艠O裝置可改變其物理狀 態(tài)?？赏ㄟ^借助在浮動?xùn)艠O中注入及提取電子改變浮動?xùn)艠O裝置的閾值來獲得兩個或 兩個以上物理狀態(tài)。注入電子將導(dǎo)致對應(yīng)于(例如)己編程狀態(tài)的較高閾值。連續(xù)提 取電子將使閾值達(dá)到對應(yīng)于(例如)擦除狀態(tài)的較低值。存在既定用以滿足不同要求及應(yīng)用的兩種快閃存儲器。NAND快閃存儲器具有極 高密度但卻不良的隨機(jī)存取讀取性能。此類存儲器適合用于其中順序存取是主要應(yīng)用 的數(shù)據(jù)存儲。使用極高數(shù)目的讀取電路塊來維持順序讀取吞吐量。僅從裸片大小觀點(diǎn)來看，傳統(tǒng)NAND快閃存儲器的架構(gòu)集中在芯片的效率上，從而接受了關(guān)于隨機(jī)存取讀取操作的極為不良的性能。NAND快閃存儲器具有5-10 "s 的范圍中的T^ (隨機(jī)讀取存取)，而代碼執(zhí)行所需的性能大約為100 ns，此為NOR 快閃存儲器的T^。
如圖1中所示，將常規(guī)NAND存儲器陣列IO劃分成兩個或兩個以上單元陣列12。 對單元的選擇借助連接到所述單元的柵極的字線或選擇線14及連接到串選擇器的漏 極的位線16來做出。所述字線由字線驅(qū)動器18驅(qū)動，而所述位線由至少放置在所述 陣列的列的一個端處的讀取電路20驅(qū)動。選擇讀取電路的數(shù)目以維持順序存取的吞吐 量。
圖1中所示的此方法具有數(shù)個缺點(diǎn)以單元的相同間距(~2F)來拉伸位線且其
與芯片高度一樣長，因此與單元電流及電阻率相比，位線的電容是巨大的，與此電容
組合產(chǎn)生約為數(shù)微秒的RC時間常數(shù)；由行解碼器18驅(qū)動的字線14具有單元的相同 間距(2F)，且關(guān)于所述位線，其具有約為數(shù)微秒的RC。出于這些原因，存儲器單 元的讀取存取需要約為數(shù)微秒的時間。
另一方面，NOR快閃存儲器具有較低密度但關(guān)于讀取隨機(jī)存取的極高性能；其適 合用于代碼執(zhí)行而非數(shù)據(jù)存儲。NOR快閃存儲器裝置每位的成本比NAND快閃存儲 器裝置高許多倍，同時隨機(jī)讀取存取快高達(dá)100倍。
許多因素促成了 NAND快閃存儲器裝置與NOR快閃存儲器裝置的這些不同特 征，但主要差異在存儲器單元本身。NOR快閃存儲器的浮動?xùn)艠O裝置具有源極線及由 兩個單元共享的位線插頭。因此，如圖2中所示，形成兩個單元的浮動?xùn)艠O晶體管30 及32使其漏極耦合在一起且連接到位線34。晶體管30的源極耦合到源極線36且晶 體管32的源極耦合到源極線38。類似地，形成兩個單元的浮動?xùn)艠O晶體管40及42 使其漏極耦合在一起且連接到位線36。晶體管40的源極耦合到源極線38且晶體管32 的源極耦合到源極線44。
如圖3中所示，將NAND快閃存儲器中的浮動?xùn)艠O裝置組織成"串"，所述"串" 由串聯(lián)連接的許多單元(例如，單元50、 52、 54及56)形成且具有在所述串的一端 處耦合到位線60的一個選擇晶體管58及在所述串的另一端處耦合到源極線64的一個 選擇晶體管62。最近幾代的NAND存儲器具有帶有十六個或三十二個單元的串。源 極線及位線連接具有相當(dāng)于浮動?xùn)艠O裝置的尺寸。眾所周知，NAND快閃單元具有比 NOR快閃單元高的面積效率。對于界定技術(shù)步驟的最小幾何形狀F， NOR存儲器單元 通常具有接近10F2的面積，而NAND存儲器單元通常具有接近6F2或5F2的面積，此 視串是具有十六個還是三十二個單元而定。
所屬領(lǐng)域的技術(shù)人員將認(rèn)識到，以下對本發(fā)明一些實施例的描述僅為說明性而決 非為限制性。這些技術(shù)人員將容易地聯(lián)想到其它實施例。
本發(fā)明的快閃存儲器實施例利用組合NAND快閃存儲器的芯片大小與NOR快閃 存儲器的性能的優(yōu)點(diǎn)的架構(gòu)。本發(fā)明的快閃存儲器的實施例改善了現(xiàn)有技術(shù)陣列的問 題，從而以小的芯片面積增加實現(xiàn)了約為 100ns的讀取性能?？扉W存儲器集成電路包含多個快閃存儲器陣列。全局字線驅(qū)動器與每一陣列相關(guān) 聯(lián)，每一全局字線驅(qū)動器耦合到多個選擇線。多個感測放大器個別地耦合到多個局部 位線。多個子陣列各自包含耦合到局部字線及局部位線的多個NAND快閃存儲器單 元。局部字線驅(qū)動器與每一子陣列相關(guān)聯(lián)且耦合到所述多個選擇線并經(jīng)配置以驅(qū)動其 子陣列中所述局部字線中的與其子陣列中所述多個NAND快閃存儲器單元中的選定 單元相關(guān)聯(lián)的局部字線。局部位線驅(qū)動器耦合在每一子陣列中所述局部位線中的選定 局部位線與所述多個位線中的選定位線之間。
現(xiàn)在參照圖4，其顯示根據(jù)本發(fā)明一些實施例的快閃存儲器集成電路70。將存儲 器集成電路70劃分成如在圖4中所見的多個陣列72、 74、 76及78。全局字線驅(qū)動器 80驅(qū)動陣列72中的字線。全局字線驅(qū)動器82驅(qū)動陣列74中的字線。感測放大器84 驅(qū)動陣列72及陣列76中的位線。全局字線驅(qū)動器86驅(qū)動陣列76中的字線。全局字 線驅(qū)動器88驅(qū)動陣列78中的字線。感測放大器卯驅(qū)動陣列74及陣列78中的位線。 顯示與陣列72相關(guān)聯(lián)的實例性字線92耦合到全局字線80且顯示實例性位線94耦合 到感測放大器84。所屬領(lǐng)域的技術(shù)人員將容易了解字線及位線的數(shù)目將取決于存儲器 集成電路的大小(存儲器單元的數(shù)目)。這些技術(shù)人員還將理解用于配置字線驅(qū)動器 及感測放大器的電路。這些電路將不在本文中予以顯示以避免使本發(fā)明不必要地過于 復(fù)雜。
現(xiàn)在參照圖5，可看出將每一陣列(例如，陣列72、 74、 76或80)進(jìn)一步劃分 成了子陣列96，每一子陣列96具有一組局部字線98及局部位線100。局部字線98 由局部字線選擇器102驅(qū)動，顯示實例性局部字線98到所述局部字線選擇器。局部字 線選擇器102由來自局部字線驅(qū)動器80的選擇線驅(qū)動。局部位線100由局部位線選擇 器104驅(qū)動，顯示實例性局部位線100耦合到所述局部位線選擇器。字線選擇器102 由來自字線驅(qū)動器80的字線92驅(qū)動。線選擇器104由來自84的線94驅(qū)動。
現(xiàn)在參照圖6，其更詳細(xì)地顯示典型局部字線驅(qū)動器98的操作。顯示實例性NAND 串包含存儲器單元晶體管110、 112、 114及116。選擇晶體管118將所述串耦合到位 線94。另一選擇晶體管120將所述串耦合到源極線122。
存儲器單元晶體管IIO、 112、 114及116以及選擇晶體管118及120的柵極通過 局部選擇器晶體管136、 138、 140、 142、 144及146經(jīng)由局部字線選擇器102分別耦 合到字線124、 126、 128、 130、 132及134。局部選擇器晶體管136、 138、 140、 142、 144及146的柵極耦合到為整個串所共用的選擇線98。選擇線98由局部位線驅(qū)動器 102驅(qū)動，所述局部位線驅(qū)動器又由來自全局字線驅(qū)動器80的字選擇線92驅(qū)動。選 擇器晶體管136、 138、 140、 142、 144及146借助如圖6的頂部處所指示的全局供應(yīng) 線sO為字線124、 126、 128、 130、 132及134充電，所述供應(yīng)線為多于一個子陣列 所共用。
局部字線98及局部位線94的選擇時間比在常規(guī)NAND陣列中快。如果局部位線 或局部字線的數(shù)目為"n"，那么局部連接的RC時間常數(shù)是全局連接的RC時間常數(shù)的n2。例如，當(dāng)如圖5中所示將字線及位線分成四個局部子連接時，單元的選擇時間 變?yōu)楸热缭诔Ｒ?guī)存儲器陣列中采用全局字線及位線的情況快16倍。替代如在常規(guī) NAND陣列中幾微秒的存儲器單元選擇時間，在本發(fā)明的子陣列架構(gòu)中存儲器單元選 擇時間變?yōu)閿?shù)十毫微秒。
現(xiàn)在參照圖7，示意圖顯示可如何根據(jù)本發(fā)明實施例使用分級列解碼器(在圖5 中的局部位線驅(qū)動器104內(nèi)側(cè))來尋址NAND快閃存儲器。多個選擇器晶體管160a 到160d借助一組選擇器信號selO選擇性地將一群組的局部位線100a到100d分別連 接到全局位線94。
應(yīng)注意，無法使局部位線100a到100d中的未選局部位線浮動，因為在此項技術(shù) 中已知，NAND存儲器的程序操作意味著控制未選串以防止對共享應(yīng)被編程的單元的 字線的單元的不需要的編程。為抑制所述程序操作，所述未選串的位線被施以適當(dāng)電 壓(例如，Vee)的偏壓以防止形成所述程序操作所必需的電場。用于根據(jù)本發(fā)明的 NAND存儲器的分級列解碼器還包含一組選擇器晶體管162a到162d，所述晶體管通 過使用由帶有用以指示信號反相的上覆橫線的selO表示的互補(bǔ)選擇信號將所述未選 位線連接到偏壓供應(yīng)線164。偏壓供應(yīng)線164在無法使所述未選位線浮動的任一操作 期間向所述位線施加偏壓。
與NAND存儲器單元對NOR存儲器所產(chǎn)生的面積的大優(yōu)勢相比，因子陣列架構(gòu) 而需要的額外面積并不顯著。以比局部字線及位線更寬松的間距拉伸全局字線及全局 位線，那么與其選擇相關(guān)的RC時間常數(shù)并不影響總體性能。此外，通過將感測放大 器放置在陣列的中心處，減小了位線連接的長度。
以上所圖解說明的架構(gòu)因就額外裸片面積來說具有小的缺陷而改進(jìn)傳統(tǒng)NAND 存儲器的性能。由于NAND單元的面積是NOR單元的約60M (6F^寸10F2)，因此 相對于傳統(tǒng)NOR存儲器真正改進(jìn)了面積效率，從而獲得相同的讀取存取性能。
盡管己顯示并描述了本發(fā)明的實施例及應(yīng)用，但所屬領(lǐng)域的技術(shù)人員應(yīng)了解可做 出比上述更多的修改而不背離本文的發(fā)明性概念。因此，本發(fā)明僅受限于所附權(quán)利要 求書的精神。
權(quán)利要求
1、一種設(shè)備，其包括多個快閃存儲器陣列；全局字線驅(qū)動器，其與每一快閃存儲器陣列相關(guān)聯(lián)，每一全局字線驅(qū)動器耦合到多個選擇線；多個感測放大器，其耦合到多個位線；多個子陣列，其位于每一快閃存儲器陣列中，每一子陣列包含耦合到局部字線及局部位線的多個NAND快閃存儲器單元；局部字線驅(qū)動器，其與每一子陣列相關(guān)聯(lián)且耦合到所述多個選擇線并經(jīng)配置以驅(qū)動其子陣列中所述局部字線中的與其子陣列中所述多個NAND快閃存儲器單元中的選定單元相關(guān)聯(lián)的局部字線；及局部位線驅(qū)動器，其耦合在每一子陣列中所述局部位線中的選定局部位線與所述多個位線中的選定位線之間。
2、 根據(jù)權(quán)利要求1所述的設(shè)備，其中所述與每一子陣列相關(guān)聯(lián)且耦合到所述多 個選擇線的局部字線驅(qū)動器經(jīng)配置以驅(qū)動其子陣列中所述局部字線中的與所述多個 NAND快閃存儲器單元中的在其子陣列的同一行中的單元相關(guān)聯(lián)的局部字線。
3、 根據(jù)權(quán)利要求1所述的設(shè)備，其中所述多個子陣列布置成若干行及若干列， 第一子陣列安置在第一行及第一列中，第二子陣列安置所述第一行及第二列中，第三 子陣列安置在第二行及所述第一列中，且第四子陣列安置在所述第二行及所述第二列 中。
4、 根據(jù)權(quán)利要求3所述的設(shè)備，其中第一群組的所述感測放大器安置在所述第 一與第三子陣列之間且第二群組的所述感測放大器安置在所述第二與第四子陣列之 間。
5、 根據(jù)權(quán)利要求1所述的設(shè)備，其中所述多個感測放大器被劃分成多于一個群 組且每一群組的感測放大器與至少一個子陣列相關(guān)聯(lián)。
6、 根據(jù)權(quán)利要求1所述的設(shè)備，其中所述局部位線中的未選局部位線被施以選 定電壓的偏壓。
7、 根據(jù)權(quán)利要求1所述的設(shè)備，其中所述局部位線中的未選局部位線被施以約 Vcc的電壓的偏壓。
全文摘要
設(shè)備的一些實施例涉及采用高密度類NOR存儲器裝置的類NAND存儲器陣列。快閃存儲器集成電路包含多個快閃存儲器陣列。全局字線驅(qū)動器與每一陣列相關(guān)聯(lián)，每一全局字線驅(qū)動器耦合到多個選擇線。多個感測放大器個別地耦合到多個位線。每一陣列中的多個子陣列各自包含耦合到局部字線及局部位線的多個NAND快閃存儲器單元。局部字線驅(qū)動器與每一子陣列相關(guān)聯(lián)且耦合到所述多個選擇線并經(jīng)配置以驅(qū)動其子陣列中所述局部字線中的與其子陣列中所述多個NAND快閃存儲器單元中的選定單元相關(guān)聯(lián)的局部字線。局部位線驅(qū)動器耦合在每一子陣列中所述局部位線中的選定局部位線與所述多個位線中的選定位線之間。
文檔編號G11C16/04GK101636793SQ200880008801
公開日2010年1月27日 申請日期2008年3月20日 優(yōu)先權(quán)日2007年3月20日
發(fā)明者法比奧·塔桑卡塞, 洛倫佐·貝達(dá)里達(dá), 西蒙·巴托里, 馬西米利亞諾·弗魯利奧 申請人:愛特梅爾公司