專利名稱：每級(jí)具有多于兩個(gè)檢驗(yàn)電壓的非易失性多級(jí)存儲(chǔ)器單元編程的制作方法
技術(shù)領(lǐng)域：
本發(fā)明大體來(lái)說(shuō)涉及半導(dǎo)體裝置且更具體來(lái)說(shuō)涉及具有非易失性存儲(chǔ)器單元的 存儲(chǔ)器裝置。
背景技術(shù)：
存儲(chǔ)器裝置通常作為內(nèi)部半導(dǎo)體集成電路提供于計(jì)算機(jī)或其它電子裝置中。存在 許多不同類型的存儲(chǔ)器，除其它存儲(chǔ)器之外還包含隨機(jī)存取存儲(chǔ)器(RAM)、只讀存 儲(chǔ)器(ROM)、動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)、同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(SDRAM) 及快閃存儲(chǔ)器?？扉W存儲(chǔ)器裝置作為非易失性存儲(chǔ)器用于廣泛的電子應(yīng)用中?？扉W存儲(chǔ)器裝置通 常使用允許高存儲(chǔ)密度、高可靠性及低功率消耗的單晶體管存儲(chǔ)器單元。快閃存儲(chǔ)器的用途包含用于個(gè)人計(jì)算機(jī)、個(gè)人數(shù)字助理(PDA)、數(shù)碼相機(jī)及蜂 窩式電話的存儲(chǔ)器。程序代碼及系統(tǒng)數(shù)據(jù)(例如基本輸入/輸出系統(tǒng)(BIOS))通常存 儲(chǔ)在快閃存儲(chǔ)器裝置中。除其它之外，此信息可在個(gè)人計(jì)算機(jī)系統(tǒng)中使用。兩種常見類型的快閃存儲(chǔ)器陣列架構(gòu)是"NAND"及"NOR"架構(gòu)，如此稱謂是 因?yàn)槠渲胁贾妹恳徽叩幕敬鎯?chǔ)器單元配置的邏輯形式。NAND陣列架構(gòu)將其浮動(dòng)?xùn)艠O存儲(chǔ)器單元陣列布置成矩陣，以使得所述陣列的每 一浮動(dòng)?xùn)艠O存儲(chǔ)器單元的柵極均成行地耦合到字選擇線。然而，每一存儲(chǔ)器單元并未 通過其漏極直接耦合到列位線。而是，陣列的存儲(chǔ)器單元在源極線與列位線之間源極 到漏極地串聯(lián)耦合在一起?？蓪AND陣列架構(gòu)中的存儲(chǔ)器單元配置(例如，編程)為所需狀態(tài)。S卩，可將 電荷置于存儲(chǔ)器單元的浮動(dòng)?xùn)艠O上或從所述浮動(dòng)?xùn)艠O移除電荷以使所述單元處于一數(shù) 目的所存儲(chǔ)的狀態(tài)中。例如，單級(jí)單元(SLC)可表示兩種二進(jìn)制狀態(tài)，例如，1或0。 快閃存儲(chǔ)器單元還可存儲(chǔ)多于兩種二進(jìn)制狀態(tài)，例如，1111、 0111、 0011、 1011、 1001、 0001、 0101、 1101、 1100、 0100、 0000、 1000、 1010、 0010、 OllO及l(fā)llO。此類單元 可稱作多狀態(tài)存儲(chǔ)器單元、多位單元或多級(jí)單元(MLC) 。 MLC可允許在不增加存 儲(chǔ)器單元的數(shù)目的情形下制造較高密度存儲(chǔ)器，這是因?yàn)槊恳粏卧杀硎径嘤谝粋€(gè)位。 MLC可具有多于一個(gè)的編程狀態(tài)，例如能夠表示四個(gè)位的單元可具有十五個(gè)編程狀態(tài) 及一個(gè)擦除狀態(tài)。存儲(chǔ)器單元的狀態(tài)(例如存儲(chǔ)在所述單元中的數(shù)據(jù))由闔值電壓(Vt)來(lái)確定。作為實(shí)例，在SLC中，0.5V的Vt可指示經(jīng)編程的單元而-0.5V的Vt可指示經(jīng)擦除的 單元。MLC包含可各自指示不同狀態(tài)的多個(gè)Vt窗口。在MLC中，Vt分布充分間隔開以減少一個(gè)分布的較高電壓與另一分布的較低 Vt重疊的可能性是重要的。所述重疊可由于除各種其它因素外的例如噪聲、浮動(dòng)?xùn)艠O 耦合或集成電路的溫度變化的因素而發(fā)生。一種在各種Vt分布之間形成較大間隙的方 法是使分布本身更窄。此可為困難的，這是因?yàn)橛捎诔渌蛩赝獾睦缰圃爝^程變 化及/或重復(fù)編程及擦除等因素造成存儲(chǔ)器單元以不同的速率編程，例如，Vt以各不相 同的速率增加。對(duì)于既定編程周期來(lái)說(shuō)，快單元可比慢單元具有高的閾值電壓。因此，因?yàn)檩^快 存儲(chǔ)器單元可需要較少的編程脈沖，所以較快單元可在較慢單元之前被編程。此可因 可由較快單元產(chǎn)生的較寬Vt分布導(dǎo)致較快單元的Vt分布不同于較慢單元的Vt分布及 /或接近其它Vt分布。一種改善由快及慢存儲(chǔ)器單元的各不相同的Vt速率引起的以上問題的方法圖解 說(shuō)明于田中(Tanaka)等人的第6,643,188號(hào)美國(guó)專利中，且所述專利已讓與給東芝及 蔑碟公司(Toshiba and SanDisk Corporation)。田中等人揭示使用第一及第二步驟檢 驗(yàn)電壓的兩步編程方法。 一旦正被編程的存儲(chǔ)器單元的Vt達(dá)到第一步驟檢驗(yàn)電壓，便 針對(duì)所有正被編程的單元改變寫入控制電壓。此方法可減慢對(duì)所有存儲(chǔ)器單元的編程， 從而可減少編程吞吐量。即，降低正被編程的所有單元的編程速度會(huì)增加對(duì)所有所述 單元進(jìn)行編程所花費(fèi)的時(shí)間，無(wú)論所述單元是快單元還是慢單元。可用來(lái)產(chǎn)生較狹窄的Vt分布的另一方法是在單元Vt接近所編程的狀態(tài)時(shí)調(diào)節(jié)編 程脈沖步進(jìn)電壓。然而，此也可因(例如)由于較小的遞增脈沖步進(jìn)造成需要較多的 編程脈沖(此可使對(duì)所有所述單元的編程變慢)而減少編程吞吐量。出于以上所述理由且出于以下所述其它理由(在閱讀及理解本發(fā)明之后，所屬領(lǐng) 域的技術(shù)人員將明了)，產(chǎn)生狹窄的存儲(chǔ)器單元Vt分布同時(shí)維持存儲(chǔ)器裝置的足夠編 程吞吐量可是有利的。發(fā)明內(nèi)容


圖1是可根據(jù)本發(fā)明實(shí)施例進(jìn)行編程的非易失性存儲(chǔ)器陣列的一部分的圖示。 圖2圖解說(shuō)明根據(jù)本發(fā)明實(shí)施例的各自具有相關(guān)聯(lián)的檢驗(yàn)電壓及一數(shù)目的預(yù)檢驗(yàn) 電壓的Vt分布的示意圖。圖3圖解說(shuō)明根據(jù)本發(fā)明實(shí)施例的編程方法的流程圖。圖4A圖解說(shuō)明根據(jù)現(xiàn)有編程方法的編程脈沖、存儲(chǔ)器單元Vt電平及位線電壓的8、存儲(chǔ)器單元Vt電平及位線電 壓的圖表。圖5A圖解說(shuō)明根據(jù)選擇性慢編程收斂方法的編程脈沖、存儲(chǔ)器單元Vt電平及位 線電壓的圖表。圖5B圖解說(shuō)明根據(jù)圖3的編程實(shí)施例的編程脈沖、存儲(chǔ)器單元Vt電平及位線電 壓的圖表。圖6是根據(jù)本發(fā)明實(shí)施例的具有至少一個(gè)存儲(chǔ)器裝置的電子存儲(chǔ)器系統(tǒng)的功能方 框圖。圖7是根據(jù)本發(fā)明實(shí)施例的具有至少一個(gè)存儲(chǔ)器裝置的存儲(chǔ)器模塊的功能方框圖。
具體實(shí)施方式
本發(fā)明的實(shí)施例提供用于編程多級(jí)非易失性多級(jí)存儲(chǔ)器單元的方法、裝置、模塊 及系統(tǒng)。 一種方法包含增加一數(shù)目的存儲(chǔ)器單元中的每一者的閾值電壓(Vt)直到所 述Vt達(dá)到對(duì)應(yīng)于一數(shù)目的編程狀態(tài)中的編程狀態(tài)的檢驗(yàn)電壓(VFY)為止。所述方法 包含確定所述單元中的每一者的所述Vt是否已達(dá)到與所述編程狀態(tài)相關(guān)聯(lián)的預(yù)檢驗(yàn) 電壓(PVFY);向耦合到其Vt已達(dá)到所述PVFY的那些單元的位線選擇性地施加偏 壓；將所述PVFY調(diào)節(jié)到不同的電平及向耦合到其Vt已達(dá)到所述經(jīng)調(diào)節(jié)的PVFY的 單元的位線選擇性地施加偏壓，其中所述PVFY及所述經(jīng)調(diào)節(jié)的PVFY小于所述VFY。在各種實(shí)施例中，用大于編程位線電壓且小于抑制電壓的電壓向耦合到其Vt已 達(dá)到PVFY或經(jīng)調(diào)節(jié)的PVFY的單元的位線選擇性地施加偏壓。在此類實(shí)施例中，向 位線選擇性地施加偏壓使耦合到所述位線的單元的編程速率(例如，每編程脈沖的單 元Vt移位)變慢直到所述單元達(dá)到對(duì)應(yīng)于特定編程狀態(tài)的VFY為止。在各種實(shí)施例中，在逐脈沖基礎(chǔ)上遞增PVFY直到達(dá)到特定閾值PVFY為止。以 此方式在逐脈沖基礎(chǔ)上調(diào)節(jié)PVFY可通過比現(xiàn)有編程方法更有效地使快單元的編程速 率變慢來(lái)產(chǎn)生狹窄Vt分布，同時(shí)改善編程吞吐量。在各種實(shí)施例中， 一數(shù)目的編程脈沖以步進(jìn)電壓從第一編程電壓遞增到閾值編程 電壓。所述閾值編程電壓可以是最高編程電壓。對(duì)于其Vt在編程電壓達(dá)到閾值編程電 壓之前尚未達(dá)到閾值PVFY的那些存儲(chǔ)器單元來(lái)說(shuō),可調(diào)制響應(yīng)于所述單元的Vt達(dá)到 閾值PVFY而向耦合到所述單元的位線選擇性地施加的位線電壓，例如，降低。在一 些實(shí)施例中，在第一數(shù)目的編程脈沖之后的一數(shù)目的編程脈沖中的每一者之后遞減位 線電壓，直到響應(yīng)于單元的Vt達(dá)到閾值PVFY而向耦合到所述單元的位線選擇性地施 加的位線電壓達(dá)到編程位線電壓為止。響應(yīng)于單元的Vt達(dá)到PVFY而向耦合到所述單元的位線選擇性地施加的位線電壓可稱作選擇性慢編程收斂(SSPC)電壓。在各種實(shí)施例中，僅在編程脈沖達(dá)到最大 編程脈沖電壓之后調(diào)制SSPC電壓。在處于最高電壓電平的一數(shù)目的編程脈沖之后調(diào) 制SSPC電壓可通過減少及/或消除SSPC電壓對(duì)慢單元的影響而增加編程吞吐量，從 而減少較慢單元達(dá)到PVFY電平之后用以達(dá)到VFY電平的后續(xù)編程脈沖的數(shù)目，例如 減少時(shí)間。
在以下對(duì)本發(fā)明的詳細(xì)說(shuō)明中，參考了形成本發(fā)明一部分的隨附圖式，且圖式中 以圖解說(shuō)明的形式顯示可如何實(shí)踐本發(fā)明的各種實(shí)施例。充分詳細(xì)地描述所述實(shí)施例 以使所屬領(lǐng)域的技術(shù)人員能夠?qū)嵺`本發(fā)明的所述實(shí)施例，且應(yīng)了解，可利用其它實(shí)施 例且可在不背離本發(fā)明的范圍的前提下作出工藝、電、或機(jī)械改變。
圖1是可根據(jù)本發(fā)明實(shí)施例進(jìn)行編程的非易失性存儲(chǔ)器陣列100的一部分的圖 示。圖1中所示的實(shí)施例圖解說(shuō)明NAND架構(gòu)非易失性存儲(chǔ)器。然而，本文所述的實(shí) 施例并不限于此實(shí)例。如圖1中所示，存儲(chǔ)器陣列100包含字線105-1、 ...、 105-N及 相交的位線107-1、 ...、 107-M。為便于在數(shù)字環(huán)境中尋址，字線105-1、 ...、 105-N的 數(shù)目及位線107-1、 ...、 107-M的數(shù)目各自是2的某次冪，例如256個(gè)字線乘以4,096 個(gè)位線。
存儲(chǔ)器陣列100包含NAND串109-1、 ...、 109-M。每一 NAND串包含非易失性
存儲(chǔ)器單元lll-l..... lll-N，其每一者均位于字線105-1、 ...、 105-N與局部位線
107-1.....107-M的相交處。每一NAND串109-1、 ...、 109-M的非易失性存儲(chǔ)器單
元111-1、 ...、 lll-N源極到漏極地串聯(lián)連接在源極選擇柵極(SGS)(例如，場(chǎng)效應(yīng) 晶體管(FET) 113)與漏極選擇柵極(SGD)(例如，F(xiàn)ET 119)之間。源極選擇柵 極113位于局部位線107-1與源極選擇線117的相交處而漏極選擇柵極119位于局部 位線107-1與漏極選擇線115的相交處。
如在圖1中所圖解說(shuō)明的實(shí)施例中所示，源極選擇柵極113的源極連接到共用源 極線123。源極選擇柵極113的漏極連接到對(duì)應(yīng)NAND串109-1的存儲(chǔ)器單元111-1 的源極。漏極選擇柵極119的漏極在漏極觸點(diǎn)121-1連接到用于對(duì)應(yīng)NAND串109-1 的局部位線107-1。漏極選擇柵極119的源極連接到對(duì)應(yīng)NAND串109-1的最后存儲(chǔ) 器單元111-N (例如，浮動(dòng)?xùn)艠O晶體管)的漏極。
在各種實(shí)施例中，非易失性存儲(chǔ)器單元lll-l、 ...、 lll-N的構(gòu)造包含源極、漏極、 浮動(dòng)?xùn)艠O或電荷存儲(chǔ)層及控制柵極。非易失性存儲(chǔ)器單元lll-l、 ...、 lll-N使其控制 柵極分別耦合到字線105-1、…、105-N。 一列非易失性存儲(chǔ)器單元111-1、 ...、 lll-N 構(gòu)成分別耦合到既定局部位線(例如，107-1、 ...、 107-M)的NAND串(例如，109-1、...、 109-M)。 一行非易失性存儲(chǔ)器單元通常耦合到既定字線，例如105-1、 ...、 105-N。 本發(fā)明的實(shí)施例并不限于特定類型的陣列架構(gòu)。例如，實(shí)施例還可以NOR及/或AND 架構(gòu)陣列適當(dāng)?shù)剡\(yùn)作。AND陣列架構(gòu)將類似地布局，不同之處在于存儲(chǔ)器單元串將并 聯(lián)地耦合在選擇柵極之間。
在操作中，字線105-1、 ...、 105-N選擇串109-1、 ...、 109-M中待寫入或從其讀取的個(gè)別浮動(dòng)?xùn)艠O存儲(chǔ)器單元lll-l、…、lll-N且使每一串109-1、…、109-M中的剩 余(例如，未選擇)浮動(dòng)?xùn)艠O存儲(chǔ)器單元111-1、 ...、 lll-N以通過模式操作。在現(xiàn)有 技術(shù)編程操作中，用一系列遞增電壓編程脈沖向針對(duì)待編程的存儲(chǔ)器單元的選定字線 施加偏壓，所述一系列遞增電壓編程脈沖以大于預(yù)定編程電壓的初始電壓開始，例如 大約16伏。在每一編程脈沖之后，執(zhí)行字線電壓為0伏的檢驗(yàn)操作以確定單元的Vt 是否增加到可對(duì)應(yīng)于特定編程狀態(tài)的各種其它Vt電平中的例如0.5V、 l.OV、 2.0V的 所需編程電平。
在編程操作期間，通常以例如通過電壓的小于編程電壓的電壓(例如，大約10 伏)向剩余單元的未選擇字線施加偏壓。所述未選擇字線電壓并不限于特定通過電壓。 其它存儲(chǔ)器單元的編程可以類似方式發(fā)生。
圖2圖解說(shuō)明根據(jù)本發(fā)明實(shí)施例的各自具有相關(guān)聯(lián)的檢驗(yàn)電壓及一數(shù)目的預(yù)檢驗(yàn) 電壓的Vt分布的示意圖。圖2顯示一數(shù)目的Vt分布210、 220、 230及240。在此實(shí) 施例中，分布210處于負(fù)Vt電平且對(duì)應(yīng)于擦除狀態(tài)"11"。在圖2中所示的實(shí)例中， Vt分布220、 230及240對(duì)應(yīng)于相應(yīng)的編程狀態(tài)"10" 、 "00"及"01"。
每一編程分布220、 230及240均具有相關(guān)聯(lián)的檢驗(yàn)電壓(VFY) 225、 235及245。 VFY 225指示將高于其的存儲(chǔ)器單元視為被編程為"10"狀態(tài)的Vt電平。VFY 235 指示將高于其的存儲(chǔ)器單元視為被編程為"00"狀態(tài)的Vt電平。VFY 245指示將高于 其的存儲(chǔ)器單元視為被編程為"01"狀態(tài)的Vt電平。作為實(shí)例，VFY 225可以是0.4 伏，VFY235可以是1.2伏且VFY245可以是2.2伏。
在本發(fā)明的各種實(shí)施例中，且如圖2中所示，每一編程狀態(tài)"10"、 "00"及"01" 均具有一數(shù)目的相關(guān)聯(lián)的預(yù)檢驗(yàn)電壓(PVFY)電平。即，編程狀態(tài)"10"具有相關(guān)聯(lián) 的PVFY電平222-1、 222-2、…、222-N，編程狀態(tài)"00"具有相關(guān)聯(lián)的PVFY電平 232-1、 232-2、 ...、 232-N，且編程狀態(tài)"01"具有相關(guān)聯(lián)的PVFY電平242-1、 242-2、...、 242-N0
在圖2中所示的實(shí)施例中，與特定編程狀態(tài)相關(guān)聯(lián)的PVFY電平中的每一者均小 于所述狀態(tài)的VFY電平，例如PVFY電平222-1、 222-2、 ...、 222-N中的每一者均小 于VFY 225。在各種實(shí)施例中，最高PVFY電平(例如，222-N、 232-N、 242-N)為 低于相應(yīng)VFY電平(例如，225、 235、 245)約0.1伏到0.3伏。
如下文進(jìn)一步結(jié)合圖3到圖5進(jìn)行描述，正被編程的單元的Vt增加的速率可響 應(yīng)于Vt達(dá)到PVFY電平而變慢。即，可用一電壓向耦合到所述單元的位線施加偏壓以 使得由后續(xù)編程脈沖導(dǎo)致的所述單元的Vt移位減少。
在各種實(shí)施例中且如下文進(jìn)一步描述，可在逐脈沖基礎(chǔ)上在施加到正被編程為特 定狀態(tài)(例如，為分布220、 230及240中的一者內(nèi)的Vt電平)的單元的一數(shù)目的編 程脈沖中的每一者之后調(diào)節(jié)(例如，調(diào)制)PVFY電平。例如，如圖2中所示，在一
數(shù)目的編程脈沖中的每一者之后，PVFY電平中的每一者(例如，222-1、 222-2.....
222-N)增加到最高PVFY電平，例如，222-N。艮卩，222-1 (PVFYpl)與第一編程脈沖相關(guān)聯(lián)，222-2 (PVFYp2)與所述第一編程脈沖之后的第二編程脈沖相關(guān)聯(lián)且222-N (PVFYpN)與所述第一及第二脈沖之后的編程脈沖相關(guān)聯(lián)。
作為一個(gè)實(shí)例，PVFYpl 222-1、 232-1、 242-1可低于相應(yīng)的VFY 225、 235、 245 約0.4伏到0.7伏。在此實(shí)例中，PVFYp2 222-2、 232-2、 242-2可低于相應(yīng)的VFY 225、 235、 245約0.3伏至IJ0.6伏。在一些實(shí)施例中，與每一編程狀態(tài)相關(guān)聯(lián)的PVFY電平 可在逐脈沖基礎(chǔ)上均勻遞增，例如，PVFY可以0.05伏或0.1伏的增量增加直到達(dá)到 與所述編程狀態(tài)相關(guān)聯(lián)的最高PVFY,例如PVFYpN為止。實(shí)施例并不限于此。例如， 在一些實(shí)施例中，與后續(xù)編程脈沖相關(guān)聯(lián)的PVFY電平以比與先前編程脈沖相關(guān)聯(lián)的 PVFY電平小的步進(jìn)大小增加，例如PVFYp2可比PVFYpl大0.2伏，PVFYp3可比 PVFYp2大0.1伏，PFVYp4可比PVFYp3大0.05伏等等。
如圖4B中所示，在逐脈沖基礎(chǔ)上調(diào)節(jié)與特定編程狀態(tài)(例如，"10"、 "00" 及"01")相關(guān)聯(lián)的PVFY電平可減少及/或防止快單元(例如，其在編程脈沖之間的 Vt移位大于脈沖的步進(jìn)電壓的單元)被過編程，例如，防止其達(dá)到大于所需特定編程 狀態(tài)的Vt電平。被編程為大于所需狀態(tài)的Vt電平的單元產(chǎn)生所述狀態(tài)的較寬Vt分布 及/或可產(chǎn)生數(shù)據(jù)讀取錯(cuò)誤。
實(shí)施例并不限于圖2的示意圖中所顯示的實(shí)例。例如，本發(fā)明的各種編程方法可 用于編程具有多于所顯示的狀態(tài)數(shù)量(例如，Vt分布)的存儲(chǔ)器單元。而且，實(shí)施例 不涉及對(duì)Vt分布的特定二進(jìn)制編碼，但通常涉及從通用Vt分布到具有較高Vt的不同 分布的過渡。例如，在一些實(shí)施例中，MLC可具有多于兩個(gè)位，因此使額外分布成為 必要。而且，在一些實(shí)施例中，每一狀態(tài)均可映射到不同位置。例如，狀態(tài)"10"可 映射到較高Vt分布，例如，240，且狀態(tài)"01"映射到較低Vt分布，例如，220。
圖3圖解說(shuō)明根據(jù)本發(fā)明實(shí)施例的編程方法的流程圖。在圖3中所圖解說(shuō)明的實(shí) 施例中，所述編程方法是一種經(jīng)調(diào)制的選擇性慢編程收斂方法。在2006年1月5日提 出申請(qǐng)的、名稱為"Selective Slow Programming Convergence in a Flash Memory Device (快閃存儲(chǔ)器裝置中的選擇性慢編程收斂)"的專利申請(qǐng)案號(hào)為11/414,982的共同未 決共同讓與的美國(guó)專利申請(qǐng)案中描述了一種選擇性慢編程收斂方法的實(shí)例，所述美國(guó) 專利申請(qǐng)案以引用方式并入本文中。
在方框301處，接收寫入數(shù)據(jù)到一個(gè)或一個(gè)以上存儲(chǔ)器單元(例如，進(jìn)行編程) 的命令。所述數(shù)據(jù)可以是單個(gè)位或多個(gè)位。在方框303處，產(chǎn)生編程脈沖并向選定字 線施加所述編程脈沖。然后執(zhí)行編程檢驗(yàn)操作305，以確定所述單元是否被適當(dāng)?shù)鼐?程307，例如確定所述單元的Vt是否達(dá)到所述狀態(tài)的對(duì)應(yīng)VFY。所述檢驗(yàn)操作僅是對(duì) 所述單元進(jìn)行讀取以確定其內(nèi)容并將讀取數(shù)據(jù)與所需數(shù)據(jù)相比較。
如果所述單元已被編程為適當(dāng)狀態(tài)，例如，所述單元的Vt已達(dá)到與所述適當(dāng)狀 態(tài)相關(guān)聯(lián)的檢驗(yàn)電壓，那么以編程抑制電壓向其漏極連接(即，所述單元連接到的位 線)施加偏壓315。在各種實(shí)施例中，位線電壓(VBL)從編程期間所使用的編程位 線電壓(例如，0伏)增加到供應(yīng)電壓(例如，Vcc)，例如，抑制耦合到其的單元被
12進(jìn)一步編程的各種其它位線電壓中的l伏、2伏或3伏。即，所述VBL可增加到防止 耦合到其的存儲(chǔ)器單元的vt響應(yīng)于施加到選定字線的后續(xù)編程脈沖而進(jìn)一步向上移 位的各種電壓。
如果檢驗(yàn)操作305確定所述單元尚未被編程有所需數(shù)據(jù)307，那么檢查所述單元 的Vt309，以確定其是否達(dá)到所述特定狀態(tài)的第一PVFY電平，例如，圖2中所示的 PVFYpl 222-1、 232-1、 242-2。如以上結(jié)合圖2所描述，在各種實(shí)施例中，每一狀態(tài) 可具有一數(shù)目的相關(guān)聯(lián)PVFY電平，例如，圖2中所示的222-l至IJ222-N，232-1至U 232-N 及242-1到242-N。在此類實(shí)施例中，且如結(jié)合圖4B詳細(xì)地描述，PVFY是經(jīng)逐個(gè)脈 沖調(diào)節(jié)的經(jīng)調(diào)制PVFY。即，存儲(chǔ)器單元的Vt與之相比較的PVFY電平在一數(shù)目的編 程脈沖上變化。換句話說(shuō)，盡管在每一編程脈沖之后將所述單元的Vt與特定PVFY(例 如，222-1到222-N、 232-1到232-N、 242-1到242-N)相比較，但將所述單元的Vt 與之相比較的所述特定PVFY在每一脈沖之后改變(例如，增加)直到達(dá)到最高PVFY 為止，例如，222-N、 232-N、 242-N。
對(duì)于每一特定編程狀態(tài)，所述PVFY電平是小于相關(guān)聯(lián)的VFY電平的電壓，例 如，如圖2中所示，每一 PVFY電平222-1到222-N、 232-2到232-N及242-2到242-N 小于相應(yīng)的VFY電平225、 235及245。在各種實(shí)施例中，PVFY電平是特定單元的編 程響應(yīng)于所述特定單元的Vt達(dá)到所述PVFY電平而減慢時(shí)所處的電壓。即，用小于抑 制電壓且大于編程位線電壓的電壓向所述位線施加偏壓以使得所述特定單元的Vt針 對(duì)一數(shù)目的后續(xù)編程脈沖以較慢的速率增加。
響應(yīng)于耦合到位線的單元達(dá)到PVFY電平而將所述位線調(diào)節(jié)到的偏壓可稱作選擇 性慢編程收斂(SSPC)電壓。如在圖3的實(shí)施例中方框311處所示，對(duì)于達(dá)到PVFY 電平309的單元，將位線電壓VBL調(diào)節(jié)到SSPC電平。如本文下文進(jìn)一步描述，可使 用各種值用于SSPC電壓，除可向位線施加以使存儲(chǔ)器單元的編程速率變慢的各種其 它電壓電平及/或電平范圍之外，例如，0.3伏、0.5伏、0.9伏。向位線施加偏壓減少 橫跨存儲(chǔ)器單元晶體管的電壓降，因此減少施加到所述單元的有效編程電壓。有效編 程電壓越低，所述單元的Vt的移動(dòng)越慢。在各種實(shí)施例中，且如結(jié)合圖5A-5B所描 述，所述SSPC電壓可是經(jīng)調(diào)制的SSPC電壓，其可在一數(shù)目的編程脈沖上降低。
不同于一些現(xiàn)有編程方法，本發(fā)明的各種方法實(shí)施例使已通過針對(duì)編程到單元中 的特定狀態(tài)的經(jīng)調(diào)制的預(yù)檢驗(yàn)閾值電壓的每一單元的編程選擇性地變慢。正被編程的 其它單元不受SSPC位線偏壓的影響且被允許以其正常的編程速度編程。因此，結(jié)合 圖2的實(shí)施例描述的經(jīng)調(diào)制的選擇性慢編程方法可具有在不減少編程吞吐量的前提下 使與特定編程狀態(tài)相關(guān)聯(lián)的Vt分布變窄的效應(yīng)。
而且，在各種經(jīng)調(diào)制的選擇性慢編程方法實(shí)施例中使用經(jīng)調(diào)制的PVFY可防止快 單元(例如，具有以比編程脈沖步進(jìn)電壓大的電壓步進(jìn)增加的Vt的單元)被過編程及 /或加寬Vt分布。如在圖5A-5B中所示，在達(dá)到最高編程脈沖電壓時(shí)調(diào)制(例如，降 低)SSPC電壓可通過在較慢單元一旦達(dá)到PVFY電平便減少對(duì)于將所述較慢單元的Vt移位到VFY電平所必要的脈沖數(shù)目來(lái)改善吞吐量。
在位線電壓VBL已增加(例如，調(diào)節(jié))到SSPC電平311之后，通過產(chǎn)生另一編 程脈沖303來(lái)重復(fù)所述編程過程。在各種實(shí)施例中且如方框312處所示，后續(xù)編程脈 沖以遞增方式大于前一脈沖直到最高編程脈沖電壓電平(Vmax)。最高編程電壓電平 可以是約20伏到22伏，然而，實(shí)施例并不限于特定Vmax。在一個(gè)實(shí)施例中，編程 脈沖以0.2伏步進(jìn)電壓增加。此步進(jìn)電壓僅是用于說(shuō)明目的，因?yàn)楸景l(fā)明的實(shí)施例可 使用各種步進(jìn)電壓來(lái)增加編程脈沖電平，除其它步進(jìn)電壓之外的例如0.1伏、0.3V、 0.5V。
由于VBL增加311，因此橫跨存儲(chǔ)器單元晶體管的電壓降減少。因此，增加的編 程脈沖電壓312將對(duì)編程所述單元具有減少的效應(yīng)。即，由所述脈沖產(chǎn)生的所述單元 的Vt移位小于在缺少施加到位線的SSPC電壓時(shí)本應(yīng)該的Vt移位，例如所述單元的 編程速率變慢。將特定單元編程為特定狀態(tài)繼續(xù)進(jìn)行直到所述單元被編程為止，例如 直到所述單元的Vt達(dá)到所述特定狀態(tài)的VFY電平為止，此時(shí)，將VBL增加到抑制電 壓315以防止由于后續(xù)編程脈沖而導(dǎo)致的所述單元的任何進(jìn)一步Vt增加。
如果在303處產(chǎn)生的編程脈沖不導(dǎo)致所述單元的Vt達(dá)到預(yù)檢驗(yàn)電壓電平，例如 在此情形下為PVFYpl，那么所述過程在方框313、 316及317處繼續(xù)進(jìn)行。如果尚未 達(dá)到Vmax，那么所述編程脈沖電壓以步進(jìn)電壓增加313。向選定單元的字線施加此后 續(xù)編程脈沖。如在方框316處所示，在此情形下，還將PVFY電平從PVFYpl調(diào)節(jié)(例 如，增加)到PVFYp2。在各種實(shí)施例中，僅在尚未達(dá)到最高PVFY (例如，如圖2 中所示的PVFYpN222-N、 232-N、 242-N)時(shí)增加PVFY電平。艮卩，在各種實(shí)施例中， PVFY電平保持在最高PVFY電平直到后續(xù)脈沖致使單元的Vt達(dá)到所述最高PVFY電 平為止。
如在方框317處所示，在各種實(shí)施例中，如果已達(dá)到閾值編程脈沖電平，那么調(diào) 節(jié)(例如，調(diào)制)SSPC電平。在各種實(shí)施例中，閾值編程脈沖電平是最高編程脈沖 電壓電平，例如，Vmax。如進(jìn)一步結(jié)合圖5A-5B所描述，調(diào)制(例如，降低)SSPC 電平可改善較慢單元的選擇性慢編程收斂的編程吞吐量。
重復(fù)圖3中所圖解說(shuō)明的經(jīng)調(diào)制的選擇性慢編程收斂過程直到達(dá)到預(yù)檢驗(yàn)電壓電 平309且所述單元最終被編程307以使得將位線電壓VBL增加到抑制電壓315為止。 可以選擇性方式對(duì)每一單元(例如，每一位)執(zhí)行圖3中所圖解說(shuō)明的方法。例如， 在各種實(shí)施例中，代替在單元的Vt達(dá)到預(yù)檢驗(yàn)電壓時(shí)向所有單元的位線施加偏壓，僅 在每一單元的Vt達(dá)到預(yù)檢驗(yàn)電壓時(shí)，增加其特定位線電壓(例如，到SSPC電壓)以
使編程速度變慢。
在使用多級(jí)單元的存儲(chǔ)器裝置中，若干位可位于同一頁(yè)地址中或多個(gè)頁(yè)地址中。 當(dāng)若干位處于同一頁(yè)地址中時(shí)，可同時(shí)改變兩個(gè)位。換句話說(shuō)，同一頁(yè)地址編程過程 可從"11"的經(jīng)擦除狀態(tài)(例如，圖2中所示的分布210)直接進(jìn)行到"00"的經(jīng)編 程狀態(tài)(例如，圖2中所示的分布230)。如果多個(gè)位中的一者或一者以上處于不同頁(yè)地址中， 一次僅改變一個(gè)位。例如，為從"11"的經(jīng)擦除狀態(tài)進(jìn)行到"00"的經(jīng)編 程狀態(tài)，通常經(jīng)歷狀態(tài)"10"或者狀態(tài)"01"(取決于這些狀態(tài)映射到的位置)是必
要的。本發(fā)明經(jīng)調(diào)制的選擇性慢編程收斂方法實(shí)施例可操作以編程位于同一頁(yè)地址中 或多個(gè)地址中的位。
圖4A圖解說(shuō)明根據(jù)現(xiàn)有編程方法的編程脈沖、存儲(chǔ)器單元Vt電平及位線電壓的 圖表。圖4B圖解說(shuō)明根據(jù)圖3的編程實(shí)施例的編程脈沖、存儲(chǔ)器單元Vt電平及位線 電壓的圖表。圖4B的圖表顯示由圖3中所述的編程實(shí)施例修改的圖4A中所圖解說(shuō)明 的存儲(chǔ)器單元Vt電平及位線電壓。
圖4A及4B中所圖解說(shuō)明的下部圖表顯示一數(shù)目的編程脈沖415，其中每一脈沖 的電壓電平沿底部軸以步進(jìn)電壓(例如，Vstep)增加。所圖解說(shuō)明的實(shí)施例使用200 毫伏的Vstep。然而，如以上所述，本發(fā)明實(shí)施例并不限于特定步進(jìn)電壓。
圖4A及4B中所示的圖表包含以不同速率編程的存儲(chǔ)器單元，例如，其Vt響應(yīng) 于編程脈沖415發(fā)生不同移位的單元。單元402表示具有通常以等于或小于編程脈沖 步進(jìn)Vstep (例如，在此實(shí)例中為200毫伏)的量移位的Vt的"較慢單元"。單元404 表示具有通常以等于或稍微大于Vstep的量移位的Vt的"較快單元"。單元406表示 具有響應(yīng)于編程脈沖415而以大于Vstep的量移位的Vt的單元(顯示為較快單元+)。 單元402、 404及406的向上移動(dòng)表示增加Vt。
在圖4A及4B中，在Vt達(dá)到PVFY電平之前，較慢單元402以小于200毫伏的 量DVt增加，較快單元404以約等于200毫伏的量DVt增加，且單元406以大于200 毫伏的量DVt增加。因此，單元406的Vt在單元404之前達(dá)到PVFY電平，而單元 404又在單元402之前達(dá)到PVFY電平。
在各種實(shí)施例中且如圖4A及4B中所示，當(dāng)單元達(dá)到PVFY電平時(shí)，向位線施 加位線電壓(例如，SSPC電壓)以使單元的編程變慢直到其Vt達(dá)到VFY電平425 為止。變慢的編程可通過防止單元的Vt達(dá)到高于VFY電平425很多的電平而產(chǎn)生相 對(duì)狹窄的Vt分布。變慢的單元編程速率由DVt的減少來(lái)表示，例如，單元的Vt移位 量的減少。例如，在圖4A中，單元404的變慢編程由"DVt=200*K，其中0<K<1" 表示。即，單元404的Vt增加小于在其Vt達(dá)到PVFY電平之前的增加，例如，在此 實(shí)例中，小于200毫伏的Vstep電壓。
在圖4A中，"較快單元+" 406的編程未變慢，因?yàn)樵谙乱缓罄m(xù)編程脈沖415之 后，單元406的Vt從低于PVFY 422的電壓電平移位到高于VFY 425的電壓電平。此 可發(fā)生于例如單元406的單元，其Vt以大于Vstep的量移位，例如在此實(shí)例中為快于 每脈沖200毫伏的速率。此速率可由如圖4A中所示的"DVt:200K其中IOl"來(lái)表示。 如圖4A中所示，單元406經(jīng)編程以使得其Vt高于VFY425很多，從而可導(dǎo)致過編程 的單元及/或針對(duì)特定編程狀態(tài)的比所期望寬的Vt分布。
如圖4A及4B中所示且如以上所述，單元402、 404及406 —旦達(dá)到VFY 425， 便向位線施加抑制電壓(例如，Vcc)以防止對(duì)所述單元的進(jìn)一步編程，例如，Vt增加。因此，如在圖4A及4B的中間曲線圖中所示，每一單元的Vt的增加由于對(duì)所述單元的編程操作的結(jié)束而停止。
圖4B圖解說(shuō)明在根據(jù)例如結(jié)合圖3所述的經(jīng)調(diào)制選擇性慢編程收斂(MSSPC)方法編程之后圖4A的單元402、 404及406。如圖4B中所圖解說(shuō)明，VFY 425具有例如結(jié)合圖2所述的一數(shù)目的相關(guān)聯(lián)的預(yù)檢驗(yàn)電平PVFYpl、 PVFYp2、…、PVFYpN。VFY 425可以是與任何數(shù)目的狀態(tài)相關(guān)聯(lián)的VFY，例如圖2中所示的VFY 225、 235
或245中的一者。類似地，PVFYpl、 PVFYp2.....PVFYpN可以是圖2中所示的相
應(yīng)PVFY電平222-1到222-N、 232-1到232-N及242-1到242-N。
在圖4B中，在逐脈沖基礎(chǔ)上增加PVFY直到最高PVFY。即，PVFYpl是第一脈沖(例如，Pl)后將單元的Vt與之相比較的PVFY電平，PVFYp2是第二脈沖(例如，P2)后將單元的Vt與之相比較的PVFY電平，PVFYpN是第N脈沖后將單元的Vt與之相比較的PVFY電平。在圖4B中，盡管在第三脈沖(例如，P3)之后使用最高PVFY電平PVFYpN，但實(shí)施例并不限于此。
如圖4B中所圖解說(shuō)明，本發(fā)明的實(shí)施例可使Vt分布變窄及/或可放防止快單元(例如，406)引起的過編程。例如，圖4B圖解說(shuō)明經(jīng)調(diào)節(jié)的PVFY電平(例如，經(jīng)調(diào)制的PVFY電平)可有效地減慢對(duì)快單元(例如，單元406)的編程。
圖4B顯示單元406的Vt在脈沖Pl之后達(dá)到PVFY電平，例如PVFYpl。相比之下，單元406的Vt在脈沖Pl之后未達(dá)到圖4A中所示的未經(jīng)調(diào)制的PVFY電平422。響應(yīng)于單元406的Vt在脈沖Pl之后達(dá)到PVFYpl，將位線電壓VBL從編程位線電壓(例如，0伏)改變?yōu)镾SPC電壓。當(dāng)單元406的Vt達(dá)到PVFYpl時(shí)其編程速率的改變可由圖4B中所示的"DVt二200^K其中0<K<1"來(lái)表示。S卩，在圖4B中，單元406的Vt移位速率DVt從Vt達(dá)到PVFYpl之前的速率409-1 (DVt=200*K其中K>1)改變?yōu)轫憫?yīng)于Vt達(dá)到PVFYpl的速率409-2 (DVt二20(^K其中0<K<1)。換句話說(shuō)，在第一脈沖Pl之后，單元406的Vt移位從大于Vstep (例如，大于200毫伏)減少到小于Vstep(例如，小于200毫伏)以使得單元406的Vt移位針對(duì)一數(shù)目的后續(xù)脈沖(例如，P2、 P3、 P4等)降低直到Vt達(dá)到VFY電平425為止。與之相比，在圖4A中，單元406的Vt移位在脈沖Pl之后保持為大于Vstep且在脈沖P2之后被過編程，例如，大于VFY電平425。
圖5A圖解說(shuō)明根據(jù)現(xiàn)有選擇性慢編程收斂方法的編程脈沖、存儲(chǔ)器單元Vt電平及位線電壓的圖表。在圖5A及5B中所示的中間圖表圖解說(shuō)明包含處于最高編程脈沖電壓電平(例如，Vmax)的一數(shù)目的編程脈沖的一數(shù)目的編程脈沖。Vmax可以是約20伏-22伏的電壓，但實(shí)施例并不限于特定Vmax電平。
圖5A中所示的上部圖表顯示所述一數(shù)目的編程脈沖中的每一者之后慢單元502的Vt。當(dāng)編程脈沖電壓電平接近及/或達(dá)到最高電平Vmax時(shí)，慢單元(例如，單元502)的Vt可趨于較慢地移位。例如，慢單元(例如，單元502)的Vt移位可比編程脈沖步進(jìn)電平小很多。作為實(shí)例，如果編程脈沖步進(jìn)電平為200毫伏，那么當(dāng)編程脈
16沖電壓電平達(dá)到Vmax時(shí)慢單元的Vt移位可能是50毫伏或更少。此類慢單元的減少的Vt移位可減少編程吞吐量，這是因?yàn)榭尚枰嗟拿}沖來(lái)使Vt達(dá)到VFY電平，例如，如圖2中所示的VFY225、 235及245的經(jīng)編程電平。
圖5A中的下部圖表顯示將要向耦合到其Vt己達(dá)到PVFY電平的存儲(chǔ)器單元的位線施加的SSPC電壓。圖5A及5B中所示的PVFY電平可以是例如以上所述的經(jīng)調(diào)制的PVFY的最高PVFY電平，例如PVFYpN。例如，取決于單元502被編程的狀態(tài)，圖5A及5B中所示的PVFY可以是PVFYpN 222-N、 232-N或242-N。
如以上所述，慢單元的Vt在向其施加具有Vmax電平的一數(shù)目的編程脈沖時(shí)可較慢地移位。變慢的Vt移位可導(dǎo)致較低的吞吐量，這是因?yàn)樾枰黾訑?shù)目的脈沖來(lái)使此類單元的Vt達(dá)到適當(dāng)?shù)腣FY。在此情形下，響應(yīng)于慢單元的Vt達(dá)到PVFY電平而向耦合到所述慢單元的位線施加SSPC電壓可進(jìn)一步減少編程吞吐量，因?yàn)閂t移位甚至進(jìn)一步變少?？稍趫D5A中看到以上所述的效應(yīng)，因?yàn)槁龁卧?02的Vt在其Vt達(dá)到PVFY電平之后以較慢的速率增加。
圖5B圖解說(shuō)明根據(jù)例如圖3中所圖解說(shuō)明的經(jīng)調(diào)制選擇性慢編程收斂方法的編程脈沖、存儲(chǔ)器單元Vt電平及位線電壓的圖表。圖5B顯示在根據(jù)圖3的經(jīng)調(diào)制選擇性慢編程收斂方法對(duì)圖5A的慢單元502進(jìn)行編程之后其Vt。如以上結(jié)合圖3所描述，在本發(fā)明的各種實(shí)施例中，SSPC電壓可以是經(jīng)調(diào)制的SSPC電壓，例如，圖5B中所示的MSSPC。
在各種實(shí)施例中且如圖5B中所示，所述經(jīng)調(diào)制的SSPC電壓在一數(shù)目的編程脈沖上從最高SSPC電壓降低到最低SSPC電壓。最高SSPC電壓電壓可以是低于抑制電壓(例如，Vcc)且高于編程位線電壓(例如，0伏)的各種電壓電平。最低SSPC電壓可以是低于最高電壓電平的各種電壓電平。作為實(shí)例，經(jīng)調(diào)制的SSPC電壓可在一數(shù)目的編程脈沖上從約0.6伏遞減到0伏。在一些實(shí)施例中，在經(jīng)調(diào)制的SSPC電壓己遞減到編程位線電壓(例如，在此實(shí)例中為O伏)之后，PVFY電平不用于檢驗(yàn)操作。在此類實(shí)施例中，不再將其Vt未達(dá)到PVFY電平的那些單元的Vt與PVFY電平相比較。不再比較單元Vt與PVFY電平(例如，從檢驗(yàn)操作中移除PVFY)可改善吞吐量，這是因?yàn)槿绻瞥齈VFY，便僅將單元的Vt與VFY電平相比較。
在各種實(shí)施例中，將SSPC電壓維持在未經(jīng)調(diào)制的電壓直到達(dá)到最高編程脈沖電壓(例如，Vmax)為止。艮P，響應(yīng)于耦合到位線的單元的Vt達(dá)到PVFY電平而向所述位線施加的偏壓可維持在某一電壓(例如，0.6伏)直到編程脈沖電壓達(dá)到Vmax為止。針對(duì)一數(shù)目的編程脈沖(例如， 一數(shù)目的初始遞增脈沖)將SSPC電壓維持在未經(jīng)調(diào)制的電壓可通過使達(dá)到PVFY電平的快單元的Vt增加速率變慢來(lái)產(chǎn)生狹窄的Vt分布且可通過減少及/或消除SSPC電壓對(duì)慢單元的影響而改善吞吐量。
例如，在比較圖5A及5B中的慢單元502中，觀察到圖5B中在編程慢單元502中所使用的經(jīng)調(diào)制的選擇性慢編程收斂方法致使慢單元502比圖5A中用于編程慢單元502的方法更快地達(dá)到VFY電平。圖6是根據(jù)本發(fā)明實(shí)施例的具有至少一個(gè)存儲(chǔ)器裝置620的電子存儲(chǔ)器系統(tǒng)600的功能方框圖。存儲(chǔ)器系統(tǒng)600包含耦合到非易失性存儲(chǔ)器裝置620的處理器610，所述非易失性存儲(chǔ)器裝置620包含非易失性單元的存儲(chǔ)器陣列630。存儲(chǔ)器系統(tǒng)600可包含分開的集成電路，或處理器610與存儲(chǔ)器裝置620兩者可位于同一集成電路上。處理器610可以是微處理器或例如專用集成電路(ASIC)的某一其它類型的控制電路。
為清晰起見，電子存儲(chǔ)器系統(tǒng)600已經(jīng)簡(jiǎn)化以關(guān)注尤其與本發(fā)明相關(guān)的特征。存儲(chǔ)器裝置620包含可以是具有NAND架構(gòu)的浮動(dòng)?xùn)艠O快閃存儲(chǔ)器單元的非易失性存儲(chǔ)器單元的陣列630。每一行存儲(chǔ)器單元的控制柵極與字線耦合，同時(shí)所述存儲(chǔ)器單元的漏極區(qū)耦合到位線。所述存儲(chǔ)器單元的源極區(qū)耦合到源極線，與圖1中所圖解說(shuō)明的相同。如所屬領(lǐng)域的技術(shù)人員將了解，所述存儲(chǔ)器單元連接到位線及源極線的方式相依于所述陣列是NAND架構(gòu)、NOR架構(gòu)及AND架構(gòu)還是一些其它存儲(chǔ)器陣列架構(gòu)。
圖6的實(shí)施例包含用以鎖存經(jīng)由I/O連接662通過I/O電路660提供的地址信號(hào)的地址電路640。行解碼器644及列解碼器646接收并解碼地址信號(hào)以存取存儲(chǔ)器陣列630。根據(jù)本發(fā)明，所屬領(lǐng)域的技術(shù)人員將了解，地址輸入連接的數(shù)目相依于存儲(chǔ)器陣列630的密度及架構(gòu)且地址的數(shù)目隨存儲(chǔ)器單元數(shù)目及存儲(chǔ)器區(qū)塊及陣列的數(shù)目?jī)烧叩脑黾佣黾印?br> 非易失性單元的存儲(chǔ)器陣列630可包含根據(jù)本文所述的實(shí)施例進(jìn)行編程的非易失性多級(jí)存儲(chǔ)器單元。存儲(chǔ)器裝置620通過使用感測(cè)/緩沖電路感測(cè)存儲(chǔ)器陣列列中的電壓及/或電流改變來(lái)讀取存儲(chǔ)器陣列630中的數(shù)據(jù)，在此實(shí)施例中，所述感測(cè)/緩沖電路可以是讀取/鎖存電路650。讀取/鎖存電路650可經(jīng)耦合以讀取及鎖存來(lái)自存儲(chǔ)器陣列630的一行數(shù)據(jù)。還包含I/O電路660以用于經(jīng)由I/O連接662與處理器610進(jìn)行雙向數(shù)據(jù)通信。還包含寫入電路655以將數(shù)據(jù)寫入到存儲(chǔ)器陣列630。
控制電路670解碼通過控制連接672從處理器610提供的信號(hào)。所述信號(hào)可包含用來(lái)控制存儲(chǔ)器陣列630上的操作(包含數(shù)據(jù)讀取、數(shù)據(jù)寫入及數(shù)據(jù)擦除操作)的芯片信號(hào)、寫入啟用信號(hào)及地址鎖存信號(hào)。在各種實(shí)施例中，控制電路670負(fù)責(zé)執(zhí)行來(lái)自處理器610的用以執(zhí)行本發(fā)明的操作及編程實(shí)施例的指令?？刂齐娐?70可以是狀態(tài)機(jī)、定序器或某一其它類型的控制器。所屬領(lǐng)域的技術(shù)人員將了解，可提供額外的電路及控制信號(hào)，且已減少圖6的存儲(chǔ)器裝置細(xì)節(jié)以便易于圖解說(shuō)明。
圖7是根據(jù)本發(fā)明實(shí)施例的具有至少一個(gè)存儲(chǔ)器裝置710的存儲(chǔ)器模塊700的功能方框圖。存儲(chǔ)器模塊700被圖解說(shuō)明為存儲(chǔ)器卡，但參考存儲(chǔ)器模塊700所論述的概念也可適用于其它類型的可移除或便攜式存儲(chǔ)器(例如，USB快閃驅(qū)動(dòng)器)且打算歸屬于如本文中所使用的"存儲(chǔ)器模塊"的范圍內(nèi)。此外，雖然已在圖7中繪示一個(gè)實(shí)例性形式因數(shù)，但這些概念也可適用于其它形式因數(shù)。
在一些實(shí)施例中，存儲(chǔ)器模塊700將包含外殼705 (如所繪示)以封閉一個(gè)或一個(gè)以上存儲(chǔ)器裝置710，但此一外殼并非對(duì)于所有裝置或裝置應(yīng)用是至關(guān)重要。至少一個(gè)存儲(chǔ)器裝置710包含根據(jù)本文中所述的實(shí)施例進(jìn)行編程的非易失性多級(jí)存儲(chǔ)器單元陣列。若存在，外殼705包含用于與主機(jī)裝置進(jìn)行通信的一個(gè)或一個(gè)以上觸點(diǎn)715。主機(jī)裝置的實(shí)例包含數(shù)碼相機(jī)、數(shù)字記錄及回放裝置、PDA、個(gè)人計(jì)算機(jī)、存儲(chǔ)器卡讀取器、接口集線器及類似裝置。對(duì)于一些實(shí)施例，觸點(diǎn)715是標(biāo)準(zhǔn)化接口的形式。例如，對(duì)于USB快閃驅(qū)動(dòng)器，觸點(diǎn)715可以是USB類型A插入式連接器的形式。對(duì)于一些實(shí)施例，觸點(diǎn)715是半專有接口的形式，例如可見于由晟碟公司(SanDiskCo卬oration)許可的CompactFlash 存儲(chǔ)器卡、由索尼公司(Sony Corporation)許可的Memory Stick 存儲(chǔ)器卡、由東芝公司(Toshiba Corporation)許可的SD SecureDigital 存儲(chǔ)器卡及類似存儲(chǔ)卡上。然而， 一般而言，觸點(diǎn)715提供用于在存儲(chǔ)器模塊700與具有與觸點(diǎn)715相容的接收器的主機(jī)之間傳送控制、地址及/或數(shù)據(jù)信號(hào)的接□。
存儲(chǔ)器模塊700可任選地包含額外電路720，其可以是一個(gè)或一個(gè)以上集成電路及/或離散組件。對(duì)于一些實(shí)施例，額外電路720可包含用于控制橫跨多個(gè)存儲(chǔ)器裝置710的存取及/或用于提供外部主機(jī)與存儲(chǔ)器裝置710之間的轉(zhuǎn)換層的存儲(chǔ)器控制器。例如， 一數(shù)目的觸點(diǎn)715與到一個(gè)或一個(gè)以上存儲(chǔ)器裝置710的一數(shù)目的710連接之間可能不存在一一對(duì)應(yīng)。因此，存儲(chǔ)器控制器可選擇性地耦合存儲(chǔ)器裝置710的I/O連接(圖7中未顯示)以在適當(dāng)時(shí)間在適當(dāng)I/O連接處接收適當(dāng)信號(hào)或在適當(dāng)時(shí)間在適當(dāng)觸點(diǎn)715處提供適當(dāng)信號(hào)。類似地，主機(jī)與存儲(chǔ)器模塊700之間的通信協(xié)議可與存取存儲(chǔ)器裝置710所需的協(xié)議不同。那么，存儲(chǔ)器控制器可將從主機(jī)接收的命令序列轉(zhuǎn)換為適當(dāng)?shù)拿钚蛄幸詫?shí)現(xiàn)對(duì)存儲(chǔ)器裝置710的所需存取。除命令序列以外，所述轉(zhuǎn)換可進(jìn)一步包含信號(hào)電壓電平的改變。
額外電路720可進(jìn)一步包含與存儲(chǔ)器裝置710的控制無(wú)關(guān)的功能性，例如，ASIC可執(zhí)行的邏輯功能。此外，額外電路720可包含用以限制對(duì)存儲(chǔ)器模塊700進(jìn)行讀取或?qū)懭氪嫒〉碾娐?，例如密碼保護(hù)、生物統(tǒng)計(jì)等。額外電路720可包含用以指示存儲(chǔ)器模塊700的狀態(tài)的電路。例如，額外電路720可包含用以確定電力是否正被供應(yīng)到存儲(chǔ)器模塊700及存儲(chǔ)器模塊700當(dāng)前是否正被存取及用以顯示其狀態(tài)的指示(例如，當(dāng)通電時(shí)為固態(tài)燈且當(dāng)正被存取時(shí)為閃爍燈)的功能性。額外電路720可進(jìn)一步包含無(wú)源裝置(例如，去耦合電容器)以幫助調(diào)整存儲(chǔ)器模塊700內(nèi)的功率要求。
總結(jié)
文中描述用于編程非易失性多級(jí)存儲(chǔ)器單元的實(shí)施例。各種實(shí)施例用于改善Vt分布的寬度同時(shí)維持或改善編程吞吐量。 一個(gè)實(shí)施例通過以下步驟實(shí)現(xiàn)此目標(biāo)確定單元中的每一者的Vt是否達(dá)到與編程狀態(tài)相關(guān)聯(lián)的預(yù)檢驗(yàn)電壓(PVFY);向耦合到其Vt己達(dá)到所述PVFY的那些單元的位線選擇性地施加偏壓；將所述PVFY調(diào)節(jié)到不同的電平;及向耦合到其Vt己達(dá)到經(jīng)調(diào)節(jié)的PVFY的單元的位線選擇性地施加偏壓，其中所述PVFY及經(jīng)調(diào)節(jié)的PVFY小于VFY。
雖然本文中已圖解說(shuō)明及描述了具體實(shí)施例，但所屬領(lǐng)域的技術(shù)人員將了解可用經(jīng)計(jì)算以實(shí)現(xiàn)相同結(jié)果的布置來(lái)替代所顯示的具體實(shí)施例。本發(fā)明打算涵蓋本發(fā)明各種實(shí)施例的修改或變型。應(yīng)理解，以說(shuō)明方式而非限定方式作出以上說(shuō)明。在審查以上說(shuō)明之后，所屬領(lǐng)域的技術(shù)人員將明了上述實(shí)施例的組合及本文中未明確描述的其它實(shí)施例。本發(fā)明各種實(shí)施例的范圍包含其中使用以上結(jié)構(gòu)及方法的其它應(yīng)用。因此，本發(fā)明各種實(shí)施例的范圍應(yīng)參考以上權(quán)利要求書及所述權(quán)利要求書授權(quán)給其的等效物的全部范圍來(lái)確定。
在前述具體實(shí)施方式
中，出于簡(jiǎn)化本發(fā)明的目的，將各種特征一起集合在單個(gè)實(shí)施例中。本發(fā)明的此方法不應(yīng)被視為反映本發(fā)明所揭示實(shí)施例必須使用比明確陳述于每一請(qǐng)求項(xiàng)中多的特征的意圖。而是，如以上權(quán)利要求書反映發(fā)明性標(biāo)的物在于少于單個(gè)所揭示實(shí)施例的所有特征。因此，以上權(quán)利要求書由此并入實(shí)施方式中，其中
每一請(qǐng)求項(xiàng)獨(dú)立地作為單獨(dú)實(shí)施例。
20
權(quán)利要求
1、一種用于編程陣列中的多級(jí)非易失性存儲(chǔ)器單元的方法，所述陣列具有由字線耦合的行及由位線耦合的列，所述方法包括增加一數(shù)目的存儲(chǔ)器單元中的每一者的閾值電壓(Vt)直到所述Vt達(dá)到對(duì)應(yīng)于一數(shù)目的編程狀態(tài)中的編程狀態(tài)的檢驗(yàn)電壓(VFY)為止；確定所述單元中的每一者的所述Vt是否已達(dá)到與所述編程狀態(tài)相關(guān)聯(lián)的預(yù)檢驗(yàn)電壓(PVFY)；向耦合到其Vt已達(dá)到所述PVFY的那些單元的位線選擇性地施加偏壓；將所述PVFY調(diào)節(jié)到不同的電平；及向耦合到其Vt已達(dá)到所述經(jīng)調(diào)節(jié)的PVFY的單元的位線選擇性地施加偏壓，其中所述PVFY及所述經(jīng)調(diào)節(jié)的PVFY小于所述VFY。
2、 如權(quán)利要求1所述的方法，其中所述方法包含僅向耦合到其Vt已達(dá)到所述 PVFY-包含所述經(jīng)調(diào)節(jié)的PVFY-的單元的位線選擇性地施加偏壓。
3、 如權(quán)利要求2所述的方法，其中所述方法包含用大于編程位線電壓且小于抑制電壓的電壓向耦合到其Vt已達(dá)到所述PVFY的 單元的位線選擇性地施加偏壓；及用大于所述編程位線電壓且小于所述抑制電壓的電壓向耦合到其Vt已達(dá)到所述 經(jīng)調(diào)節(jié)的PVFY的單元的位線選擇性地施加偏壓。
4、 如權(quán)利要求2所述的方法，其中僅向耦合到其Vt已達(dá)到所述PVFY及所述經(jīng) 調(diào)節(jié)的PVFY中的一者的單元的位線選擇性地施加偏壓包含向所述位線提供選擇性慢 編程收斂(SSPC)電壓，所述SSPC電壓大于編程位線電壓且小于抑制電壓。
5、 如權(quán)利要求l所述的方法，其中增加所述單元中的每一者的所述Vt包含 向所述數(shù)目的存儲(chǔ)器單元中的每一者施加一數(shù)目的編程脈沖，所述編程脈沖以步進(jìn)電壓遞增；將耦合到其Vt在第一編程脈沖之后尚未達(dá)到所述PVFY的單元的位線維持在編 程位線電壓；及以不同于所述編程位線電壓的電壓向耦合到其Vt在后續(xù)編程脈沖之后已達(dá)到所 述經(jīng)調(diào)節(jié)的PVFY的單元的位線選擇性地施加偏壓。
6、 如權(quán)利要求5所述的方法，其中調(diào)節(jié)所述PVFY包含在所述數(shù)目的編程脈沖 中的每一者之后遞增所述PVFY直到達(dá)到特定閾值PVFY為止。
7、 如權(quán)利要求6所述的方法，其中所述方法包含 施加從第一編程電壓到閾值編程電壓的所述數(shù)目的編程脈沖；及對(duì)于其Vt在所述編程電壓達(dá)到所述閾值編程電壓之前尚未達(dá)到所述閾值PVFY 的那些存儲(chǔ)器單元，遞減將要在所述存儲(chǔ)器單元的Vt達(dá)到所述閾值PVFY時(shí)向耦合到所述存儲(chǔ)器單元的位線選擇性地施加的位線電壓。
8、 如權(quán)利要求7所述的方法，其中所述閾值編程電壓是最高編程電壓，且其中所述方法包含向其vt在所述編程電壓達(dá)到所述最高編程電壓之前尚未達(dá)到所述閾值PVFY的 那些存儲(chǔ)器單元施加處于所述最高電壓的一數(shù)目的編程脈沖；及在處于所述最高編程電壓的所述數(shù)目的編程脈沖中的每一者之后，遞減將要在所 述存儲(chǔ)器單元的Vt達(dá)到所述閾值PVFY時(shí)向耦合到所述存儲(chǔ)器單元的位線施加的所述 位線電壓，直到將要施加的所述位線電壓達(dá)到所述編程位線電壓為止。
9、 一種用于編程多級(jí)非易失性存儲(chǔ)器單元的方法，其包括 向與多級(jí)存儲(chǔ)器單元相關(guān)聯(lián)的字線施加編程脈沖，以將所述單元的閾值電壓(Vt)增加到對(duì)應(yīng)于一數(shù)目的編程狀態(tài)中的特定編程狀態(tài)的檢驗(yàn)電壓(VFY)電平，且響應(yīng) 于所述Vt達(dá)到所述VFY電平而向耦合到所述單元的位線施加抑制電壓；響應(yīng)于所述Vt達(dá)到一數(shù)目的PVFY電平中的預(yù)檢驗(yàn)電壓(PVFY)電平而在第一 數(shù)目的編程脈沖內(nèi)將施加到所述位線的偏壓電壓從第一值改變到第二值，其中所述 PVFY電平小于所述VFY電平，且其中所述第一及第二值小于所述抑制電壓；將所述PVFY電平從與第一編程脈沖相關(guān)聯(lián)的第一PVFY電平調(diào)節(jié)到與所述第一 數(shù)目的編程脈沖上的后續(xù)編程脈沖相關(guān)聯(lián)的最高PVFY電平；及如果所述Vt在所述第一數(shù)目的編程脈沖之后小于所述最高PVFY，那么響應(yīng)于所 述Vt達(dá)到所述最高PVFY電平而在所述第一數(shù)目的編程脈沖后的第二數(shù)目的編程脈沖 內(nèi)將施加到所述位線的所述偏壓電壓從所述第一值改變到第三值。
10、 如權(quán)利要求9所述的方法，其中所述方法包含在所述第一編程脈沖之后使用所述第一PVFY電平來(lái)執(zhí)行編程檢驗(yàn)操作；及 在所述第一數(shù)目的編程脈沖中的最后一者之后使用所述最高PVFY電平來(lái)執(zhí)行編 程檢驗(yàn)操作。
11、 如權(quán)利要求10所述的方法，其中所述方法包含在所述第一數(shù)目的編程脈沖 中的每一者之后增加用來(lái)執(zhí)行編程檢驗(yàn)操作的所述PVFY電平。
12、 如權(quán)利要求9所述的方法，其中所述方法在所述第二數(shù)目的編程脈沖上降低 所述第三值，所述第三值小于所述第二值。
13、 如權(quán)利要求12所述的方法，其中所述方法包含在所述第二數(shù)目的編程脈沖上以步進(jìn)方式降低所述第三值，使得在所述第二數(shù)目 的編程脈沖之后施加到所述位線的所述偏壓電壓為所述第一值；及將所述位線值維持在所述第一值直到所述Vt達(dá)到所述VFY電平為止。
14、 如權(quán)利要求12所述的方法，其中方法包含施加以遞增方式從第一脈沖電壓電平到最高脈沖電壓電平的所述編程脈沖；及 在處于所述最高脈沖電壓電平的一數(shù)目的編程脈沖之后遞減所述第三值。
15、 一種用于編程陣列中的多級(jí)非易失性存儲(chǔ)器單元的方法，所述陣列具有由字線耦合的行及由位線耦合的列，所述方法包括向一數(shù)目的存儲(chǔ)器單元中的每一者施加編程脈沖直到所述存儲(chǔ)器單元中的每一 者的閾值電壓(Vt)達(dá)到對(duì)應(yīng)于特定編程狀態(tài)的檢驗(yàn)電壓(VFY)為止，其中第一數(shù) 目的編程脈沖以步進(jìn)電壓從第一編程脈沖電壓增加到最高編程脈沖電壓；響應(yīng)于存儲(chǔ)器單元的Vt達(dá)到經(jīng)調(diào)制的預(yù)檢驗(yàn)電壓(PVFY)，將向僅耦合到那些 存儲(chǔ)器單元的位線施加的偏壓電壓從編程位線電壓選擇性地改變到選擇性慢編程收斂(SSPC)電壓，其中所述經(jīng)調(diào)制的PVFY小于所述VFY且針對(duì)所述第一數(shù)目的編程 脈沖中的至少兩者在逐脈沖基礎(chǔ)上從最低PVFY增加到最高PVFY;及在所述第一數(shù)目的編程脈沖后的第二數(shù)目的編程脈沖上將所述SSPC電壓從最高 SSPC電壓調(diào)制到最低SSPC電壓，所述SSPC電壓大于所述編程位線電壓且小于抑制 電壓。
16、 如權(quán)利要求15所述的方法，其中所述方法包含在每一編程脈沖之后執(zhí)行編 程檢驗(yàn)操作以確定所述數(shù)目的存儲(chǔ)器單元的所述Vt，所述執(zhí)行編程檢驗(yàn)操作包含在所述至少兩個(gè)第一數(shù)目的編程脈沖中的第一者之后使用所述最低PVFY來(lái)執(zhí)行 所述編程檢驗(yàn)操作；及在所述至少兩個(gè)第一數(shù)目的編程脈沖后的一數(shù)目的編程脈沖之后使用所述最高 PVFY執(zhí)行所述編程檢驗(yàn)操作。
17、 如權(quán)利要求15所述的方法，其中所述方法包含將所述SSPC電壓維持為未經(jīng) 調(diào)制的電壓直到達(dá)到所述最高編程脈沖電壓為止。
18、 如權(quán)利要求15所述的方法，其中所述方法包含在處于所述最高編程電壓的 一數(shù)目的脈沖上在逐脈沖基礎(chǔ)上調(diào)制所述SSPC電壓。
19、 如權(quán)利要求18所述的方法，其中所述方法包含在逐脈沖基礎(chǔ)上遞減所述SSPC電壓直到所述SSPC電壓達(dá)到所述編程位線電壓 為止；及不使用經(jīng)修改的PVFY來(lái)執(zhí)行所述SSPC電壓達(dá)到所述編程位線電壓后的每一編 程檢驗(yàn)操作。
20、 一種存儲(chǔ)器裝置，其包括多級(jí)存儲(chǔ)器單元的陣列，其布置成行及列以使得所述行由字線耦合且所述列由位 線耦合，每一存儲(chǔ)器單元均具有閾值電壓(Vt);及控制電路，其控制對(duì)所述陣列的編程，所述控制電路經(jīng)配置以控制編程脈沖的產(chǎn)生以增加一數(shù)目的存儲(chǔ)器單元的所述vt直到所述存儲(chǔ)器單元被編程為特定狀態(tài)為止；及選擇性地控制響應(yīng)于耦合到位線的存儲(chǔ)器單元的所述Vt達(dá)到經(jīng)調(diào)制的預(yù)檢驗(yàn) 電壓(PVFY)電平而向所述位線施加選擇性慢編程收斂(SSPC)電壓，所述經(jīng)調(diào) 制的PVFY電平小于使所述數(shù)目的存儲(chǔ)器單元被視為經(jīng)編程的檢驗(yàn)電壓(VFY) 電平；控制響應(yīng)于耦合到位線的存儲(chǔ)器單元的所述Vt達(dá)到所述VFY電平而向所述 位線施加抑制電壓；及控制對(duì)所述SSPC電壓的調(diào)制。
21、 如權(quán)利要求20所述的裝置，其中所述經(jīng)調(diào)制的PVFY電平在以步進(jìn)電壓增 加到最高脈沖電壓的第一數(shù)目的編程脈沖中的每一者之后增加，且其中所述經(jīng)調(diào)制的 PVFY從初始PVFY電平增加到最高PVFY電平。
22、 如權(quán)利要求21所述的裝置，其中所述控制電路經(jīng)配置以控制向耦合到其Vt 在所述第一數(shù)目的編程脈沖之后仍小于所述經(jīng)調(diào)制的PVFY電平的存儲(chǔ)器單元的位線 施加編程位線電壓，所述編程位線電壓小于所述經(jīng)調(diào)制的PVFY電平。
23、 如權(quán)利要求22所述的裝置，其中針對(duì)所述第一數(shù)目的編程脈沖，所述SSPC 電壓大于所述編程位線電壓且小于所述抑制電壓。
24、 如權(quán)利要求23所述的裝置，其中所述編程位線電壓為0伏且所述抑制電壓 為Vcc。
25、 如權(quán)利要求23所述的裝置，其中所述控制電路經(jīng)配置以-施加具有所述第一數(shù)目的編程脈沖后的所述最高脈沖電壓的一數(shù)目的編程脈沖，以進(jìn)一步增加具有低于所述VFY電平的Vt的所述數(shù)目的存儲(chǔ)器單元的所述Vt;及通過僅在所述編程脈沖已達(dá)到所述最高脈沖電壓之后降低所述SSPC電壓來(lái)調(diào)制 所述SSPC電壓。
26、 如權(quán)利要求20所述的裝置，其中所述控制電路經(jīng)配置以 向耦合到具有在所述第一數(shù)目的脈沖之后尚未達(dá)到所述經(jīng)調(diào)制的PVFY電壓的Vt的存儲(chǔ)器單元的位線施加O伏；及通過在所述第一數(shù)目的編程脈沖后的第二數(shù)目的編程脈沖上將所述SSPC電壓從小于所述抑制電壓的電壓遞減到0伏來(lái)調(diào)制所述SSPC電壓。
27、 如權(quán)利要求26所述的裝置，其中所述第二數(shù)目的編程脈沖包含具有最高脈 沖電壓的一數(shù)目的編程脈沖。
28、 一種快閃存儲(chǔ)器裝置，其包括多級(jí)存儲(chǔ)器單元的NAND陣列，其布置成行及列以使得所述行由字線耦合且所述 列由位線耦合，每一存儲(chǔ)器單元均具有閾值電壓(Vt);及控制電路，其控制對(duì)所述NAND陣列的編程，所述控制電路經(jīng)配置以控制編程脈沖的產(chǎn)生以增加一數(shù)目的存儲(chǔ)器單元的所述Vt直到所述數(shù)目的存 儲(chǔ)器單元中的每一者被編程為特定狀態(tài)為止；及選擇性地控制響應(yīng)于耦合到位線的存儲(chǔ)器單元的所述Vt達(dá)到經(jīng)調(diào)制的預(yù)檢驗(yàn) 電壓(PVFY)而向所述位線施加選擇性慢編程收斂(SSPC)電壓，所述經(jīng)調(diào)制的 PVFY小于使所述數(shù)目的存儲(chǔ)器單元被視為經(jīng)編程的檢驗(yàn)電壓(VFY);控制響應(yīng)于耦合到位線的存儲(chǔ)器單元的所述Vt達(dá)到所述VFY而向所述位線 施加抑制電壓；及控制對(duì)所述SSPC電壓的調(diào)制，其包含在一數(shù)目的以遞增方式步進(jìn)的編程脈沖上將所述SSPC電壓維持在第一值;及在處于最高編程脈沖電壓的一數(shù)目的后續(xù)編程脈沖上在逐脈沖基礎(chǔ)上降低所述SSPC電壓。
全文摘要
本發(fā)明的實(shí)施例提供用于編程多級(jí)非易失性多級(jí)存儲(chǔ)器單元的方法、裝置、模塊及系統(tǒng)。一種方法包含增加一數(shù)目的存儲(chǔ)器單元中的每一者的閾值電壓(Vt)直到所述Vt達(dá)到對(duì)應(yīng)于一數(shù)目的編程狀態(tài)中的編程狀態(tài)的檢驗(yàn)電壓(VFY)為止。所述方法包含確定所述單元中的每一者的所述Vt是否已達(dá)到與所述編程狀態(tài)相關(guān)聯(lián)的預(yù)檢驗(yàn)電壓(PVFY)；向耦合到其Vt已達(dá)到所述PVFY的那些單元的位線選擇性地施加偏壓；將所述PVFY調(diào)節(jié)到不同的電平；及向耦合到其Vt已達(dá)到所述經(jīng)調(diào)節(jié)的PVFY的單元的位線選擇性地施加偏壓，其中所述PVFY及所述經(jīng)調(diào)節(jié)的PVFY小于所述VFY。
文檔編號(hào)G11C11/56GK101652815SQ200880009916
公開日2010年2月17日 申請(qǐng)日期2008年3月28日 優(yōu)先權(quán)日2007年3月27日
發(fā)明者喬瓦尼·桑廷, 托馬索·瓦利, 維奧蘭特·莫斯基亞諾, 馬西莫·羅西尼 申請(qǐng)人:美光科技公司