專利名稱：：具有一個或多個存儲器設備的系統(tǒng)的制作方法
背景技術(shù)：
：0001閃速存儲器是常用的一類非易失性存儲器，其廣泛用作諸如數(shù)字照相機和便攜數(shù)字音樂播放器的消費電子設備的大容量存儲裝置。當前可用的包括2個層疊的晶片(die)的閃速存儲器部件的密度可以達到32G比特(4GB),由于通常一個閃速部件的尺寸是小的，其適合用在流行的USB閃速驅(qū)動器中。0002八百萬像素的數(shù)字照相機和具有音樂和視頻能力的便攜數(shù)字娛樂設備的出現(xiàn)促進了對于存儲大量數(shù)據(jù)的超高容量的要求，而這種要求是單個閃速存儲器設備不能滿足的。因此，將多個閃速存儲器設備一起組合在一個系統(tǒng)中來有效增加可用的存儲容量。例如，這樣的應用可能需要20GB的閃速存儲密度。0003圖1為與主機系統(tǒng)12集成的現(xiàn)有技術(shù)的系統(tǒng)10的框圖?，F(xiàn)有技術(shù)的系統(tǒng)10包括和主機系統(tǒng)12通信的存儲器控制器14以及多個非易失性存儲器設備16。主機系統(tǒng)12包括諸如微控制器、微處理器或者計算機系統(tǒng)的處理設備。圖1的現(xiàn)有技術(shù)的系統(tǒng)10被組織為包括一個通道18,其中存儲器設備16并行連接到通道18。本領域的普通技術(shù)人員應該理解現(xiàn)有技術(shù)的系統(tǒng)IO可以具有與其連接的、多于或者少于四個的存儲器設備。0004通道18包括一組公用總線，包括連接到所有其對應的存儲器設備的數(shù)據(jù)和控制線。每一存儲器設備可以由存儲器控制器14提供的相應的芯片選擇(啟用)信號CEM、CE#2、CE并3和CE并4來啟用或停用。指示信號為有效的低邏輯電平信號。在一個時間典型地選擇芯片選擇信號中的至多一個。存儲器控制器14負責用于響應主機系統(tǒng)12的操作經(jīng)由通道18發(fā)出命令和數(shù)據(jù)到所選擇的存儲器設備。來自存儲器設備的讀出數(shù)據(jù)輸出經(jīng)通道18被傳送返回至存儲器控制器14和主機系統(tǒng)12?，F(xiàn)有技術(shù)的系統(tǒng)10的操作可以是異步的或同步的。圖1說明了使用時鐘(CK)的同步系統(tǒng)的示例，其被并行地提供到每一存儲器設備16，以同步通道18上的數(shù)據(jù)傳送。現(xiàn)有技術(shù)的系統(tǒng)10通常稱為包括多點(multi-drop)總線，其中所述存儲器設備16對于通道18并行連接。0005在現(xiàn)有技術(shù)的系統(tǒng)10中，非易失性存儲器設備16可以(但不是必須)互相大致相同，并且典型地是MND閃速存儲器設備。本領域內(nèi)的普通技術(shù)人員應該理解閃速存儲器可以組織為體，并且每一體可以被組織為塊，以有利于塊擦除。一些商業(yè)上可用的NAND閃速存儲器設備具有兩個存儲體。0006存在可以對系統(tǒng)性能產(chǎn)生不利影響的特定問題。現(xiàn)有技術(shù)的系統(tǒng)10的結(jié)構(gòu)產(chǎn)生物理性能的限制。存在延伸跨越系統(tǒng)的大量并行信號，它們所運載信號的信號完整性將被串擾、信號偏斜、同步開關噪聲(SSN)削弱。由于閃速控制器和閃速存儲器設備之間的每個信號軌道為了信號傳遞被頻繁充放電，在這樣的系統(tǒng)中的輸入/輸出功耗成為一個問題。隨著系統(tǒng)時鐘頻率的增長，功耗將增加。0007由于單個存儲器設備的驅(qū)動能力相對長信號軌道的載荷小，也存在可以并行連接到通道的存儲器設備的數(shù)量的實際限制。此外，隨著存儲器設備的數(shù)量的增加，需要更多的芯片使能信號(CE#)，并且CK需要被發(fā)送給附加的存儲器設備，當它們被發(fā)送到存儲器設備時，其全部信號路徑將更長。由于大范圍的時鐘分布的時鐘性能問題為本領域公知，其成為具有許多存儲器設備16的大的現(xiàn)有技術(shù)的系統(tǒng)中的問題。因此，對于包括大量存儲器設備的現(xiàn)有技術(shù)的存儲器系統(tǒng)，或者存儲器設備被散布跨越于多個通道，或者存儲器系統(tǒng)的頻率操作被限制；每種選擇都涉及折衷。具有多個通道和附加芯片使能信號的控制器增加了系統(tǒng)的成本。另夕卜，系統(tǒng)被限制于少量的存儲器設備。0008在圖1的現(xiàn)有技術(shù)的多點系統(tǒng)10中，每個存儲器設備16的數(shù)據(jù)寬度必須相同。例如，如果數(shù)據(jù)通道寬度是32位，則每個存儲器設備16必須是x32設備。如果替代的多點系統(tǒng)具有8位數(shù)據(jù)通道寬度，則不能使用x32的存儲器設備。代替地，而是需要使用不同的x8的存儲器設備。因此，為了適應可能的系統(tǒng)結(jié)構(gòu)，存儲器設備的制造商將生產(chǎn)具有不同數(shù)據(jù)寬度的相同存儲器設備的變體。0009隨著消費者對較小形式因素產(chǎn)品的需求的增加，制造商需要尋找方法來最小化由諸如圖1的現(xiàn)有技術(shù)的系統(tǒng)10的半導體芯片所占用的面積或空間。雖然每個存儲器設備芯片可以是小的，但是密封芯片的封裝可能具有由用于在芯片輸入/輸出焊盤和印刷電路板(PCB)印制線之間耦合信號的封裝引腳的數(shù)量確定的大的尺寸。不幸地，圖1的現(xiàn)有技術(shù)的系統(tǒng)10不7適合要求最小化的PCB面積的應用。因為隨數(shù)據(jù)寬度增加而增加的封裝尺寸，由于x8、xl6乃至x32數(shù)據(jù)通道寬度，每個存儲器設備和存儲器控制器將占用較大的PCB面積。如果數(shù)據(jù)寬度被減小以最小化封裝尺寸，則由于集合存儲器系統(tǒng)峰值帶寬被減小，性能受到不利的影響。0010因此，期望提供一種消耗最小數(shù)量的板面積的高性能系統(tǒng)。0011現(xiàn)在將參考附圖，僅通過示例方式來描述本發(fā)明的實施例，其中圖1為包括閃存設備的現(xiàn)有技術(shù)的系統(tǒng)的框圖2A為接收并行時鐘信號的系統(tǒng)的框圖2B為接收串行的源同步時鐘信號的系統(tǒng)的框圖3A為圖2B的系統(tǒng)的詳細框圖3B為圖2A的系統(tǒng)的詳細框圖4為具有用于圖3A和3B的系統(tǒng)中的核心和輸入/輸出接口的通用存儲器設備的框圖5A為通過封裝互連到PCB的存儲器設備的示例圖解說明；圖5B為包括串聯(lián)的存儲器晶片的封裝設備中的系統(tǒng)的示例圖解說明；圖6為具有可配置的數(shù)據(jù)寬度的存儲器設備實施例的框圖7為動態(tài)可調(diào)整系統(tǒng)實施例的框圖8A為根據(jù)當前所述的實施例用于設置系統(tǒng)的有效數(shù)據(jù)寬度的方法的流程圖8B為具有可配置的數(shù)據(jù)寬度的示例系統(tǒng)的圖解說明；圖9為圖3A和3B的系統(tǒng)的模塊化命令包結(jié)構(gòu)的圖解說明；圖IO示出列出用于操作圖3A和3B的系統(tǒng)的示例模塊化命令包的表格；圖11為圖3A和3B的系統(tǒng)的存儲器設備中的設備地址邏輯的電路示意實施例；圖12為圖11中所示的廣播地址檢測器的電路示意實施例；圖13為圖11中所示的廣播地址檢測器的替代電路示意實施例；圖14為根據(jù)當前所述的實施例的用于執(zhí)行圖3A和3B的系統(tǒng)中的廣播操作的方法的流程圖15為才艮據(jù)當前所述的實施例的說明圖3A和3B的系統(tǒng)的示例有效讀出操作的時序圖16為根據(jù)當前所述的實施例的說明圖3A和3B的系統(tǒng)的示例有效讀出操作的時序圖17為圖6中所示的存儲器設備的數(shù)據(jù)輸出控制邏輯和數(shù)據(jù)輸出電路的電路示意實施例；圖18為說明示例無效讀出操作的時序圖19為說明另一個示例無效讀出操作的時序圖20為說明另一個示例無效讀出操作的時序圖；和圖21為根據(jù)當前所述的實施例的數(shù)據(jù)輸出禁止算法的流程圖。具體實施例方式0012在第一方面，提供一種具有存儲器控制器和存儲器設備的系統(tǒng)。該存儲器控制器包括第一數(shù)量個輸出端口，該存儲器控制器提供命令以從第一數(shù)量個輸出端口的一個輸出端口存取最大數(shù)據(jù)寬度配置數(shù)據(jù)。該存儲器設備包括用于保存最大數(shù)據(jù)寬度配置數(shù)據(jù)的輸入/輸出寄存器、第二數(shù)量個數(shù)據(jù)輸入焊盤和第二數(shù)量個數(shù)據(jù)輸出焊盤。存儲器設備在該第二數(shù)量個數(shù)據(jù)輸入焊盤的一個數(shù)據(jù)輸入焊盤處接收該命令，并且從該第二數(shù)量個數(shù)據(jù)輸出焊盤的一個數(shù)據(jù)輸出焊盤提供該最大數(shù)據(jù)寬度配置數(shù)據(jù)。根據(jù)本方面的實施例，該最大數(shù)據(jù)寬度配置數(shù)據(jù)在該輸入/輸出寄存器中是硬連線的，并且該存儲器控制器包括第一數(shù)量個輸入端口，用于從該第一數(shù)量個輸入端口的一個輸入端口接收該最大數(shù)據(jù)寬度配置數(shù)據(jù)。在另一個實施例中，該第二數(shù)量個數(shù)據(jù)輸入焊盤中除了該一個數(shù)據(jù)輸入焊盤外都被停用，并且該第二數(shù)量個數(shù)據(jù)輸出焊盤中除了該一個數(shù)據(jù)輸出焊盤外都被停用。0013在本實施例的一個方面，該存儲器設備包括用于保存從該存儲器控制器接收的配置碼的當前有效的寬度寄存器。該配置碼啟用第三數(shù)量個數(shù)據(jù)輸入焊盤和第三數(shù)量個數(shù)據(jù)輸出焊盤，其中，該第三數(shù)量小于或等于第二數(shù)量。而且，該存儲器設備包括密封在封裝中的存儲器晶片，該封裝具有第四數(shù)量個數(shù)據(jù)輸入引腳和數(shù)據(jù)輸出引腳。在此實施例中，最小公共數(shù)量個數(shù)據(jù)輸入引腳電連接到最小公共數(shù)量個數(shù)據(jù)輸入焊盤，該最小公共數(shù)量為第二數(shù)量和第四數(shù)量的較小值。第三數(shù)量可以在1和該最小公共數(shù)量之間。在本實施例的另一方面，提供將該第一數(shù)量個輸出端口電連接到該第四數(shù)量個輸入引腳的第五數(shù)量個導電軌道，且該第三數(shù)量是該最小公共數(shù)量和該第五數(shù)量個導電軌道的較小的。0014在第二方面，提供一種具有當前有效寬度寄存器、第一數(shù)據(jù)輸入/輸出電路塊和第二數(shù)據(jù)輸入/輸出電路塊的存儲器設備。當前有效寬度寄存器保存配置碼。第一數(shù)據(jù)輸入/輸出電路塊從數(shù)據(jù)輸入焊盤"l妄收該配置碼。該數(shù)據(jù)輸入/輸出電路塊傳遞該配置碼到該當前有效寬度寄存器。第二數(shù)據(jù)輸入/輸出電路塊響應保存在該當前有效寬度寄存器中的該配置碼被選擇性地啟用。在本方面的實施例中，進一步提供用于保存最大數(shù)據(jù)寬度配置數(shù)據(jù)的輸入/輸出寄存器，其中該最大數(shù)據(jù)寬度配置數(shù)據(jù)由該第一數(shù)據(jù)輸入/輸出電路塊通過數(shù)據(jù)輸出焊盤來提供。在本實施例的進一步的方面，該當前有效寬度寄存器、該第一數(shù)據(jù)輸入/輸出電路塊、該第二數(shù)據(jù)輸入/輸出電路塊、該輸入/輸出寄存器、該數(shù)據(jù)輸入焊盤和該數(shù)據(jù)輸出焊盤形成在密封在封裝中的存儲器晶片上。該封裝可以具體包括耦合到該第一數(shù)據(jù)輸入/輸出電路塊的一個數(shù)據(jù)輸入引腳。替代地，該封裝可以包括耦合到該第一數(shù)據(jù)輸入/輸出電路塊的第一數(shù)據(jù)輸入引腳，和耦合到該第二數(shù)據(jù)輸入/輸出電路塊的第二數(shù)據(jù)輸入引腳。而且，該封裝可以包括至少一個附加的數(shù)據(jù)輸入引腳。0015在第三方面，提供一種用于為具有與存儲器控制器在環(huán)形拓樸中連接的至少一個存儲器設備的系統(tǒng)設置數(shù)據(jù)寬度的方法。該方法包括存取保存在該至少一個存儲器設備中的配置數(shù)據(jù)，該配置數(shù)據(jù)對應于該至少一個存儲器設備的最大數(shù)據(jù)寬度；確定所有配置數(shù)據(jù)的最小數(shù)據(jù)寬度；并且在該至少一個存儲器設備中，設置1和該最小數(shù)據(jù)寬度之間的所選擇的數(shù)據(jù)寬度。根據(jù)本方面的實施例，存取可以包括為該至少一個存儲器設備分配標識號，并且在對應于1的數(shù)據(jù)寬度的單個數(shù)據(jù)線上串行發(fā)出讀出命令。在本實施例的一個方面，該所選擇的數(shù)據(jù)寬度由系統(tǒng)的操作簡檔來確定，其中，通過將所選擇的數(shù)據(jù)寬度設置為該最小的數(shù)據(jù)寬度，該搡作簡檔對應于系統(tǒng)的最大性能。替代地，通過設置該所選擇的數(shù)據(jù)寬度為1，該操作簡檔對應于系統(tǒng)的最小功率消耗。0016在本方面的進一步實施例中，設置包括將對應于該所選擇的數(shù)據(jù)寬度的配置碼加載到該至少一個存儲器設備的當前有效寬度寄存器。設置可以進一步包括發(fā)出尋址到該至少一個存儲器設備的命令，用于將該配置碼寫到該當前有效寬度寄存器。在另一個實施例中，該系統(tǒng)包括串聯(lián)10的多個存儲器設備，并且設置包括發(fā)出具有由該多個存儲器設備可識別的廣播地址的命令，用于將該配置碼寫到該多個存儲器設備的每個的當前有效寬度寄存器。0017在第四方面，提供一種用于廣播命令到與存儲器控制器在環(huán)形拓樸配置中串行連接的存儲器設備的方法。該方法包括發(fā)出具有對應于該命令的操作碼的一個命令包和廣播地址；在該存儲器設備中串行接收該命令包，每個存儲器設備被配置為識別所分配的設備地址和該廣播地址；響應于該廣播地址，執(zhí)行每個存儲器設備中的操作碼；并且從該存儲器設備的最后一個存儲器設備傳遞該命令包到該存儲器控制器，以結(jié)束廣播。在本方面的實施例中，該命令包包括長度為n位的地址字段，用于提供2An個總的設備地址，其中該總的設備地址的(2An)-l個是所分配的設備地址，且(2"n)-1個總的設備地址中的一個是該廣播地址。該廣播地址可以是該2"n個總的設備地址的最高邏輯地址，其中，每個存儲器設備邏輯譯碼該廣播地址，用于啟用該操作碼的執(zhí)行。替代地，該所分配的廣播地址被保存在該每個存儲器設備中，使得該廣播地址匹配于該所分配的廣播地址，用于啟用該#:作碼的執(zhí)行。0018在第五方面，提供了一種用于禁止存儲器設備中數(shù)據(jù)輸出的方法。該方法包括接收數(shù)據(jù)輸出控制信號，用于輸出讀出數(shù)據(jù)；并且當先前所接收的命令對應于非讀出相關的命令時，禁止數(shù)據(jù)輸出電路，并且當先前所接收的命令對應于讀出相關的命令時，啟用該數(shù)據(jù)輸出電路。在本方面的實施例中，禁止包括輸出對應于邏輯"1"數(shù)據(jù)和邏輯"0"數(shù)據(jù)的其中一個的數(shù)據(jù)的連續(xù)序列。啟用包括操作串行數(shù)據(jù)寄存器，以當該數(shù)據(jù)輸出控制信號處于有效的邏輯電平時響應時鐘來串行提供該讀出數(shù)據(jù)。禁止包括當該數(shù)據(jù)輸出控制信號處于有效的邏輯電平時，從該串行數(shù)據(jù)寄存器解耦合該時鐘。在本實施例中，響應處于有效的邏輯電平的命令鎖存信號來鎖存該先前所接收的命令，而且當響應該命令鎖存信號的該有效的邏輯電平而鎖存對應于寫操作的控制信號時，將該時鐘與該串行數(shù)據(jù)寄存器邏輯地解耦合。0019在第六方面，提供一種包括串行數(shù)據(jù)寄存器、第一邏輯電路和第二邏輯電路的讀出數(shù)據(jù)輸出電路。串行數(shù)據(jù)寄存器響應時鐘來串行輸出讀出數(shù)據(jù)。第一邏輯電路響應數(shù)據(jù)輸出控制信號的有效邏輯電平，耦合該時鐘到該串行數(shù)據(jù)寄存器。第二邏輯電路在非讀出相關的操作期間停用該時鐘。0020解決圖1的現(xiàn)有技術(shù)的系統(tǒng)10的許多性能問題的系統(tǒng)是其中存儲器設備彼此串聯(lián)并且存儲器控制器位于環(huán)形拓樸配置中的系統(tǒng)。圖2A和2B是根據(jù)當前所述的實施例的說明系統(tǒng)的概念本質(zhì)的框圖。圖2A是接收并行時鐘信號的系統(tǒng)的框圖，而圖2B是接收源同步時鐘信號的與圖2A相同的系統(tǒng)的框圖。時鐘信號可以是單端時鐘信號或差分時鐘對。0021在圖2A中，系統(tǒng)20包括具有至少一個輸出端口Sout和輸入端口Sin的存儲器控制器22,和串聯(lián)的存儲器設備24、26、28和30。雖然在圖2A中未示出，但每個存儲器設備具有Sin輸入端口和Sout輸出端口。輸入和輸出端口包括接合存儲器設備到為其一部分的系統(tǒng)的一個或多個物理引腳或連接。在一個實施例中，存儲器設備可以是閃速存儲器設備?？商娲?，存儲器設備可以是DRAM、SRAM或任意其它類型的存儲器設備，只要其具有與特定命令結(jié)構(gòu)兼容的輸入/輸出接口，用于執(zhí)行命令或用于傳遞命令和數(shù)據(jù)到下一存儲器設備。圖2A的當前示例包括4個存儲器設備，但是替代的實施例可以包括單個存儲器設備，或任意合適數(shù)量個存儲器設備。因此，如果存儲器設備24是連接到Sout的系統(tǒng)20的第一設備，則存儲器設備30是連接到Sin的第N個或最后一個設備，其中N是大于零的整數(shù)。則存儲器設備26至28是在第一個和最后一個存儲器設備之間的居間的串聯(lián)的存儲器設備。每個存儲器設備可以在系統(tǒng)的上電啟動時采用獨特的標識(ID)號或設備地址(DA),使得它們可被單獨尋址。名稱為"APPARATUSANDMETHODFORPRODUCINGIDSFORINTERCO麗ECTEDDEVICESOFMIXEDTYPE"的共有美國專利申請11/622828、名稱為"APPARATUSANDMETHODFORESTABLISHINGDEVICEIDENTIFIERSFORSERIALLYINTERCO麗ECTEDDEVICES"的美國專利申i青11/750649、名稱為"APPARATUSANDMETHODFORPRODUCINGDEVICEIDENTIFIERSFORSERIALLYINTERCO麗ECTEDDEVICESOFMIXEDTYPE"的美國專利申請11/692452、名稱為"APPARATUSANDMETHODFORPRODUCINGIDENTIFIERSREGARDLESSOFMIXEDDEVICETYPEINASERIALINTERCONNECTION"的美國專利申請11/692446、名稱為"APPARATUSANDMETHODFORIDENTIFYINGDEVICETYPEOFSERIALLYINTERCONNECTEDDEVICES"的美國專利申請11/692326、名稱為"ADDRESSASSIGNMENTANDTYPERECOGNITIONOFSERIALLYINTERCONNECTEDMEMORYDEVICESOFMIXEDTYPE"的美國專利申請11/771023和名稱為"SYSTEMANDMETHODOFOPERATINGMEMORYDEVICESOFMIXEDTYPE"的美國專利申請11/771241描述了用于為系統(tǒng)的串聯(lián)的存儲器設備產(chǎn)生和分配設備地址的方法，其內(nèi)容通過引用全部包含于此。0022因為除了鏈中的第一個和最后一個存儲器設備，一個存儲器設備的數(shù)據(jù)輸入被連接到前一個存儲器設備的數(shù)據(jù)輸出，由此形成串聯(lián)的系統(tǒng)組織，所以存儲器設備24至30被認為是串聯(lián)。存儲器控制器22的通道包括由連接到導線的不同引腳或相同引腳提供的數(shù)據(jù)、地址、控制信息。圖2A的實施例包括一個通道，其中該一個通道包括Sout和對應的Sin端口。然而，存儲器控制器22可以包括任意適合數(shù)量個通道，用于適應不同的存儲器設備鏈。在圖2A的示例中，存儲器控制器22提供時鐘信號CK,其被并行連接到所有的存儲器設備。0023在通常操作中，存儲器控制器22通過其Sout端口發(fā)出命令，其包括操作碼(op碼)、設備地址、用于讀出或編程的可選擇的地址信息、和用于編程的數(shù)據(jù)?？梢砸源形涣髅畎鼇戆l(fā)出命令，其中該包可以凈皮邏輯地細分為預定尺寸的段。每段可以是例如大小1字節(jié)。位流是隨著時間提供的位的序列或系列。由第一存儲器設備24來接收命令，其將設備地址與其所分配的地址相比較。如果地址匹配，則存儲器設備24執(zhí)行該命令。命令通過其自己的輸出端口Sout被傳遞至下一個存儲器設備26，其中重復相同的過程。最后，具有匹配的設備地址的存儲器設備，稱為所選擇的存儲器設備，將執(zhí)行由該命令所指定的操作。如果該命令是讀出數(shù)據(jù)命令，在所選擇的存儲器設備將通過其輸出端口Sout(未示)輸出讀出數(shù)據(jù)，其被串行傳遞通過居間的存儲器設備，直到到達存儲器控制器22的Sin端口。由于命令和數(shù)據(jù)以串行位流來提供，所以每個存儲器設備使用時鐘來時鐘控制串行位的輸入/輸出并且用于同步內(nèi)部的存儲器設備操作。系統(tǒng)20中的所有的存儲器設備都使用此時鐘。0024因為根據(jù)圖2A的系統(tǒng)中所使用的時鐘頻率相對低，可以使用無終端接頭的全擺幅CMOS信令水平，以提供穩(wěn)健的數(shù)據(jù)通信。如本領域的普通技術(shù)人員所公知的，這也被稱為LVTTL信令。0025可以由圖2B的系統(tǒng)獲得圖2A的系統(tǒng)20上的進一步的性能改進。除了從提供源同步時鐘信號CK的替代的存儲器控制器42串行提供時鐘信號CK到每個存儲器設備之外，圖2B的系統(tǒng)40與圖2A的系統(tǒng)20類似。每個存〗諸器設備44、46、48和50可以在其時鐘輸入端口接收源同步時鐘并且經(jīng)由其時鐘輸出端口將其轉(zhuǎn)送至系統(tǒng)中的下一個設備。在系統(tǒng)40的一些示例中，時鐘信號CK從一個存儲器設備經(jīng)由短信號線傳遞至另一個。因此不會出現(xiàn)關于并行時鐘分布方案的時鐘性能問題，并且CK可以操作在高頻率。因此，系統(tǒng)40可以以比圖2A的系統(tǒng)20更高的速度操作。例如，高速收發(fā)器邏輯(HSTL)信令可以被用來提供高性能數(shù)據(jù)通信。在HSTL信令格式中，每個存儲器設備可以接收用于確定輸入的數(shù)據(jù)信號的邏輯狀態(tài)的參考電壓。另一個類似的信令格式是SSTL信令格式。因此，系統(tǒng)20和40的存儲器設備中的數(shù)據(jù)和時鐘輸入電路彼此不同地構(gòu)成。對于本領域的普通技術(shù)人員，HSTL和SSTL信令格式都是公知的。0026圖3A和3B是系統(tǒng)的框圖，其中圖3A的系統(tǒng)的存儲器設備并行接收時鐘，圖3B的系統(tǒng)的存儲器設備串行接收時鐘。在當前所述的實施例中，兩個系統(tǒng)均是具有與存儲器控制器在環(huán)形拓樸中彼此串聯(lián)的存儲器設備的系統(tǒng)。每個存儲器設備被設計為接收從存儲器控制器或先前的存儲器設備接收的一個或多個串行位流中的命令和數(shù)據(jù)。通常，命令和讀出數(shù)據(jù)串行流經(jīng)系統(tǒng)中的每個存儲器設備。因此，由于這樣的存儲器設備的輸入和輸出接口電路串行接收和提供數(shù)據(jù)，其可以被稱為串行存儲器設備。在圖3A和3B的系統(tǒng)實施例中，示出了與存儲器控制器在環(huán)形拓樸結(jié)構(gòu)中串聯(lián)的4個存儲器設備，然而在任一系統(tǒng)中可以包括任意合適數(shù)量個存儲器設備。0027在圖3A中，系統(tǒng)100包括存儲器控制器102和四個存儲器設備104、106、108和110。存儲器控制器102并行提供控制信號到存儲器設備。這些信號包括芯片使能信號CE#、復位信號RST^在使用CE并的一個示例中，當CE并處于低邏輯電平時，設備被啟用。在先前所考慮的設備中，一旦閃速存儲器設備開始編程或者擦除操作，CE并可以被確立無效，或者被驅(qū)至高邏輯電平。但是在當前的實施例中，被確立無效的CE并具有將被停用的串行存儲器設備的Sin至Sout的通信停用的效果。由于串行存儲器設備被連接在環(huán)中，停用任意的設備切斷了圍繞環(huán)的通信，并且存儲器控制器變得不能與存儲器系統(tǒng)中的所有存儲器設備通信。結(jié)果是，CE#是至所有串行存儲器設備的公共信號，并且被用于將整個存儲器設置為低功率狀態(tài)。在使用RST井的一個示例中，當RSTt處于低邏輯電平時，存儲器設備被設置為復位模式。在復位模式中，允許功率穩(wěn)定并且通過初始化所有有限的狀態(tài)機并將任意配置和狀態(tài)寄存器復位到它們的缺省狀態(tài)，設備準備用于操作。存儲器控制器102包括用于提供互補的時鐘信號CK和CK并的時鐘輸出端口CKO并和CKO,和用于接收來自系統(tǒng)的最后一個存儲器設備的互補的時鐘信號的時鐘輸入端口CKM和CKI。每個存儲器設備可以包括諸如DLL或PLL的時鐘合成器，用于產(chǎn)生所接收的時鐘的相位。一定的相位被用于將時鐘邊沿集中在輸入數(shù)據(jù)有效窗口內(nèi)以確?？煽康牟僮?。每個存儲器設備具有用于傳遞互補的時鐘信號至下一存儲器設備的時鐘輸入端口的時鐘輸出端口CK(^和CKO，和用于從存^f諸器控制器102或先前的存儲器設備接收互補的時鐘信號的時鐘輸入端口CKI和CKI#。最后一個存儲器設備110將時鐘信號提供回存儲器控制器102。0028存儲器控制器102的通道包括數(shù)據(jù)輸出端口Sout、數(shù)據(jù)輸入端口Sin,命令選通輸入CSI、命令選通輸出CSO(CSI的回波)、數(shù)據(jù)選通輸入DSI和數(shù)據(jù)選通輸出DSO(DSI的回波)。依據(jù)存儲器控制器的特性，輸出端口Sout和輸入端口Sin可以是一位寬度或者n位寬度，其中n為正整數(shù)。例如，如果n為l,則在時鐘的八個數(shù)據(jù)鎖存邊沿之后接收一字節(jié)的數(shù)據(jù)。數(shù)據(jù)鎖存時鐘邊沿可以是上升時鐘邊沿，例如在單數(shù)據(jù)速率(SDR)操作中；或是時鐘的上升沿和下降沿二者，例如在雙數(shù)據(jù)速率(DDR)操作中。如果n為2，則在時鐘的四個鎖存邊沿之后接收到一個字節(jié)的數(shù)據(jù)。如果n為4，則在時鐘的兩個鎖存邊沿之后接收一個字節(jié)的數(shù)據(jù)。對于任意寬度的Sout和Sin，存儲器設備可以被靜態(tài)配置或者動態(tài)配置。因此，在n大于1的配置中，存儲器控制器以并行位流方式來提供數(shù)據(jù)。CSI被用于控制或啟用出現(xiàn)在輸入端口Sin上的鎖存命令數(shù)據(jù)，并且具有用于當命令出現(xiàn)在數(shù)據(jù)輸入端口Sin時為時間定界的脈沖持續(xù)時間。更具體地，命令數(shù)據(jù)將具有由多個時鐘周期測量的持續(xù)時間，并且CSI信號的脈沖持續(xù)時間將具有相應的持續(xù)時間。DSI被用于啟用所選擇的存儲器設備的輸出端口Sout緩沖器以輸出讀出數(shù)據(jù)，并且具有用于將從其數(shù)據(jù)輸出端口Sout提供的讀出數(shù)據(jù)定界的脈沖持續(xù)時間，使得存儲器控制器知道數(shù)據(jù)從最后一個存儲器設備返回時何時鎖存數(shù)據(jù)。0029由于圖3A的當前所述的實施例意欲用于高速操作，所以使用了高速信令格式，諸如HSTL信令格式。因此，提供參考電壓VREF到每個存儲器設備，其被每個存儲器設備使用以確定在Sin、CSI和DSI輸入端口接收的信號的邏輯電平。參考電壓VREF可以例如由印刷電路板上的另一個電路產(chǎn)生，并且基于HSTL信號的電壓擺幅中點來設置為預定的電壓電平。0030在圖3A的實施例的使用中，每個存儲器設備位于印刷電路板上，使得環(huán)中的一個設備上的Sout輸出端口引腳和下一個設備的Sin輸入端口引腳之間的距離和信號軌道長度被最小化。可替代地，可以在系統(tǒng)封裝模塊(SIP)中收集四個存儲器設備，這進一步最小化信號軌道長度。存儲器控制器102和存儲器設備104至110串聯(lián)，以形成環(huán)形拓樸結(jié)構(gòu)，意味著最后一個存儲器設備110提供其輸出返回存儲器控制器102。因此，本領域的普通技術(shù)人員可以理解存儲器設備110和存儲器控制器102之間的距離被容易地最小化。0031在圖3B中，系統(tǒng)200包括存儲器控制器202和存儲器設備204、206、208和210。存儲器控制器202可以被設計為除了并行提供時鐘信號之外來提供與圖3A中所說明的存儲器控制器102類似的功能，因此，每個存儲器設備的時鐘輸出端口CKO并和CKO不存在或未連接。而且圖3A的系統(tǒng)與圖3B的系統(tǒng)相比較，數(shù)據(jù)和選通信號的信令格式不同。例如，圖3B的系統(tǒng)的信令格式可以是全擺幅無終端接頭的LVTTL信令格式。與較低時鐘頻率聯(lián)合使用/在較低時鐘頻率使用的LVTTL信令不使用參考電壓VREF。僅用于圖3B的系統(tǒng)中的存儲器設備不需要VREF輸入。如果存在VREF輸入，這是因為它們也可以根據(jù)要求VREF的高速信令規(guī)范來通信。在這樣的情況中，出于方便VREF被設置為電壓電平，而不是信令中點，或者用于指示正在使用LVTTL信令。例如，對于這樣的設備，VREF可以被設置為VDD或VSS,以指示LVTTL信令和根據(jù)圖3B的網(wǎng)絡組織，如與根據(jù)圖3A的HSTL信令和網(wǎng)絡配置相對。0032根據(jù)示例實施例，圖3A的存儲器設備104、106、108和110和圖3B的存儲器設備204、206、208和210可以是具有被設計用于與其它存儲器設備串行互連的輸入/輸出接口的任意類型的存儲器設備。根據(jù)當前所述的實施例，圖3A和3B的存儲器設備可以相同，并且由于它們將具有能夠以LVTTL輸入信號或HSTL輸入信號操作的輸入和輸出緩沖器電路，因此在兩個系統(tǒng)中都可操作。本領域的普通技術(shù)人員可以理解，存儲器設備可以包括輸入和輸出緩沖器電路，用于以與LVTTL或HSTL信號等效的其它類型的信號格式操作。雖然這些存儲器設備可以是閃速存儲器設備，但是它們也可以是DRAM、SRAM或任意其它合適類型的易失性或非易失性存儲器設備。0033圖4為說明具有適合用在圖3A和3B的系統(tǒng)中的核心和輸入/輸出接口的通用存儲器設備的概念性質(zhì)的框圖。存儲器設備300包括存儲器核心，其包括存儲器陣列存儲體302和304以及用于訪問存儲器陣列存儲體302和304的控制和I/O電路306。本領域的普通技術(shù)人員可以理解存儲器陣列可以被組織為單個存儲體或者具有兩個或多個存儲體。存儲器核心可以是例如基于DRAM、SRAM、NAND閃速或者NOR閃速存儲器。當然，可以使用任意合適的新興存儲器和其對應的控制電路。因此，依據(jù)存儲器核心的類型，電路塊306可以包括糾錯邏輯、電壓發(fā)生器、刷新邏輯和對于存儲器類型需要執(zhí)行本地操作的任意其它電路塊。0034典型地，存儲器設備使用命令譯碼器，用于響應所接收的命令通過確立內(nèi)部控制信號有效來初始化相關電路。其也將包括用于接收和鎖存數(shù)據(jù)、命令和地址的公知的I/O電路。與傳統(tǒng)閃速存儲器中的對應的電路不同，本發(fā)明的存儲器設備包括串行接口和控制邏輯塊308。此塊接收RST弁、CE#、CK#、CK、CSI、DSI和Sin輸入，并且提供Sout、CSO、DSO、CKO和CKO并輸出。0035接口和控制邏輯塊308負責用于如公開號為20070076479Al的共有的美國專利中所討論的各種功能。接口和控制邏輯塊308的示例功能包括設置設備標識符號碼、傳遞數(shù)據(jù)到下一個串聯(lián)的存儲器設備，并且譯碼所接收的命令用于執(zhí)行本地操作。該電路串行接收命令，包括專用于控制或配置存儲器設備的串行操作的命令，除了專用于控制核心存儲器電路的本地命令，還包括用于保存和從存儲器陣列重新得到信息的那些命令。例如，當前所述的實施例的存儲器設備響應與串行鏈路的管理相關的命令(例如提供對狀態(tài)寄存器的讀出訪問的命令)以及與信息的保存和重新得到相關的本地命令。命令集可以被擴展以包括存儲器設備被串聯(lián)時由存儲器控制器可用的特征。例如，可以請求狀態(tài)寄存器信息來評定存儲器設備的狀態(tài)。0036設備標識符(ID)號碼的設置可以以數(shù)種方式完成。例如，設備ID號碼可以被預設或硬連線在每個存儲器設備中，或其可以由存儲器控制器分配。一種技術(shù)是ID號碼自分配，其在2006年12月20日提交的共有的美國專利申請11/613563中披露，其披露內(nèi)容通過引用全部包含于此。在ID號碼自分配中，在第一存儲器設備中初始化寫ID操作，以使17設備建立ID。第一存儲器設備通過獲得其Sin輸入的狀態(tài)來接收第一數(shù)值。然后第一設備從第一數(shù)值建立設備ID，其可以包括將第一數(shù)值放置在與該設備相關的存儲裝置(例如，寄存器)中。第一設備從所獲得的輸入的狀態(tài)產(chǎn)生第二數(shù)值。例如，該第二數(shù)值可以是第一數(shù)值加一。第一存儲器設備從其Sout輸出來輸出該第二數(shù)值到第二存儲器設備。第二存儲器設備接收該第二數(shù)值并重復前面所提及的處理以建立其唯一的ID。0037在替代的設備ID號碼分配技術(shù)中，系統(tǒng)的存儲器設備被首先初始化為復位狀態(tài)，之后存儲器控制器反復地發(fā)出特定的設備ID號碼到每個存儲器設備，該技術(shù)在2007年8月22日提交的共有的美國專利申請11/843024中描述，其內(nèi)容通過引用而被包含。第一存儲器設備將接收和接受所分配的ID號碼，并隨后從復位狀態(tài)退出。在復位狀態(tài)中，存儲器設備將不傳遞設備ID號碼到后面的存儲器設備。存儲器控制器對于所分配的ID號碼的回波監(jiān)控其數(shù)據(jù)輸入。如果在預定的時間期間后沒有接收到回波，則發(fā)出下一個ID號碼。不處于復位狀態(tài)的居間的存儲器設備將傳遞ID號碼到下一個存儲器設備。0038圖3A和3B的系統(tǒng)可以包括存儲器設備的類型的混合，每一個對于主機系統(tǒng)提供不同的優(yōu)勢。這樣的具有混合類型的存儲器設備的系統(tǒng)在2006年12月6日提交的共有的美國臨時專利申請60/868773中披露，其全部披露內(nèi)容通過引用包含于此。這樣的系統(tǒng)的進一步的細節(jié)在名稱為"ADDRESSASSIGNMENTANDTYPERECOGNITIONOFSERIALLYINTERCONNECTEDMEMORYDEVICESOFMIXEDTYPE"的共有的美國專利申請11/771023,和名稱為"SYSTEMANDMETHODOFOPERATINGMEMORYDEVICESOFMIXEDTYPE"的共有的美國專利申請11/771241中披露，其內(nèi)容通過引用而被包含。例如，DRAM存儲器的高速可以用作高速緩存，而非易失性閃速存儲器可以被用于低功率大容量數(shù)據(jù)存儲裝置。不考慮所使用的存儲器設備的類型，由于接口和控制邏輯塊308根據(jù)預訂協(xié)議接收命令，所以每個存儲器設備為單獨可尋址的，以對命令起作用。而且，如果非存儲器設備可以對串行接收的命令起作用，并且傳遞命令和讀出數(shù)據(jù)到系統(tǒng)中后面的設備，則圖3A和3B的系統(tǒng)可以包括該非存儲器設備。0039圖3A、3B和4中所示的存儲器設備的優(yōu)點為被制造為x8物理設備寬度的存儲器設備(意味著其將具有Sin串行輸入端口和對應的Sout[O:7]串行輸出端口)不必使用其所有的輸入和輸出端口。這意味著單個x8串行存儲器設備可以被選擇性地和動態(tài)地配置用于具有不同效果通道寬度的各種系統(tǒng)。此能力的益處在于當構(gòu)建新的系統(tǒng)時系統(tǒng)設計者可以從較寬選擇的可用部分中進行選擇。此益處的另一方面在于存儲器的銷售者可以將本質(zhì)上寬的存儲器設備銷售給具有窄鏈路的系統(tǒng)。0040圖5A是示出以一種可能的方式密封存儲器晶片402的封裝400的俯視圖的圖。具有存儲器晶片402的封裝400對應于圖3A和3B中所示的存儲器設備。封裝400具有數(shù)據(jù)輸入引腳404和數(shù)據(jù)輸出引腳408,其是用于電連接晶片402到印刷電路板(PCB)412的結(jié)構(gòu)。在PCB412中包括由一組導電軌道或印制線406和410組成的鏈路，導電軌道或印制線406和410被連接到封裝400的引腳404和408。在圖5A中，每組印制線406和410包括8個單獨的印制線。存儲器晶片402具有數(shù)據(jù)輸入焊盤414和對應的數(shù)據(jù)輸出焊盤418。數(shù)據(jù)輸入焊盤414電連接到對應的數(shù)據(jù)輸入引腳404，并且數(shù)據(jù)輸出焊盤418電連接到對應的數(shù)據(jù)輸出引腳408。這些電連接當前在圖5A中被示為接合線416,但是也可以代替地使用焊料塊。在本示例中，僅示出了數(shù)據(jù)輸入和輸出焊盤和引腳，而為了簡化該圖，沒有示出控制信號輸入和輸出、以及電壓電源輸入。0041圖5B是示出以一種可能的組織方式來密封兩個存儲器晶片452和454的系統(tǒng)封裝(SIP)450的側(cè)視圖的圖，其中存儲器晶片452和454與圖5A中所示的存儲器晶片402相同。每個存儲器晶片具有數(shù)據(jù)輸入焊盤414和數(shù)據(jù)輸出焊盤418。SIP450也被稱為多芯片封裝，其具有數(shù)據(jù)輸入引腳456和數(shù)據(jù)輸出引腳458。在本視圖中，僅示出了一個數(shù)據(jù)輸入引腳、一個數(shù)據(jù)輸出引腳、一個數(shù)據(jù)輸入焊盤和一個數(shù)據(jù)輸出焊盤。兩個存儲器晶片并排放置，其中存儲器晶片452將其數(shù)據(jù)輸入焊盤414經(jīng)由接合線460連接到數(shù)據(jù)輸入引腳456，且存儲器晶片454將其數(shù)據(jù)輸出焊盤418經(jīng)由接合線462連接到數(shù)據(jù)輸出引腳458。存儲器設備452將其數(shù)據(jù)輸出焊盤418經(jīng)由接合線464連接到存儲器設備454的數(shù)據(jù)輸入焊盤414。在這樣的組織中，接合線460、462和464的內(nèi)部線等效于PCB412的鏈路406/410。圖5B示出存儲器晶片的一種可能的內(nèi)部布局，但是本領域的普通技術(shù)人員可以理解晶片452和454可以層疊。0042在圖5A和5B的當前示例中，存儲器晶片具有被限定為形成在該晶片上的輸入數(shù)據(jù)焊盤和輸出數(shù)據(jù)焊盤的數(shù)量的物理設備寬度。封裝寬度是封裝上的輸入數(shù)據(jù)引腳和輸出數(shù)據(jù)引腳的數(shù)量。這些引腳是封裝400和存儲器晶片402的結(jié)合的串行存儲器設備的輸入端口Sin[l:n]和輸出端口Sout[l:n]。鏈路寬度是形成在PCB上的導電軌的數(shù)量。由于圖5A的存儲器晶片402被制造用于通過其數(shù)據(jù)輸入焊盤414接收4個輸入數(shù)據(jù)流并且通過其數(shù)據(jù)輸出焊盤418提供4個相應的輸出數(shù)據(jù)流，所以其具有x4物理設備寬度。封裝400具有兩個輸入數(shù)據(jù)引腳404和兩個對應的數(shù)據(jù)輸出引腳408。鏈路寬度總共為8,但是僅頂部兩個連接到封裝400的引腳。有效的或啟用的存儲器晶片402的數(shù)據(jù)輸入焊盤414和數(shù)據(jù)輸出焊盤418的最大數(shù)量是由封裝400的數(shù)據(jù)引腳404/408的最大數(shù)量物理地限制的。從這開始，為了方便，涉及存儲器晶片402和封裝40G的數(shù)據(jù)引腳或焊盤將包括數(shù)據(jù)輸入和輸出焊盤和引腳。因為存儲器晶片402的底部兩個數(shù)據(jù)焊盤414/418沒有連接，它們被動態(tài)地停止使用，且存儲器晶片402僅從其頂部兩個數(shù)據(jù)焊盤414/418接收并提供數(shù)據(jù)。在使用中，底部兩個數(shù)據(jù)輸入焊盤414可以被保留為打開，且底部兩個數(shù)據(jù)輸出焊盤418可以被接合到諸如VSS的供電電壓。因此，對于包括此封裝400的任意系統(tǒng)，有效的寬度可以是x1或x2。對于本封裝示例的最大的有效寬度為x2,其中最大有效寬度是指系統(tǒng)的數(shù)據(jù)寬度。雖然本示例的存儲器晶片402被制造為x4晶片，存儲器晶片402可以被動態(tài)地配置為以小于x4的寬度來操作。在本示例中，如果此封裝400中的存儲器晶片402被動態(tài)地配置為以x4的寬度來操作，則其實際上僅接收其所期望的一半的位。系統(tǒng)如此配置是沒有作用的。0043表1示出了對于被制造為具有總共1、2、4和8個數(shù)據(jù)焊盤的存儲器晶片的鏈路寬度、封裝上的數(shù)據(jù)引腳的數(shù)量、可用數(shù)據(jù)焊盤的最大數(shù)量的一些示例組合。物理鏈路寬度物理封裝數(shù)據(jù)寬度存儲器晶片數(shù)據(jù)端口寬度最大可用數(shù)據(jù)路徑寬度111141、2、41、1、181、2、4、81、1、1、1111241、2、41、2、281、2、4、81、2、2、220<table>tableseeoriginaldocumentpage21</column></row><table>0044對于這些特性的每一組合，名稱為"最大可用數(shù)據(jù)路徑寬度"的最后一列說明存在對于系統(tǒng)中設備的數(shù)據(jù)焊盤的最大可用數(shù)量。其是小于或等于前3列中物理特性的每一個的最大整數(shù)。例如，如果連接此存儲器設備到下一個的物理鏈路寬度是兩位寬度，存儲器晶片被制造為x2并密封在x4的封裝中，則可用數(shù)據(jù)焊盤的最大數(shù)量至多是2。表1中所示的所有組合具有物理封裝數(shù)據(jù)寬度大于或等于存儲器晶片數(shù)據(jù)寬度的屬性。但是，存儲器晶片數(shù)據(jù)寬度通?？梢源笥诜庋b數(shù)據(jù)寬度。0045因此，當前所述的實施例的存儲器設備的動態(tài)配置允許其用在具有任意合適數(shù)量個數(shù)據(jù)引腳的封裝中。應該注意，在表l中所示的配置，其中和存儲器設備中的有效的數(shù)據(jù)坪盤相比，封裝具有較多的數(shù)據(jù)引腳。為了使存儲器設備的特性對于存儲器控制器直接可用，存儲器設備包括編碼這些特性的存儲器控制器可讀的一個或多個寄存器。特別的，存儲器設備包括I/O寬度寄存器，其編碼晶片上的Sin和Sout數(shù)據(jù)端口的寬度并且使此寬度對于存儲器控制器有效。其它實施例還可以包括在這個或另外的寄存器中的物理封裝寬度。這兩類實施例的主要區(qū)別是源于先前所提出的例如在表l中建立的約束，其中物理封裝段度寬度大于或等于存儲器晶片數(shù)據(jù)寬度。如果此約束存在，則1/0寬度寄存器僅需要編碼存儲器晶片數(shù)據(jù)寬度。如果此約束不存在，則1/0寬度寄存器需要編碼物理封裝數(shù)據(jù)寬度和存儲器晶片數(shù)據(jù)寬度二者或者編碼二者中的較小者。由于不希望封裝上的附加的引腳專用于設置當前啟用的輸入和輸出數(shù)據(jù)引腳的數(shù)量，所以晶片包括當前有效寬度寄存器。該晶片根據(jù)保存在該寄存器中的數(shù)值來動態(tài)配置，使得能夠使用的輸入和輸出數(shù)據(jù)焊盤的數(shù)量等于所保存的數(shù)值或指示當前有效數(shù)據(jù)寬度的合適的可替代數(shù)值。如果存在物理輸入和輸出數(shù)據(jù)焊盤的任意剩余部分，則其和其相應的電路被停用?；赑CB和/或系統(tǒng)的物理鏈路寬度考慮，存儲器控制器將隨后將合適的數(shù)據(jù)加載到當前有效寬度寄存器，用于停用未使用的數(shù)據(jù)焊盤并且將所有的通信(出和入串行存儲器設備的)導向剩余的啟用的數(shù)據(jù)焊盤上。0046圖6是具有可配置的數(shù)據(jù)寬度的存儲器晶片的部分框圖實施例。電路塊的布置不意欲表示物理布局或所制造的晶片中的塊的位置。此存儲器晶片可以被用于圖3A和3B中所示的系統(tǒng)。存儲器晶片500被設計和制造為x4晶片，并且因此具有4個數(shù)據(jù)輸入焊盤502和4個對應的數(shù)據(jù)輸出焊盤504。每對數(shù)據(jù)輸入焊盤502和數(shù)據(jù)輸出焊盤504被耦合到數(shù)據(jù)I/O電路塊506。邏輯地，最頂部的數(shù)據(jù)I/O電路塊506最不重要，并且因此被標記為"Data-O"。剩余的數(shù)據(jù)I/O電路塊506被以增加的邏輯符號"Data—1"、"Data-2"和"Data一3"的順序標記。每個數(shù)據(jù)I/O電路塊506耦合到存儲器核心508,其包括存儲器陣列，控制邏輯和對于存儲器晶片500的正確操作必需的其它電路。每個數(shù)據(jù)I/0電路塊506可以傳遞輸入數(shù)據(jù)至其對應的數(shù)據(jù)輸出焊盤504和/或至存儲器核心508。來自存儲器核心508的讀出數(shù)據(jù)可以被提供至每個數(shù)據(jù)I/O電路塊506，用于通過數(shù)據(jù)輸出焊盤504輸出。數(shù)個寄存器耦合至存儲器核心508，該寄存器包括I/O寬度(I/O)寄存器510、電流有效寬度(CAW)寄存器512、分配的設備地址(ADA)寄存器514和廣播地址(BA)4企測器516。0047典型地，存儲器核心508被組織為內(nèi)部具有非常多的數(shù)據(jù)線的非常寬的陣列。典型地，寬的內(nèi)部數(shù)據(jù)總線也被耦合至將存儲器核心耦合至數(shù)據(jù)焊盤的窄的1/0數(shù)據(jù)路徑，其耦合存儲器核心至數(shù)據(jù)焊盤。寬的存儲器數(shù)據(jù)路徑和窄的內(nèi)部I/0數(shù)據(jù)路徑之間的耦合由雙向多路復用器的集合的等效器件來完成，其在寬的數(shù)據(jù)路徑的特定線上將位集中至窄的數(shù)據(jù)路徑并從窄的數(shù)據(jù)路徑集中位。存在數(shù)個普通的機制用于實現(xiàn)此本領域的普通技術(shù)人員公知的多路復用功能。在先前所考慮的存儲器設備中，這些多路復用器的控制其部分來自于存儲器核心訪問的地址，并且典型地具體為列地址。但是，在本發(fā)明的串行存儲器設備中，這些多路復用器的控制附加地來自當前有效寬度寄存器的內(nèi)容。寬的內(nèi)部數(shù)據(jù)路徑和至1/0焊盤的窄的1/0數(shù)據(jù)路徑之間的路線因此依賴于當前使用中的1/0焊盤的數(shù)量。由于此控制的性質(zhì)類似于當在功能測試或封裝期間單個存儲器晶片設計能夠被熔絲編程為固定寬度的任意數(shù)量設備中的一個時那些通用的多路復用器的控制的調(diào)整，所以本領域的普通技術(shù)人員公知該控制的性質(zhì)。關于捕獲輸入的命令的控制和地址部分的問題存在類似的情形。關于圖9順序以下描述的這些部分根據(jù)保存在CAW寄存器中的數(shù)值到達不同的數(shù)據(jù)輸入焊盤。因此，將輸入的位分路到臨時保持設備地址、操作碼和存儲器陣列地址的寄存器中的適當位置的多路復用器必須都根據(jù)CAW寄存器的內(nèi)容被部分控制。0048I/O寬度寄存器510被硬連線以保存指示存儲器晶片500的最大數(shù)據(jù)寬度配置和其數(shù)據(jù)焊盤被物理地連接的封裝引腳的可選擇的數(shù)量的數(shù)據(jù)。硬連線包括設置非易失性數(shù)據(jù)存儲裝置，其在上電存儲器設備500時感測。這樣的非易失性數(shù)據(jù)存儲裝置包括熔絲和反熔絲，熔絲可以通過電或通過激光地斷開，反熔絲可以電熔化以建立電傳導鏈3各。本領域的普通技術(shù)人員理解可以使用任意適合的非易失性編程技術(shù)。CAW寄存器512用作兩個目的。第一，當所希望的數(shù)據(jù)寬度配置是由存儲器控制器確定時，配置碼由存儲器控制器發(fā)至系統(tǒng)中的所有存儲器設備。此配置碼被載入CAW寄存器512，以僅啟用將被使用的數(shù)據(jù)I/O電路塊506,由此節(jié)約功率。此配置碼進一步由諸如命令譯碼器的存儲器核心508的控制邏輯使用，以確?；诖鎯ζ髟O備500的當前有效數(shù)據(jù)寬度配置的所接收和所提供的數(shù)據(jù)的正確映射。在存儲器設備500的初始上電期間，缺省的當前有效數(shù)據(jù)寬度配置被設置為最小可能設置，其是x1。在缺省的x1的當前有效數(shù)據(jù)寬度設置中，僅對應于邏輯位置Data-O的數(shù)據(jù)I/O電路塊506被啟用。0049ADA寄存器514保存由存儲器控制器發(fā)出的所分配的設備地址，由此允許存儲器設備500對特定地向其尋址的命令起作用。因此，通過發(fā)出尋址每個存儲器設備的命令，可以發(fā)出相同的配置碼到系統(tǒng)中的每個存儲器設備。這樣的全局的操作通過不考慮存儲器設備的所分配的設備地址來廣播配置碼到所有的存儲器設備而更有效地完成。如將在后面所描述的，存儲器設備500可以被預設以識別一個地址，稱為廣播地址，其不被分配到任意存儲器設備但是被所有的存儲器設備識別。可選擇地，可以基于系統(tǒng)中的存儲器設備的數(shù)量和已經(jīng)被分配的設備地址來動態(tài)地確定廣播地址。因此，此廣播地址被保存在BA4企測器516的寄存器中，用于比較與輸入命令相關的地址。0050因此，根據(jù)圖6所組織的存儲器設備可以被用于諸如圖3A和3B中所示的系統(tǒng)中。在一些示例中，系統(tǒng)中的所有的存儲器設備是功能相同的，意味著它們在其內(nèi)部具有相同的封裝和存儲器設備。但是，圖3A和3B的系統(tǒng)可以包括混合的存儲器設備。雖然系統(tǒng)中的所有的存儲器設備具有相同的物理封裝寬度且晶片具有相同的數(shù)據(jù)寬度是可能的和可期望的，但是這不是必要的情況。即使存儲器設備具有不同的特性，其集合可以放置在根據(jù)圖3A或3B的系統(tǒng)中。0051根據(jù)一個實施例，系統(tǒng)包括在系統(tǒng)建立期間或區(qū)域內(nèi)增加或移除一個或多個存儲器設備的能力。圖7是說明動態(tài)可調(diào)整的系統(tǒng)實施例的框圖?？烧{(diào)整的系統(tǒng)600包括存儲器控制器602,固定的存儲器設備604、606、608和610,擴展《連路612、614、616、618和620，和擴展模塊622、624和626。固定的存儲器模塊604、606、608和610互相串聯(lián)，串聯(lián)到居間的擴展鏈路，并且到存儲器控制器602。每一擴展鏈路為陽、陰或者兼兩性的耦合裝置，用于可釋放地接收和保持具有對應的耦合裝置的模塊。每一模塊包括與擴展鏈路的端子串聯(lián)的至少一個固定的存儲器設備611。在當前所示的示例中，擴展模塊622和626的每一個包括串聯(lián)在模塊耦合裝置的輸入連接器和輸出連接器之間的四個存儲器設備。模塊624包括串聯(lián)在其模塊耦合裝置的輸入連接器和輸出連接器之間的兩個存儲器設備。因此，通過將模塊插入到擴展鏈路中，附加的串聯(lián)存儲器設備可以被動態(tài)插入到固定的存儲器設備之間。諸如擴展鏈路614和620的未使用的擴展鏈路將具有連接到其的適合的跳線628和630,用于維持鏈的連續(xù)的串行電連接。0052可調(diào)整的系統(tǒng)600可以包括任意合適數(shù)量個固定存儲器設備和擴展鏈路，并且存儲器模塊可以包括任意合適數(shù)量個串聯(lián)的存儲器設備。因此，可調(diào)整的系統(tǒng)600簡單地通過增加新的模塊或者使用較大容量模塊來代替現(xiàn)有模塊來實現(xiàn)存儲器容量的完全可擴展，而不會影響整體性能。由于相同的通道被組裝以附加的串聯(lián)的存儲器設備，并且本領域的普通技術(shù)人員理解如何連接諸如CE#、RST存的并行控制信號和電源到所插入的模塊，所以不需要改變存儲器控制器。在插入模塊或者移除模塊之后，存儲器控制器可以為系統(tǒng)600中的新的一組存儲器設備初始化自動的設備ID的產(chǎn)生。0053在這樣的實施例中，系統(tǒng)中存在存儲器設備的混合，其中不同的存儲器設備可以具有不同的物理封裝數(shù)據(jù)寬度和晶片數(shù)據(jù)寬度。因此，系統(tǒng)600的最大有效數(shù)據(jù)路徑寬度是所有存儲器設備中的鏈路寬度、封裝寬度和晶片寬度的最小值。在正常的存儲器操作可以開始前，確定系統(tǒng)的最大有效數(shù)據(jù)路徑寬度。一旦確定系統(tǒng)的該最大有效數(shù)據(jù)路徑寬度，則所有的存儲器設備以等于或小于最大數(shù)據(jù)寬度的當前有效數(shù)據(jù)寬度來操作。由存儲器控制器來完成系統(tǒng)的最大數(shù)據(jù)寬度的確定和有效數(shù)據(jù)寬度的設置。圖8A是根據(jù)當前所述的實施例概述用于設置系統(tǒng)的存儲器設備的當前有效數(shù)據(jù)寬度的方法的流程圖。此方法將參考圖8B中所示的示例系統(tǒng)來描述。0054圖8A的方法作為圖8B的系統(tǒng)的上電初始化程序的部分來執(zhí)行。假設存儲器控制器700可配置為達到x4數(shù)據(jù)寬度，因此具有電連接到在系統(tǒng)的PCB上實現(xiàn)的4個物理導線702的4個數(shù)據(jù)輸出端口。雖然在圖8B中未示出，但是存儲器控制器700具有連接到4個物理導線的4個數(shù)據(jù)輸入端口，該物理導線直接連接到最后一個存儲器設備的數(shù)據(jù)輸出端口。每個存儲器封裝704和706具有接合地或選擇性地耦合到PCB的導線702的其數(shù)據(jù)引腳。為了簡化示意圖，忽略了從最后一個存儲器設備到存儲器控制器700的數(shù)據(jù)返回路徑，如存儲器設備所使用的控制信號。存儲器封裝704具有兩個輸入和輸出數(shù)據(jù)引腳，而存儲器封裝706具有四個輸入和輸出數(shù)據(jù)引腳。存儲器設備708被制造為x4，且僅將其前兩個輸入/輸出數(shù)據(jù)焊盤接合到封裝704的引腳。存儲器設備710被制造為x1，并且將其輸入/輸出數(shù)據(jù)焊盤接合到封裝706的頂部引腳。0055在步驟750，在系統(tǒng)上電時本方法開始，由此所有的存儲器設備默認為x1有效數(shù)據(jù)寬度配置，并且存儲器控制器默認輸出數(shù)據(jù)為xl數(shù)據(jù)配置。在此配置中，假設最頂部的引腳是邏輯Data_0位置，其#1用于缺省的有效數(shù)據(jù)寬度配置。在xl鏈路寬度中，所有存儲器設備將接收由存儲器控制器發(fā)出的數(shù)據(jù)。然后，在步驟752，存儲器控制器隨后根據(jù)先前所提及的涉及存儲器ID號碼產(chǎn)生的共有的美國專利申請所公開的技術(shù)來執(zhí)行ID號碼產(chǎn)生。在ID號碼被分配并且保存在每個存儲器設備相應的ADA寄存器514中之后，在步驟754,存儲器控制器將通過發(fā)出對應的命令來單獨地訪問每個存儲器設備的I/O寬度寄存器510。然后，在步驟756,存儲器控制器集合所有的I/O寬度寄存器數(shù)據(jù)并且數(shù)學地確定跨越系統(tǒng)中所有存儲器設備的鏈路寬度、封裝寬度和晶片寬度的最小值。例如在圖8B的系統(tǒng)中，存儲器設備708具有值域為2的有效數(shù)據(jù)寬度，存儲器設備710具有為1的最大有效數(shù)據(jù)寬度。由于存儲器設備710沒有第二個數(shù)據(jù)引腳，所以公共的有效數(shù)據(jù)寬度是1。0056I/O寬度寄存器將環(huán)中的每個串行存儲器設備的物理封裝數(shù)據(jù)寬度和/或存儲器晶片數(shù)據(jù)端口寬度通知給存儲器控制器。如果二者均未被提供，則另一個的下限可能需要從已經(jīng)提供的一個根據(jù)約定來推算。為了確定最大可用數(shù)據(jù)路徑寬度，存儲器控制器必須還知道圍繞系統(tǒng)的最小鏈路寬度。為了了解這個，最直接的方式是指定鏈路段必須不比存儲器控制器的數(shù)據(jù)端口寬度窄，這是其本質(zhì)上知道的。一種替代是要求所有的鏈路段為相同寬度，并且存儲器控制器能夠確定連接到其Sin輸入端口的鏈路段的鏈路寬度，該連接是通過將那些弱的(即大電阻)上拉或下拉電阻器放置在連接到鏈路印制線406上的那些輸入上，而那些相對的輸入不被放置。通過當環(huán)被停用(經(jīng)由CE井信號)時感測其輸入上的電壓，存儲器控制器可以因此確定環(huán)中的最小鏈路寬度，并且由此計算整個環(huán)中的最大可用數(shù)據(jù)路徑寬度。但是，多個中的又一個替代依賴于所有鏈路寬度必須比環(huán)中的最窄的串行存儲器設備要寬的約定。基于此假設，存儲器控制器可以僅依據(jù)環(huán)中設備的物理封裝數(shù)據(jù)寬度和/或存儲器晶片數(shù)據(jù)端口寬度來確定最大可用數(shù)據(jù)路徑寬度。0057在步驟758,存儲器控制器700將應用優(yōu)選的操作簡檔來設置系統(tǒng)的最后的有效數(shù)據(jù)路徑寬度為小于或等于最大可用數(shù)據(jù)路徑寬度的一些數(shù)值。例如，一個操作簡檔可以用于高性能，第二個可以用于最小化功率消耗，第三個可以是平衡性能和功率的簡檔。在高性能簡檔，選擇最大數(shù)據(jù)寬度。在另一方面，最小化功率消耗簡檔可以指示選擇最小數(shù)據(jù)寬度(即x1)。平衡性能和功率的簡檔可以是系統(tǒng)的最大數(shù)據(jù)寬度以下的數(shù)值。適應性的簡檔將導致在正常操作過程期間或從一種系統(tǒng)水平的功率或性能狀態(tài)向另一種轉(zhuǎn)變時，根據(jù)特定的性能、功率和熱約束或最優(yōu)化來改變有效數(shù)據(jù)路徑寬度。例如，作為熱溫度過高事件的結(jié)果的系統(tǒng)總調(diào)節(jié)的一部分，有效數(shù)據(jù)寬度可以從大的數(shù)值改變?yōu)檩^小的數(shù)值。一旦存儲器控制器700或運行在主機系統(tǒng)12上的軟件已經(jīng)確定使用公共有效數(shù)據(jù)寬度，則在步驟760,訪問每個存儲器設備，以用正確的配置碼加載其CAW寄存器512。這可以通過廣播命令以用公共有效數(shù)據(jù)寬度來加載所有存儲器設備的CAW寄存器512來完成。因為如果環(huán)上的任意兩個相鄰設備不認為連接它們的鏈路的當前有效寬度相同，則環(huán)不能正確地操作，即-使是暫時地，所以這必須由廣播命令或本質(zhì)上同步地改變所有串行存儲器設備的有效數(shù)據(jù)路徑寬度的一些其它可比較機制來完成。在圖8B的當前示例中，26系統(tǒng)的最大可用數(shù)據(jù)寬度是x1，這樣存儲器設備708保持缺省的x1數(shù)據(jù)寬度，而存儲器設備710保持缺省的xl數(shù)據(jù)寬度。在圖8B的示例中，如果所有的存儲器設備具有x1的最大數(shù)據(jù)寬度，則不需要步驟758。類似地，在此情況中，由于所有的串行存儲器設備已經(jīng)在每一步驟750作為xl設備來操作，所以步驟760是可選的。0058既然所有的存儲器設備已經(jīng)被配置為具有所確定的有效數(shù)據(jù)寬度，可以進行進一步的初始化操作或正常操作。因為如果有效數(shù)據(jù)寬度被設置為大于缺省x1配置，則可以更快速地執(zhí)行后面的操作，所以在其它初始化搡作之前執(zhí)行圖8A的方法是有利的。具有不同物理封裝和晶片焊盤數(shù)據(jù)寬度配置的存儲器設備的混合可以在相同的系統(tǒng)中一起使用。在圖7的實施例中，通過在每次移除或增加擴展模塊之后上電來執(zhí)行圖8A的方法。0059如前面所提及的，廣播是用于筒化公共命令到系統(tǒng)中的所有存儲器設備的分布的技術(shù)。不使用廣播，則根據(jù)設備地址發(fā)出單獨的命令到每個存儲器設備。由于其需要記錄命令已經(jīng)發(fā)送去的設備，所以在存儲器控制器中需要更多的時間和系統(tǒng)開銷。如果存儲器控制器不能安全地中斷，則可能存在沒有接收命令的存儲器設備。在圖3A和3B的系統(tǒng)中，由存儲器控制器發(fā)出的任意命令包將傳播通過所有的存儲器設備，并且僅其所分配的設備地址匹配命令中的設備地址的存儲器設備將對該命令起作用。所有其它存儲器設備將忽略該命令。在當前所討論的廣播技術(shù)中，存儲器控制器發(fā)出一個當其傳播通過所有的存儲器設備時由每個存儲器設備作用的命令包。因此，存儲器控制器操作被大大簡化。0060命令包800具有圖9中所說明的結(jié)構(gòu)，并且包括3個字段，其中的兩個是根據(jù)由存儲器控制器所發(fā)出的特定命令可選的。作為必備字段的第一字段是命令字段802。第一可選字段是地址字段804，且第二可選字段是數(shù)據(jù)字段806。0061命令字段802包括兩個子字段，第一個為設備地址(DA)字段808和第二個為操作碼字段810。設備地址字段808可以是長度為任意合適數(shù)量的位，并且被用于尋址系統(tǒng)中的每個存儲器設備。例如，長度1字節(jié)(8位)的設備地址字段808足以尋址多達256(2A8)個存儲器設備，但是該設備地址字段808可以是任意期望的長度?？梢员Ａ粢粋€地址用于同步尋址所有的存儲器設備，即用于廣播操作。在替代實施例中，設備地27址字段808可以包括設備類型字段以指示操作碼字段810所指向的存儲器設備的類型。例如，設備類型字段可以指定DRAM、SRAM或者閃速存儲器。操作碼字段810可以是長度為任意合適數(shù)量的位，來表示用于任意合適數(shù)量的存儲器設備的命令，并且可以包括存儲體地址。例如，閃速存儲器命令集從本質(zhì)區(qū)別來看將具有不同于DRAM命令集的命令，因此，如果系統(tǒng)包括兩種存儲器設備，操作碼字段將被分配為適應來自兩個命令集的所有可能的命令。但是，用于處理不同類型的存儲器的優(yōu)選的替代是將操作碼空間分為命令的兩個集合與環(huán)操作相關的那些命令和與存儲器陣列操作相關的那些命令。前一集合可以與所有的存儲器類型相兼容，但是第二組不需要。該組中的操作碼的語義將是存儲器類型專用的。例如，當發(fā)出到閃速存儲器時意味著編程的具體的操作碼可能在被呈現(xiàn)給DRAM時意味著刷新。由于存儲器控制器必須知道在每個分配的設備地址是哪種存儲器，所以其不關心這些功能是否共享相同的操作碼。地址字段804用于基于操作碼所指定的操作類型來提供存儲器陣列的行地址(RowAddr)或者列地址(ColAddr)或者全部地址。數(shù)據(jù)字段806將包括被寫入或者編程到存儲器設備的任意合適數(shù)量位的數(shù)據(jù)。由于對于特定操作可以不需要寫數(shù)據(jù)并且對于特定操作可以不需要地址和寫數(shù)據(jù)，因此命令包800將在尺寸上有變化。0062圖10列出可以被用于操作具有圖4所示的組織的閃速存儲器設備的示例命令包，用于前述的圖3A和3B的系統(tǒng)中。圖10中的字節(jié)位置對應于其被存儲器設備串行接收的順序。命令字段802占據(jù)第一和第二字節(jié)位置，其包括作為第一字節(jié)信息的設備地址(DA)和作為第二字節(jié)信息的對應于操作的操作碼。操作碼被表示為十六進制數(shù)值，并且"X"指示字節(jié)的后半部的4位可以是任意數(shù)值。在圖10的閃速操作碼的特定情況中，對于一些命令的操作碼字節(jié)的第二個半字節(jié)中的由"X"表示的4個未使用的位是存儲體地址的位置。在此方式中，總的來說，一些命令針對串行存儲器設備，并且一些針對設備中的特定存儲體。操作碼空間的這種結(jié)構(gòu)便于單個串行存儲器設備中的存儲體與存儲體的并行和并發(fā)。地址字段804可以包括占據(jù)第三到第五字節(jié)位置的三字節(jié)行地址(RA)，但可以縮短用于其它命令以包括僅占據(jù)第三和第四字節(jié)位置的兩字節(jié)列地址(CA)。對于包括兩字節(jié)列地址的命令，如果數(shù)據(jù)有那么長的話，數(shù)據(jù)字段806將占據(jù)第五字節(jié)的位置到第2116字節(jié)的位置或者超出該位置。該儲器設備串行接收，并且僅僅所分配的設備地址與命令字段802的DA子字段808匹配的存儲器設備將對操作碼子字段810起作用。命令包被傳遞通過存儲器設備并且到鏈中的下一個存儲器設備。由于操作碼專用于特定操作，圖4的存儲器設備300的接口和控制邏輯塊308將控制所需要的電路用于鎖存命令包的地址和/或數(shù)據(jù)信息。例如，如果通過分配的存儲器設備接收頁面讀出命令包，所分配的存儲器設備將譯碼操作碼并且控制合適的電路來鎖存隨后的三字節(jié)行地址。圖10中列出的示例命令包針對閃速存儲器操作。對于具有不同操作的任意其它類型的存儲器設備的一組命令包可以遵循所描述的命令結(jié)構(gòu)。如果DA子字段808是n位長度，則提供總共多達2"n的設備地址，由此尋址多達2"n個存儲器設備。在當前所述的實施例中，地址中的(2An)-1個被分配給對應數(shù)量的存儲器設備，這些地址中的一個被保留作為廣#"地址。0064在圖10中，所示"操作中止"命令針對特定的存儲器設備。但是，通過設置第一字節(jié)為十六進制地址FFh，此命令可以被廣播到所有的存儲器設備。在當前的示例中，假設地址FFh是為廣播命令保留的未分配的DA。中止操作類似于軟復位，其中過程中的所有#:作被中斷，以將存儲器設備返回到備用狀態(tài)。"寫CAW寄存器"命令被示出作為廣播命令，其中圖10中該命令中的設備地址是FFh。這個命令被用于圖8A的前面提及的方法，用于將所選擇的有效數(shù)據(jù)寬度配置碼加栽到CAW寄存器512。雖然在圖10中未示出，但是也可以廣播用于將所有的存儲器設備置于預設測試模式的測試命令。0065為了圖3A和3B中所示出的系統(tǒng)的存儲器設備響應廣播命令，使用簡單的邏輯電路來檢測預定的廣播地址(BA)。圖ll是說明當前所述的實施例的每個存儲器設備中的設備地址邏輯的一個可能電路實施例的電路示意圖。參考圖6中所示的存儲器設備，可以在存儲器核心508中實現(xiàn)該邏輯。0066在圖11中，設備地址邏輯830負責產(chǎn)生主使能信號EN，用于啟用存儲器設備的其它邏輯和電路，以響應所設計的設備地址或廣播地址來對所接收的命令包起作用。設備地址邏輯830包括用于保存來自存儲器控制器的所分配的i殳備地址的ADA寄存器514,XNOR邏輯832、AND邏輯833、OR邏輯834和BA檢測器516。XNOR邏輯832接收保存在ADA寄存器514中的所有n位，并且執(zhí)行與命令包的n位設備地址DA[l:n]的逐位的比較?？偩€DA[l:n]—旦已經(jīng)完整地接收當前命令的設備地址，就與其通信。接收命令的設備地址部分所需的時間依賴于字段的寬度(圖10的示例中的l字節(jié))，和當前有效數(shù)據(jù)路徑寬度，如在CAW寄存器中所編碼的。設備地址DA[l:n]被臨時保持在寄存器中(未示出)，至少直到命令包凈皮完整地接收。XNOR邏輯832將產(chǎn)生對應于設備地址DA[1:n]的n位位置和ADA寄存器514的n位位置的比較的n個中間輸出信號。AND邏輯833接收所有的n個中間輸出信號，以便如果ADA寄存器514和DA[1:n]之間的所有位位置匹配，則產(chǎn)生高邏輯電平的單個使能信號enl。廣播地址(BA)檢測器516接收設備地址DA[1:n],并且如果對于系統(tǒng)中的所有存儲器設備來說BA匹配預定的BA集，則產(chǎn)生高邏輯電平的單個使能信號en2。OR邏輯834接收enl和en2，以便當enl或en2上升到高邏輯電平時，產(chǎn)生高邏輯電平主使能信號EN。因此，當命令包包括匹配的設備地址或廣播地址，存儲器設備將響應該命令。如先前所注意到的，廣播地址可以是預設的并且固定的，或者由存儲器控制器動態(tài)分配。0067圖12是根據(jù)一個實施例的BA檢測器516的電路示意圖。在此實施例中，廣播地址是預設的并且固定的，且由譯碼器邏輯836來譯碼。在此示例中，預設的廣播地址是邏輯"1"的位的集合，其表示最高的邏輯地址。因此，i斧碼器邏輯836被實現(xiàn)為具有n輸入的NAND邏輯門，每個輸入接收設備地址DA[1:n]的一位位置。因此，如果DA[1:n]全部是邏輯"1"的位，則en2為低邏輯電平。本領域的普通技術(shù)人員可以理解，可以基于預選擇的廣播地址來使用任意的譯碼器邏輯配置，使得使能信號en2被驅(qū)至指示DA[1:n]和預選擇的廣播地址之間匹配的邏輯電平。0068圖13是根據(jù)另一個實施例的BA檢測器516的電路示意圖。在此實施例中，廣播地址由存儲器控制器動態(tài)分配并且保存在BA寄存器838中。在此實施例中，存儲器控制器將用通過所選擇的廣播地址來加載BA寄存器838的命令來尋址每個存儲器設備。此命令可以類似于圖10中所示的"寫CAW寄存器，，命令。一旦加載，XOR邏輯840將BA寄存器的n位與所接收的設備地址DA[l:n]的n位相比較。如果所有位的位置匹配，則XOR邏輯840產(chǎn)生對應于設備地址DA[1:n]的n位位置和BA寄存器838的n位位置的比較結(jié)果的n個中間輸出信號。當DA[l:n]的所有的地址位匹配BA寄存器838的對應位時，AND邏輯842接收所有的n個中間輸出信號以產(chǎn)生被驅(qū)至高邏輯電平的單個使能信號en2。0069i殳備地址邏輯830和BA纟企測器516的先前所示的實施例佳:用當接收到匹配的設備地址或廣播地址時提供高邏輯電平使能信號enl和en2的邏輯電路來實現(xiàn)。在替代的實施例中，可以使用反相邏輯，使得當接收到匹配的設備地址或廣播地址時，使能信號enl和en2被驅(qū)至低邏輯電平。0070因此，圖3A和3B的系統(tǒng)可以在設備地址已經(jīng)被分配之前或之后用廣播操作來尋址。當存儲器控制器發(fā)出命令包時開始廣播操作，并且當存儲器控制器從系統(tǒng)中的最后一個存儲器設備接收其所發(fā)出的命令包時完成該廣播操作。圖14是用于在圖3A和3B的系統(tǒng)的所有存儲器設備中執(zhí)行廣播操作的方法的流程圖。在步驟850,當存儲器控制器發(fā)出包括預設或分配的廣播地址的命令包時，開始該系統(tǒng)的廣播方法，在此之后預設或分配的廣播地址簡稱為廣播地址。在步驟852,由系統(tǒng)中的第一個存儲器設備接收該命令包，存儲器設備被稱為存儲器設備i,其中i是大于0的整數(shù)。當接收時，諸如圖11的設備地址邏輯830的設備地址邏輯將所保存的廣播地址與該命令包中的廣播地址相匹配，或者其將譯碼該廣播地址以確定其是否為有效廣播地址。0071在步驟854，當確定有效的或匹配的廣播地址時，存儲器設備被啟用以執(zhí)行命令包的操作碼命令。在步驟856,命令包被傳遞到系統(tǒng)中的后面的設備，其可能是后面的存儲器設備或存儲器控制器。從步驟858開始，當后面的設備是另一個存儲器設備時，該方法循環(huán)返回步驟852。在步驟860，增加參數(shù)i，以指示由系統(tǒng)中的下一個后面的存儲器設備來執(zhí)行步驟852、854和856。最后，當系統(tǒng)中的最后一個存儲器設備將命令包傳遞到存儲器控制器時，該方法將從步驟858進行到步驟862。在步驟862，存儲器控制器接收其起始發(fā)出的命令包，并且由于所有的存儲器設備已經(jīng)接收該命令包并且對該命令包起作用，所以廣播操作有效地結(jié)束。因此，所有的存儲器設備將執(zhí)行來自存儲器控制器的單個所發(fā)出的命令的搡作。由于這不是在前一步驟完成后才開始一個步驟的情況，所以圖14的步驟-陂嚴格地順序地執(zhí)行。對于圖3A和3B的系統(tǒng)，圖14的弧線(arc)指示事件的邏輯或總體順序并且不是事件的必需的實際順序。由于每個步驟的持續(xù)時間可以比順序步驟的開始之間的間隙更長，表示可以正在發(fā)生31多個步驟，并且它們甚至可以不按順序來發(fā)生。例如，直到已經(jīng)接收命令包的所有搡作碼位才開始步驟854。如果當前有效數(shù)據(jù)路徑寬度是x1，則從該包的開始可以有許多時鐘周期。但是，轉(zhuǎn)送命令包到下一個設備(步驟856)幾乎立刻開始。實際上，當具有窄的當前有效寬度和具有少量串行存儲器設備的環(huán)的情況下，在第一設備已經(jīng)接收全部的設備地址和#:作碼二者之前，在命令包開始時，可以已經(jīng)通過環(huán)中所有的通路。0072在圖3A和3B的系統(tǒng)中，通過確立命令選通輸入CSI來實現(xiàn)命令的發(fā)出。CSI被用于當命令包流經(jīng)串行存儲器設備至輸出端口Sout時控制出現(xiàn)在輸入端口Sin的命令包的捕獲，而且CSI的確立具有對應于所接收的命令包的長度的脈沖持續(xù)時間。由于存儲器控制器的設計者僅需要確保CSI脈沖與所發(fā)出的命令包同步，因此，在本系統(tǒng)的實施例中，用于由存儲器控制器發(fā)出命令的協(xié)議是簡單的。所發(fā)出的一些命令將指導所尋址的存儲器設備提供輸出數(shù)據(jù)。在預定量的時間之后，輸出數(shù)據(jù)將準備好輸出，意味著在內(nèi)部存儲器讀出操作期間，讀出數(shù)據(jù)已經(jīng)被載入讀出數(shù)據(jù)寄存器。串行存儲器設備被認為是被選擇的并準備好輸出數(shù)據(jù)。在當前所述的系統(tǒng)實施例中，用于執(zhí)行讀出操作的讀出協(xié)議規(guī)定在具有讀出命令包的CSI脈沖之后發(fā)出數(shù)據(jù)選通輸入DSI脈沖。DSI被用于為Sout輸出端口啟用輸出電路，諸如圖6的數(shù)據(jù)I/O電路塊506，以輸出讀出數(shù)據(jù)，并且具有對應于被請求的讀出數(shù)據(jù)的長度的脈沖持續(xù)時間。更具體地，DSI脈沖將啟用來自讀出數(shù)據(jù)寄存器的數(shù)據(jù)以經(jīng)由數(shù)據(jù)I/O電路塊506通過Sout輸出端口來按時鐘輸出。對于每個設備，假定CSO和DSO是CSI和DSI的時間偏移的形式，則使得環(huán)中的下一個設備可以適當?shù)夭东@命令和數(shù)據(jù)。0073圖15和16是說明存儲器設備響應控制信號CSI、DSI和讀出命令包執(zhí)行有效讀出操作的時序圖。在圖15中，CSI被脈沖控制所發(fā)出的讀出命令包的持續(xù)時間。在解釋輸入讀出命令的同時，其被發(fā)送到Sout端口。作為可選擇的優(yōu)化，一旦讀出命令被識別為特定地尋址到當前設備(即，DA字節(jié)-ADA寄存器)，則到環(huán)中的下一個設備的命令轉(zhuǎn)送可以在任意合法的命令長度邊界停止。讀出命令包可以包括圖10中列出的任意命令，其中一些類型的信息將從存儲器設備讀出。如果讀出命令包被尋址到系統(tǒng)中的最后一個存儲器設備，則CSI脈沖和該讀出命令包將傳遞通過每個居間的存儲器設備，隨后由最后一個存儲器設備對其起作用。在存儲器設備準備所傳遞的讀出數(shù)據(jù)所必須的最小時間段之后，存儲器控制器可以發(fā)出DSI脈沖。此脈沖傳遞通過居間的存儲器設備，并且僅由所選擇的最后一個存儲器設備對其起作用。對于與DS0的對應脈沖對準的DSI脈沖的持續(xù)時間，數(shù)據(jù)隨后在所選擇的最后一個存儲器設備的Sout輸出處按時鐘輸出。注意到，在相對于DSI的上升沿的延遲之后，提供該數(shù)據(jù)。在當前所述實施例中，此延遲是單個時鐘周期，但是根據(jù)存儲器設備的設計和配置可以是任意數(shù)量個時鐘周期。對于命令和輸出數(shù)據(jù)的轉(zhuǎn)送，對應的CS0和DS0選通與Sout上的數(shù)據(jù)并發(fā)輸出。0074在圖16中，CSI被脈沖控制所發(fā)出的讀出命令包的持續(xù)時間，其中讀出命令對應于例如突發(fā)讀出命令。在存儲器設備準備所傳遞的讀出數(shù)據(jù)所必須的最小時間段之后，存儲器控制器可以發(fā)出第一個DSI脈沖以啟用所選擇的存儲器設備來輸出讀出數(shù)據(jù)的第一部分。通過將第一個DSI脈沖驅(qū)至低邏輯電平將其無效，以臨時中斷或暫停數(shù)據(jù)輸出。例如可以為了適應其它的系統(tǒng)操作來完成這個。則存儲器控制器可以發(fā)出第二個DSI脈沖來啟用所選擇的存儲器設備以輸出讀出數(shù)據(jù)的第二部分，其可以是保存在串行數(shù)據(jù)寄存器902中的數(shù)據(jù)的剩余部分。可以使第二個DSI脈沖無效，并且可以發(fā)出第三個DSI脈沖以完成對剩余數(shù)據(jù)的數(shù)據(jù)輸出。根據(jù)當前所述的實施例，僅當如匹配的設備地址和適當?shù)牟僮鞔a字節(jié)所指示的，存儲器設備的Sout輸出上的輸出數(shù)據(jù)響應于所接收的DSI選通而被按時鐘輸出。在圖15和16的時序中，至少一個DSI脈沖立刻跟隨對讀出命令的CSI脈沖。如果在尋址到當前串行存儲器設備的任意非讀出命令包或?qū)ぶ返搅硪粋€串行存儲器設備的任意命令包之后存儲器控制器確立DSI有效，用于從所選擇的存儲器設備的存儲器提供讀出數(shù)據(jù)的輸出電路被禁止提供任意讀出數(shù)據(jù)。由于響應于DSI提供讀出數(shù)據(jù)，對于到當前串行存儲器設備的非讀出命令包，存儲器設備可以忽略被確立有效的CSI之后的任意DSI有效。在替代的實施例中，制定有效的DSI輸入的規(guī)則可以是不同的。例如，如果命令協(xié)議允許非讀出命令到一個設備以不干擾被選擇用于數(shù)據(jù)輸出的另一個設備，則DSI脈沖能夠被引導到環(huán)中可能在其前面或者后面的環(huán)中的另一個串行存儲器設備。在此情況中，在這樣的DSI脈沖期間在Sin端口上接收的位需要被拷貝到Sout端口，使得不與存儲器控制器和其它串行存儲器設備之間的通信相接合。本領域的普通技術(shù)人員可以理解，各種命令協(xié)議可能具有不同的規(guī)則，用于忽略或轉(zhuǎn)送CSI和DSI脈沖和Sin的內(nèi)容。0075圖17是示出可以在圖6的存儲器設備500中實現(xiàn)的數(shù)據(jù)輸出控制邏輯和數(shù)據(jù)輸出電路的電路示意圖。數(shù)據(jù)輸出控制邏輯是說明數(shù)據(jù)輸出電路如何被停用或禁止提供內(nèi)部讀出數(shù)據(jù)的示例。本領域的普通技術(shù)人員可以理解，可以開發(fā)其它的邏輯結(jié)構(gòu)用于獲得相同的期望的結(jié)果。圖17示出數(shù)據(jù)輸出選擇器900,串行數(shù)據(jù)寄存器902、讀出數(shù)據(jù)輸出控制器904和ID生成塊905。在當前所述的實施例中，數(shù)據(jù)輸出選擇器900被實現(xiàn)在圖6的每個數(shù)據(jù)I/O電路塊506中，并且包括多路復用器906，其接收從串行數(shù)據(jù)寄存器902接收的內(nèi)部讀出數(shù)據(jù)RD-DATA，并且傳遞來自存儲器設備的Sin輸入端口經(jīng)由鎖存器907的數(shù)據(jù)P-DATA。多路復用器906將響應數(shù)據(jù)選擇信號DSelect來傳遞P_DATA或RD-DATA。所選擇的輸出隨后被輸出驅(qū)動器908驅(qū)至輸出端口Sout。傳遞數(shù)據(jù)P-DATA是由其它邏輯電路接收的數(shù)據(jù)的串行流，為了簡化示意圖其未被示出。這些其它電路將寫數(shù)據(jù)傳遞到存儲器陣列，并且傳遞命令數(shù)據(jù)到存儲器設備的命令譯碼器。從多路復用器909提供RD-DATA,其響應于寄存器選4奪信號Rselect傳遞來自串行數(shù)據(jù)寄存器902的數(shù)據(jù)或來自ID生成塊905的數(shù)據(jù)。響應于用于讀出特定的寄存器的命令，從命令譯碼器提供寄存器選擇信號Rselect。ID生成塊905包括在圖6、11、12和13中討論的寄存器、用于提供狀態(tài)信息的其它寄存器、和用于提供更新的ID號碼的附加的邏輯電路。例如，當存儲器設備被分配以ID號碼，ID生成塊905產(chǎn)生更新的ID號碼，其在操作的ID產(chǎn)生階段期間被傳遞到多路復用器909。隨后，該更新的ID號碼被傳遞通過多路復用器909和906并到達Sout上，用于下一個存儲器設備。0076串行數(shù)據(jù)寄存器902可以是圖6的每個數(shù)據(jù)I/O電路塊506或存儲器核心508的部分，但是在當前所述的實施例中，串行數(shù)據(jù)寄存器902是存儲器核心508的部分。串行數(shù)據(jù)寄存器902可以是響應于輸入時鐘的轉(zhuǎn)變而串行輸出數(shù)據(jù)的任意類型的數(shù)據(jù)寄存器。可以串行或并行地加載從存儲器陣列M—DATA讀出的數(shù)據(jù)。本領域的普通技術(shù)人員熟悉本領域公知的不同類型的串行寄存器，其可以用于圖17。0077讀出數(shù)據(jù)輸出控制器904負責在CSI和DSI控制信號的有效和無效時序期間控制串行數(shù)據(jù)寄存器902。讀出數(shù)據(jù)輸出控制器904包括鎖存器910、AND邏輯電路912、914和916。鎖存器910接收信號READ,其響應于CSI的高邏輯電平而被鎖存。應該注意，鎖存器907和910二者是電平敏感鎖存器。當所接收的命令被尋址到當前的串行存儲器設備并且對應于任意類型的讀出操作，READ信號被設置為高邏輯電平；但是當所接收的命令被尋址到另一個的串行存儲器設備或者不是任意的所識別的讀出操作，則其被設置為低邏輯電平。由于命令譯碼器將譯碼所接收的命令，用于所尋址的存儲器設備來執(zhí)行讀出和寫操作，READ的產(chǎn)生應該用公知的邏輯容易地獲得。鎖存器910的輸出由AND邏輯電路912的第一輸入端接收，其在其第二輸入端接收內(nèi)部時鐘信號CLK。內(nèi)部時鐘信號CLK可以是響應于外部時鐘在存儲器設備的內(nèi)部是同步的，或是外部時鐘的緩沖的形式。AND邏輯電路912根據(jù)鎖存器910的輸出來傳遞CLK或低邏輯電平輸出。0078存儲器設備的其它內(nèi)部電路使用CLK,包括串行數(shù)據(jù)寄存器902用于按時鐘輸出所加載的數(shù)據(jù)。AND邏輯電路914具有用于接收AND邏輯電路912的輸出的一個輸入端，和用于接收DSI的另一個輸入端。因此，當AND邏輯電路912傳遞CLK，且當DSI是高邏輯電平，CLK^皮傳遞到串行數(shù)據(jù)寄存器902。否則串行數(shù)據(jù)寄存器902的時鐘輸入保持在低邏輯電平。DSI被進一步用于控制多路復用器906。AND邏輯電路916具有用于接收DSI的一個輸入端和用于接收使能信號EN的另一個輸入端。在當前所述的實施例中，使能信號EN由圖11中所示的設備地址邏輯830來提供，并且當存儲器設備接收廣播地址或匹配的設備地址時，其處于高邏輯電平。在當前所述的實施例中，當DSI和EN處于高邏輯電平，AND邏輯電路916將驅(qū)動其輸出數(shù)據(jù)選擇信號Dse1ect為高邏輯電平。在這些條件下，DSI已經(jīng)被確立有效，并且命令包中的設備地址匹配存儲器設備的設備地址。因此，Dselect將控制多路復用器906以傳遞RD-DATA。否則，當DSI未被確立且存儲器設備不是所尋址的那個，則多路復用器906被控制來傳遞P—DATA。0079圖17的電路的操作參考圖15的時序圖簡要地描述，以說明在DSI被確立有效期間的其操作。通過將CSI驅(qū)至高邏輯電平來首先確立CSI,并且在存儲器設備的Sin輸入端接收讀出命令包。假設命令包尋址存儲器設備以設置EN為高邏輯電平，并且存儲器設備執(zhí)行內(nèi)部的讀出操作以將讀出數(shù)據(jù)M-DATA從存儲器載入串行數(shù)據(jù)寄存器902。由于命令包是讀出相關的命令，信號READ處于高邏輯電平。當CSI處于高邏輯電平，CLK被傳遞到AND邏輯電路914，但是禁止被耦合到串行數(shù)據(jù)寄存器902。此后，通過將DSI驅(qū)至高邏輯電平確立DSI。只要DSI到高邏輯電平，DSelect將控制多i各復用器906以傳遞RD_DATA。當DSI是高邏輯電平，CLK被耦合到串行數(shù)據(jù)寄存器902，以通過多路復用器906按時鐘輸出所保存的數(shù)據(jù)到輸出驅(qū)動器908。因此，在Sout輸出端口提供的數(shù)據(jù)是來自存儲器設備的有效的讀出數(shù)據(jù)。在圖16的情形中，其中DSI下降到低邏輯電平并且隨后被再次確立有效，應該注意，當DSI下降到低邏輯電平，AND邏輯電路914將AND邏輯電路912的輸出端從串行數(shù)據(jù)寄存器902解耦合。當DSI再次上升，CLK與串行數(shù)據(jù)寄存器902耦合，以繼續(xù)串行數(shù)據(jù)輸出。0080圖17的電路的操作參考圖18至20的時序圖簡要的描述，以說明DSI被確立無效期間的其操作。在圖18中，與不是讀出相關命令的命令包相關聯(lián)，使CSI確立，其中非讀出命令對應于例如寫命令，并且被尋址到存儲器設備。因此，信號READ處于低邏輯電平，當CSI處于高邏輯電平時其^皮鎖存。因此AND邏輯電i各912將禁止CLK#1傳遞到AND邏輯電路914。當隨后DSI被確立有效，AND邏輯電路914將靜態(tài)低邏輯信號傳遞到串行數(shù)據(jù)寄存器902。因此，由于CLK已經(jīng)被AND邏輯電路912禁止，所以DSI將對串行數(shù)據(jù)寄存器902沒有影響。因此RD-DATA將對應于保持在直接耦合到多路復用器906的串行數(shù)據(jù)寄存器902的第一寄存器電路中的數(shù)據(jù)。通過禁止來自串行數(shù)據(jù)寄存器902的DSI，阻止串行數(shù)據(jù)寄存器902中的任意可能的隨機數(shù)據(jù)在Sout輸出端口被確立有效。在一個實施例中，對于DSI脈沖的持續(xù)時間，Sout輸出端口被靜態(tài)地保持一個邏輯電平。因此，存儲器控制器可以識別"0"或"1"的邏輯狀態(tài)的連續(xù)序列，作為無效操作的結(jié)果，其為在基于非讀出命令之后確立DSI。注意到，所尋址的存儲器設備將執(zhí)行非讀出操作，例如為諸如寫操作。0081在圖19中，與尋址到存儲器設備的讀出命令包相關聯(lián)，首先使CSI確立。因此，以與對于圖15的時序圖先前所述相同的方式，將CLK耦合到AND邏輯電路914。同時，存儲器設備將內(nèi)部執(zhí)行讀出操作，并且用M-DATA加載串行數(shù)據(jù)寄存器902。與所發(fā)出的尋址到相同的存儲器設備的非讀出命令包相關聯(lián)，再次使CSI確立，該非讀出命令包例如為諸如寫命令包。鎖存器910將鎖存READ為低邏輯電平，導致AND邏輯電路912禁止CLK耦合到AND邏輯電路914。當隨后使DSI確立，DSelect將控36制多路復用器906傳遞RD-DATA，但是DSIAND邏輯電路914不接收CLK。從而，串行數(shù)據(jù)寄存器902被停用，并且不輸出其內(nèi)容，除了第一寄存器電路中所保存的數(shù)據(jù)的位之外。在當前所述的實施例中，因為命令譯碼器邏輯可以保持有效用于設置READ為高邏輯電平，所以非讀出命令包被尋址到不同的存儲器設備也沒有關系。在這樣的情況中，因為EN被設置為低邏輯電平，甚至當使DSI確立時，所以先前所尋址的存儲器設備將不響應該命令，并且其多路復用器906被設置為傳遞P-DATA。在由非讀出命令尋址的存儲器設備中，其多路復用器906被設置為傳遞RD-DATA,但是其串行數(shù)據(jù)寄存器902將以對于圖18所述情形的所述方式被停用。0082在圖20中，與尋址到存儲器設備的讀出命令包相關聯(lián)，首先使CSI確立，其中讀出命令對應于例如突發(fā)讀出命令。因此，以與對于圖15的時序圖先前所述相同的方式，將CLK耦合到AND邏輯電路914。使用突發(fā)讀出命令，在初始CSI選通之后，第一次使DSI確立?？刂贫嗦窂陀闷?06來傳遞RD-DATA,且串行數(shù)據(jù)寄存器902接收CLK以按時鐘輸出其保存的數(shù)據(jù)到Sout輸出端口。在當前突發(fā)讀出示例中，通過將DSI驅(qū)至低邏輯電平，使DSI未被確立，以臨時中止或暫停數(shù)據(jù)輸出。此情形與圖16中所示的突發(fā)讀出操作相同。但是，代替第二個確立有效的DSI脈沖，與非讀出命令包相關聯(lián)使DSI未被確立之后，使CSI確立，其中該命令對應于例如寫操作。該非讀出命令包可以尋址到任意存儲器設備。在所有的存儲器設備中，鎖存器910將輸出低邏輯電平到AND邏輯電路912，由此禁止CLK耦合到AND邏輯電路914,從而禁止CLK耦合到串行數(shù)據(jù)寄存器902。因此，所有的存儲器設備忽略跟隨對于非讀出命令包的CSI確立有效的任意DSI確立有效。所尋址的存儲器設備的Sout輸出端口將靜態(tài)地提供具有用于DSI脈沖的持續(xù)時間的一個邏輯電平的數(shù)據(jù)。0083數(shù)據(jù)輸出控制信號的有效和無效的發(fā)布，諸如在圖3A和3B的系統(tǒng)的當前所述的實施例中的DSI,可以被匯總到由每個存儲器設備遵從的數(shù)據(jù)輸出禁止算法實施例。更具體地，每個存儲器設備的命令譯碼器遵從該數(shù)據(jù)輸出禁止算法。圖21是根據(jù)當前所述的實施例概述數(shù)據(jù)輸出禁止算法的流程圖。0084當存儲器設備接收為DSI或CS工的第一控制信號時，在步驟950開始該方法。如果在步驟952所接收的控制信號是具有對應命令的CSI信號，且如在步驟953所確定的，如果該命令被尋址到當前的串行存儲器37設備，則該方法進行到步驟954。從步驟954，如果CMD是非讀出操作，則該方法進行到步驟956以執(zhí)行非讀出操作。隨后，存儲器設備返回到步驟950,以等待下一個控制信號。返回到步驟954,如果所接收的CMD是讀出相關的命令，則在步驟958執(zhí)行讀出操作，以準備讀出數(shù)據(jù)用于輸出。當接收到下一個控制信號，則該方法返回步驟950。如果下一個控制信號是確立的DSI,如果先前的命令選擇該串行存儲器設備，則該方法從步驟952經(jīng)由步驟961進行到步驟962。步驟961驗證命令的先前的設備地址是否匹配所分配的設備地址。在那種情況下，如果先前所接收的CMD對應于讀出命令，則在步驟964響應于所接收的DSI來輸出讀出數(shù)據(jù)。如果下一個控制信號是另一個DSI，則方法返回到步驟964以輸出其它的數(shù)據(jù)。此特定的循環(huán)可以繼續(xù)用于任意數(shù)量個連續(xù)的確立有效的DSI控制信號，導致有效數(shù)據(jù)輸出。0085返回到其中在步驟958執(zhí)行讀出命令且另一個CSI與對應的非讀出相關命令一起被接收的方案，該方法從步驟952進行到962，其中確定該命令是非讀出相關的。則在步驟966中止數(shù)據(jù)輸出操作。因此，在對應于非讀出相關命令的CSI之后接收的任意確立有效的DSI將導致中止數(shù)據(jù)輸出操作。因此，如果存儲器控制器通過使DSI控制脈沖確立來發(fā)出無效的讀出命令，則靜態(tài)邏輯"0"或'T，數(shù)據(jù)流被返回到該存儲器控制器。因此，存儲器控制器可以識別此數(shù)據(jù)模式為無效命令的結(jié)果，并且不為主機系統(tǒng)提供數(shù)據(jù)。在圖19的情形中，由于在DSI確立有效之前通過發(fā)出非讀出命令包中止原始的讀出操作，所以存儲器控制器可以再次發(fā)出第一讀出命令包。0086先前所述的具有存儲器設備的系統(tǒng)與現(xiàn)有技術(shù)的并行多點系統(tǒng)相比在更高的速度下運行，由此提供較佳的性能。由于提供了更多的串行輸入和輸出數(shù)據(jù)端口，每個存儲器設備的性能，并且接下來系統(tǒng)的性能被進一步改進。如果存儲器設備采用先前所述的可配置的數(shù)據(jù)寬度實施例，每個存儲器設備是動態(tài)可配置的以便以最小有效數(shù)量個數(shù)據(jù)焊盤來操作，以減小功率消耗。通過在廣播搡作中從存儲器控制器到所有的存儲器設備的串行傳播的單個命令的發(fā)出，存儲器設備是可配置的。當存儲器控制器不正確地發(fā)出讀出輸出控制信號時，通過執(zhí)行數(shù)據(jù)輸出禁止算法來確保系統(tǒng)的穩(wěn)健操作，其阻止有效的數(shù)據(jù)被提供到存儲器控制器。這些前述的實施例可以彼此獨立地或者在系統(tǒng)的存儲器設備或存儲器控制器中相互組合地實現(xiàn)。0087可以對所述實施例進^f亍一定的改變和^f奮改。因此，上面所討論的實施例應被認為是說明性的而非限制性的。權(quán)利要求1、一種系統(tǒng)，包括具有第一數(shù)量個輸出端口的存儲器控制器，所述存儲器控制器提供命令以從所述第一數(shù)量個輸出端口的一個輸出端口存取最大數(shù)據(jù)寬度配置數(shù)據(jù)；和具有用于保存所述最大數(shù)據(jù)寬度配置數(shù)據(jù)的輸入/輸出寄存器、第二數(shù)量個數(shù)據(jù)輸入焊盤和第二數(shù)量個數(shù)據(jù)輸出焊盤的存儲器設備，所述存儲器設備在所述第二數(shù)量個數(shù)據(jù)輸入焊盤的一個數(shù)據(jù)輸入焊盤處接收所述命令，并且從所述第二數(shù)量個數(shù)據(jù)輸出焊盤的一個數(shù)據(jù)輸出焊盤提供所述最大數(shù)據(jù)寬度配置數(shù)據(jù)。2、權(quán)利要求1的系統(tǒng)，其中，所述最大數(shù)據(jù)寬度配置數(shù)據(jù)在所述輸入/輸出寄存器中是硬連線的。3、權(quán)利要求1的系統(tǒng)，其中，所述存儲器控制器包括第一數(shù)量個輸入端口，用于從所述第一數(shù)量個輸入端口的一個輸入端口接收所述最大數(shù)據(jù)寬度配置數(shù)據(jù)。4、權(quán)利要求1的系統(tǒng)，其中，所述第二數(shù)量個數(shù)據(jù)輸入焊盤除了所述一個數(shù)據(jù)輸入焊盤外全部被禁止，并且所述第二數(shù)量個數(shù)據(jù)輸出焊盤除了所述一個數(shù)據(jù)輸出焊盤外全部被禁止。5、權(quán)利要求4的系統(tǒng)，其中，所述存儲器設備包括用于保存從所述存儲器控制器接收的配置碼的當前有效寬度寄存器，所述配置碼啟用第三數(shù)量個數(shù)據(jù)輸入焊盤和第三數(shù)量個數(shù)據(jù)輸出焊盤。6、權(quán)利要求5的系統(tǒng)，其中，所述第三數(shù)量小于或等于所述第二數(shù)量。7、權(quán)利要求6的系統(tǒng)，其中，所述存儲器設備包括密封在封裝中的存儲器晶片，所述封裝具有第四數(shù)量個數(shù)據(jù)輸入引腳和數(shù)據(jù)輸出引腳。8、權(quán)利要求7的系統(tǒng)，其中，最小公共數(shù)量個數(shù)據(jù)輸入引腳電連接到最小公共數(shù)量個數(shù)據(jù)輸入焊盤，所述最小公共數(shù)量為所述第二數(shù)量和所述第四數(shù)量的較小值。9、權(quán)利要求8的系統(tǒng)，其中，所述第三數(shù)量在1和所述最小公共數(shù)量之間。10、權(quán)利要求9的系統(tǒng)，進一步包括將所述第一數(shù)量個輸出端口電連接到所述第四數(shù)量個輸入引腳的第五數(shù)量個導電軌道。11、權(quán)利要求10的系統(tǒng)，其中，所述第三數(shù)量是所述最小公共數(shù)量和所述第五數(shù)量個導電軌道的較小值。12、一種存儲器設備，包括用于保存配置碼的當前有效寬度寄存器；用于從數(shù)據(jù)輸入焊盤接收所述配置碼的第一數(shù)據(jù)輸入/輸出電路塊，所述數(shù)據(jù)輸入/輸出電路塊傳遞所述配置碼到所述當前有效寬度寄存器；和響應保存在所述當前有效寬度寄存器中的所述配置碼被選擇性地啟用的第二數(shù)據(jù)輸入/輸出電路塊。13、權(quán)利要求12的存儲器設備，進一步包括用于保存最大數(shù)據(jù)寬度配置數(shù)據(jù)的輸入/輸出寄存器，所述最大數(shù)據(jù)寬度配置數(shù)據(jù)由所述第一數(shù)據(jù)輸入/輸出電路塊通過數(shù)據(jù)輸出焊盤來提供。14、權(quán)利要求13的存儲器設備，其中，所述當前有效寬度寄存器、所述第一數(shù)據(jù)輸入/輸出電路塊、所述第二數(shù)據(jù)輸入/輸出電路塊、所述輸入/輸出寄存器、所述數(shù)據(jù)輸入焊盤和所述數(shù)據(jù)輸出焊盤形成在密封在封裝中的存儲器晶片上。15、權(quán)利要求14的存儲器設備，其中，所述封裝具體包括耦合到所述第一數(shù)據(jù)輸入/輸出電路塊的一個數(shù)據(jù)輸入引腳。16、權(quán)利要求14的存儲器設備，其中，所述封裝包括耦合到所述第一數(shù)據(jù)輸入/輸出電路塊的第一數(shù)據(jù)輸入引腳，和耦合到所述第二數(shù)據(jù)輸入/輸出電路塊的第二數(shù)據(jù)輸入引腳。17、權(quán)利要求15的存儲器設備，其中，所述封裝包括至少一個附加的數(shù)據(jù)輸入引腳。18、一種用于為具有與存儲器控制器在環(huán)形拓樸中連接的至少一個存儲器設備的系統(tǒng)設置數(shù)據(jù)寬度的方法，包括存取保存在所述至少一個存儲器設備中的配置數(shù)據(jù)，所述配置數(shù)據(jù)對應于所述至少一個存儲器設備的最大數(shù)據(jù)寬度；確定所有所述配置數(shù)據(jù)的最小數(shù)據(jù)寬度；和在所述至少一個存儲器設備中，設置在1和所述最小數(shù)據(jù)寬度之間的所選擇的數(shù)據(jù)寬度。19、權(quán)利要求18的方法，其中，所述存取包括為所述至少一個存儲器設備分配標識號。20、權(quán)利要求18的方法，其中，所述存取包括在對應于1的數(shù)據(jù)寬度的單個數(shù)據(jù)線上串行發(fā)出讀出命令。21、權(quán)利要求18的方法，其中，所述所選擇的數(shù)據(jù)寬度由系統(tǒng)的操作簡檔來確定。22、權(quán)利要求21的方法，其中，通過將所選擇的數(shù)據(jù)寬度設置為所述最小的數(shù)據(jù)寬度，所述操作簡檔對應于系統(tǒng)的最大性能。23、權(quán)利要求21的方法，其中，通過將所述所選擇的數(shù)據(jù)寬度設置為1,所述操作簡檔對應于最小的功率消耗。24、權(quán)利要求18的方法，其中，所述設置包括將對應于所述所選擇的數(shù)據(jù)寬度的配置碼加載到所述至少一個存儲器設備的當前有效寬度寄存器。25、權(quán)利要求24的方法，其中，所述設置包括發(fā)出尋址到所述至少一個存儲器設備的命令，用于將所述配置碼寫到所述當前有效寬度寄存器。26、權(quán)利要求24的方法，其中，所述系統(tǒng)包括串聯(lián)的多個存儲器設備。27、權(quán)利要求26的方法，其中，所述設置包括發(fā)出具有由所述多個存儲器設備可識別的廣播地址的命令，用于將所述配置碼寫到所述多個存儲器設備中的每個的所述當前有效寬度寄存器。28、一種用于廣播命令到與存儲器控制器在環(huán)形拓樸中串聯(lián)連接的存儲器設備的方法，包括發(fā)出具有對應于所述命令的操作碼的一個命令包和廣播地址；在所述存儲器設備中串行接收所述命令包，每個存儲器設備能夠識別所分配的i殳備地址和所述廣^番地址；響應于所述廣播地址來執(zhí)行所述存儲器設備的每個中的所述操作碼；和從所述存儲器設備的最后一個存儲器設備傳遞所述命令包到所述存儲器控制器，以結(jié)束廣播。29、權(quán)利要求28的方法，其中，所述命令包包括長度為n位的地址字段，用于提供2An個總的設備地址，其中所述總的設備地址的(2An)-1個被分配為設備地址，且(2An)-1個總的設備地址中的一個是所述廣播地址。30、權(quán)利要求29的方法，其中，所述廣播地址是所述2An個總的設備地址的最高邏輯地址。31、權(quán)利要求30的方法，其中，每個存儲器設備邏輯譯碼所述廣播地址，用于啟用所述操作碼的執(zhí)行。32、權(quán)利要求29的方法，其中，所述所分配的廣播地址被保存在所述每個存儲器設備中。33、權(quán)利要求32的方法，其中，所述廣播地址匹配所述所分配的廣播地址，用于啟用所述操作碼的執(zhí)行。34、一種用于禁止存儲器設備中數(shù)據(jù)輸出的方法，包括接收數(shù)據(jù)輸出控制信號，用于輸出讀出數(shù)據(jù)；和當先前所接收的命令對應于非讀出相關的命令時，禁止數(shù)據(jù)輸出電路，并且當先前所接收的命令對應于讀出相關的命令時，啟用所述數(shù)據(jù)輸出電路。35、權(quán)利要求34的方法，其中，所述禁止包括輸出對應于邏輯"1"數(shù)據(jù)和邏輯"0"數(shù)據(jù)的其中一個的數(shù)據(jù)的連續(xù)序列。36、權(quán)利要求35的方法，其中，所述啟用包括操作串行數(shù)據(jù)寄存器，以當所述數(shù)據(jù)輸出控制信號處于有效的邏輯電平時響應時鐘來串行提供所述讀出數(shù)據(jù)。37、權(quán)利要求36的方法，其中，所述禁止包括當所述數(shù)據(jù)輸出控制信號處于有效的邏輯電平時從所述串行數(shù)據(jù)寄存器解耦合所述時鐘。38、權(quán)利要求37的方法，其中，響應處于有效的邏輯電平的命令鎖存信號來鎖存所迷先前所接收的命令。39、權(quán)利要求38的方法，其中，當響應所述命令鎖存信號的所述有效的邏輯電平而鎖存對應于寫操作的控制信號時，將所述時鐘與所述串行數(shù)據(jù)寄存器邏輯地解耦合。40、一種讀出數(shù)據(jù)輸出電路，包括串行數(shù)據(jù)寄存器，用于響應時鐘來串行輸出讀出數(shù)據(jù)；第一邏輯電路，用于響應數(shù)據(jù)輸出控制信號的有效的邏輯電平來耦合所述時鐘到所述串行數(shù)據(jù)寄存器；和第二邏輯電路，用于在非讀出相關的操作期間，禁止所述時鐘。全文摘要一種具有在環(huán)形拓撲組織中串聯(lián)的存儲器設備以實現(xiàn)高速性能的系統(tǒng)。該存儲器設備具有動態(tài)可配置的數(shù)據(jù)寬度，使得該系統(tǒng)可以用多達最大公共數(shù)量個有效數(shù)據(jù)焊盤來操作以最大化性能，或者以單個有效數(shù)據(jù)焊盤來操作以最小化功率消耗。因此，該系統(tǒng)可以包括具有不同數(shù)據(jù)寬度的存儲器設備的混合。在廣播操作中，通過從存儲器控制器串行傳播到所有存儲器設備的單個命令的發(fā)出，存儲器設備是可動態(tài)配置的。當以不正確的序列接收讀出輸出控制信號時，通過實現(xiàn)數(shù)據(jù)輸出禁止算法來確保系統(tǒng)的穩(wěn)健操作，其阻止有效數(shù)據(jù)被提供給存儲器控制器。文檔編號G11C7/10GK101675478SQ200880012367公開日2010年3月17日申請日期2008年2月19日優(yōu)先權(quán)日2007年2月16日發(fā)明者R·許茨,S·普日貝爾斯基,吳學俊,潘弘柏申請人:莫塞德技術(shù)公司