專利名稱：移位寄存器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及移位寄存器，尤其涉及適用于顯示裝置、攝像裝置的驅(qū)動電路等的移
位寄存器。
背景技術(shù)：
有源矩陣型的顯示裝置以行為單位選擇配置成二維形狀的像素電路，并向所選擇 的像素電路寫入對應于顯示數(shù)據(jù)的電壓，由此顯示圖像。為了以行為單位選擇像素電路，采 用基于時鐘信號將輸出信號依次移位的移位寄存器作為掃描信號線驅(qū)動電路。另外，在進 行點順序驅(qū)動的顯示裝置中，在數(shù)據(jù)信號線驅(qū)動電路的內(nèi)部設置有同樣的移位寄存器。
液晶顯示裝置等往往采用用于形成像素電路內(nèi)的TFT(薄膜晶體管(Thin Film Transistor))的制造工藝，來將像素電路的驅(qū)動電路與像素電路形成為一體。在此情況下， 為了降低制造成本，最好是用與TFT相同導電型的晶體管形成包含移位寄存器在內(nèi)的驅(qū)動 電路。另外，若增加提供給移位寄存器的時鐘信號的數(shù)量，則塊布線用的布局面積、功耗等 增加。由這樣的背景可知，需要采用同一導電型的晶體管來構(gòu)成基于兩相時鐘信號而工作 的移位寄存器。 在由N溝道型晶體管構(gòu)成的移位寄存器中，為了將時鐘信號以原有的電壓電平輸 出，使用圖33所示的自舉電路。在圖33所示的電路中，若輸入信號IN為高電平，則節(jié)點N1 被預充電至電位(VDD-Vth)(其中，VDD為電源電壓，Vth為晶體管Tl的閾值電壓)，晶體 管T2變?yōu)閷顟B(tài)。之后，若輸入信號IN為低電平，則節(jié)點Nl變?yōu)楦≈脿顟B(tài)，而晶體管T2 保持導通狀態(tài)。 在此狀態(tài)下，若時鐘信號CK從低電平變?yōu)楦唠娖?，則由于設置于晶體管T2的柵極 端子與源極端子之間的電容C1的作用，節(jié)點N1的電位變得比VDD還高(自舉效果)。因 此，最大電壓為VDD的時鐘信號CK無電壓降地通過晶體管T2，從而時鐘信號CK從輸出端子 OUT以原有的電壓電平輸出。 為了用圖33所示的電路構(gòu)成用于顯示裝置等的移位寄存器，需要添加使節(jié)點N1 放電的功能和將輸出信號OUT下拉的功能。關(guān)于這點，一直以來已知有以下的技術(shù)。專利 文獻1中記載有以下技術(shù)即，如圖34所示，利用晶體管Qll，基于后級電路的輸出信號使 節(jié)點Nl放電，利用晶體管Q12，基于時鐘信號CK2將輸出信號OUT下拉。專利文獻2中記載 有以下技術(shù)即，如圖35所示，基于后級電路的輸出信號CT，利用晶體管Q21使節(jié)點N1放 電，并且利用晶體管Q22、Q23將輸出信號OUT下拉。
專利文獻1 :日本專利特開2001-273785號公報
專利文獻2 :日本專利特開2002-258819號公報

發(fā)明內(nèi)容
然而，在圖34所示的電路中，由于在時鐘信號CK2為低電平的期間內(nèi)輸出端子 0UTi處于浮置狀態(tài)，所以輸出信號0UTi中混入的噪聲的影響有時會導致移位寄存器誤動作。在圖35所示的電路中，為了防止節(jié)點N2處于浮置狀態(tài)，設置有上拉用的晶體管Q24。
然而，此電路中，在輸入信號IN為高電平時貫通電流經(jīng)由晶體管Q24、Q25而流過，在輸出信
號OUT為高電平時貫通電流經(jīng)由晶體管Q24、 Q26而流過，所以增大了功耗。 因此，本發(fā)明的目的在于，提供一種能不流過貫通電流而通常將輸出信號固定為
預定電平的低功耗的移位寄存器。 本發(fā)明的第一方面是一種移位寄存器，該移位寄存器具有將同一導電型的晶體管 所構(gòu)成的單元電路級聯(lián)連接的結(jié)構(gòu)，且基于導通電平期間不重疊的兩相的時鐘信號工作，
所述單元電路包括 輸出控制晶體管，向該輸出控制晶體管的一側(cè)導通端子提供一個時鐘信號，該輸 出控制晶體管的另一側(cè)導通端子與輸出端子連接； 預充電電路，該預充電電路在輸入信號為導通電平的期間內(nèi)，向所述輸出控制晶 體管的控制端子提供導通電壓； 復位信號生成電路，該復位信號生成電路利用所述兩相的時鐘信號，生成通常為 導通電平的復位信號，在所述輸入信號為導通電平時使所述復位信號變?yōu)榻刂闺娖?；以?
放電電路，該放電電路在所述復位信號為導通電平的期間內(nèi)，向所述輸出控制晶 體管的控制端子提供截止電壓。 本發(fā)明的第二方面是在本發(fā)明的第一方面中， 所述單元電路還包括輸出復位電路，該輸出復位電路在所述復位信號為導通電平 的期間內(nèi)，向所述輸出端子提供截止電壓。 本發(fā)明的第三方面的特征在于，在本發(fā)明的第一方面中，
所述復位信號生成電路包括 第一晶體管，向該第一晶體管的控制端子提供一個時鐘信號，向該第一晶體管的 一側(cè)導通端子提供導通電壓； 第二晶體管，向該第二晶體管的控制端子提供另一時鐘信號，該第二晶體管的一 側(cè)導通端子與所述第一晶體管的另一側(cè)導通端子連接；以及 第三晶體管，向該第三晶體管的控制端子提供所述輸入信號，該第三晶體管的一 側(cè)導通端子與所述第二晶體管的另一側(cè)導通端子連接，向該第三晶體管的另一側(cè)導通端子 提供截止電壓， 從所述第二及第三晶體管的連接點輸出所述復位信號。
本發(fā)明的第四方面是在本發(fā)明的第一方面中， 所述單元電路還包括初始化電路，該初始化電路根據(jù)初始化信號將所述復位信號 固定為導通電平。 本發(fā)明的第五方面的特征在于，在本發(fā)明的第一方面中， 所述單元電路還包括新增輸出控制晶體管，該新增輸出控制晶體管的控制端子和 一側(cè)導通端子的連接與所述輸出控制晶體管的相同，該新增輸出控制晶體管的另一側(cè)導通 端子與新增輸出端子連接， 將來自所述輸出端子的輸出信號輸出到外部，將來自所述新增輸出端子的輸出信 號提供給后級的單元電路。 本發(fā)明的第六方面是在本發(fā)明的第五方面中，
4
所述單元電路還包括新增輸出復位電路，該新增輸出復位電路在所述復位信號為
導通電平的期間內(nèi)，向所述新增輸出端子提供截止電壓。
本發(fā)明的第七方面是一種顯示裝置，該顯示裝置包括 配置成二維形狀的多個像素電路；以及 包含本發(fā)明的第一 第六方面中的任一方面所述的移位寄存器的驅(qū)動電路。
根據(jù)本發(fā)明的第一方面，能夠利用導通電平期間不重疊的兩相的時鐘信號，不流 過貫通電流而生成導通電平的復位信號，并利用此信號向輸出控制晶體管的控制端子提供 截止電壓。因而，能夠不流過貫通電流而低功耗地通常將輸出信號固定為預定電平。
根據(jù)本發(fā)明的第二方面，能夠利用向輸出控制晶體管的控制端子提供截止電壓時 所用的復位信號，來向輸出端子提供截止電壓。因而，能夠不流過貫通電流而低功耗地將輸 出信號固定為截止電平。 根據(jù)本發(fā)明的第三方面，能夠利用少數(shù)的晶體管，生成通常為導通電平但在輸入 信號為導通電平時變?yōu)榻刂闺娖降膹臀恍盘枴?根據(jù)本發(fā)明的第四方面，能夠在初始化時從外部提供初始化信號來使復位信號為 導通電平，使所有的輸出信號為截止電平。 根據(jù)本發(fā)明的第五方面，能夠?qū)膯卧娐份敵龅酵獠康妮敵鲂盘柵c后級單元電 路的輸入信號分離輸出，從而防止移位寄存器的誤動作。 根據(jù)本發(fā)明的第六方面，能夠利用向輸出控制晶體管的控制端子提供截止電壓時 所用的復位信號，來向新增輸出端子提供截止電壓。因而，能夠不流過貫通電流而低功耗地 將新增輸出信號固定為截止電平。 根據(jù)本發(fā)明的第七方面，能夠利用包含低功耗的移位寄存器的驅(qū)動電路來獲得低 功耗的顯示裝置。


圖1是表示本發(fā)明第一實施方式的移位寄存器的結(jié)構(gòu)的框圖。 圖2是圖1所示的移位寄存器所包含的單元電路的電路圖。 圖3是圖1所示的移位寄存器的時序圖。 圖4是表示具有圖1所示的移位寄存器的液晶顯示裝置的結(jié)構(gòu)的框圖。 圖5是表示具有圖1所示的移位寄存器的其它液晶顯示裝置的結(jié)構(gòu)的框圖。 圖6是圖1所示的移位寄存器初始化時的時序圖。 圖7是表示本發(fā)明第二實施方式的移位寄存器的結(jié)構(gòu)的框圖。 圖8是圖7所示的移位寄存器所包含的單元電路的電路圖。 圖9是表示本發(fā)明第三實施方式的移位寄存器的結(jié)構(gòu)的框圖。 圖10是圖9所示的移位寄存器所包含的單元電路的電路圖。 圖11是圖9所示的移位寄存器的時序圖。 圖12是圖9所示的移位寄存器所包含的其它初始化電路的電路圖。 圖13是本發(fā)明第四實施方式的移位寄存器所包含的單元電路的電路圖。 圖14是本發(fā)明第五實施方式的移位寄存器的結(jié)構(gòu)的框圖。 圖15是圖14所示的移位寄存器所包含的單元電路的電路圖。
圖16是表示本發(fā)明第六實施方式的移位寄存器的結(jié)構(gòu)的框圖。 圖17是圖16所示的移位寄存器所包含的單元電路的電路圖。 圖18是圖16所示的移位寄存器的時序圖。 圖19是表示本發(fā)明第七實施方式的移位寄存器的結(jié)構(gòu)的框圖。 圖20是圖19所示的移位寄存器所包含的單元電路的電路圖。 圖21是圖19所示的移位寄存器的時序圖。 圖22是表示本發(fā)明第八實施方式的移位寄存器的結(jié)構(gòu)的框圖。 圖23是圖22所示的移位寄存器所包含的單元電路的電路圖。 圖24是圖22所示的移位寄存器的時序圖。 圖25是本發(fā)明第一變形例的移位寄存器所包含的預充電電路的電路圖。 圖26是本發(fā)明第一變形例的移位寄存器所包含的其它預充電電路的電路圖。 圖27是本發(fā)明第二變形例的移位寄存器所包含的單元電路的電路圖。 圖28是本發(fā)明第三變形例的移位寄存器所包含的單元電路的電路圖。 圖29是本發(fā)明第三變形例的移位寄存器的時序圖。 圖30是表示本發(fā)明第四變形例的移位寄存器的結(jié)構(gòu)的框圖。 圖31是本發(fā)明第五變形例的移位寄存器所包含的單元電路的電路圖。 圖32是本發(fā)明第五變形例的移位寄存器的時序圖。 圖33是移位寄存器所包含的自舉電路的電路圖。 圖34是表示現(xiàn)有的移位寄存器的結(jié)構(gòu)的電路圖。 圖35是表示現(xiàn)有的其它移位寄存器的結(jié)構(gòu)的電路圖。 標號說明 10、20、30、50、60、70、80、90…移位寄存器 11、17、18、19、21、31、41、51、61、71、81…單元電路 12…復位信號生成電路 13、15、16…預充電電路 22…掃描方向切換電路 32、33…初始化電路 82…緩沖器 110、120…液晶顯示裝置 111、121…像素陣列 112、122…顯示控制電路 113、123…掃描信號線驅(qū)動電路 114、124…數(shù)據(jù)信號線驅(qū)動電路 125…采樣開關(guān)
具體實施例方式(第一實施方式) 圖1是表示本發(fā)明第一實施方式的移位寄存器的結(jié)構(gòu)的框圖。圖1所示的移位寄 存器10采用將n個(n為2以上的整數(shù))單元電路ll級聯(lián)連接的結(jié)構(gòu)。單元電路ll具有
6時鐘端子CK、 CKB、輸入端子IN及輸出端子OUT。以下，將經(jīng)由各端子輸入輸出的信號以與 該端子相同的名稱稱呼(例如，將經(jīng)由時鐘端子CK輸入的信號稱為時鐘信號CK)。
從外部向移位寄存器10提供起始脈沖ST和兩相的時鐘信號CK1、CK2。將起始脈 沖ST提供給第一級單元電路11的輸入端子IN。將時鐘信號CK1提供給奇數(shù)級單元電路 11的時鐘端子CK和偶數(shù)級單元電路11的時鐘端子CKB。將時鐘信號CK2提供給奇數(shù)級單 元電路11的時鐘端子CKB和偶數(shù)級單元電路11的時鐘端子CK。將單元電路11的輸出信 號OUT作為輸出信號SR0UT1 SROUTn輸出到外部，并且提供給后級電位電路11的輸入端 子IN。 圖2是移位寄存器10所包含的單元電路11的電路圖。如圖2所示，單元電路11 由同一導電型的晶體管構(gòu)成，包含七個N溝道型晶體管T1 T7和三個電容C1 C3。以 下，將提供給柵極端子后使得晶體管為導通狀態(tài)的電壓(信號的電平)稱為導通電壓(導 通電平)，將提供給柵極端子后使得晶體管為截止狀態(tài)的電壓(信號的電平)稱為截止電 壓(截止電平)。對于N溝道型晶體管，高電壓為導通電壓(高電平為導通電平)，低電壓 為截止電壓(低電平為截止電平)，P溝道型晶體管則相反。 向晶體管T1的漏極端子提供電源電壓VDD，其柵極端子與輸入端子IN連接。晶體 管Tl的源極端子與晶體管T2的柵極端子和晶體管T4的漏極端子連接。以下，將此連接點 稱為節(jié)點N1。晶體管T2的漏極端子與時鐘端子CK連接，源極端子與輸出端子OUT和晶體 管T3的漏級端子連接。晶體管T3、 T4的源極端子接地。 向晶體管T5的漏極端子提供電源電壓VDD，晶體管T5的源極端子與晶體管T6的 漏極端子連接。晶體管T6的源極端子與晶體管T7的漏極端子連接，晶體管T7的源極端子 接地。晶體管T5 T7的柵極端子分別與時鐘端子CK、CKB及輸入端子IN連接。晶體管 T6、T7的連接點也與晶體管T3、T4的柵極端子連接。以下，將此連接點稱為節(jié)點N2，將晶體 管T5、 T6的連接點稱為節(jié)點N3。 電容Cl C3由電容元件構(gòu)成。電容Cl設置于晶體管T2的柵極端子和源極端子 之間，電容C2設置于節(jié)點N3與接地之間，電容C3設置于節(jié)點N2與接地之間。電容Cl起 自舉電容的作用，電容C2、C3起電荷泵電容的作用。以下，假設電容C2、C3的電容值相等。
在單元電路11中，晶體管T5 T7和電容C2、C3形成復位信號生成電路12，晶體 管Tl T4分別起預充電電路13、輸出控制晶體管、輸出復位電路、放電電路的作用。晶體 管T2根據(jù)柵極端子電位，對是否將時鐘信號CK從輸出端子OUT輸出進行切換。晶體管Tl 在輸入信號IN為高電平的期間內(nèi)，向節(jié)點N1(晶體管T2的柵極端子)提供高電壓。復位 信號生成電路12生成通常為高電平但在輸入信號IN為高電平時變?yōu)榈碗娖降膹臀恍盘枴?晶體管T4在復位信號為高電平的期間內(nèi)，向節(jié)點Nl提供低電壓。晶體管T3在復位信號為 高電平的期間內(nèi)，向輸出端子OUT提供低電壓。 圖3是移位寄存器10的時序圖。圖3中，期間t0 tn+l相當于一行的時間(一 個水平期間)，各期間分為前半段和后半段。起始脈沖ST在期間t0的前半段為高電平，時 鐘信號CK1在期間to (o為奇數(shù)；以下稱為奇數(shù)期間)的前半段為高電平，時鐘信號CK2在 te(e為偶數(shù)；以下稱為偶數(shù)期間)的前半段為高電平。在除此以外的期間里，上述三個信號 為低電平。這樣，時鐘信號CK1、CK2具有高電平期間不重疊的特性。以下，若無特別說明， 則認為包含時鐘信號CK1、CK2在內(nèi)，移位寄存器10的內(nèi)部信號和輸入輸出信號的電位在高
7電平時為VDD，在低電平時為VSS(O)。 提供圖3所示的輸入信號后，第一級單元電路11 (以下稱為單元電路SRI)動作如 下。在單元電路SR1中，輸入信號IN在期間t0的前半段為高電平，時鐘信號CK在奇數(shù)期 間的前半段為高電平，時鐘信號CKB在偶數(shù)期間的前半段為高電平。 在期間tO之前，由于輸入信號IN為低電平，所以晶體管Tl、T7處于截止狀態(tài)。此 時，由于節(jié)點N2、 N3的電位為VDD(理由將在后文中闡述)，所以晶體管T3、 T4處于導通狀 態(tài)。因而，節(jié)點N1和輸出端子0UT的電位為VSS，晶體管T2處于截止狀態(tài)。在該時刻，電容 CI中未積累電荷，電容C2、C3中積累了對應于電源電壓VDD的電荷。 在期間tO的前半段，由于輸入信號IN和時鐘信號CKB為高電平，所以晶體管Tl、 T6、T7為導通狀態(tài)。因此，電容C2、C3中積累的電荷放電，節(jié)點N2、N3的電位為VSS，晶體管 T3、T4為截止狀態(tài)。另外，若晶體管T1為導通狀態(tài)，則節(jié)點N1的電位為(VDD-Vth)(其中， Vth為晶體管Tl的閾值電壓)，晶體管T2為導通狀態(tài)。此時，由于時鐘信號CK為低電平， 所以輸出信號OUT保持低電平不變。因此，電容Cl中積累了對應于晶體管T2的柵極-源 極間電位差(VDD-Vth)的電荷。 在期間t0的后半段，由于輸入信號IN和時鐘信號CKB為低電平，所以晶體管Tl、 T6、 T7為截止狀態(tài)。若晶體管Tl為截止狀態(tài)，則節(jié)點Nl為浮置狀態(tài)，而節(jié)點Nl的電位由 電容Cl保持在(VDD-Vth)。 在期間tl的前半段，時鐘信號CK為高電平。此時，由于晶體管T2處于導通狀態(tài)， 所以輸出信號OUT也為高電平。由于節(jié)點Nl處于浮置狀態(tài)，節(jié)點Nl與晶體管T2的源極端 子通過保持了電位差(VDD-Vth)的電容C1連接，所以若晶體管T2的源極端子電位從VSS 變?yōu)閂DD，則節(jié)點N1的電位變化相同的量，從而變得比電源電壓VDD還高(自舉效果)。因 此，最大電壓為VDD的時鐘信號CK無電壓降地通過晶體管T2，從而時鐘信號CK從輸出端子 OUT以原有的電壓電平輸出。另外，若時鐘信號CK為高電平，則晶體管T5為導通狀態(tài)。此 時，由于晶體管T6處于截止狀態(tài)，所以節(jié)點N3的電位為VDD，電容C2中積累對應于電源電 壓VDD的電荷。 在期間tl的后半段，時鐘信號CK為低電平。此時，由于晶體管T2處于導通狀態(tài)， 所以輸出信號OUT也為低電平，節(jié)點Nl的電位返回至(VDD-Vth)。另夕卜，晶體管T5為截止 狀態(tài)。在期間tl的終端，節(jié)點N2的電位為VSS，節(jié)點N3的電位為VDD。
在期間t2的前半段，由于時鐘信號CKB為高電平，所以晶體管T6為導通狀態(tài)。此 時，電容C2中積累的電荷的一部分向電容C3移動，節(jié)點N2的電位上升。在電容C2、 C3的 電容值相等的情況下，節(jié)點N2、N3等電位，節(jié)點N2的電位上升至VDD/2。在確定電容C2、C3 的電容值時，將該時刻的節(jié)點N2的電位確定為高于晶體管T3、 T4的閾值電壓。因此，在期 間t2的前半段，晶體管T3、 T4為導通狀態(tài)，節(jié)點Nl和輸出端子OUT的電位為VSS。
之后，單元電路SR1內(nèi)的復位信號生成電路12動作如下。在奇數(shù)期間的前半段， 由于時鐘信號CK為高電平，時鐘信號CKB為低電平，所以晶體管T5為導通狀態(tài)，晶體管T6 為截止狀態(tài)。此時，節(jié)點N3的電位為VDD，電容C2中積累對應于電源電壓VDD的電荷。另 一方面，在偶數(shù)期間的前半段，由于時鐘信號CK為低電平，時鐘信號CKB為高電平，所以晶 體管T5為截止狀態(tài)，晶體管T6為導通狀態(tài)。此時，電容C2中積累的電荷的一部分向電容 C3移動，節(jié)點N2的電位上升。在電容C2、 C3的電容值相等的情況下，節(jié)點N2的電位階段
8性地上升，最終達到VDD。 其結(jié)果如圖3所示，單元電路SRI內(nèi)的節(jié)點Nl的電位(記為SR1_N1 ;下同)在期 間t0和期間tl的后半段為(VDD-Vth)，在期間tl的前半段為比VDD還高的電平，除此以 外為VSS。單元電路SRI內(nèi)的節(jié)點N2的電位在期間tO和期間tl內(nèi)為VSS，在期間t2之后 階段性地上升，最終變?yōu)閂DD。單元電路SR1的輸出信號OUT(移位寄存器IO的輸出信號 SR0UT1)在期間tl的前半段為高電平，除此以外為低電平。 同樣，第i級(i為1以上n以下的整數(shù))單元電路ll的輸出信號OUT(移位寄存 器10的輸出信號SROUTi)在期間ti的前半段為高電平，除此以外為低電平。這樣，移位寄 存器10基于兩相的時鐘信號CK1、CK2，使輸出信號SROUTI SROUTn逐個依次變?yōu)楦唠娖健?
移位寄存器10用于例如顯示裝置、攝像裝置的驅(qū)動電路等。圖4是表示具有移位 寄存器10的液晶顯示裝置的結(jié)構(gòu)的框圖。圖4所示的液晶顯示裝置110是包括像素陣列 111、顯示控制電路112、掃描信號線驅(qū)動電路113、以及數(shù)據(jù)信號線驅(qū)動電路114的有源矩 陣型顯示裝置。液晶顯示裝置110中，移位寄存器IO用作掃描信號線驅(qū)動電路113。
圖4所示的像素陣列111包括n根掃描信號線Gl Gn ;m根數(shù)據(jù)信號線Sl Sm ;以及(mXn)個像素電路Pi j (其中，m是2以上的整數(shù)，j是1以上m以下的整數(shù))。掃 描信號線Gl Gn相互平行地配置，數(shù)據(jù)信號線Sl Sm相互平行且與掃描信號線Gl Gn 正交配置。在掃描信號線Gi與數(shù)據(jù)信號線Sj的交點附近配置像素電路Pij。這樣，(mXn) 個像素電路Pi j配置成每行m個每列n個的二維形狀。掃描信號線Gi與配置于第i行的 像素電路Pij共同連接，數(shù)據(jù)信號線Sj與配置于第j列的像素電路Pij共同連接。
從液晶顯示裝置110的外部提供水平同步信號HSYNC、垂直同步信號VSYNC等控制 信號和顯示數(shù)據(jù)DT。顯示控制電路112基于這些信號，對掃描信號線驅(qū)動電路113輸出時 鐘信號CK1、 CK2和起始脈沖ST，對數(shù)據(jù)信號線驅(qū)動電路114輸出控制信號SC和顯示數(shù)據(jù) DT。 掃描信號線驅(qū)動電路113由n級的移位寄存器10構(gòu)成。移位寄存器10基于時鐘 信號CK1、CK2，使輸出信號SR0UT1 SR0UTn逐個依次變?yōu)楦唠娖?表示選擇狀態(tài))。將輸 出信號SR0UT1 SR0UTn分別提供給掃描信號線Gl Gn。由此，逐根依次選擇掃描信號線 Gl Gn，從而一次選擇一整行的像素電路Pi j。 數(shù)據(jù)信號線驅(qū)動電路114基于控制信號SC和顯示數(shù)據(jù)DT，對數(shù)據(jù)信號線Sl Sm 提供對應于顯示數(shù)據(jù)DT的電壓。由此，將對應于顯示數(shù)據(jù)DT的電壓寫入所選擇的一整行 的像素電路Pij。通過這樣，液晶顯示裝置110顯示圖像。 圖5是表示具有移位寄存器10的其它液晶顯示裝置的結(jié)構(gòu)的框圖。圖5所示的 液晶顯示裝置120是包括像素陣列121、顯示控制電路122、掃描信號線驅(qū)動電路123、以及 數(shù)據(jù)信號線驅(qū)動電路124的有源矩陣型顯示裝置。液晶顯示裝置120中，將移位寄存器10 內(nèi)置于進行點順序驅(qū)動的數(shù)據(jù)信號線驅(qū)動電路124中使用。 圖5所示的像素陣列121具有與圖4所示的像素陣列l(wèi)ll相同的結(jié)構(gòu)。但是，在 像素陣列121中，掃描信號線的根數(shù)為m根，數(shù)據(jù)信號線的根數(shù)為n根，(mXn)個像素電路 Pi j配置成每行n個每列m個的二維形狀。 顯示控制電路122基于外部提供的控制信號和顯示數(shù)據(jù)DT，對掃描信號線驅(qū)動電 路123輸出控制信號GC，對數(shù)據(jù)信號線驅(qū)動電路124輸出時鐘信號CK1、 CK2、起始脈沖ST以及模擬顯示數(shù)據(jù)ADT。掃描信號線驅(qū)動電路123基于控制信號GC，逐根依次選擇掃描信 號線Gl Gm。 數(shù)據(jù)信號線驅(qū)動電路124包含n級的移位寄存器10和n個采樣開關(guān)125。 n個采 樣開關(guān)125的一端分別與數(shù)據(jù)信號線SI Sn連接，向另一端提供模擬顯示數(shù)據(jù)ADT。向n 個采樣開關(guān)125的柵極端子分別提供移位寄存器10的輸出信號SR0UT1 SR0UTn。
由于輸出信號SR0UT1 SROUTn逐個依次變?yōu)楦唠娖?，所以n個采樣開關(guān)125逐 個依次變?yōu)閷顟B(tài)，模擬顯示數(shù)據(jù)ADT被提供給與導通狀態(tài)的采樣開關(guān)125連接的數(shù)據(jù) 信號線。由此，將對應于顯示數(shù)據(jù)DT的電壓逐個依次寫入掃描信號線驅(qū)動電路123所選擇 的一整行的像素電路Pij。通過這樣，液晶顯示裝置120顯示圖像。此外，也可以將一個輸 出信號SROUTi提供給多個采樣開關(guān)的柵極端子。 這樣，將移位寄存器10用作顯示裝置的掃描信號線驅(qū)動電路，或者將其內(nèi)置于顯 示裝置的數(shù)據(jù)信號線驅(qū)動電路中使用。除此以外，也可將移位寄存器io用于攝像裝置的驅(qū) 動電路等。通過將移位寄存器10用于顯示裝置、攝像裝置等，能夠正確地驅(qū)動掃描信號線、 數(shù)據(jù)信號線。 以下，說明本實施方式的移位寄存器10的效果。如上所述，單元電路ll內(nèi)的復位 信號生成電路12基于高電平期間不重疊的兩相的時鐘信號CK1、 CK2生成高電平的復位信 號，若輸入信號IN為高電平則使復位信號變?yōu)榈碗娖?。單元電?1利用此復位信號，向晶 體管T2的柵極端子和輸出端子OUT提供低電壓(S卩，進行節(jié)點Nl的放電和輸出信號OUT 的下拉)。 這樣，在移位寄存器10中，由于時鐘信號CK1、CK2的高電平期間不重疊，所以晶體 管T5、 T6不同時為導通狀態(tài)，晶體管T5、 T6中不流過貫通電流。因此，能夠不流過貫通電 流而生成高電平的復位信號，并利用此信號進行節(jié)點Nl的放電和輸出信號OUT的下拉。因 而，根據(jù)移位寄存器IO，能夠不流過貫通電流而低功耗地通常將輸出信號OUT固定為低電平。 另外，移位寄存器10能夠不用后級單元電路的輸出信號而在單元電路11內(nèi)生成 復位信號，并利用此信號向晶體管T2的柵極端子和輸出端子OUT提供低電壓。因此，不需 要為了進行節(jié)點Nl的放電、輸出信號OUT的下拉而使用后級電路的輸出信號。因而，根據(jù) 移位寄存器10，能夠減少電路間的布線，減小移位寄存器的布局面積、功耗。另外，移位寄存 器10由于不使用后級電路的輸出信號，所以穩(wěn)定地工作。 另外，通過用晶體管T5 T7和電容C2、C3構(gòu)成復位信號生成電路12，從而能夠利 用少數(shù)的晶體管生成通常為高電平但在輸入信號IN為高電平時變?yōu)榈碗娖降膹臀恍盘枴?
另外，如圖6所示的期間t那樣，若對移位寄存器10提供低電平的起始脈沖ST和 高電平的時鐘信號CK1、CK2，則電位電路11內(nèi)的節(jié)點N2的電位為VDD，節(jié)點Nl和輸出端子 OUT的電位為VSS。這樣，在移位寄存器10中，通過使時鐘信號CK1、 CK2都為高電平，也能 夠進行節(jié)點Nl的放電和輸出信號OUT的下拉。 第二 第八實施方式的移位寄存器具有與移位寄存器10相同的結(jié)構(gòu)，按與移位 寄存器10相同的方式使用。因此，在以下所示的各實施方式中，對其與第一實施方式的不 同點進行說明，省略說明其與第一實施方式的共同點。
(第二實施方式)
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圖7是表示本發(fā)明第二實施方式的移位寄存器的結(jié)構(gòu)的框圖。圖7所示的移位寄 存器20包括具有掃描方向切換端子UD、 UDB及輸入端子INu、 INd的n個單元電路21。移 位寄存器20在第一實施方式的移位寄存器10中增添了切換掃描方向(使輸出信號移位的 方向)的功能。 移位寄存器20中，將單元電路21的序號增大的方向(圖7中向下的方向)稱為 正向，將其反方向(圖7中向上的方向)稱為反向，將序號小1的單元電路21稱為前方的 單元電路，將序號大1的單元電路21稱為后方的單元電路。在掃描方向為正向時，前方的 單元電路為前級的單元電路，后方的單元電路為后級的單元電路。另一方面，在掃描方向為 反向時，前方的單元電路為后級的單元電路，后方的單元電路為前級的單元電路。
將起始脈沖ST提供給第一個單元電路21的輸入端子INu和第n個電位電路21的 輸入端子INd。將單元電路21的輸出信號OUT提供給后方的單元電路21的輸入端子INu 和前方的單元電路21的輸入端子INd。將外部提供的掃描方向切換信號UD、UDB(UD的否) 分別提供給單元電路21的掃描方向切換端子UD、UDB。 圖8是移位寄存器20所包含的單元電路21的電路圖。圖8所示的單元電路21 在第一實施方式的單元電路ll中增添了包含兩個N溝道型晶體管Tll、 T12的掃描方向切 換電路22。晶體管T11、T12的漏極端子分別與輸入端子INu、INd連接，柵極端子分別與掃 描方向切換端子UD、UDB連接。晶體管T11、T12的源極端子都與掃描方向切換電路22的輸 出端子連接，此輸出端子與晶體管T1、T7的柵極端子連接。 當掃描方向切換信號UD為高電平，掃描方向切換信號UDB為低電平時，晶體管Tll 為導通狀態(tài)，晶體管T12為截止狀態(tài)，晶體管Tl、 T7的柵極端子與輸入端子INu連接。此 時，單元電路21接收前方的單元電路21的輸出信號，移位寄存器20沿正向使輸出信號依 次移位。 在掃描方向切換信號UD為低電平，掃描方向切換信號UDB為高電平時，晶體管Tl 1 為截止狀態(tài)，晶體管T12為導通狀態(tài)，晶體管Tl、 T7的柵極端子與輸入端子INd連接。此 時，單元電路21接收后方的單元電路21的輸出信號，移位寄存器20沿反向使輸出信號依 次移位。此外，不需要為了在n為偶數(shù)時沿反向使輸出信號移位而使得時鐘信號CK1、 CK2 的高電平期間彼此相反。 根據(jù)本實施方式的移位寄存器20，通過利用掃描方向切換電路22來選擇前方的 單元電路的輸出信號(輸入信號INu)和后方的單元電路的輸出信號(輸入信號INd)中的 某一個作為輸入信號，從而能夠不設置虛擬級而切換掃描方向。 另外，將后級電路的輸出信號用于節(jié)點Nl的放電、輸出信號OUT的下拉的現(xiàn)有移 位寄存器中，需要對一個單元電路設置兩個與掃描方向切換電路22相同的電路。與此相 對，移位寄存器20中，只要對單元電路21設置一個掃描方向切換電路22即可。這樣，根據(jù) 移位寄存器20，能夠減少具有掃描方向切換功能的移位寄存器的電路量。
(第三實施方式) 圖9是表示本發(fā)明第三實施方式的移位寄存器的結(jié)構(gòu)的框圖。圖9所示的移位寄 存器30包括具有初始化端子INIT的n個單元電路31。移位寄存器30在第一實施方式的 移位寄存器10中增添了初始化功能。將外部提供的初始化信號INIT提供給單元電路31 的初始化端子INIT。
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圖10是移位寄存器30所包含的單元電路31的電路圖。圖10所示的單元電路31 在第一實施方式的單元電路11中增添了包含N溝道型晶體管T13的初始化電路32。向晶 體管T13的漏極端子提供電源電壓VDD，將源極端子與節(jié)點N2連接，將柵極端子與初始化端 子INIT連接。 當初始化信號INIT為低電平時，晶體管T13為截止狀態(tài)，單元電路31的工作與第 一實施方式的單元電路11相同。當初始化信號INIT為高電平時，晶體管T13為導通狀態(tài)， 節(jié)點N2的電位為VDD。因此，晶體管T3、T4為導通狀態(tài)，節(jié)點Nl和輸出端子OUT的電位為 VSS。 圖11是移位寄存器30的時序圖。如圖11所示，初始化前，單元電路31內(nèi)的節(jié)點 N1、N2和輸出端子OUT的電位不固定(以叉號表示)。在初始化信號INIT為高電平的期間 t內(nèi)，節(jié)點N2的電位為VDD，節(jié)點Nl和輸出端子OUT的電位為VSS。 根據(jù)本實施方式的移位寄存器30，在初始化時，能夠通過從外部提供初始化信號 INIT使復位信號為高電平，使所有的輸出信號SR0UT1 SROUTn為低電平。
此外，單元電路31也可以具有圖12所示的初始化電路33來取代初始化電路32。 在初始化電路33中，晶體管T13的漏極端子和柵極端子都與初始化端子INIT連接。在使 用初始化電路33的情況下，也是在初始化信號INIT為高電平的期間內(nèi)，晶體管T13為導通 狀態(tài)，節(jié)點N2的電位為VDD，節(jié)點Nl和輸出端子OUT的電位為VSS。另外，通過使用初始化 電路33，也能夠減輕柵極_漏極間的電壓造成的壓力。
(第四實施方式) 本發(fā)明的第四實施方式的移位寄存器具有與第一實施方式相同的結(jié)構(gòu)(圖1)。本 實施方式的移位寄存器在第一實施方式的移位寄存器10中增添了在輸出信號為高電平的 期間內(nèi)將復位信號固定為低電平的功能。 圖13是本實施方式的移位寄存器所包含的單元電路41的電路圖。圖13所示的 單元電路41在第一實施方式的單元電路11中增添了起到復位信號固定電路作用的晶體管 T14。晶體管T14的漏極端子與節(jié)點N2連接，柵極端子與輸出端子OUT連接，源極端子接 地。在向輸出端子OUT提供高電壓的期間內(nèi)，晶體管T14為導通狀態(tài)，向節(jié)點N2提供低電 壓(即，將復位信號固定為低電平)。 在第一實施方式的單元電路11中，在輸入信號IN變?yōu)榈碗娖胶髸r鐘信號CKB變 為高電平為止的期間內(nèi)，節(jié)點N2為浮置狀態(tài)。此時，節(jié)點N2的電位正確的應該是VSS，但往 往受到噪聲等影響而變動。因此，有可能節(jié)點N2的電位上升，晶體管T3變?yōu)閷顟B(tài)，從 而使得輸出信號OUT不能正確輸出。 為了消除此問題，單元電路41具有在輸出信號0UT為高電平的期間內(nèi)使復位信號 為低電平的晶體管T14(復位信號固定電路)。因而，根據(jù)本實施方式的移位寄存器，通過 在輸出信號為高電平的期間內(nèi)將復位信號固定為低電平，從而能夠防止移位寄存器的誤動 作。(第五實施方式) 圖14是表示本發(fā)明第五實施方式的移位寄存器的結(jié)構(gòu)的框圖。圖14所示的移位 寄存器50包括具有輸出端子0UT1、 0UT2的n個單元電路51。移位寄存器50在第一實施 方式的移位寄存器10中增添了輸出多個相同的輸出信號的功能(輸出分離功能)。
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在移位寄存器50中，從單元電路51的輸出端子0UT1、0UT2輸出相同的輸出信號。 單元電路51的輸出信號0UT1作為輸出信號SR0UT1 SROUTn輸出到外部。除了第n級， 單元電路51的輸出信號0UT2都被提供給后級單元電路51的輸入端子IN。第n級單元電 路51的輸出信號0UT2作為測試輸出信號TESTOUT輸出到外部。 圖15是移位寄存器50所包含的單元電路51的電路圖。圖15所示的單元電路51 在第一實施方式的單元電路ll中增添了晶體管T15、T16和電容C4。晶體管T15起到新增 輸出控制晶體管的作用。晶體管T16起到在復位信號為高電平的期間內(nèi)向輸出端子0UT2 提供低電壓的新增輸出復位電路的作用。 在單元電路51中，晶體管T2、 T3的連接點與輸出端子0UT1連接。晶體管T15的 漏極端子和柵極端子像晶體管T2那樣連接。即，晶體管T15的漏極端子與時鐘端子CK連 接，柵極端子與節(jié)點Nl連接。晶體管T15的源極端子與輸出端子0UT2和晶體管T16的漏 極端子連接。晶體管T16的源極端子接地，柵極端子與節(jié)點N2連接。電容C4設置于晶體 管T15的柵極端子與源極端子之間。 在移位寄存器50中，從單元電路51分離輸出到外部的輸出信號(輸出信號0UT1) 與后級單元電路的輸入信號(輸出信號0UT2)并輸出。因此，即使受到外部噪聲等影響從 而使得輸出信號0UT1的電平發(fā)生變動，其影響也不波及后級單元電路的輸入信號。因而， 根據(jù)本實施方式的移位寄存器50，通過分離輸出到外部的輸出信號與后級單元電路的輸入 信號并輸出，能夠防止移位寄存器的誤動作。 此外，單元電路51可以具有電容C1、 C4兩者，也可以具有電容C1、 C4中的一個。 通過減小電容C4的電容值，能夠減輕時鐘信號CK1、 CK2的電平變動對輸出信號0UT2造成 的影響。另外，通過減小電容C1的電容值，能夠減輕輸出信號0UT1的電平變動對輸出信號 0UT2造成的影響?？紤]以上各點，通過適當?shù)卮_定電容Cl 、 C4的電容值，能夠減輕來自外 部的噪聲的影響，并且使移位寄存器50以最適的狀態(tài)工作。 另外，通過將第n級的輸出信號0UT2作為測試輸出信號TEST0UT輸出，能夠不改 變第n級的輸出信號0UT1的負載且不設置虛擬級而輸出測試輸出信號。
(第六實施方式) 圖16是表示本發(fā)明第六實施方式的移位寄存器的結(jié)構(gòu)的框圖。圖16所示的移位 寄存器60包括具有全置位控制端子A0N、A0NB的n個單元電路61。移位寄存器60在第一 實施方式的移位寄存器10中增添了使所有的輸出信號為高電平的功能(全置位功能)。將 從外部提供的全置位控制信號A0N、A0NB(A0N的否)提供給單元電路61的全置位控制端子 A0N、A0NB。 圖17是移位寄存器60所包含的單元電路61的電路圖。圖17所示的單元電路61 在第一實施方式的單元電路11中增添了起全置位控制電路作用的晶體管T17、 T18。向晶 體管T17的漏極端子提供電源電壓VDD，將源極端子與晶體管T5的漏極端子連接，將柵極端 子與全置位控制端子A0NB連接。向晶體管T18的漏極端子提供電源電壓VDD，將源極端子 與輸出端子OUT連接，將柵極端子與全置位控制端子A0N連接。 當全置位控制信號A0N為低電平，全置位控制信號A0NB為高電平時，晶體管T17 為導通狀態(tài)，晶體管T18為截止狀態(tài)，單元電路61的工作與第一實施方式的單元電路11相 同。當全置位控制信號A0N為高電平，全置位控制信號A0NB為低電平時，晶體管T17為截止狀態(tài)，晶體管T18為導通狀態(tài)。此時，晶體管T7為導通狀態(tài)，節(jié)點N2的電位為VSS，輸出 端子0UT的電位為VDD。 圖18是移位寄存器60的時序圖。圖18中，在全置位控制信號AON和起始脈沖 ST為低電平、全置位控制信號AONB和時鐘信號CK1、CK2為高電平的期間t內(nèi)，如圖6所示 的期間t那樣，單元電路61內(nèi)的節(jié)點N2的電位為VDD，節(jié)點Nl和輸出端子OUT的電位為 VSS。在全置位控制信號AON、起始脈沖ST以及時鐘信號CK1、 CK2為高電平、全置位控制 信號AONB為低電平的期間ta內(nèi)，節(jié)點N2的電位為VSS，節(jié)點Nl和輸出端子OUT的電位為 ■。 根據(jù)本實施方式的移位寄存器60，通過在電源接通時和檢查時等從外部提供全置 位控制信號AON、 AONB，從而能夠使所有的輸出信號SR0UT1 SROUTn為高電平。
(第七實施方式) 圖19是表示本發(fā)明第七實施方式的移位寄存器的結(jié)構(gòu)的框圖。圖19所示的移位 寄存器70包括具有初始化端子INIT、全置位控制端子AON以及輸出端子0UT1、0UT2的n個 單元電路71。移位寄存器70在第一實施方式的移位寄存器10中增添了輸出分離功能和全 置位功能。 在移位寄存器70中，與移位寄存器50 —樣，將單元電路71的輸出信號0UT1作為 輸出信號SR0UT1 SR0UTn輸出到外部，除了第n級，單元電路71的輸出信號0UT2都被提 供給后級單元電路71的輸入端子IN，第n級單元電路71的輸出信號0UT2作為測試輸出信 號TEST0UT輸出到外部。將外部提供的初始化信號INIT和全置位控制信號A0N提供給單 元電路71的初始化端子INIT和全置位控制端子A0N。 圖20是移位寄存器70所包含的單元電路71的電路圖。圖20所示的單元電路71 在第五實施方式的單元電路51中增添了晶體管T13，改變了晶體管T3的源極端子的連接目 標。晶體管T13的連接方式及功能與第三實施方式相同。晶體管T3的源極端子與全置位 控制端子A0N連接。 當初始化信號INIT為低電平，全置位控制信號A0N為低電平時，晶體管T13為截 止狀態(tài)，向晶體管T3的源極端子提供電位VSS，單元電路71的工作與第一實施方式的單元 電路11相同。另外，在初始化信號INIT為高電平的期間內(nèi)，晶體管T13為導通狀態(tài)，節(jié)點 N2的電位為VDD，晶體管T3、T16為導通狀態(tài)。此時，若全置位控制信號A0N為高電平，則輸 出端子0UT2的電位保持VSS不變，輸出端子0UT1的電位為VDD。不使初始化信號INIT為 高電平而使時鐘信號CK1、 CK2為高電平時，也與此相同。 圖21是移位寄存器70的時序圖。圖21中，在初始化信號INIT、起始脈沖ST以 及全置位控制信號A0N為低電平，時鐘信號CK1、 CK2為高電平的期間t內(nèi)，如圖6所示的 期間t那樣，單元電路71內(nèi)的節(jié)點N2的電位為VDD，節(jié)點Nl和輸出端子0UT1、 0UT2的電 位為VSS。在初始化信號INIT和起始脈沖ST為低電平，全置位控制信號A0N和時鐘信號 CK1、 CK2為高電平的期間tb內(nèi)，節(jié)點N2和輸出端子0UT1的電位為VDD，節(jié)點Nl和輸出端 子0UT2的電位為VSS。在初始化信號INIT和全置位控制信號A0N為高電平，起始脈沖ST 和時鐘信號CK1、CK2為低電平的期間tc內(nèi)，也與此相同。 根據(jù)本實施方式的移位寄存器70，通過從單元電路71分離輸出到外部的輸出信 號與后級單元電路的輸入信號并輸出，能夠防止移位寄存器的誤動作，并且在電源接通時
14和檢查時等通過從外部提供初始化信號INIT和全置位控制信號A0N，從而使所有的輸出信 號SR0UT1 SR0UTn為高電平。 [O169](第八實施方式) 圖22是表示本發(fā)明第八實施方式的移位寄存器的結(jié)構(gòu)的框圖。圖22所示的移位 寄存器80包括具有輸入端子INs、 INr的(n+1)個單元電路81。移位寄存器80利用后級 電路的輸出信號，進行節(jié)點Nl的放電和輸出信號的下拉。 在移位寄存器80中，將起始脈沖ST提供給第一級單元電路81的輸入端子INs。 除了第(n+1)級，單元電路81的輸出信號0UT都被提供給后級單元電路81的輸入端子Ins 和前級單元電路81的輸入端子INr。將第(n+l)級單元電路81的輸出信號OUT (輸出信號 dummy)通過緩沖器82提供給第(n+l)級單元電路81的輸入端子INr。
圖23是移位寄存器80所包含的單元電路81的電路圖。如圖23所示，單元電路 81在第一實施方式的單元電路11中增添了晶體管T19、T23，改變了晶體管T1、T7的柵極端 子的連接目標。向晶體管T19的漏極端子提供電源電壓VDD，其源極端子與節(jié)點N2連接。 另外，晶體管T23的漏極端子與節(jié)點Nl連接，源極端子接地。晶體管Tl、 T7的柵極端子與 輸入端子INs連接，晶體管T19、T23的柵極端子與輸入端子INr連接。此外，為了使單元電 路81的工作穩(wěn)定，也可以在節(jié)點N2與接地之間設置柵極端子與節(jié)點Nl連接的晶體管T20。
在前級單元電路81的輸出信號(輸入信號INs)為高電平的期間內(nèi)，晶體管T1、 T7為導通狀態(tài)，向節(jié)點Nl提供高電壓，向節(jié)點N2提供低電壓。另一方面，在后級單元電路 的輸出信號(輸入信號INr)為高電平的期間內(nèi)，晶體管T19、T23為導通狀態(tài)，向節(jié)點N1提 供低電壓，向節(jié)點N2提供高電壓。 在單元電路81中，由晶體管T5 T7和電容C2、 C3構(gòu)成的復位信號生成電路，利 用兩相的時鐘信號CK1、CK2生成通常為高電平的復位信號，在輸入信號IN為高電平時使復 位信號變?yōu)榈碗娖?。將此復位信號提供給晶體管T3、T4的柵極端子，用于節(jié)點N1的放電和 輸出信號0UT的下拉。 輸入信號INr也用于節(jié)點Nl的放電和輸出信號OUT的下拉。當輸入信號INr為 高電平時，晶體管T23為導通狀態(tài)，節(jié)點Nl的電位為VSS。另外，當輸入信號INr為高電平 時，晶體管T19為導通狀態(tài)，節(jié)點N2的電位為VDD，所以晶體管T3為導通狀態(tài)，輸出端子OUT 的電位為VSS。由晶體管T5、T6和電容C2、C3構(gòu)成的電路具有使節(jié)點N2的電位保持在VDD 的功能，而非使節(jié)點N2的電位上升至VDD。 圖24是移位寄存器80的時序圖。圖24所示的時序圖與圖3所示的時序圖的不 同點如下所示。在圖3中，單元電路11內(nèi)的節(jié)點N2的電位從VSS階段性地上升并最終達 到VDD。與此相對，在圖24中，單元電路81內(nèi)的節(jié)點N2的電位在輸出信號0UT變?yōu)榈碗娖?時立即變?yōu)閂DD。 如本實施方式的移位寄存器80那樣，利用后級電路的輸出信號進行節(jié)點Nl的放 電和輸出信號OUT的下拉，利用高電平期間不重疊的兩相的時鐘信號CK1、 CK2生成高電平 的復位信號，并利用此信號將輸出信號OUT固定為低電平。 此外，對于第一 第八實施方式的移位寄存器，可以構(gòu)成各種變形例。以下，作為 示例說明第一實施方式的移位寄存器10的變形例。例如，單元電路11也可以具有圖25所 示的預充電電路15或圖26所示的預充電電路16來取代圖2所示的預充電電路13。晶體
15管T1的柵極端子在預充電電路15中與時鐘端子CKB連接，在預充電電路16中與輸入端子 IN連接。 預充電電路13、15、16中的某一個在輸入信號IN為高電平的期間內(nèi)，向節(jié)點 N1(晶體管T2的柵極端子)提供高電壓。預充電電路13中，由于向晶體管的柵極端子提 供輸入信號，所以有負載較小的效果。預充電電路15中，當時鐘信號CKB為高電平且輸入 信號IN為低電平時，積累在節(jié)點N1的電荷放電，有也起放電電路作用的效果。預充電電路 16中，有能夠減輕柵極_漏極間電壓造成的壓力的效果。 另外，如圖27所示的單元電路17那樣，也可以不用電容元件而用布線電容、晶體 管的寄生電容來構(gòu)成電容C1 C3的全部或一部分。由此，能夠減小不設置電容元件的部 分的電路量。 另外，在單元電路11中，由于節(jié)點N1的電位比VDD還高，所以向晶體管T1的漏 極_柵極間、晶體管T4的漏極-柵極間及漏極_源極間施加了高電壓。若此高電壓超過耐 壓電壓，則晶體管T1、T4會被損壞。另外，即使高電壓在耐壓電壓以內(nèi)，也不希望對晶體管 T1、T4持續(xù)施加高電壓壓力。另夕卜，由于漏極-源極間加有高電壓，晶體管T1、T4的截止漏 電流增加，所以處于浮置狀態(tài)的節(jié)點N1的電位有可能降低，移位寄存器IO有可能誤動作。
因此，作為針對耐壓、截止漏電流的對策，也可以如圖28所示的單元電路18那樣， 在節(jié)點Nl與晶體管Tl的源極端子之間、節(jié)點Nl與晶體管T4的漏極端子之間設置晶體管 T21、 T22，向該晶體管T21、 T22的柵極端子提供電源電壓VDD。單元電路18可以具有晶體 管T21、T22兩者，也可以具有晶體管T21、T22中的一個。將晶體管T1、T21的連接點作為節(jié) 點N4，將晶體管T4、 T22的連接點作為節(jié)點N5時，節(jié)點N4、 N5的電位始終在(VDD-Vth)以 下(參考圖29)。 除此以外，作為針對截止漏電流的對策，也可以考慮使晶體管T1、 T4的柵極長 度增加的方法、串聯(lián)連接多個晶體管而構(gòu)成晶體管T1、 T4的方法、和用LDD(輕摻雜漏極 (Lightly Doped Drain))的結(jié)構(gòu)構(gòu)成晶體管Tl、 T4的方法等。 另外，也可以如圖30所示的移位寄存器90那樣，在移位寄存器10中增添單元電 路11作為虛擬級，將第(n+l)級單元電路11的輸出信號OUT作為測試輸出信號TESTOUT 輸出。由此，能夠使測試輸出信號TESTOUT從外部受到的噪聲的影響比具有輸出分離功能 的移位寄存器50(圖14)更小，從而防止移位寄存器的誤動作。 另外，也可以如圖31所示，通過用P溝道型晶體管構(gòu)成單元電路19并將其級聯(lián)連 接，來構(gòu)成n級的移位寄存器。圖32是具有單元電路19的移位寄存器的時序圖。由于單 元電路19的結(jié)構(gòu)細節(jié)及動作與單元電路11相同，所以在此省略說明。
對于第二 第八實施方式的移位寄存器，也可以構(gòu)成與第一實施方式相同的變形 例。另外，也可以將第一 第八實施方式及其變形例的移位寄存器的特征在不違反其特性 的前提下任意地組合而構(gòu)成新的移位寄存器。通過這樣，可以獲得能夠不流過貫通電流而 通常將輸出信號固定為預定電平的低功耗的移位寄存器。
工業(yè)上的實用性 本發(fā)明的移位寄存器有能夠不流過貫通電流而通常將輸出信號固定為預定電平、 功耗低的效果，所以能夠用于例如顯示裝置、攝像裝置的驅(qū)動電路等。
1權(quán)利要求
一種移位寄存器，具有將同一導電型的晶體管所構(gòu)成的單元電路級聯(lián)連接的結(jié)構(gòu)，基于導通電平期間不重疊的兩相的時鐘信號工作，其特征在于，所述單元電路包括輸出控制晶體管，向該輸出控制晶體管的一側(cè)導通端子提供一個時鐘信號，該輸出控制晶體管的另一側(cè)導通端子與輸出端子連接；預充電電路，該預充電電路在輸入信號為導通電平的期間內(nèi)，向所述輸出控制晶體管的控制端子提供導通電壓；復位信號生成電路，該復位信號生成電路利用所述兩相的時鐘信號，生成通常為導通電平的復位信號，在所述輸入信號為導通電平時使所述復位信號變?yōu)榻刂闺娖?；以及放電電路，該放電電路在所述復位信號為導通電平的期間內(nèi)，向所述輸出控制晶體管的控制端子提供截止電壓。
2. 如權(quán)利要求l所述的移位寄存器，其特征在于，所述單元電路還包括輸出復位電路，該輸出復位電路在所述復位信號為導通電平的期 間內(nèi)，向所述輸出端子提供截止電壓。
3 如權(quán)利要求l所述的移位寄存器，其特征在于， 所述復位信號生成電路包括第一晶體管，向該第一晶體管的控制端子提供一個時鐘信號，向該第一晶體管的一側(cè) 導通端子提供導通電壓；第二晶體管，向該第二晶體管的控制端子提供另一時鐘信號，該第二晶體管的一側(cè)導 通端子與所述第一晶體管的另一側(cè)導通端子連接；以及第三晶體管，向該第三晶體管的控制端子提供所述輸入信號，該第三晶體管的一側(cè)導 通端子與所述第二晶體管的另一側(cè)導通端子連接，向該第三晶體管的另一側(cè)導通端子提供 截止電壓，從所述第二及第三晶體管的連接點輸出所述復位信號。
4. 如權(quán)利要求l所述的移位寄存器，其特征在于，所述單元電路還包括初始化電路，該初始化電路根據(jù)初始化信號將所述復位信號固定 為導通電平。
5. 如權(quán)利要求l所述的移位寄存器，其特征在于，所述單元電路還包括新增輸出控制晶體管，該新增輸出控制晶體管的控制端子和一側(cè) 導通端子的連接與所述輸出控制晶體管的相同，該新增輸出控制晶體管的另一側(cè)導通端子 與新增輸出端子連接，將來自所述輸出端子的輸出信號輸出到外部，將來自所述新增輸出端子的輸出信號提 供給后級的單元電路。
6. 如權(quán)利要求5所述的移位寄存器，其特征在于，所述單元電路還包括新增輸出復位電路，該新增輸出復位電路在所述復位信號為導通 電平的期間內(nèi)，向所述新增輸出端子提供截止電壓。
7. —種顯示裝置，其特征在于，包括 配置成二維形狀的多個像素電路；以及包含權(quán)利要求1 6中的任一項所述的移位寄存器的驅(qū)動電路。
全文摘要
在移位寄存器(10)的單元電路(11)中設置由晶體管(T1、T2)、電容(C1)構(gòu)成的自舉電路；晶體管(T3、T4)；以及復位信號生成電路(12)。復位信號生成電路(12)利用高電平期間不重疊的兩相的時鐘信號(CK、CKB)，生成通常為高電平、在輸入信號(IN)為高電平時變?yōu)榈碗娖降膹臀恍盘?。在復位信號為高電平的期間內(nèi)，利用晶體管(T3、T4)進行節(jié)點(N1)的放電和輸出信號(OUT)的下拉。通過這樣，可獲得能夠不流過貫通電流而通常將輸出信號(OUT)固定為低電平的低功耗的移位寄存器。
文檔編號G11C19/00GK101785065SQ200880103468
公開日2010年7月21日 申請日期2008年5月15日 優(yōu)先權(quán)日2007年9月12日
發(fā)明者佐佐木寧, 古田成, 村上祐一郎, 清水新策 申請人:夏普株式會社