專利名稱：減少編程期間的干擾沖擊的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及非易失性存儲器的技術(shù)。
技術(shù)背景 半導(dǎo)體存儲器對于各種電子裝置中的使用而言已經(jīng)變得日益普遍。例如，非易失 性半導(dǎo)體存儲器被用在蜂窩電話、數(shù)碼相機、個人數(shù)字助手、移動計算裝置、非移動計算裝 置和其他裝置中。電可擦除可編程只讀存儲器(EEPROM)和閃存是幾種最受歡迎的非易失 性半導(dǎo)體存儲器。EEPROM和閃存都使用位于半導(dǎo)體襯底中的溝道區(qū)之上并與之絕緣的浮置柵極 (floating gate)。浮置柵極位于源極和漏極區(qū)之間?？刂茤艠O被提供于浮置柵極之上并 與之絕緣。晶體管的閾值電壓通過被保留在浮置柵極中的電荷量來控制。即，由浮置柵極 上的電荷的電平控制在導(dǎo)通晶體管以允許在其源極和漏極之間導(dǎo)電之前必須施加到控制 柵極的電壓的最小量。由此，可通過改變浮置柵極上的電荷電平，編程和/或擦除存儲器單 元(其可包括一個或多個晶體管)。每個存儲器單元可存儲數(shù)據(jù)(模擬或數(shù)字)。當(dāng)存儲一比特的數(shù)字數(shù)據(jù)(被稱為 二進制存儲器單元)時，存儲器單元的可能的閾值電壓被分為兩個范圍，它們被分配了邏 輯數(shù)據(jù)“1”和“0”。在NAND型閃存的一個例子中，閾值電壓在存儲器單元被擦除后為負，并 被定義為邏輯“1”。在編程后，閾值電壓為正，并被定義為邏輯“0”。當(dāng)閾值電壓為負且通 過將0伏施加到控制柵極來嘗試讀時，存儲器單元將導(dǎo)通以指示存儲了邏輯1。當(dāng)閾值電壓 為正且通過將0伏施加到控制柵極來嘗試讀操作時，存儲器單元將不導(dǎo)通，這指示存儲了 邏輯0。存儲器單元還可存儲多級信息(被稱為多態(tài)存儲器單元)。在存儲多級數(shù)據(jù)的 情況下，可能的閾值電壓的范圍被分為數(shù)據(jù)的級數(shù)。例如，如果存儲四級信息，則將有四個 閾值電壓范圍被分配給數(shù)據(jù)值“11”、“10”、“01”和“00”。在NAND型存儲器的一個例子 中，擦除操作后的閾值電壓為負并被定義為“11”。正的閾值電壓用于狀態(tài)“10”、“01”和 “00”。如果在每個存儲器單元(例如，對于三比特數(shù)據(jù))中存儲八級信息(或狀態(tài))，則將 有八個閾值電壓范圍被分配給數(shù)據(jù)值“000”、“001”、“010”、“011”、“100”、“101”、“110”和 “111”。被編程到存儲器單元中的數(shù)據(jù)和存儲器電壓的閾值電壓電平直接的特定關(guān)系取決 于對存儲器單元采用的數(shù)據(jù)編碼方案。例如，美國專利號6，222，762和美國專利申請公開 號2004/0255090描述了多態(tài)閃存單元的各種數(shù)據(jù)編碼方案，兩者都通過引用全文合并于 此。在一個實施例中，使用Gray碼分配法將數(shù)據(jù)值分配給閾值電壓范圍，從而，如果浮置柵 極的閾值電壓錯誤移位到其相鄰物理狀態(tài)，則將影響到僅僅一個比特。在某些實施例中，數(shù) 據(jù)編碼方案可對于不同的字線改變，數(shù)據(jù)編碼方案可隨時間改變，或者可倒轉(zhuǎn)隨機字線的 數(shù)據(jù)比特，以減小存儲器單元上的數(shù)據(jù)模式敏感度和均勻磨損?？墒褂貌煌木幋a方案。當(dāng)編程EEPROM或諸如NAND閃存器件的閃存器件時，典型地，編程電壓被施加到控 制柵極，并且位線接地。電子從溝道注入浮置柵極中。當(dāng)電子在浮置柵極中積累時，浮置柵極負充電，并且存儲器元件的閾值電壓升高，從而存儲器元件處于已編程狀態(tài)。關(guān)于編程的更多信息可在題為 “SourceSide Self Boosting Technique For Non-Volatile Memory" 的美國專利6，859，397以及2005年2月3日公開的題為“Detecting Over Programmed Memory"的美國專利申請公開2005/0024939中找到，兩者都通過引用全文合并于此。在許 多裝置中，在編程操作期間施加到控制柵極的編程電壓被施加為一系列脈沖，其中對于每 個連續(xù)脈沖，脈沖的幅度增加預(yù)定步長(step size)。許多非易失性存儲系統(tǒng)包括被布置為行和列的存儲器單元的陣列?？刂凭€(例 如，字線、位線或其他類型的控制線)連接到各個行和列。在一個例子中，字線用于訪問存 儲器單元的行，而位線用于方位存儲器單元的列。在該布局下，編程電壓的一系列脈沖被 施加到與一組所選存儲器單元連接的所選字線。接收脈沖的每個所選存儲器單元潛在地 具有響應(yīng)于其升高的閾值電壓。當(dāng)存儲器單元到達它們的目標閾值電壓時，它們被鎖定不 能進一步編程。已經(jīng)觀察到，當(dāng)存儲器單元被鎖定時，它們干擾它們相鄰的存儲器單元的 預(yù)期編程速率。該影響可相鄰的存儲器單元沖過它們想要的目標閾值電壓，因而，被過編程 (over-programmed)。在一些情況下，過編程的存儲器單元將在被讀取時引起錯誤。

發(fā)明內(nèi)容
這里描述了減少編程期間相鄰存儲器單元之間的干擾的沖擊的技術(shù)。一個實施例包括在第一時間，對非易失性存儲元件的第一群組進行編程，在不同 于第一時間的第二時間，對非易失性存儲元件的第二群組進行編程，以及一起驗證非易失 性存儲元件的第一群組和非易失性存儲元件的第二群組。一個實施例包括將多個編程脈沖施加到一組非易失性存儲元件，其包括利用第一 編程脈沖對非易失性存儲元件的第一子集編程而故意不對非易失性存儲元件的第二子集 編程，以及利用第二編程脈沖對非易失性存儲元件的第二子集編程而故意不對非易失性存 儲元件的第一子集編程。該過程還包括在施加第一編程脈沖和第二編程脈沖之后，對該組 非易失性存儲元件執(zhí)行驗證過程。驗證過程包括驗證非易失性存儲元件的第一子集是否已 經(jīng)響應(yīng)于第一編程脈沖而達到一個或多個目標，以及驗證非易失性存儲元件的第二子集是 否已經(jīng)響應(yīng)于第二編程脈沖而達到一個或多個目標。一個實施例包括，在第一觸發(fā)之前，對非易失性存儲元件的第一群組和非易失性 存儲元件的第二群組一起編程和一起驗證。在第一觸發(fā)之后，非易失性存儲元件的第一群 組與非易失性存儲元件的第二群組分開編程，并且非易失性存儲元件的第一群組與非易失 性存儲元件的第二群組一起驗證。一個實施例包括，在檢測第一條件之前，執(zhí)行一組一個或多個編程周期，每個周期 包括使用第一脈沖對第一脈沖對非易失性存儲元件的第一子集編程，以及分開使用第二脈 沖對非易失性存儲元件的第二子集編程。一個或多個編程周期包括一起驗證非易失性存儲 元件的第一子集和非易失性存儲元件的第二子集。在檢測第一條件之后，執(zhí)行一個或多個 編程周期的群組，每個包括使用一個脈沖對非易失性存儲元件的第一子集和非易失性存儲 元件的第二子集一起編程。一個或多個編程周期的群組包括一起驗證非易失性存儲元件的 第一子集和非易失性存儲元件的第二子集。一個實施例包括多個非易失性存儲元件(包括非易失性存儲元件的第一群組和非易失性存儲元件的第二群組)以及與非易失性存儲元件通信的一個或多個管理電路。一 個或多個管理電路與對非易失性存儲元件的第二群組的編程分開對非易失性存儲元件的 第一群組編程。一個或多個管理電路與驗證非易失性存儲元件的第二群組一起驗證非易失 性存儲元件的第一群組。一個實施例包括多個非易失性存儲元件(包括非易失性存儲元件的第一群組和 非易失性存儲元件的第二群組)以及與非易失性存儲元件通信的一個或多個管理電路。在 觸發(fā)前，一個或多個管理電路執(zhí)行第一組一個或多個編程周期，并且在觸發(fā)后，一個或多個 管理電路執(zhí)行第二組一個或多個編程周期。每個第一組一個或多個編程周期使用一個脈沖 對非易失性存儲元件的群組一起編程。每個第一組一個或多個編程周期一起驗證非易失性 存儲元件的群組。每個第二組一個或多個編程周期使用第二脈沖對非易失性存儲元件的第 二子集編程。每個第二組一個或多個編程 周期一起驗證非易失性存儲元件的群組。一個實施例包括非易失性存儲元件的第一群組、非易失性存儲元件的第二群組以 及與非易失性存儲元件的第一群組和非易失性存儲元件的第二群組通信的一個或多個管 理電路。在條件前，一個或多個管理電路對非易失性存儲元件的第一群組和非易失性存儲 元件的第二群組分開編程，并且一起驗證非易失性存儲元件的第一群組和非易失性存儲元 件的第二群組。在條件后，一個或多個管理電路對非易失性存儲元件的第一群組和非易失 性存儲元件的第二群組一起編程和驗證。


圖1是NAND單列的俯視圖。圖2是NAND單列的等效電路圖。圖3是非易失性存儲器系統(tǒng)的框圖。圖4是描繪了存儲器陣列的一個實施例的框圖。圖5是描繪了感測塊的一個實施例的框圖。圖6描繪了一組示例閾值電壓分布并描述了對非易失性存儲器編程的過程。圖7A-I示出了各種閾值電壓分布并描述了對非易失性存儲器編程的過程。。圖8是描繪了對非易失性存儲器編程的順序的一個例子的表。圖9描繪了描述對非易失性存儲器編程的過程的一個實施例的流程圖。圖10描繪了描述對非易失性存儲器元件編程的過程的一個實施例的流程圖。圖IlA-C描述了兩個示例的相鄰存儲器單元的一部分。圖12描繪了一組編程脈沖。圖13描繪了 一組編程脈沖。圖14描繪了 一組編程脈沖和驗證脈沖。圖15描繪了 一組編程脈沖和驗證脈沖。圖16描繪了示例波形。圖17是描述了確定條件是否存在的過程的一個實施例的流程圖。圖18是確定條件是否存在的電路的一個實施例的框圖。圖19是描述了確定條件是否存在的過程的一個實施例的流程圖。圖20是確定條件是否存在的電路的一個實施例的框圖。
圖21是描述了確定改變編程過程的觸發(fā)點的過程的一個實施例的流程圖。圖22是確定改變編程過程的觸發(fā)點的流程圖的一個實施例的框圖。圖23是確定改變編程過程的觸發(fā)點的流程圖的一個實施例的框圖。
圖24是描述了動態(tài)調(diào)整觸發(fā)電壓的過程的一個實施例的流程圖。圖25是例示了實現(xiàn)圖24的過程的一些組件的框圖。圖26是描述了動態(tài)調(diào)整觸發(fā)電壓的過程的一個實施例的流程圖。圖27是例示了實現(xiàn)圖26的過程的一些組件的框圖。
具體實施例方式閃存系統(tǒng)的一個例子使用NAND結(jié)構(gòu)，其包括在兩個選擇柵極之間串聯(lián)布置多個 晶體管。串聯(lián)的晶體管和選擇柵極被稱為NAND單列(string)。圖1是示出一個NAND單 列的俯視圖。圖2是其等效電路。圖1和圖2描繪的NAND單列包括四個晶體管100、102、 104和106，串聯(lián)并夾在第一(或漏極側(cè))選擇柵極120和第二(或源極側(cè))選擇柵極122 之間。選擇柵極120經(jīng)由位線觸點126連接到位線。選擇柵極122將NAND單列連接到源 極線128。通過將合適的電壓施加到選擇線SGD來控制選擇柵極120。每個晶體管100、 102、104和106具有控制柵極和浮置柵極。例如，晶體管100具有控制柵極100CG和浮置柵 極loore。晶體管102包括控制柵極102CG和浮置柵極102TO。晶體管104包括控制柵極 104CG和浮置柵極104TO。晶體管106包括控制柵極106CG和浮置柵極106TO?？刂茤艠O 100CG連接到字線WL3，控制柵極102CG連接到字線WL2，控制柵極104CG連接到字線WL1， 而控制柵極106CG連接到字線WLO。注意到，盡管圖1和圖2示出了 NAND單列中的四個存儲器單元，但四個存儲器單 元的使用僅僅是被提供作為例子。NAND單列可具有少于四個的存儲器單元或多于四個的存 儲器單元。例如，一些NAND單列將包括八個存儲器單元、16個存儲器單元、32個存儲器單 元、64個存儲器單元、128個存儲器單元等。這里的討論不限于NAND單列中存儲器單元的 任何具體數(shù)目。使用NAND結(jié)構(gòu)的閃存系統(tǒng)的典型結(jié)構(gòu)體系將包括數(shù)個NAND單列。每個NAND單 列通過其由選擇線SGS控制的源極選擇柵極連接到源極線，并通過其由選擇線SGD控制的 漏極選擇柵極連接到其相關(guān)聯(lián)的位線。每個位線和經(jīng)由位線觸點連接到該位線的各個NAND 單列包括存儲器單元的陣列的列。位線由多個NAND單列分享。典型地，位線在與字線垂直 的方向上在NAND單列的頂部運行，并連接到一個或多個感測放大器。在以下美國專利/專利申請中提供了 NAND型閃存及其操作的相關(guān)例子美國專利 號5，570，315 ；美國專利號5，774，397 ；美國專利號6，046，935 ；美國專利號6，456，528 ；和 美國專利申請?zhí)朥S2003/0002348，它們每個通過引用合并于此。除了 NAND之外，這里的討 論還可應(yīng)用于其他類型的閃存，以及其他類型的非易失性存儲器。除了 NAND閃存之外，其他類型的非易失性存儲裝置也可使用。例如，也可從使 用介電層以存儲電荷的存儲器單元制造非易失性存儲器裝置。取代前述導(dǎo)電浮置柵極元 件，使用介電層。這樣的利用介電存儲元件的存儲器裝置已經(jīng)由Eitan等“NR0M:A Novel Localized Trapping,2-Bit NonvolatileMemory Cell,"IEEE Electron Device Letters， vol. 21，no. 11，November 2000，pp. 543-545描述。0N0介電層延伸跨越源極和漏極擴散(diffusion)之間的溝道。一個數(shù)據(jù)比特的電荷位于與漏極相鄰的介電層中，并且其他數(shù)據(jù)比特的電荷位于與源極相鄰的介電層中。例如，美國專利號5，768，192和6，011，725公開 了具有被夾在兩個二氧化硅層之間的捕捉電介質(zhì)的非易失性存儲器單元。通過分開讀取電 介質(zhì)內(nèi)的空間上分離的電荷存儲區(qū)的二進制狀態(tài)，實現(xiàn)多臺數(shù)據(jù)存儲裝置。圖3例示了具有用于并行讀取和編程存儲器單元(例如，NAND多態(tài)閃存)的頁 (或其他單位)的讀/寫電路。存儲器裝置210可包括一個或多個存儲器裸片(die)或芯 片212。存儲器裸片212包括存儲器單元200的陣列(二維或三維)、控制電路塊220以及 讀/寫電路230A和230B。在一個實施例中，以對稱方式，在陣列的相對側(cè)上實現(xiàn)各種外部 電路對存儲器陣列200的訪問，從而每側(cè)的訪問線和電路塊(circuitry)的密度減少一半。 讀/寫電路230A和230B包括允許并行讀取或編程存儲器單元的頁的多個感測塊300。存 儲器陣列200可經(jīng)由行解碼器240A和240B由字線尋址，或經(jīng)由列解碼器242A和242B由 位線尋址。在典型的實施例中，控制器244被包括在作為一個或多個存儲器裸片212的相 同存儲器裝置210 (例如，可移除存儲卡或封裝)中。命令和數(shù)據(jù)經(jīng)由線路232在主機和控 制器244之間傳遞，并經(jīng)由線路234在控制器和一個或多個存儲器裸片212之間傳遞。控制電路塊220與讀/寫電路230A和230B協(xié)作執(zhí)行對存儲器陣列200的存儲器 操作。控制電路塊220包括狀態(tài)機222、片上地址解碼器224和功率控制模塊226。狀態(tài) 機222提供存儲器操作的芯片級控制。片上地址解碼器224向解碼器240A、240B、242A和 242B使用的硬件地址提供由主機或存儲器控制器使用的它們之間的地址接口。功率控制模 塊226控制在存儲器操作期間向字線和位線提供的功率和電壓。在一個實施例中，功率控 制模塊226包括能產(chǎn)生比供電電壓更大的電壓的一個或多個電荷泵。在一個實施例中，控制電路塊220、功率控制電路226、解碼器電路224、狀態(tài)機電 路222、解碼器電路242A、解碼器電路242B、解碼器電路240A、解碼器電路240B、讀/寫電路 230A、讀/寫電路230B和/或控制器244可被稱為一個或多個管理電路。一個或多個管理 電路執(zhí)行這里所述的過程。圖4描繪了存儲器單元陣列200的示例結(jié)構(gòu)。在一個實施例中，存儲器單元的陣 列被分為存儲器單元的大量塊(例如，塊0-1023或其他數(shù)量)。如閃速EEPROM系統(tǒng)常用 的，塊是擦除的單位。即，每個塊包含一起擦除的最小量的存儲器單元。也可使用其他擦除 單位。塊包含經(jīng)由位線(例如，位線BL0-BL69623)和字線(WL0、WL1、WL2、WL3)訪問一組 NAND單列。圖4示出了串聯(lián)以形成NAND單列的四個存儲器單元。盡管四個單元被示出為 包括在每個NAND單列中，但可使用超過或少于四個(例如，NAND單列上可以有16、32、64、 128或其他數(shù)量的存儲器單元)。NAND單列的一端經(jīng)由漏極選擇柵極(連接到選擇柵極漏 極線SGD)連接到相應(yīng)位線，并且另一端經(jīng)由源極選擇柵極(連接到選擇柵極源極線SGS) 連接到源極線。典型地，每個塊被分為多個頁。在一個實施例中，頁是編程的單位。也可使用其他 編程單位。典型地，一頁或多頁數(shù)據(jù)被存儲在存儲器單元的一行中。例如，一頁或多頁數(shù)據(jù) 被存儲在連接到公共字線的存儲器單元中。頁可存儲一個或多個扇區(qū)。扇區(qū)包括用戶數(shù)據(jù) 和開銷數(shù)據(jù)(也稱為系統(tǒng)數(shù)據(jù))。典型地，開銷數(shù)據(jù)包括頭信息和已從扇區(qū)的用戶數(shù)據(jù)計算 出的糾錯碼(ECC)?？刂破?或其他組件)在數(shù)據(jù)被編程到陣列中時計算ECC，還在從陣列讀取數(shù)據(jù)時檢查它?？商鎿Q地，ECC和/或其他開銷數(shù)據(jù)被存儲在與它們所屬的用戶數(shù)據(jù) 不同的頁中，或者 甚至是不同的塊中。用戶數(shù)據(jù)的扇區(qū)典型地為512字節(jié)，對應(yīng)于磁盤驅(qū)動 器中的扇區(qū)大小。大量頁形成塊，例如大概從8頁直到32、64、128或更多頁。還可使用不 同大小的塊、頁和扇區(qū)。圖5是被分為核心部分(稱為感測模塊480)和公共部分490的單個感測塊300 的框圖。在一個實施例中，對每個位線將存在單獨的感測模塊480，并且對一組多個感測模 塊480將存在一個公共部分490。在一個例子中，感測塊將包括一個公共部分490和八個感 測模塊480。群組中每個感測模塊將經(jīng)由數(shù)據(jù)總線472與相關(guān)聯(lián)的公共部分通信?？稍诿?國專利申請公開2006/0140007中找到一個例子，其全文通過引用合并于此。感測模塊480包括感測電路塊470，其確定所連接的位線中的導(dǎo)電電流是高于還 是低于預(yù)定電平。在一些實施例中，感測模塊480包括通常被稱為感測放大器的電路。感 測模塊480還包括位線鎖存器482，其用于設(shè)置所連接的位線上的電壓條件。例如，位線鎖 存器中鎖存的預(yù)定狀態(tài)將導(dǎo)致所連接的位線拉至表示編程禁止的狀態(tài)(例如，Vdd)。公共部分490包括處理器492、一組數(shù)據(jù)鎖存器494和耦連在該組數(shù)據(jù)鎖存器494 和數(shù)據(jù)總線420之間的I/O接口 496。處理器492進行計算。例如，其功能之一是確定在 所感測的存儲器單元中存儲的數(shù)據(jù)，并在該組數(shù)據(jù)鎖存器中存儲所確定的數(shù)據(jù)。該組數(shù)據(jù) 鎖存器494用于在讀操作期間存儲由處理器492確定的數(shù)據(jù)比特。其還用于在編程操作期 間存儲從數(shù)據(jù)總線420導(dǎo)入的數(shù)據(jù)比特。所導(dǎo)入的數(shù)據(jù)比特表示要編程到存儲器中的寫數(shù) 據(jù)。I/O接口 496提供數(shù)據(jù)鎖存器494和數(shù)據(jù)總線420之間的接口。在讀和感測期間，系統(tǒng)的操作在控制(使用功率控制226)對所定址的存儲器單元 提供不同控制柵極電壓的狀態(tài)機222的控制之下。當(dāng)它步經(jīng)(st印through)與存儲器支持 的各種存儲器狀態(tài)相對應(yīng)的各種預(yù)定義控制柵極電壓時，感測模塊480可捕捉這些電壓之 一，并且輸出將經(jīng)由總線472從感測模塊480提供到處理器492。此時，處理器492通過考 慮感測模塊的觸發(fā)事件和關(guān)于經(jīng)由輸入線493從狀態(tài)機施加的控制柵極電壓的信息，確定 所得的存儲器狀態(tài)。然后，它計算存儲器狀態(tài)的二進制編碼，并將所得的數(shù)據(jù)比特存儲到數(shù) 據(jù)鎖存器494中。在核心部分的另一實施例中，位線鎖存器482負兩個責(zé)任，作為用于鎖存 感測模塊480的輸出的鎖存器以及作為上述位線鎖存器。應(yīng)理解，一些實現(xiàn)方式將包括多個處理器492。在一個實施例中，每個處理器492 將包括輸出線(圖5中未示出)，從而每個輸出線被一起線或(wired-OR)。在一些實施例 中，輸出線在連接到線或線之前被倒轉(zhuǎn)。該配置時的能夠在已經(jīng)完成編程過程時的編程驗 證過程中進行快速確定，因為接收線或線的狀態(tài)機可確定被編程的所有比特何時到達期望 電平。例如，當(dāng)每個比特到達其期望電平時，用于該比特的邏輯0將被發(fā)送到線或線(或倒 轉(zhuǎn)數(shù)據(jù)1)。當(dāng)所有比特輸出數(shù)據(jù)0(或倒裝數(shù)據(jù)1)時，則狀態(tài)機得知終止編程過程。在每 個處理器與八個感測模塊通信的實施例中，狀態(tài)機可能(在一些實施例中)需要讀取線或 線八次，或者邏輯被添加到處理器492以積累相關(guān)聯(lián)的位線的結(jié)果，從而狀態(tài)機僅僅需要 讀取線或線一次。數(shù)據(jù)鎖存器堆棧494包含對應(yīng)于感測模塊的數(shù)據(jù)鎖存器的堆棧。在一個實施例 中，每個感測模塊480存在三個(或四個或另一數(shù)目)的數(shù)據(jù)鎖存器。在一個實施例中，鎖 存器每個為1比特。
在編程或驗證期間，要編程的數(shù)據(jù)從數(shù)據(jù)總線420存儲在該組數(shù)據(jù)鎖存器494中。 在驗證過程中，處理器492相對于期望的存儲器狀態(tài)監(jiān)視驗證存儲器狀態(tài)。當(dāng)兩者一致時， 處理器492設(shè)置位線鎖存器482，以便使的位線拉至表示編程禁止的狀態(tài)。這禁止耦連到 位線的存儲器單元進一步編程，即使它在其控制柵極經(jīng)受到編程脈沖也是如此。在其他實 施例中，處理器一開始加載位線鎖存器482，并且感測電路塊在驗證過程中將其設(shè)置為禁止 值。在一些實施方式(但不是所需的)中，數(shù)據(jù)鎖存器被實現(xiàn)為移位寄存器，從而其中 存儲的并行數(shù)據(jù)被轉(zhuǎn)換為用于數(shù)據(jù)總線420的串行數(shù)據(jù)，反之亦然。在一個優(yōu)選實施例中， 對應(yīng)于m個存儲器單元的讀/寫塊的所有數(shù)據(jù)鎖存器可一起鏈接以形成塊移位寄存器，從 而可通過串行傳輸，輸入或輸出數(shù)據(jù)的塊。具體地，讀/寫模塊的庫(bank)被適配為師的 它的數(shù)據(jù)鎖存器組中的每一個按順序?qū)?shù)據(jù)移進或移出數(shù)據(jù)總線，如同它們是用于整個讀 /寫塊的移位寄存器的一部分?？稍谝韵轮姓业疥P(guān)于感測操作和感測放大器的其他信息(1)2004年3月25 日公開的美國專利申請公開號 2004/0057287 "Non-Volatile MemoryAnd Method With Reduced Source Line Bias Errors” ；(2) 2004年6月10日公開的美國專利申請公開 號 2004/0109357 "Non-Volatile Memory And Methodffith Improved Sensing” ；(3)美 國專利申請公開號20050169082; (4) 2005年4月5日提交的發(fā)明人Jian Chen的題為 "Compensating for Coupling DuringRead Operations of Non-Volatile Memory，，的美 國專利公開2006/0221692 ；以及(5) 2005年12月28日提交的發(fā)明人Siu Lung Chan和 Raul-Adrian Cemea 的題為"Reference Sense Amplifier For Non-Volatile Memory，，的 美國專利申請?zhí)?1/321,953。所有上面列出的五篇專利文檔通過引用全文合并于此。在成功的編程過程(有驗證)的結(jié)尾處，根據(jù)情況，存儲器單元的閾值電壓應(yīng)該在 已編程的存儲器單元的閾值電壓的一個或多個分部內(nèi)或在已擦除存儲器單元的閾值電壓 的分布內(nèi)。圖6例示了當(dāng)每個存儲器單元存儲三比特數(shù)據(jù)時存儲器單元陣列的示例閾值電 壓分布(或數(shù)據(jù)狀態(tài))。然而，其他實施例可對每個存儲器單元使用多余或少于三個比特的 數(shù)據(jù)(例如，每個存儲器單元四個或更多比特的數(shù)據(jù))。在圖6的例子中，每個存儲器單元存儲三比特數(shù)據(jù)；因而，存在8個有效數(shù)據(jù)狀態(tài) S0-S7。在一個實施例中，數(shù)據(jù)狀態(tài)S0在0伏之下，而數(shù)據(jù)狀態(tài)S1-S7在0伏之上。在其他 實施例中，所有8個數(shù)據(jù)狀態(tài)在0伏之上，或者可實現(xiàn)其他布置。在一個實施例中，閾值電 壓分布S0比分布S1-S7更寬。每個數(shù)據(jù)狀態(tài)對應(yīng)于存儲器單元中存儲的三比特的唯一值。在一個實施例中，S0 =111，SI = 110，S2 = 101，S3 = 100，S4 = 011，S5 = 010，S6 = 001 以及 S7 = 000。也 可使用數(shù)據(jù)到狀態(tài)S0-S7的其他映射。在一個實施例中，存儲器單元中存儲的所有數(shù)據(jù)比 特被存儲在相同的邏輯頁中。在其他實施例中，存儲器單元中存儲的每個數(shù)據(jù)比特對應(yīng)于 不同頁。由此，存儲三比特數(shù)據(jù)的存儲器單元將包括第一頁、第二頁和第三頁中的數(shù)據(jù)。在 一些實施例中，連接到相同字線的所有存儲器單元將在相同的三個數(shù)據(jù)頁中存儲數(shù)據(jù)。在 一些實施例中，連接到字線的存儲器單元可被分組為不同的頁組(例如，通過奇偶位線，或 通過其他布置)。在一些現(xiàn)有技術(shù)裝置中，存儲器單元將被擦除為狀態(tài)S0。從狀態(tài)S0，存儲器單元可被編程為任何狀態(tài)S1-S7。在被稱為序列編程的一個實施例中，存儲器單元可從擦除狀態(tài) SO直接編程為任何已編程狀態(tài)S1-S7。例如，要編程的存儲器單元的空間(population)首 先被擦除，從而空間中的所有存儲器單元處于擦除狀態(tài)SO。當(dāng)一些存儲器單元已經(jīng)從狀態(tài) SO編程為狀態(tài)S1時，其他存儲器單元從狀態(tài)SO編程為狀態(tài)S2、從狀態(tài)SO編程為狀態(tài)S3、 從狀態(tài)SO編程為狀態(tài)S4、從狀態(tài)SO編程為狀態(tài)S5、從狀態(tài)SO編程為狀態(tài)S6以及從狀態(tài) SO編程為狀態(tài)S7。由圖6的七條彎曲箭頭圖示出完全序列編程。圖7A-7I公開了用于編程非易失性存儲器的另一過程，其通過對于每個特定存儲 器單元，對于特定頁在為前一頁寫入相鄰存儲器單元之后寫入該特定存儲單元，減少浮置 柵極到浮置柵極耦連的影響。圖7A-7I的過程是三步編程過程。在第一步之前，將擦除存 儲器單元，從而它們在狀態(tài)SO的擦除閾值分布中。圖7A-7I的過程假設(shè)每個存儲器單元存儲三比特數(shù)據(jù)，其中每個比特在不同頁 中。數(shù)據(jù)的第一比特(最左側(cè)比特)與第一頁相關(guān)聯(lián)。中間比特與第二頁相關(guān)聯(lián)。最右側(cè) 比特與第三頁相關(guān)聯(lián)。數(shù)據(jù)狀態(tài)到數(shù)據(jù)的關(guān)聯(lián)如下S0 = 111，SI = 110，S2 = 101，S3 = 100，S4 = 011，S5 = 010，S6 = 001以及S7 = 000。然而，其他實施例可使用其他數(shù)據(jù)編
碼方案。當(dāng)編程第一頁(如圖7A所述)時，如果比特要成為數(shù)據(jù)“1”，則存儲器單元將停 留在狀態(tài)S0 (閾值電壓分布502)。如果比特要成為數(shù)據(jù)“0”，則存儲器單元被編程為狀態(tài) S4(閾值電壓分布504)。在相鄰的存儲器單元被編程之后，相鄰浮置柵極之間的電容性耦 合可是的狀態(tài)S4變寬，如圖7B所示。狀態(tài)S0也可變寬，但是S0和S1之間沒有足夠的裕 度以忽略影響。關(guān)于相鄰浮置柵極之間的電容性耦合的更多信息可在美國專利5，867，429 和美國專利6，657，891中找到，兩者通過引用全文合并于此。當(dāng)編程第二頁(見圖7C)時，如果存儲器單元處于狀態(tài)S0并且第二頁比特是數(shù) 據(jù)“1”，則存儲器單元停留在狀態(tài)S0。在一些實施例中，第二頁的編程過程將閾值電壓分 布501緊縮(tighten)為新的SO。如果存儲器單元處于狀態(tài)SO并且要寫入第二頁的數(shù)據(jù) 是“0”，則存儲器那樣移至狀態(tài)S2(閾值電壓分布506)。狀態(tài)S2具有驗證點(最低電壓) C*。如果存儲器單元處于狀態(tài)S4并且要寫入存儲器單元的數(shù)據(jù)是“1”，則存儲器單元保留 為S4。然而，通過將存儲器單元從閾值電壓分布504移至用于狀態(tài)S4的閾值電壓分布508， 緊縮狀態(tài)S4，如圖7C所示。閾值電壓分布508具有驗證點E* (與閾值電壓分布504的 相比)。如果存儲器單元處于狀態(tài)S4并且要寫入第二頁的數(shù)據(jù)是“0”，則存儲器單元使得 其閾值電壓移至狀態(tài)S6 (閾值電壓分布510)，具有驗證點G*。在編程了相鄰存儲器單元之后，如圖7D的閾值電壓分布506、508和510所示，由 于浮置柵極到浮置柵極耦合，狀態(tài)S2、S4和S6變寬。在一些情況下，狀態(tài)S0也可變寬。圖7E、7F、7G和7H描繪了第三頁的編程。當(dāng)一幅圖可用于示出編程時，為了可視 性原因在四幅圖中描繪過程。在已經(jīng)編程了第二頁之后，存儲器單元處于狀態(tài)S0，S2，S4或 S6。圖7E示出了對第三頁編程狀態(tài)S0的存儲器單元。圖7F示出了對第三頁編程狀態(tài)S2 的存儲器單元。圖7G示出了對第三頁編程狀態(tài)S4的存儲器單元。圖7H示出了對第三頁 編程狀態(tài)S6的存儲器單元。圖71示出了已經(jīng)對存儲器單元的空間(同時或串行地)進行 圖7E、圖7F、圖7G和圖7H的過程之后的閾值電壓分布。如果存儲器單元處于狀態(tài)S0并且第三頁數(shù)據(jù)是“1”，則存儲器單元保持狀態(tài)S0。如果第三頁的數(shù)據(jù)是“0”，則存儲器單元的閾值電壓升高到狀態(tài)S1，具有驗證點B(見圖 7E)。如果存儲器單元處于狀態(tài)S2并且要寫進第三頁的數(shù)據(jù)是“1”，則存儲器單元將保 持狀態(tài)S2 (見圖7F)。然而，一些編程將被執(zhí)行以將閾值分布506緊縮為具有C伏的驗證 點的新狀態(tài)S2。如果要寫到第三頁的數(shù)據(jù)是“0”，則存儲器單元將被編程為狀態(tài)S3，具有D 伏的驗證點。如果存儲器單元處于狀態(tài)S4并且要寫進第三頁的數(shù)據(jù)是“1”，則存儲器單元將保 持狀態(tài)S4 (見圖7G)。然而，一些編程將被執(zhí)行以將閾值分布508緊縮為具有驗證點E的新 狀態(tài)S2。如果存儲器單元處于狀態(tài)S4并且要寫到第三頁的數(shù)據(jù)是“0”，則存儲器單元將使 得其閾值電壓升高為狀態(tài)S5，具有驗證點F。如果存儲器單元處于狀態(tài)S6并且要寫進第三頁的數(shù)據(jù)是“1”，則存儲器單元將保 持狀態(tài)S6(見圖7H)。然而，將有一些編程使得閾值分布510被緊縮為具有G處的驗證點的 新狀態(tài)S6。如果第三頁數(shù)據(jù)是“0”，則存儲器單元將其閾值電壓編程為狀態(tài)S7,具有驗證點 H。在第三頁的編程的結(jié)束處，存儲器單元將是圖71所示的八個狀態(tài)之一。圖8描繪了編程一組存儲器單元的頁的順序的一個例子。表提供了對于圖4的四 條字線(WL0、WL1、WL2和WL3)；然而，表可被適配為容納多個與少于四條字線。連接到WL0 的存儲器單元的第一頁被編程，然后是連接到WL1的存儲器單元的第一頁的編程，然后是 連接到WL0的存儲器單元的第二頁的編程，然后是連接到WL2的存儲器單元的第一頁的編 程，然后是連接到WL1的存儲器單元的第二頁的編程，等等。圖9是描述了用于對連接到所選字線的存儲器單元編程的編程過程的流程圖。在 一個實施例中，圖9的過程用來對存儲器單元的塊編程。在圖9的過程的一個實現(xiàn)方式中， 存儲器單元被預(yù)編程以便維持存儲器單元上的均勻磨損(步驟550)。在一個實施例中，存 儲器單元被預(yù)編程為狀態(tài)7、隨機模式或任何其他模式。在一些實現(xiàn)方式中，無需執(zhí)行預(yù)編程。在步驟552中，在編程之前擦除存儲器單元(以塊或其他單位)。在一個實施例中 通過在足夠的時間段中將P-阱升高到擦除電壓(例如，20伏)并將所選塊的字線接地，同 時源極和位線浮置，擦除存儲器單元。由于電容性耦合，未選字線、位線、選擇線和公共源極 線也被升高為大部分的擦除電壓。由此強電場被施加到所選存儲器單元的隧道氧化物層， 并且當(dāng)浮置柵極的電子發(fā)射到襯底側(cè)(典型地，通過Fowler-Nordheim隧道機制)時，所選 存儲器單元被擦除。當(dāng)電子從浮置柵極輸運到P-阱區(qū)時，所選單元的閾值電壓降低。擦除 可對整個存儲器陣列、對單個塊或另一單位的單元進行。在一個實施例中，在擦除存儲器單 元之后，所有已擦除存儲器單元將處于狀態(tài)SO (見圖6)。在步驟554，進行軟編程以縮短已擦除的存儲器單元的擦除閾值電壓的分布。作為 擦除過程的結(jié)果，一些存儲器單元可以處于比必要更深的擦除狀態(tài)。軟編程可將編程脈沖 應(yīng)用于將更深擦除的存儲器單元的閾值電壓移為更接近擦除驗證電平。例如，看圖6，步驟 554可包括緊縮與狀態(tài)SO相關(guān)聯(lián)的閾值電壓分布。在步驟556中，塊的存儲器單元如這里 所述那樣編程。圖9的過程可使用上述各種電路的在狀態(tài)機的指導(dǎo)下執(zhí)行。在其他實施例 中，圖9的過程可使用上述各種電路在控制器的指導(dǎo)下執(zhí)行。在執(zhí)行圖9的過程之后，可讀 取塊的存儲器單元。
圖10是描述用于對連接到公共字線的存儲器單元進行編程的過程的一個實施例 的流程圖。在圖9的步驟556期間，可一次或多次執(zhí)行圖10的過程。例如，圖10的過程可 用于執(zhí)行圖6的完全序列編程，在此情況下，圖10的過程對于每個字線執(zhí)行一次。在一個 實施例中，以從最接近源極線的字線開始、向著位線工作的順序執(zhí)行編程過程。圖10的過 程還可用于執(zhí)行字線的數(shù)據(jù)頁的編程，參照圖7A-I的編程過程，在此情況下，圖10的過程 對于每個字線執(zhí)行三次。還可使用其他布置。圖10的過程在狀態(tài)機222的指導(dǎo)下執(zhí)行。 典型地，在編程操作期間施加到控制柵極的編程電壓被施加為一系列編程脈沖。 在編程脈沖之間，是使得能夠進行驗證的一組驗證脈沖。在許多實現(xiàn)方式中，編程脈沖的幅 度隨著每個連續(xù)脈沖增加預(yù)定步長。在圖10的步驟608中，編程電壓(Vpgm)被初始化為 起始幅度(例如， 12-16V或另一合適的電平)，并且由狀態(tài)機222維持的編程計數(shù)器PC 被初始化為1。在步驟610中，編程信號Vpgm的編程脈沖被施加到所選字線(為編程選擇 的字線)。未選字線接收一個或多個上舉電壓(例如， 9伏)以執(zhí)行本領(lǐng)域已知的上舉方 案。如果存儲器單元應(yīng)該被編程，則相應(yīng)的位線被接地。另一方面，如果存儲器電路應(yīng)該保 持其當(dāng)前閾值電壓，則相應(yīng)的位線被連接到Vdd以禁止編程。關(guān)于上舉方案的更多信息可在 美國專利6，859，397和美國專利申請11/555，850中找到，兩者均通過引用合并于此。在步驟610中，編程脈沖被同時施加到與所選字線連接的所有存儲器單元，從而 連接到所選字線的所有存儲器單元被一起編程。即，它們同時(或在重疊的時間期間)被 編程。按此方式，連接到所選字線的所有存儲器單元將同時具有它們的閾值電壓改變，除非 它們已經(jīng)被鎖定不能編程。在步驟612中，使用合適的目標電平組驗證所選存儲器單元的狀態(tài)。圖10的步驟 612包括執(zhí)行一個或多個驗證操作。通常，在驗證操作和讀操作期間，所選字線被連接到電 壓，其電平對于每個讀和驗證操作指定(例如，見圖71的B、C、D、E、F、G和H)，以便確定所 關(guān)心的存儲器單元的閾值電壓是否已經(jīng)到達這樣的電平。在施加字線電壓之后，測量存儲 器單元的導(dǎo)電電流以確定存儲器單元是否響應(yīng)于施加到字線的電壓而導(dǎo)通。如果測得導(dǎo)電 電流大于特定值，則假設(shè)存儲器單元導(dǎo)通并且施加到字線的電壓大于存儲器單元的閾值電 壓。如果未測得導(dǎo)電電流大于特定值，則假設(shè)存儲器單元未導(dǎo)通，并且施加到字線的電壓不 大于存儲器單元的閾值電壓。存在許多在讀或驗證操作期間測量存儲器單元的導(dǎo)電電流。在一個例子中，通 過其對感測放大器中的專用電容器放電或充電的速率，測量存儲器單元的導(dǎo)電電流。在 另一例子中，所選存儲器單元的導(dǎo)電電流允許(或不能允許)包括存儲器單元的NAND單 列對相應(yīng)的位線放電。在一段時間之后測量位線上的電壓，以查看它是否已被放電。注 意到這里描述的技術(shù)可通過本領(lǐng)域已知的用于驗證/讀的不同方法來使用。關(guān)于驗 證/讀的更多信息可在通過引用全文合并于此的以下專利文檔中找到(1)2004年3月 25 日公開的美國專利申請公開號 2004/0057287 "Non-Volatile Memory And Method WithReduced Source Line Bias Errors”；(2) 2004 年 6 月 10 日公開的美國專利申請公開 號 2004/0109357 "Non-Volatile Memory And Method With ImprovedSensing" ； (3)美國 專利申請公開號20050169082 ；以及(4) 2005年4月5日提交的發(fā)明人Jian Chen的題為 “Compensating for Coupling During ReadOperations ofNon-Volatile Memory，，的美國 專利公開 2006/0221692。
如果檢測到所選存儲器單元的閾值電壓已經(jīng)到達合適的目標電平，則在后續(xù)編程 脈沖期間，通過例如將其位線電壓升高到Vdd，存儲器單元被鎖定不能進一步編程。因此，在 編程操作(例如，步驟610)期間，通路電壓(例如， 10伏)被施加到所選字線。未選字 線(以通路電壓)耦連到未選位線(以Vdd)，導(dǎo)致在未選位線的溝道中存在電壓(例如，近 似8伏)，其防止編程。還可利用這里描述的技術(shù)，使用鎖定存儲器單元不能編程的其他方 案?；貋砜磮D10，在步驟614中，檢查所有存儲器單元是否已經(jīng)到達它們的目標閾值 電壓 。如果這樣，編程過程完成并成功，因為所有所選存儲器單元被編程并驗證到它們的 目標狀態(tài)。在步驟616中，報告“PASS”(通過)的狀態(tài)。注意在一些實現(xiàn)方式中，在步驟 614中，檢查至少預(yù)定數(shù)目的存儲器單元是否已經(jīng)被正確編程。該預(yù)定數(shù)目可小于所有存儲 器單元的數(shù)目，由此允許編程過程在所有存儲器單元已經(jīng)到達它們合適的驗證電平之前停 止。在讀過程期間，可使用糾錯來校正未被成功編程的存儲器單元。如果在步驟614中確定并非所有存儲器單元已經(jīng)到達它們的目標閾值電壓，則編 程過程繼續(xù)。在步驟618中，針對編程限值(PL)檢查編程計數(shù)器PC。編程限值的一個例 子是20 ；然而，可使用其他值。如果編程計數(shù)器PC不小于編程限值，則在步驟630中確定 還未被成功編程的存儲器單元的數(shù)目等于或小于預(yù)定數(shù)目。如果未成功編程的存儲器單元 的數(shù)目等于或小于預(yù)定數(shù)目，則編程過程被標志為通過，并且在步驟632中報告狀態(tài)PASS。 在許多情況下，在讀過程期間，可使用糾錯校正未被成功編程的存儲器單元。然而，如果未 被成功編程的存儲器單元的數(shù)目大于預(yù)定數(shù)目，則編程過程被標志為失敗，并且在步驟634 中報告狀態(tài)FAIL (失敗)。如果在步驟618中確定編程計數(shù)器PC小于編程限值PL，則過程繼續(xù)到步驟620， 在此期間，編程計數(shù)器PC遞增1，并且編程電壓Vpgm被步加到下一幅度。例如，下一脈沖將 具有比前一脈沖大一個步長(例如，0. 1-0.4伏的步長)的幅度。在步驟622中，確定是否 已經(jīng)產(chǎn)生觸發(fā)。在一個實施例中，當(dāng)編程電壓Vpgm(例如，編程脈沖)的幅度到達觸發(fā)電壓 時，產(chǎn)生觸發(fā)。其他實施例可能使用其他觸發(fā)(例如，基于時間、已編程的比特數(shù)、脈沖數(shù)、 電流等)。如果還未產(chǎn)生觸發(fā)，則過程循環(huán)回步驟610，并且下一編程脈沖(以步驟620中 設(shè)置的新幅度)被施加到所選字線，從而對所有位線(除了由于它們到達它們的目標狀態(tài) 而鎖定的那些存儲器單元)進行編程。過程從步驟610如上所述繼續(xù)。觸發(fā)被設(shè)置為使得其用信號表示或者另外指示設(shè)計電容性耦合的鎖定條件。通 常，在相鄰浮置柵極之間存在電容性耦合。當(dāng)兩個相鄰浮置柵極(第一浮置柵極和第二浮 置柵極)正被編程時，電容性耦合保持恒定和/或可預(yù)測。當(dāng)?shù)谝桓≈脰艠O由于其到達目 標狀態(tài)而鎖定不能編程，則該第一浮置柵極的電壓電勢將由于上舉而增加。因為第一浮置 柵極具有更高的電壓電勢，則對第二浮置柵極的電容性耦合增加。較高的電容性耦合將增 加第二浮置柵極上的電壓，其將增加第二浮置柵極的編程速度。這可導(dǎo)致過編程。過編程 的風(fēng)險在從較慢編程(當(dāng)兩個相鄰存儲器單元仍被編程時)到較快編程(當(dāng)存儲器單元正 被編程，而其相鄰存儲器單元被禁止編程)轉(zhuǎn)變時較大。圖IlA示出了兩個相鄰浮置柵極806和810。每個浮置柵極806和810位于各自 活動區(qū)域804和808上方。公共字線多晶硅層802用作兩個浮置柵極的控制柵極，并且還 在浮置柵極之間提供屏蔽805。屏蔽805減少浮置柵極806和810之間的耦合。圖IlA示出了兩個浮置柵極正被編程；因而，它們的活動區(qū)域被設(shè)置為O伏。如上所述，如果浮置柵 極之一被鎖定不能編程，則其活動區(qū)域?qū)⒈簧吓e直到7和10伏之間，由此上舉各個浮置柵 極的電壓電勢，并導(dǎo)致對其相鄰浮置柵極的電容性耦合增加。相鄰復(fù)制柵極則將較快編程。 較快編程可能導(dǎo)致過編程。盡管浮置柵極806和810之間的屏蔽805有助于減少電容性耦合，但當(dāng)大電壓被 施加到字線時，多晶硅屏蔽805減弱(depleted)。例如，圖IlB示出了具有字線多晶硅層 802中的點線812的相同的兩個浮置柵極806和810。點線812下方的區(qū)域被減弱。因為 點線812下方的區(qū)域被減弱，所以它不提供對上述電容性耦合的完全屏蔽。圖IlC示出了具有點線812下方的減弱區(qū)的相同的兩個浮置柵極806和810。然 而，圖IlC示出了被鎖定不能編程的浮置柵極806。因而，活動區(qū)域804處于高電壓，其使得 浮置柵極806位于高電壓。因為浮置柵極806位于較高電壓并且屏蔽805被減弱，所以浮 置柵極806和810之間的電容性耦合將導(dǎo)致浮置柵極810具有較高電勢，因而編程較快。在一個實施例中，使用裝置特性(包括仿真)確定多晶硅字線層802在哪個字 線 電壓上減弱，從而產(chǎn)生耦合，如參照圖Iic所述。在其他實施例中，通過測試實際硅來測量 該字線電壓。在一些實施例中，可測試每片硅。在其他實施例中，可測試部件的樣本，并且 對部件的整體群組使用測得的電壓。還可使用用于確定開始減弱的電壓的其他手段。其中如上所述減弱嚴重到足以引起編程速度增加的該字線電壓是圖10的步驟 622中使用的觸發(fā)電壓。由此，如果Vpgm編程脈沖的幅度已經(jīng)到達字線多晶硅層中存在足 夠的減弱的觸發(fā)電壓以允許耦合，然后遇到觸發(fā)，并且過程前進到圖10的步驟624。當(dāng)一個 鄰居被鎖定而另一鄰居仍編程時字線多晶硅層減弱并允許耦合由此潛在地加速編程的條 件在此被稱為鎖定條件。如果在步驟622中遇到觸發(fā)，則在步驟624中確定附加鎖定條件的機會較小。如 上討論，當(dāng)一個存儲器單元正被編程時鎖定條件出現(xiàn)，相鄰存儲器單元被鎖定不能編程，并 且字線電壓足夠高。鎖定條件導(dǎo)致較快的編程。當(dāng)存在從較慢編程到較快編程的轉(zhuǎn)變時， 可能出現(xiàn)過編程。由此，在一個實施例中，系統(tǒng)檢查以查看是否存在由于鎖定條件的開始 (onset)而出現(xiàn)的從慢到快編程的潛在轉(zhuǎn)變。系統(tǒng)通過檢查新/附加鎖定條件的潛在數(shù)目， 檢查從慢到快編程的潛在轉(zhuǎn)變。在一些實施例中，系統(tǒng)可容忍少量錯誤，因為這些錯誤可在 讀過程中使用本領(lǐng)域已知的糾錯方案來校正。因而，如果潛在鎖定條件的數(shù)目足夠小，則系 統(tǒng)可容忍錯誤的潛在可能，并且不必再編程期間校正它。在對于圖10中所示的當(dāng)前編程過 程新鎖定條件的機會較低的情況下，那么過程從步驟624返回步驟610，并且施加下一編程 脈沖，以便對還未被鎖定不能編程的所有位線上的存儲器單元編程。如果在步驟624中確 定新/附加鎖定條件的潛在數(shù)目不低，則過程前進以執(zhí)行步驟626和628，其包括單獨以及 在與對奇數(shù)位線上的存儲器單元編程的不同時間，對偶數(shù)位線上的存儲器單元編程。返回看圖4，描繪了存儲器單元的塊(塊i)。在一個實施例中，沿著字線的存儲器 單元被分為兩個群組。第一群組是連接到奇數(shù)位線(例如，BL1、BL3、BL5...)的所有那些 存儲器單元。第二群組包括連接到偶數(shù)位線Uf^n，BL0、BL2、BL4...)的所有存儲器單元。 如可從圖4看到的，偶數(shù)位線和奇數(shù)位線交織。由此，連接到偶數(shù)位線的存儲器單元的群組 與連接到奇數(shù)位線的存儲器單元交織。如果僅僅偶數(shù)位線被編程，則連接到奇數(shù)位線的所 有存儲器單元將被鎖定。這將保證如下情形任何被編程的存儲器單元將會有被鎖定的兩個鄰居。盡管這可能導(dǎo)致耦合，但因為保證兩個鄰居被鎖定，所以耦合是可預(yù)測和恒定的。 結(jié)果，不太可能過編程。連接到字線的存儲器單元可被分為多于兩個群組，并且可被分為除 了奇數(shù)和偶數(shù)群組之外的群組類型。在圖10的步驟626中，編程脈沖被施加到所選字線，以便僅僅對連接到偶數(shù)位線 的那些存儲器單元編程。由此，偶數(shù)位線將處于0伏，而奇數(shù)位線將被施加Vdd。在步驟626 期間，僅僅偶數(shù)位線被編程。在執(zhí)行步驟626之后，執(zhí)行步驟628，其包括將編程脈沖施加到 相同的所選字線。在步驟628期間，僅僅連接到奇數(shù)位線的存儲器單元被編程。由此，步驟 628將包括將0伏施加到奇數(shù)位線并將Vdd施加到偶數(shù)位線。由此，步驟626和628將兩 個連續(xù)的編程脈沖施加到相同字線(由此，施加到與該字線相連的相同存儲器單元組)；然 而，在第一脈沖期間僅僅偶數(shù)位線被編程(步驟626)，并且在第二脈沖期間僅僅奇數(shù)位線 被編程(步驟628)。因而，與連接到奇數(shù)位線的存儲器單元(奇數(shù)存儲器單元)分開對連 接到偶數(shù)位線的存儲器單元(偶數(shù)存儲器單元)編程。例如，如果WL2_i是所選字線(見圖4)，則連接到BLO、BL2、BL4和WL2_i的存儲器單元將在步驟626中編程，并且連接到BLl、 BL3、BL5和WL2_i的存儲器單元將在步驟628中編程。盡管奇數(shù)存儲器單元接收步驟626 的編程脈沖，但在步驟626期間它們被禁止編程。盡管偶數(shù)存儲器單元接收步驟628的編 程脈沖，但在步驟628期間它們被禁止編程。在步驟628之后，過程循環(huán)回到步驟612，并且 偶數(shù)位線和奇數(shù)位線上的存儲器單元被全部一起驗證(除非，在一些實現(xiàn)方式中，它們之 前由于它們到達它們的目標而鎖定)。過程從步驟612繼續(xù)，如上所述。在步驟626和628 之間不執(zhí)行驗證操作。圖12是用于編程電壓Vpgm的示例波形。圖12的信號包括脈沖702、704、706、708、 710、712、714、716、718、720、722、724、726、728、730、732、734 和 736。編程脈沖 702-720 都 在觸發(fā)之前施加。那些脈沖的每個幅度小于觸發(fā)電壓。脈沖702-720被施加為圖10的步 驟610的重復(fù)的一部分。在施加脈沖720之后，已經(jīng)到達觸發(fā)電壓(例如，Vpgm的幅度大 于觸發(fā)電壓)，并且過程與奇數(shù)位線分開執(zhí)行偶數(shù)位線的編程(步驟626和步驟628)。因 而，圖12示出了 722和724上的兩個脈沖。編程脈沖722用于對連接到偶數(shù)位線的存儲器 單元編程(步驟626)，并且編程脈沖724用于對連接到奇數(shù)位線的存儲器單元編程(步驟 724)；然而，兩個脈沖722和724都被施加到相同的所選字線。在圖12的例子中，過程繼續(xù) 對奇數(shù)和偶數(shù)位線分開編程(首先編程偶數(shù)位線，接著編程奇數(shù)位線)。例如，脈沖726和 728是圖10的步驟626和628的下一次重復(fù)。脈沖730和732是步驟626和628的下一次 重復(fù)。在圖12的例子中，步驟734和736是步驟626和628的最后一次重復(fù)。在施加脈沖 734和736之后，所有存儲器單元已適當(dāng)驗證(或足夠的存儲器已驗證)，從而過程成功完 成。圖13提供了用于編程脈沖Vpgm的另一示例波形。圖13的例子包括從全部位線 編程(步驟610)轉(zhuǎn)變到對偶數(shù)和奇數(shù)位線分開編程(步驟626和628)，然后轉(zhuǎn)變回全部位 線編程的編程過程。在重復(fù)步驟610期間，施加編程脈沖750、752、754、756、758、760、762、 764、766和768。在編程脈沖768之后，觸發(fā)電壓已經(jīng)到達，并且過程執(zhí)行步驟626和628以 利用編程脈沖770對連接到偶數(shù)位線的存儲器單元編程，并利用編程脈沖772對連接到奇 數(shù)位線的存儲器單元編程。圖13示出了步驟626和628的三次重復(fù)。在步驟626和628的 第二次重復(fù)中，編程脈沖774用于對連接到偶數(shù)位線的存儲器單元編程，而編程脈沖776用于對連接到奇數(shù)位線的存儲器單元編程。在步驟626和628的第三次重復(fù)中，編程脈沖778用于對連接到偶數(shù)位線的存儲器單元編程，而編程脈沖780用于對連接到奇數(shù)位線的存儲 器單元編程。在步驟628中施加編程脈沖780之后，確定鎖定條件的發(fā)生率(incidence)較 低。因而，在步驟624之后，過程繼續(xù)到步驟610，并且編程脈沖782被施加到連接到所有位 線的存儲器單元(除了由于它們已經(jīng)到達它們的目標狀態(tài)而鎖定的那些存儲器單元)。圖 10的過程的下一次重復(fù)將包括在步驟610中施加一個編程脈沖784。在施加編程脈沖784 之后，確定足夠的存儲器單元已經(jīng)驗證，并且編程過程已經(jīng)成功完成。如上所述，在編程脈沖之間執(zhí)行一組驗證操作。在一個實施例中，對于每個驗證操 作，驗證脈沖被施加到所選字線。例如，如果存儲器單元可處于八個潛在數(shù)據(jù)狀態(tài)，則將有 七個驗證操作，因而有七個驗證脈沖。圖14示出了編程脈沖706、708和710(也見圖12) 以及在編程脈沖706、708和710之間施加的驗證脈沖的例子。圖14的每個驗證脈沖與驗 證操作相關(guān)聯(lián)，如上所述。圖15也示出了之間有驗證脈沖的編程脈沖。圖15示出了圖12的編程脈沖722、 724、726、728、730和732。這六個編程脈沖與在已經(jīng)到達觸發(fā)電壓之后施加編程脈沖相關(guān) 聯(lián)。因而，分開對奇數(shù)和偶數(shù)存儲器單元編程。如上所述，編程脈沖722對連接到偶數(shù)位線 的存儲器單元編程，而編程脈沖724對連接到奇數(shù)位線的存儲器單元編程。在一個實施例 中，在編程脈沖722和724之間沒有驗證操作。在編程脈沖724之后且在下一對脈沖726、 728之前，施加一組驗證脈沖以便進行驗證操作。在脈沖728之后且在下一堆脈沖(730、 732)之前，施加一組驗證脈沖以便進行相應(yīng)的一組驗證操作。圖16描繪了編程期間各種信號的行為。更具體地，途中示出了在圖10的步驟610、 626和628的一次重復(fù)期間的操作。所描繪的編程操作可被分組為位線預(yù)充電階段、編程階 段和放電階段。在位線預(yù)充電階段的時段(1)期間，通過將SGS維持在OV而截止源極選擇晶體 管，而通過SGD走高到Vse導(dǎo)通漏極選擇晶體管，由此允許位線訪問NAND單列。在位線預(yù)充 電階段的時段⑵期間，允許被禁止編程的NAND單列(BL禁止)的位線電壓升高到由Vdd 給定的預(yù)定電壓。當(dāng)被禁止編程的NAND單列的位線電壓升高到Vdd時，禁止編程的NAND單 列將在漏極選擇晶體管上的柵極電壓SGD在時段(3)中下降到Vdd時浮置。編程NAND單 列的位線電壓(BL pgm)被活動下拉到0V。在一些替代實施例中，編程NAND單列的位線電 壓被基于其兩個鄰居是否處于禁止編程模式而偏壓。關(guān)于該偏壓的更多信息可在美國專利 7，187，585中找到，其全文通過引用合并于此。在編程階段的時段(4)期間，未選字線(WL_imSel)被設(shè)置為VPASS以使得能夠上 舉NAND單列。因為禁止編程的NAND單列正浮置，所以被施加到未尋址的存儲器晶體管的 控制柵極的高VPASS上舉它們溝道和電荷存儲元件的電壓，由此禁止編程。典型地，VPASS 被設(shè)置為相對于Vpgm(例如， 12-24V)的某一中間電壓(例如， 10V)。在編程階段的時段(5)期間，編程電壓Vpgm被施加到所選字線(WL_sel)，作為編 程脈沖。時段(5)的編程脈沖對應(yīng)于圖12的脈沖702-736或圖13的脈沖750-784中的任 一個。被禁止的存儲器單元(即，具有上舉的溝道和電荷存儲單元)將不被編程。所選存 儲器單元(連接到所選字線)將被編程。在放電階段的時段(6)，允許各種控制線和位線放 電 ο
圖17是描述用于確定附加鎖定條件的機會是否低的過程的一個實施例的流程圖 (見圖10的步驟624)。在步驟850中，沿著相同字線，將每個存儲器單元與其相鄰存儲器 單元進行比較。在步驟852中，系統(tǒng)對向鎖定條件的潛在轉(zhuǎn)變的數(shù)目X進行計數(shù)。如果兩 個相鄰存儲器單元均被編程，由于鄰居之一可能潛在地在另一個之前到達其目標并鎖定， 則存在潛在鎖定條件。由此，在一個實施例中，步驟852包括對仍被編程的相鄰存儲器單元 對的數(shù)目進行計數(shù)。如果潛在鎖定條件的數(shù)目大于閾值(步驟854)，則附加鎖定條件的機 會不低(步驟858)。如果潛在鎖定條件的數(shù)目不大于閾值，則附加鎖定條件的機會低(步 驟856)。基于可通過糾錯碼校正的比特數(shù)來設(shè)置步驟854的閾值。例如，一個實施例包括 可修復(fù)多達七比特的不正確數(shù)據(jù)(大約數(shù)據(jù)的百分之0.01的量)的糾錯碼。由此，如果潛 在鎖定條件的數(shù)目小于七，則附加鎖定條件的機會低(步驟856)。也可使用其他閾值。在 另一實施例中，步驟850將僅僅包括與其鄰居相比的存儲器單元的子集，并且結(jié)果可外推 到整個空間并與閾值比較。圖18是能實現(xiàn)圖17的過程的硬件的一個例子的框圖。用于所有存儲器單元的數(shù) 據(jù)鎖存器494(見圖5)將數(shù)據(jù)提供給移位寄存器880。在一個實施例中，移位寄存器880可 包括實際數(shù)據(jù)鎖存器494。移位寄存器880包括用于所有位線的所有數(shù)據(jù)。數(shù)據(jù)一次被移 出一比特，首先進入一比特寄存器884，然后進入一比特寄存器884。寄存器882中的數(shù)據(jù) 和來自寄存器884的數(shù)據(jù)被發(fā)送到NOR(或非)門886。NOR門886的輸出被發(fā)送到積累器 888。積累器888的輸出被提供給狀態(tài)機222，其確定潛在鎖定條件的數(shù)目是否不大于閾值。 圖18的電路對相鄰位線存儲0-0的發(fā)生率進行計數(shù)。在一個例子中，為配置感測電路塊以 對位線施加合適的電壓，使用數(shù)據(jù)鎖存器存儲特定存儲器單元應(yīng)被編程還是被禁止編程的 指示。在一個實施例中，各個數(shù)據(jù)鎖存器在位線要被禁止的情況下將存儲一(1)，并且在位 線要被設(shè)置進行編程的情況下將存儲零(0)。由此，圖18的電路將尋找數(shù) 據(jù)為0-0的相鄰 位線，并使用積累器888對出現(xiàn)次數(shù)進行計數(shù)。如果積累器888對0-0計數(shù)的次數(shù)大于閾 值，則狀態(tài)機總結(jié)出附加鎖定條件的機會不低(并且，在圖10中，過程將繼續(xù)到步驟626)。圖19描述了確定附加鎖定條件的機會是否低的另一實施例。在步驟902中，對仍 被編程的存儲器單元的數(shù)目進行計數(shù)。在替代例中，對被鎖定的存儲器單元的數(shù)目進行計 數(shù)。在步驟904中，確定仍被編程的存儲器單元的數(shù)目低于閾值。如果仍被編程的存儲器 單元的數(shù)目小于閾值(步驟904)，則附加鎖定條件的機會較低(步驟906)。如果被鎖定的 存儲器單元的數(shù)目不小于閾值，則附加鎖定條件的機會不低(步驟908)。在一個實施例中， 閾值可能被設(shè)置為使得如果僅僅0. 4%的存儲器單元仍被編程(或99. 6%被鎖定)，則附加 鎖定條件的機會較低。也可使用其他閾值。圖20是描繪了可用于實現(xiàn)圖19的過程的硬件的一個例子的框圖。圖20示出了 與比較器電路920通信的用于每個位線群組的每個處理器492 (例如，用于8個位線的一個 處理器492)。每個處理器將指示它們各自的位線是在被編程還是鎖定。比較器920包括用 于對被鎖定的位線的數(shù)目進行計數(shù)的電路。在一個實施例中，這可通過從上述鎖存器提供 數(shù)據(jù)來實現(xiàn)。比較器920可訪問指示閾值的參數(shù)922 (見步驟904)，并比較該閾值和被鎖定 的位線總數(shù)。比較器920的輸出被發(fā)送到狀態(tài)機222。返回看圖10，使用觸發(fā)(步驟622)將編程過程從對奇數(shù)和偶數(shù)存儲器單元一起編 程變?yōu)閷ζ鏀?shù)和偶數(shù)存儲器單元分開編程。一個實施例包括使用裝置特性(包括仿真)確定合適的觸發(fā)電壓。在一些實施例中，觸發(fā)電壓可對于每個集成電路分開調(diào)節(jié)(trim)。即，在制造集成電路之后，可測試每個集成電路?；谠摐y試，可設(shè)置或調(diào)整觸發(fā)電壓。圖21、圖22和圖23是描述用于調(diào)節(jié)或設(shè)置觸發(fā)值的三個實施例。圖21_23的過 程可在一個塊上執(zhí)行。然后對于存儲器裝置上的所有塊，可使用來自該一個塊的數(shù)據(jù)。在一 個替代例中，可測試多個塊，并且結(jié)果被施加到所有塊。在另一替代實施例中，圖21-23的 過程可在每個塊上執(zhí)行，這樣每個塊將具有其自己的觸發(fā)值。在一個實施例中，在塊中僅僅 測試一個字線。在其他實施例中，可測試多于一個的字線，并且結(jié)果被平均或者另外組合。 在其他實現(xiàn)方式中，其他單位(例如，字線、字線群組、頁、扇區(qū)等)可選擇用于測試。在圖21的步驟1002中，擦除被測試的特定塊(或多個塊)。然后過程將對一個所 選字線上的偶數(shù)單元編程。在一個實施例中，僅僅一個字線將接收編程。基于該一個字線， 將對于整個塊、整個芯片或整個存儲器系統(tǒng)確定新的觸發(fā)值。在其他實施例中，多個字線可 被編程，并且數(shù)據(jù)可被平均化或每個字線可具有其自己的觸發(fā)值。在步驟1004中，連接到 所選字線的存儲器單元被編程。步驟1004的編程過程包括使得連接到奇數(shù)位線和偶數(shù)位 線的所有存儲器單元能進行編程，以及施加具有增加的幅度的編程脈沖，直到編程脈沖到 達幅度Vpgm_teSt。在一個實施例中，Vpgm_teSt—開始被設(shè)置為比從裝置特性確定的觸 發(fā)電壓低2伏。步驟1004的編程過程類似于圖10的過程，除了在步驟620之后，過程始終 循環(huán)回到步驟610 (沒有步驟622-628)。在步驟1004的編程過程完成之后，則在步驟1006 中測量連接到偶數(shù)位線的存儲器單元的閾值電壓分布的頂部和底部。在步驟1008中，擦除 塊。在步驟1010中，連接到偶數(shù)位線的存儲器單元被再次編程；然而，對于步驟1010 的所有編程脈沖，連接到奇數(shù)位線的存儲器單元被禁止編程。步驟1010包括施加具有增加 的幅度的一系列編程脈沖，直到編程脈沖的幅度等于與步驟1004相同的Vpgm_test。在步 驟1012中，測量對連接到偶數(shù)位線的存儲器單元的閾值電壓分布。在步驟1014中，比較在 步驟1012和1006中測量的閾值電壓分布的頂部和底部。在一個實施例中，比較兩個閾值電 壓分布的下界。在另一實施例中，比較每個閾值電壓分布的上界。如果閾值電壓分布的下 界(或上界)之間的差不大于閾值，則Vpgm_teSt增加預(yù)定量(例如，0.5伏或其他值)，并 且過程通過循環(huán)回到步驟1002而重復(fù)。如果兩個閾值電壓分布的最低點之間的差大于閾 值，則修正觸發(fā)電壓(從通過裝置特性確定的值)以變?yōu)椴襟E1020中的當(dāng)前值Vpgm_teSt。 在一些實施例中，可通過添加某一裕度偏量來進一步修正Vpgm_teSt，以考慮樣本大小可能 不捕捉實際最差的情況。在一個實施例中，步驟1016的閾值等于0. 5伏并且在步驟1004 和1010中用于編程的編程脈沖步長是0. 4伏。圖22提供了用于確定或調(diào)節(jié)觸發(fā)電壓的過程的另一實施例。在步驟1050中，擦 除所考慮的塊。在步驟1052中，通過在編程過程的每次重復(fù)中選擇連接到奇數(shù)位線的存儲 器單元進行編程，連接到偶數(shù)位線的存儲器單元被編程，直到它們的閾值電壓到達目標電 平Vx伏。Vx可通過試驗設(shè)置。Vx的一個例值是3. 5伏。在步驟1054中，記錄需要在步驟 2052期間對連接到偶數(shù)位線的存儲器單元正確編程的編程脈沖的數(shù)目。在步驟1056中，擦 除所考慮的塊。在步驟1058中，連接到偶數(shù)位線的存儲器單元被再次編程，直到它們的閾 值電壓已經(jīng)達到Vx伏。在步驟1058中，對于每個周期，連接到奇數(shù)位線的存儲器單元始終 禁止。在步驟1060中，基于需要在步驟1058中對存儲器單元編程的編程脈沖的數(shù)目。在步驟1062中，比較用于每個測試(步驟1054和1060)的脈沖數(shù)。預(yù)測在步驟1060中測量 的脈沖數(shù)將少于在步驟1054中測量的脈沖數(shù)。該脈沖數(shù)的差指示與上述鎖定條件相關(guān)聯(lián) 的干擾影響的幅度。如果該差大于閾值，則觸發(fā)電壓被設(shè)置為來自步驟1058的編程過程的 最后脈沖的幅度。如果該差不大于閾值，則電壓VX增加(例如，增加0.5伏)，并且過程循 環(huán)回到步驟1050以重復(fù)測試。在一個例子中，步驟1064的閾值等于一個脈沖。也可使用 其他閾值。圖23是用于確定或調(diào)節(jié)觸發(fā)電壓的另一實施例。在步驟1102中，擦除所選的一 個塊或多個塊。在步驟1104中，連接到偶數(shù)位線的存儲器單元被編程，直到它們的閾值電 壓等于電壓Vy。在步驟1104的編程過程期間，連接到奇數(shù)位線的存儲器單元始終被選 擇 用于編程。在步驟1106中，測量被過編程的連接到偶數(shù)位線的存儲單元數(shù)。例如，可基于 仿真估計理想的閾值電壓分布，并且可對每個理想的閾值電壓分布確定上側(cè)電平(upper level)。如果存儲器單元的閾值電壓超粗理想分布的上限，則該存儲器單元被過編程。例 如，看圖71，狀態(tài)S6具有下界G和上界0P。如果存儲器單元具有比OP更大的閾值電壓，則 存儲器單元被過編程。在其他實施例中，用于過編程的比較電平可能不同。返回看圖23，在步驟1108，一個編程電壓被施加到所選字線。當(dāng)在步驟1108施加 該編程脈沖時，連接到奇數(shù)位線的所有存儲器單元被禁止編程。在步驟1104中到達閾值電 壓Vy的那些存儲器單元在步驟1108期間將保持鎖定。由此，步驟1108的編程脈沖將僅僅 對還未到達閾值電壓Vy的那些存儲器單元編程。在步驟1110中，再次測量過編程的存儲 器單元的數(shù)目。在步驟1112中，將在步驟1110中測量的過編程的存儲器單元的數(shù)目與在 步驟1106中測量的過編程的存儲器單元的數(shù)目。如果過編程的存儲器單元的數(shù)目的差大 于閾值，則觸發(fā)電壓被設(shè)置為在步驟1108中施加的脈沖的幅度。來自步驟1114的閾值的 一個例子是5個存儲器單元。如果差不大于閾值(步驟1114)，則在步驟1116電壓電平Vy 增加(例如，增加0. 5伏)，并且過程循環(huán)回到步驟1102并重復(fù)。在一些實施例中，非易失性存儲系統(tǒng)可對觸發(fā)電壓進行動態(tài)調(diào)整，以便考慮由于 環(huán)境或使用條件而引起的改變，如周期歷史、溫度等。圖24是描述用于基于編程/擦除周 期數(shù)動態(tài)改變觸發(fā)電壓的一個實施例的流程圖。編程/擦除周期包括進行擦除過程和編程 過程。當(dāng)非易失性存儲系統(tǒng)執(zhí)行許多編程/擦除周期時，可在浮置柵極和溝道之間的介電 區(qū)中捕捉電荷。該條件可減少上面參照圖IlA-C討論的減弱區(qū)。因而，當(dāng)裝置循環(huán)多次時， 可能增加觸發(fā)電壓，從而奇數(shù)和偶社存儲器單元的分離編程比編程過程更晚發(fā)生。在圖24 的步驟1240中，存儲器裝置執(zhí)行X個編程/擦除周期。在一個例子中，X個編程周期可能 是10，000個編程/擦除周期。也可使用其他X值。在執(zhí)行X個編程/擦除周期之后，在步 驟1242中升高觸發(fā)電壓(例如，升高0.5伏)。在步驟1242升高觸發(fā)電壓之后，存儲器系 統(tǒng)將在步驟1244中執(zhí)行Y個編程/擦除周期。在一個例子中，Y個編程/擦除周期可能是 5，000個編程/擦除周期。在步驟1246中，觸發(fā)電壓將再次升高(例如，升高0.2伏)。在 步驟1246中升高觸發(fā)電壓之后，存儲器系統(tǒng)將繼續(xù)執(zhí)行編程/擦除周期(步驟1248)。圖 24示出了升高觸發(fā)電壓兩次的存儲器裝置。然而，在其他實施例中，觸發(fā)電壓可升高僅僅一 次或超過兩次。可基于裝置特性或試驗手段確定X和Y的不同值。圖25是用來執(zhí)行圖24的過程的組件的一個例子的框圖。圖25示出了與存儲觸 發(fā)參數(shù)的寄存器1282以及存儲周期參數(shù)的寄存器1284通信的狀態(tài)機222。補償電路1286也與寄存器1282和寄存器1284通信。觸發(fā)參數(shù)是觸發(fā)電壓(或其他觸發(fā))的指示。觸發(fā) 參數(shù)可以是電壓幅度、脈沖數(shù)或其他的標識。周期參數(shù)可指示已經(jīng)執(zhí)行的編程/擦除周期 的數(shù)目?；谥芷趨?shù)的值，補償電路將在合適時更新觸發(fā)參數(shù)。例如，作為步驟1242和 1246的一部分，補償電路1286可更新觸發(fā)參數(shù)。在圖10的步驟622期間，狀態(tài)機222將使 用觸發(fā)參數(shù)。圖26是描述用于基于溫度動態(tài)調(diào)整觸發(fā)電壓的實施例的流程圖。在步驟1302中，存儲器系統(tǒng)將測量溫度。在一個實施例中，存儲器系統(tǒng)可包括溫度傳感器。基于測得的溫 度，可在步驟1304中調(diào)整觸發(fā)電壓。預(yù)期減弱區(qū)在低溫下將更差，因此在編程過程中，觸發(fā) 應(yīng)更早出現(xiàn)。當(dāng)存在低溫時，這可通過降低觸發(fā)電壓完成。如果步驟1302中測量的溫度比 預(yù)設(shè)數(shù)目更冷，則可降低觸發(fā)電壓。如果步驟1302中測量的溫度高于預(yù)設(shè)數(shù)目，則可升高 觸發(fā)電壓。在另一實施例中，狀態(tài)機222可存儲將溫度范圍與觸發(fā)電壓相關(guān)聯(lián)的表。在步 驟1302中，狀態(tài)機222將讀取溫度，并且在步驟1304中，狀態(tài)機222將使用溫度作為表的 關(guān)鍵詞，在表中查找觸發(fā)值。表中找到的觸發(fā)電壓將被存儲為參數(shù)，供編程過程中使用。在 另一實施例中，補償電路將讀取測量的溫度，并在步驟1304中調(diào)整觸發(fā)電壓。在步驟1306 中，系統(tǒng)將使用在步驟1304中設(shè)置的觸發(fā)電壓進行編程。在執(zhí)行編程的特定量之后，過程 將循環(huán)回到步驟1302，將再次測量溫度，并在步驟1304中可選地調(diào)整觸發(fā)值。在一個實施 例中，步驟1302-1306的循環(huán)可對每個編程過程執(zhí)行。在替換實施例中，可對于每N個循環(huán) 或每N個時間段等執(zhí)行過程。圖27是描述能實現(xiàn)圖26的過程的組件的一個例子的框圖。圖27示出了與存儲 觸發(fā)參數(shù)的寄存器1350通信的狀態(tài)機222。觸發(fā)參數(shù)是觸發(fā)電壓(或其他觸發(fā))的指示。 觸發(fā)參數(shù)可以是電壓幅度、脈沖數(shù)或其他的標識。補償電路1352與寄存器1350和溫度傳 感器1354通信。溫度傳感器1354輸出表示溫度的信號(電壓或電流)?；跍囟葌鞲衅?1354的輸出，補償電路1352將更新觸發(fā)參數(shù)。例如，作為圖26的步驟1304的一部分，補償 電路1352可更新觸發(fā)參數(shù)?？蛇B續(xù)、周期性地或根據(jù)需要執(zhí)行觸發(fā)參數(shù)的更新。已經(jīng)為了例示和描述的目的給出了本發(fā)明的前述詳細說明。不意圖它是窮盡的或 將本發(fā)明限于所公開的精確形式。根據(jù)以上教導(dǎo)，許多修改和變化是可能的。選擇所描述 的實施例以便最好地解釋本發(fā)明的原理及其實踐應(yīng)用，從而使得本領(lǐng)域技術(shù)人員在各種實 施例中并使用適合于預(yù)期特定用途的各種修改來最好地利用本發(fā)明。希望由所附權(quán)利要求 限定本發(fā)明的范圍。
權(quán)利要求
一種對非易失性存儲裝置編程的方法，包括在第一時間，對非易失性存儲元件的第一群組進行編程；在不同于第一時間的第二時間，對非易失性存儲元件的第二群組進行編程；以及一起驗證所述非易失性存儲元件的第一群組和所述非易失性存儲元件的第二群組。
2.如權(quán)利要求1所述的方法，其中所述非易失性存儲元件的第一群組連接到第一控制線；以及 所述非易失性存儲元件的第二群組連接到所述第一控制線。
3.如權(quán)利要求1所述的方法，其中所述非易失性存儲元件的第一群組連接到字線； 所述非易失性存儲元件的第二群組連接到所述字線；以及所述非易失性存儲元件的第一群組和所述非易失性存儲元件的第二群組中的每個非 易失性存儲元件以交織方式連接到不同的位線。
4.如權(quán)利要求1所述的方法，其中所述對非易失性存儲元件的第一群組進行編程包括將第一編程脈沖施加到所述非易 失性存儲元件的第一群組和所述非易失性存儲元件的第二群組，禁止所述非易失性存儲元 件的第二群組響應(yīng)于所述第一編程脈沖編程，并允許所述非易失性存儲元件的第一群組響 應(yīng)于所述第一編程脈沖編程；以及所述對非易失性存儲元件的第二群組進行編程包括將第二編程脈沖施加到所述非易 失性存儲元件的第一群組和所述非易失性存儲元件的第二群組，禁止所述非易失性存儲元 件的第一群組響應(yīng)于所述第二編程脈沖編程，并允許所述非易失性存儲元件的第二群組響 應(yīng)于所述第二編程脈沖編程。
5.如權(quán)利要求4所述的方法，其中所述非易失性存儲元件的第一群組和所述非易失性存儲元件的第二群組中的每個非 易失性存儲元件連接到不同控制線；所述控制線包括偶數(shù)控制線和奇數(shù)控制線；以及 所述非易失性存儲元件的第一群組連接到所述偶數(shù)控制線；以及 所述非易失性存儲元件的第二群組連接到所述奇數(shù)控制線。
6.如權(quán)利要求5所述的方法，其中所述非易失性存儲元件的第一群組以與所述非易失性存儲元件的第二群組交織方式布置。
7.如權(quán)利要求1所述的方法，其中所述一起驗證所述非易失性存儲元件的第一群組和 所述非易失性存儲元件的第二群組包括將一個或多個驗證信號施加到與所述非易失性存儲元件的第一群組和所述非易失性 存儲元件的第二群組連接的字線，以及同時感測所述非易失性存儲元件的第一群組和所述 非易失性存儲元件的第二群組。
8.如權(quán)利要求1所述的方法，其中所述非易失性存儲元件的第一群組和所述非易失性存儲元件的第二群組不具有任何 公共的非易失性存儲元件。
9.如權(quán)利要求1所述的方法，其中所述驗證在所述第二時間之后的第三時間進行；所述第二時間在所述第一時間之后；以及在所述第一時間和所述第二時間之間不進行所述非易失性存儲元件的第一群組和所 述非易失性存儲元件的第二群組的驗證。
10.如權(quán)利要求1所述的方法，其中所述對所述第一群組進行編程、對所述第二群組進行編程以及驗證被重復(fù)多次，直到 足夠的非易失性存儲元件被正確編程。
11.如權(quán)利要求1所述的方法，其中在第一觸發(fā)之后并響應(yīng)于第一觸發(fā)，執(zhí)行所述在所述第一時間對非易失性存儲元件的 第一群組進 行編程和在所述第二時間對非易失性存儲元件的第二群組進行編程；以及所述方法還包括在所述第一觸發(fā)之前執(zhí)行一個或多個編程周期，所述一個或多個編 程周期中的每一個包括對所述非易失性存儲元件的第一群組和所述非易失性存儲元件的 第二群組一起編程。
12.如權(quán)利要求11所述的方法，其中所述第一觸發(fā)包括到達觸發(fā)電壓的編程脈沖幅度。
13.如權(quán)利要求12所述的方法，還包括在制造所述非易失性存儲元件的第一群組和所述非易失性存儲元件的第二群組之后， 確定用于所述非易失性存儲元件的第一群組和所述非易失性存儲元件的第二群組的所述 觸發(fā)電壓。
14.如權(quán)利要求11所述的方法，其中在第二觸發(fā)之前，執(zhí)行所述在所述第一時間對非易失性存儲元件的第一群組進行編程 和在所述第二時間對非易失性存儲元件的第二群組進行編程；以及所述方法還包括在所述第二觸發(fā)之后執(zhí)行一個或多個附加周期，所述一個或多個附 加周期中的每一個包括對所述非易失性存儲元件的第一群組和所述非易失性存儲元件的 第二群組一起編程。
15.如權(quán)利要求11所述的方法，其中所述非易失性存儲元件的第一群組連接到第一字線；所述非易失性存儲元件的第二群組連接到所述字線；以及所述非易失性存儲元件的第一群組和所述非易失性存儲元件的第二群組中的每個非 易失性存儲元件以交織方式連接到不同的位線。
16.如權(quán)利要求15所述的方法，還包括所述對非易失性存儲元件的第一群組進行編程包括將第一編程脈沖施加到所述非易 失性存儲元件的第一群組和所述非易失性存儲元件的第二群組，禁止所述非易失性存儲元 件的第二群組響應(yīng)于所述第一編程脈沖編程，并允許所述非易失性存儲元件的第一群組響 應(yīng)于所述第一編程脈沖編程；以及所述對非易失性存儲元件的第二群組進行編程包括將第二編程脈沖施加到所述非易 失性存儲元件的第一群組和所述非易失性存儲元件的第二群組，禁止所述非易失性存儲元 件的第一群組響應(yīng)于所述第二編程脈沖編程，并允許所述非易失性存儲元件的第二群組響 應(yīng)于所述第二編程脈沖編程。
17.如權(quán)利要求11所述的方法，還包括在所述非易失性存儲元件的第一群組和所述非易失性存儲元件的第二群組的操作期 間，動態(tài)調(diào)整所述第一觸發(fā)。
18.如權(quán)利要求11所述的方法，還包括基于編程擦除周期，調(diào)整所述第一觸發(fā)。
19.如權(quán)利要求11所述的方法，還包括基于溫度，調(diào)整所述第一觸發(fā)。
20.如權(quán)利要求1所述的方法，其中在檢測到條件之前以及直到檢測到條件，執(zhí)行所述在所述第一時間對非易失性存儲元 件的第一群組進行編程和在所述第二時間對非易失性存儲元件的第二群組進行編程；以及所述方法還包括在檢測到所述條件之后執(zhí)行一個或多個附加周期，所述一個或多個 附加周期中的每一個包括對所述非易失性存儲元件的第一群組和所述非易失性存儲元件 的第二群組一起編程。
21.如權(quán)利要求20所述的方法，還包括確定所述非易失性存儲元件的第一群組和所述非易失性存儲元件的第二群組中有多 少仍在被編程以及具有被選擇用于編程的鄰居；以及基于所述非易失性存儲元件的第一群組和所述非易失性存儲元件的第二群組中有多 少仍在被編程以及具有被選擇用于編程的鄰居，檢測所述條件。
22.如權(quán)利要求20所述的方法，還包括使用外推，確定所述非易失性存儲元件的第一群組和所述非易失性存儲元件的第二群 組中有多少仍在被編程以及具有被選擇用于編程的鄰居；以及基于所述非易失性存儲元件的第一群組和所述非易失性存儲元件的第二群組中有多 少仍在被編程以及具有被選擇用于編程的鄰居，檢測所述條件。
23.如權(quán)利要求20所述的方法，還包括確定所述非易失性存儲元件的第一群組和所述非易失性存儲元件的第二群組中有多 少仍在被編程；以及基于所述非易失性存儲元件的第一群組和所述非易失性存儲元件的第二群組中有多 少仍在被編程，檢測所述條件。
24.如權(quán)利要求1所述的方法，其中所述非易失性存儲元件的第一群組和所述非易失性存儲元件的第二群組是閃存器件。
25.如權(quán)利要求1所述的方法，其中所述非易失性存儲元件的第一群組和所述非易失性存儲元件的第二群組是NAND閃存 器件。
26.一種非易失性存儲設(shè)備，包括多個非易失性存儲元件，包括非易失性存儲元件的第一群組和非易失性存儲元件的第 二群組；以及與所述非易失性存儲元件通信的一個或多個管理電路，所述一個或多個管理電路與對 所述非易失性存儲元件的第二群組的編程分開地對所述非易失性存儲元件的第一群組編 程，所述一個或多個管理電路與驗證所述非易失性存儲元件的第二群組一起驗證所述非易失性存儲元件的第一群組。
27.如權(quán)利要求26所述的非易失性存儲設(shè)備，還包括控制線，所述非易失性存儲元件的第一群組連接到所述控制線，以及所述非易失性存 儲元件的第二群組連接到所述控制線。
28.如權(quán)利要求26所述的非易失性存儲設(shè)備，還包括字線，所述非易失性存儲元件的第一群組連接到字線，以及所述非易失性存儲元件的 第二群組連接到所述字線；以及位線，所述非易失性存儲元件的第一群組和所述非易失性存儲元件的第二群組中的每 個非易失性存儲元件以交織方式連接到不同的位線。
29.如權(quán)利要求26所述的非易失性存儲設(shè)備，其中所述一個或多個管理電路通過將第一編程脈沖施加到所述非易失性存儲元件的第一 群組和所述非易失性存儲元件的第二群組同時禁止所述非易失性存儲元件的第二群組編 程，以及將第二編程脈沖施加到所述非易失性存儲元件的第一群組和所述非易失性存儲元 件的第二群組同時禁止所述非易失性存儲元件的第一群組編程，來與對所述非易失性存儲 元件的第二群組的編程分開地對所述非易失性存儲元件的第一群組編程。
30.如權(quán)利要求26所述的非易失性存儲設(shè)備，其中所述非易失性存儲元件的第一群組和所述非易失性存儲元件的第二群組不具有任何 公共的非易失性存儲元件。
31.如權(quán)利要求26所述的非易失性存儲設(shè)備，還包括控制線，所述非易失性存儲元件的第一群組和所述非易失性存儲元件的第二群組中的 每個非易失性存儲元件連接到不同控制線，所述控制線包括偶數(shù)控制線和奇數(shù)控制線，所 述非易失性存儲元件的第一群組連接到所述偶數(shù)控制線，所述非易失性存儲元件的第二群 組連接到所述奇數(shù)控制線。
32.如權(quán)利要求26所述的非易失性存儲設(shè)備，其中所述非易失性存儲元件的第一群組以相對于所述非易失性存儲元件的第二群組交織 方式布置。
33.如權(quán)利要求26所述的非易失性存儲設(shè)備，其中所述一個或多個管理電路在第一觸發(fā)之后并響應(yīng)于第一觸發(fā)，與對所述非易失性存儲 元件的第二群組的編程分開地對所述非易失性存儲元件的第一群組編程；以及所述一個或多個管理電路在所述第一觸發(fā)之前對所述非易失性存儲元件的第一群組 和所述非易失性存儲元件的第二群組一起編程。
34.如權(quán)利要求33所述的非易失性存儲設(shè)備，其中所述第一觸發(fā)包括同時被施加到所述非易失性存儲元件的第一群組和所述非易失性 存儲元件的第二群組的編程脈沖的電壓電平。
35.如權(quán)利要求33所述的非易失性存儲設(shè)備，其中所述一個或多個管理電路在第二觸發(fā)之前與對所述非易失性存儲元件的第二群組的 編程分開地對所述非易失性存儲元件的第一群組編程；以及所述一個或多個管理電路在所述第二觸發(fā)之后并響應(yīng)于所述第二觸發(fā)，對所述非易失 性存儲元件的第一群組和所述非易失性存儲元件的第二群組一起編程。
36.如權(quán)利要求33所述的非易失性存儲設(shè)備，還包括字線，所述非易失性存儲元件的第一群組連接到所述字線，并且所述非易失性存儲元 件的第二群組連接到所述字線；以及位線，所述非易失性存儲元件的第一群組和所述非易失性存儲元件的第二群組中的每 個非易失性存儲元件連接到不同位線。
37.如權(quán)利要求36所述的非易失性存儲設(shè)備，其中所述一個或多個管理電路通過將第一編程脈沖施加到所述非易失性存儲元件的第一 群組和所述非易失性存儲元件的第二群組同時禁止所述非易失性存儲元件的第二群組編 程，以及將第二編程脈沖施加到所述非易失性存儲元件的第一群組和所述非易失性存儲元 件的第二群組同時禁止所述非易失性存儲元件的第一群組編程，來與對所述非易失性存儲 元件的第二群組的編程分開對所述非易失性存儲元件的第一群組編程。
38.如權(quán)利要求33所述的非易失性存儲設(shè)備，其中所述一個或多個管理電路動態(tài)調(diào)整所述第一觸發(fā)。
39.如權(quán)利要求33所述的非易失性存儲設(shè)備，其中所述一個或多個管理電路基于溫度，調(diào)整所述第一觸發(fā)。
40.如權(quán)利要求33所述的非易失性存儲設(shè)備，其中所述一個或多個管理電路基于編程周期的數(shù)目，調(diào)整所述第一觸發(fā)。
41.如權(quán)利要求26所述的非易失性存儲設(shè)備，其中所述一個或多個管理電路在檢測到條件之前與對所述非易失性存儲元件的第二群組 的編程分開對所述非易失性存儲元件的第一群組編程；以及所述一個或多個管理電路在檢測到所述條件之后并響應(yīng)于檢測到所述條件，一起對所 述非易失性存儲元件的第一群組和所述非易失性存儲元件的第二群組編程。
42.如權(quán)利要求26所述的非易失性存儲設(shè)備，其中所述非易失性存儲元件的第一群組和所述非易失性存儲元件的第二群組是閃存器件。
43.如權(quán)利要求26所述的非易失性存儲設(shè)備，其中所述非易失性存儲元件的第一群組和所述非易失性存儲元件的第二群組是NAND閃存 器件。
全文摘要
提出了用于編程非易失性存儲裝置的系統(tǒng)，其減少來自鄰居的上舉的干擾影響。存儲器單元被分為兩個或更多個群組。在一個例子中，存儲器單元被分為奇數(shù)和偶數(shù)存儲器單元；然而，也可使用其他分組方式。在第一觸發(fā)之前，存儲器單元的第一區(qū)域與存儲器單元的第二群組一起編程。在第一觸發(fā)之后且在第二觸發(fā)之前，存儲器單元的第一區(qū)域與存儲器單元的第二群組分開編程。在兩個觸發(fā)之前和之后，存儲器單元的第一區(qū)域與存儲器單元的第二群組一起驗證。
文檔編號G11C16/10GK101849263SQ200880114567
公開日2010年9月29日 申請日期2008年8月28日 優(yōu)先權(quán)日2007年9月4日
發(fā)明者埃米利奧·耶羅, 達納·李 申請人:桑迪士克公司