專利名稱：用于對(duì)一頁(yè)內(nèi)和多頁(yè)間的數(shù)據(jù)進(jìn)行芯片上偽隨機(jī)化的非易失性存儲(chǔ)器和方法
技術(shù)領(lǐng)域：
本發(fā)明通常涉及諸如具有電荷存儲(chǔ)元件的閃存的非易失性存儲(chǔ)器，且更具體地涉及使得該存儲(chǔ)器偽隨機(jī)地存儲(chǔ)數(shù)據(jù)以避免可能導(dǎo)致該存儲(chǔ)器故障的可能的不期望的數(shù)據(jù)樣式(pattern)。
背景技術(shù)：
隨著閃存卡和閃存盤的容量增加，在存儲(chǔ)器陣列內(nèi)的存儲(chǔ)器單元的尺寸繼續(xù)降低。在高密度陣列內(nèi)，特別是NAND類型的陣列內(nèi)，在該陣列的一個(gè)單元或部分中存儲(chǔ)的電荷可能影響相鄰單元的讀取或編程操作。這是所謂的讀取或編程干擾和單元耦合。通常為了得到關(guān)于NAND閃存的單元耦合、干擾和操作以及結(jié)構(gòu)的更多信息，請(qǐng)參考美國(guó)專利申請(qǐng)公開 No. US-2006-0233026-A1,題為 “Method forNon-Volatile Memory With Background Data Latch Caching During ProgramOperations (ffX^^ISfMM^Si 間具有背景數(shù)據(jù)鎖存器高速緩存的非易失性存儲(chǔ)器的方法)” ;US-2006-0233023-Al，題為 “Method for Non-Volatile MemoryWith Background Data Latch Caching During Erase Operations (針對(duì)在擦除操作期間具有背景數(shù)據(jù)鎖存器高速緩存的非易失性存儲(chǔ)器的方法)” ；US-2006-0221696-A1,題為"Method for Non-Volatile Memory With BackgroundData Latch Caching During Read Operations (針對(duì)在讀取操作期間具有背景數(shù)據(jù)鎖存器高速緩存的非易失性存儲(chǔ)器的方法)，，；US專利No. 6870768，題為“Techniques for Reducing Effects of Coupling Between Storage Elements ofAdjacent Rows of Memory Cells (用于降低存儲(chǔ)器單元的相鄰行的存儲(chǔ)元件之間的耦合效應(yīng)的技術(shù))”；以 R US-2006-0140011-A1, H ^ "Reducing FloatingGate to Floating Gate Coupling Effect (降低浮置柵極與浮置柵極耦合效應(yīng))”，為了所有目的將其全部引用附于此。一些用戶經(jīng)常使用閃存來(lái)在閃存的某些塊中反復(fù)一次又一次地不斷存儲(chǔ)相同的數(shù)據(jù)樣式。結(jié)果是將留下一些將被擦除但從不被編程的位。另外，還將存在一些總是被編程而很少被擦除的位。這些持久的數(shù)據(jù)樣式是有問題的它們可能導(dǎo)致干擾和諸如浮置柵極到浮置柵極效應(yīng)、NAND串阻抗應(yīng)和降低的存儲(chǔ)器持久性和可靠性等的其他難題。能夠進(jìn)行電荷的非易失性存儲(chǔ)的固態(tài)存儲(chǔ)器、特別是被包裝為小型卡的EEPROM 和快閃EEPROM形式的固態(tài)存儲(chǔ)器近來(lái)已經(jīng)成為在各種移動(dòng)和手持設(shè)備、尤其是信息電器和消費(fèi)電子產(chǎn)品中的存儲(chǔ)器的選擇。不像也是固態(tài)存儲(chǔ)器的RAM(隨機(jī)存取存儲(chǔ)器)那樣， 閃存是非易失性的，即使在斷電以后仍保持其存儲(chǔ)的數(shù)據(jù)。盡管成本較高，但是，閃存越來(lái)越多地被使用在海量存儲(chǔ)應(yīng)用中?；谛D(zhuǎn)諸如硬盤驅(qū)動(dòng)器和軟盤的磁介質(zhì)的傳統(tǒng)海量存儲(chǔ)器不適合用于移動(dòng)和手持環(huán)境。這是因?yàn)楸P驅(qū)動(dòng)器趨于體積大，易于發(fā)生機(jī)械故障，且具有高等待時(shí)間和高功率要求。這些不期望的屬性使得基于盤的存儲(chǔ)器在大多數(shù)移動(dòng)和便攜式應(yīng)用中不實(shí)用。另一方面，嵌入式和可移除卡形式的閃存由于其小尺寸、低功耗、高速和高可靠性特征而理想地適用于移動(dòng)和手持環(huán)境中。
EEPROM和電可編程只讀存儲(chǔ)器(EPROM)是可以被擦除且使得新的數(shù)據(jù)被寫入或 “被編程”到它們的存儲(chǔ)器單元中的非易失性存儲(chǔ)器。兩者都利用在源極和漏極區(qū)之間、在半導(dǎo)體襯底中的溝道區(qū)域上方的、場(chǎng)效應(yīng)晶體管結(jié)構(gòu)的浮置(未連接)導(dǎo)電柵極。然后，在浮置柵極上方提供控制柵極。由在浮置柵極上維持的電荷量來(lái)控制該晶體管的閾值電壓特性。也就是說(shuō)，對(duì)于在浮置柵極上的給定水平的電荷，存在必須在該晶體管被“導(dǎo)通”以允許在其源極和漏極區(qū)之間導(dǎo)電之前施加到控制柵極的對(duì)應(yīng)的電壓(閾值)。浮置柵極可以保持一個(gè)范圍的電荷，且因此可以被編程到閾值電壓窗內(nèi)的任何閾值電壓電平。閾值電壓窗的大小由該器件的最小和最大閾值電平來(lái)界定，該器件的最小和最大閾值電平又對(duì)應(yīng)于可以被編程到浮置柵極上的電荷的范圍。閾值窗通常取決于存儲(chǔ)器器件的特性、工作條件和歷史。在該窗內(nèi)的每個(gè)不同的、可分辨的閾值電壓電平范圍原則上可以用于指定該單元的明確的(definite)存儲(chǔ)器狀態(tài)。通常通過兩個(gè)機(jī)制之一將用作存儲(chǔ)器單元的晶體管編程為“編程”狀態(tài)。在“熱電子注入”中，施加到漏極的高電壓將穿過襯底溝道區(qū)域的電子加速。同時(shí)，施加到控制柵極的高電壓將熱電子通過薄柵極介電質(zhì)(thin gatedielectric)拉到浮置柵極上。在“隧道注入(tunneling injection) ”中，相對(duì)于襯底，高電壓被施加到控制柵極。以此方式，電子從襯底被拉到居間的浮置柵極?？梢酝ㄟ^一些機(jī)制來(lái)擦除存儲(chǔ)器器件。對(duì)于EPR0M，存儲(chǔ)器可通過用紫外線輻射將電荷從浮置柵極移除而大批(bulk)擦除。對(duì)于EEPR0M，存儲(chǔ)器單元可通過相對(duì)于控制柵極將高電壓施加到襯底以便誘使浮置柵極中的電子以隧道效應(yīng)穿過薄氧化物到襯底溝道區(qū)域(即，F(xiàn)owler-Nordheim隧道技術(shù))而電擦除。典型地，EEPROM可逐字節(jié)擦除。對(duì)于快閃 EEPR0M，該存儲(chǔ)器可一次全部或每次一個(gè)或多個(gè)塊地電擦除，其中，一個(gè)塊可以由存儲(chǔ)器的 512字節(jié)或更多字節(jié)組成。非易失性存儲(chǔ)器單元的例子存儲(chǔ)器器件通常包括可以被安裝在卡上的一個(gè)或多個(gè)存儲(chǔ)器芯片。每個(gè)存儲(chǔ)器芯片包括由諸如解碼器和擦除、寫和讀電路的外圍電路支持的存儲(chǔ)器單元的陣列。更復(fù)雜的存儲(chǔ)器器件還帶有進(jìn)行智能和更高級(jí)存儲(chǔ)器操作和接口的控制器。存在許多現(xiàn)今正使用的商業(yè)上成功的非易失性固態(tài)存儲(chǔ)器器件。這些存儲(chǔ)器器件可以使用不同類型的存儲(chǔ)器單元，每個(gè)類型具有一個(gè)或多個(gè)電荷存儲(chǔ)元件。圖1A-1E示意性地圖示非易失性存儲(chǔ)器單元的不同例子。圖IA示意性地圖示具有用于存儲(chǔ)電荷的浮置柵極的EEPROM單元形式的非易失性存儲(chǔ)器。電可擦除和可編程只讀存儲(chǔ)器(EEPROM)具有類似于EPROM的結(jié)構(gòu)，但另外提供用于在施加適當(dāng)?shù)碾妷汉髮㈦姾蓮钠涓≈脰艠O電載入和移除而不需要曝露在UV輻射下的機(jī)制。在美國(guó)專利No. 5595924中給出了這種單元和其制造方法的例子。圖IB示意性地圖示了具有選擇柵極和控制或操縱柵極(steering gate)的快閃 EEraOM。存儲(chǔ)器單元10具有在源極14和漏極16擴(kuò)散之間的“分裂溝道” 12。有效地用串聯(lián)的兩個(gè)晶體管Tl和T2來(lái)形成單元。Tl用作具有浮置柵極20和控制柵極30的存儲(chǔ)器晶體管。浮置柵極能夠存儲(chǔ)可選擇量的電荷?？梢粤鬟^溝道的Tl的部分的電流量取決于在控制柵極30上的電壓和在居間(intervening)浮置柵極20上駐留的電荷量。T2用作具有選擇柵極40的選擇晶體管。當(dāng)T2由選擇柵極40處的電壓導(dǎo)通時(shí)，其允許在該溝道的Tl的部分中的電流在源極和漏極之間流過。選擇晶體管提供獨(dú)立于控制柵極處的電壓的沿著源極-漏極溝道的開關(guān)。一個(gè)優(yōu)點(diǎn)是它可以用于截止由于在其浮置柵極處的其電荷耗盡(正)而在零控制柵極電壓處仍然導(dǎo)電的那些單元。另一優(yōu)點(diǎn)是，其允許更容易地實(shí)現(xiàn)源極側(cè)注入編程。分裂溝道存儲(chǔ)器單元的一個(gè)簡(jiǎn)單的實(shí)施例是其中選擇柵極和控制柵極連接到如由圖IB中示出的虛線示意地指示的同一字線。這是通過使得電荷存儲(chǔ)元件(浮置柵極)位于該溝道的一部分上且使得控制柵極結(jié)構(gòu)(其是字線的一部分)位于另一溝道部分上以及該電荷存儲(chǔ)元件上來(lái)實(shí)現(xiàn)的。這有效形成了具有串聯(lián)的兩個(gè)晶體管的單元，一個(gè)(存儲(chǔ)器晶體管)具有在電荷存儲(chǔ)元件上的電荷量和在控制可以流過該溝道的該晶體管的部分的電流量的字線上的電壓的組合，且另一個(gè)(選擇晶體管)使得該字線單獨(dú)用作其柵極。在美國(guó)專利No. 5070032、5095；344、5315討1、5343063和5661053中給出了這種單元的例子、其在存儲(chǔ)器系統(tǒng)中的使用以及制造它們的方法。圖IB中示出的分裂溝道單元的更細(xì)化的實(shí)施例是當(dāng)選擇柵極和控制柵極獨(dú)立且不通過它們之間的虛線連接時(shí)。一個(gè)實(shí)施方式使得在單元陣列中的一列的各控制柵極連接到與字線垂直的控制(或操縱)線。效果是使得字線免于當(dāng)讀取或編程所選單元時(shí)必須同時(shí)進(jìn)行兩個(gè)功能。那兩個(gè)功能是(1)用作選擇晶體管的柵極，由此需要適當(dāng)?shù)碾妷阂詫⑦x擇晶體管導(dǎo)通和截止，( 通過在字線和電荷存儲(chǔ)元件之間的電場(chǎng)(容性)耦合將該電荷存儲(chǔ)元件的電壓驅(qū)動(dòng)到期望的電平。通常難以用單個(gè)電壓以最佳方式進(jìn)行這兩個(gè)功能。 通過控制柵極和選擇柵極的分離控制，字線僅需要進(jìn)行功能(1)，而添加的控制線進(jìn)行功能 (2)0該能力允許設(shè)計(jì)在調(diào)整編程電壓到目標(biāo)數(shù)據(jù)的情況下的更高性能編程。在例如美國(guó)專利No. 5313421和6222762中描述了在快閃EEPROM陣列中的獨(dú)立的控制(或操縱)柵極的使用。圖IC示意性地圖示了具有雙浮置柵極和獨(dú)立的選擇和控制柵極的另一快閃 EEPROM單元。該存儲(chǔ)器單元10類似于圖IB的存儲(chǔ)器單元，除了其有效地具有串聯(lián)的三個(gè)晶體管。在這類單元中，兩個(gè)存儲(chǔ)元件(即Tl-左和Tl右的存儲(chǔ)元件)被包括在源極和漏極擴(kuò)散區(qū)之間的其溝道之上，且選擇晶體管Tl位于其間。存儲(chǔ)器晶體管分別具有浮置柵極 20和20，以及控制柵極30和30，。選擇晶體管T2被選擇柵極40控制。在任何一個(gè)時(shí)間， 僅存儲(chǔ)器晶體管對(duì)中的一個(gè)被存取用于讀或?qū)憽．?dāng)存儲(chǔ)單元Tl-左被存取時(shí)，T2和Tl-右兩者都被導(dǎo)通以允許在溝道的Tl-左的部分中的電流在源極和漏極之間流過。類似地，當(dāng)存儲(chǔ)單元Tl-右正被存取時(shí)，T2和Tl-左被導(dǎo)通。通過使得選擇柵極多晶硅的一部分很靠近浮置柵極并向選擇柵極施加相當(dāng)大的正電壓(例如20V)使得存儲(chǔ)在浮置柵極內(nèi)的電子可以隧道效應(yīng)到達(dá)選擇柵極多晶硅，來(lái)進(jìn)行擦除。圖ID示意性地圖示了被組織為NAND單元的存儲(chǔ)器單元的串。NAND單元50由被
其源極和漏極菊鏈連接(daisy-chain)的一系列存儲(chǔ)器晶體管Ml、M2......Mn(η = 4,8,
16或更高)構(gòu)成。一對(duì)選擇晶體管S1、S2控制存儲(chǔ)器晶體管鏈經(jīng)由NAND單元的源極端M 和漏極端56與外部的連接。在存儲(chǔ)器陣列中，當(dāng)源極選擇晶體管Sl導(dǎo)通時(shí)，源極端被耦接到源極線。類似地，當(dāng)漏極選擇晶體管S2導(dǎo)通時(shí)，NAND單元的漏極端被耦接到存儲(chǔ)器陣列的位線。在該鏈中的每個(gè)存儲(chǔ)器晶體管具有用于存儲(chǔ)給定量的電荷以便呈現(xiàn)想要的存儲(chǔ)器狀態(tài)的電荷存儲(chǔ)元件。每個(gè)存儲(chǔ)器晶體管的控制柵極提供對(duì)讀和寫操作的控制。每個(gè)選擇晶體管S1、S2的控制柵極提供分別經(jīng)由其源極端M和漏極端56對(duì)NAND單元的控制存取。當(dāng)在編程期間讀取和驗(yàn)證NAND單元內(nèi)的被尋址的存儲(chǔ)器晶體管時(shí)，該晶體管的控制柵極被供應(yīng)了適當(dāng)?shù)碾妷骸Ｍ瑫r(shí)，在NAND單元50中的剩余的未被尋址的存儲(chǔ)器晶體管通過施加在其控制柵極上的足夠的電壓而完全導(dǎo)通。以此方式，有效地創(chuàng)建了從單獨(dú)的存儲(chǔ)器晶體管的源極到NAND單元的源極端M的導(dǎo)電路徑，并且對(duì)于單獨(dú)的存儲(chǔ)器晶體管的漏極到該單元的漏極端56也是同樣。在美國(guó)專利No. 5570315,5903495和6046935中描述了具有這種NAND單元結(jié)構(gòu)的存儲(chǔ)器器件。圖IE示意性地圖示了具有用于存儲(chǔ)電荷的介電層的非易失性存儲(chǔ)器。取代先前描述的導(dǎo)電的浮置柵極元件，使用介電層。已經(jīng)由Eitan等人的“NR0M:A Novel Localized Trapping, 2-Bit Nonvolatile Memory Cell (NR0M :新穎的局部俘獲、2位非易失性存儲(chǔ)器單元)，，，IEEE Electron Device Letters，Vol. 21，ηο· 11，2000 年 11 月，543-545 頁(yè)中描述了使用介電存儲(chǔ)元件的這種存儲(chǔ)器器件。0Ν0介電層延伸穿過在源極和漏極擴(kuò)散區(qū)之間的溝道。用于一個(gè)數(shù)據(jù)位的電荷被局限(localize)在與漏極相鄰的介電層中，而用于另一數(shù)據(jù)位的電荷被局限在與源極相鄰的介電層中。例如美國(guó)專利No. 5768192和6011725公開了具有夾在兩個(gè)硅氧化物層之間的俘獲電介質(zhì)(trappingdielectric)的非易失性存儲(chǔ)器單元。通過分離地讀取在該電介質(zhì)內(nèi)的空間分離的電荷存儲(chǔ)區(qū)域的二進(jìn)制狀態(tài)來(lái)實(shí)現(xiàn)多狀態(tài)數(shù)據(jù)存儲(chǔ)。存儲(chǔ)器陣列存儲(chǔ)器器件典型地由按行和列排列的并可由字線和位線尋址的存儲(chǔ)器單元的二維陣列組成?？梢愿鶕?jù)NOR型或NAND型架構(gòu)來(lái)形成該陣列。NOR 陣列圖2圖示了存儲(chǔ)器單元的NOR陣列的例子。已經(jīng)利用圖IB或IC示出的類型的單元實(shí)現(xiàn)了具有NOR型架構(gòu)的存儲(chǔ)器器件。每行存儲(chǔ)器單元以菊鏈方式通過其源極和漏極連接。該設(shè)計(jì)有時(shí)稱為虛擬接地設(shè)計(jì)。每個(gè)存儲(chǔ)器單元10具有源極14、漏極16、控制柵極30 和選擇柵極40。一行中的各單元使得其選擇柵極連接到字線42。一列中的各單元使得其源極和漏極分別連接到所選位線34和36。在存儲(chǔ)器單元使得其控制柵極和選擇柵極獨(dú)立地被控制的某些實(shí)施例中，操縱線36還連接一列中的各單元的控制柵極。利用其中每個(gè)存儲(chǔ)器單元用連接到一起的其控制柵極和選擇柵極形成的存儲(chǔ)器單元來(lái)實(shí)現(xiàn)許多快閃EEPROM器件。在這種情況下，不需要操縱線，且字線僅連接沿著每行的單元的所有控制柵極和選擇柵極。在美國(guó)專利No. 5172338和M18752中公開了這些設(shè)計(jì)的例子。在這些設(shè)計(jì)中，字線本質(zhì)上進(jìn)行兩個(gè)功能行選擇；和向在該行中的所有單元供應(yīng)控制柵極電壓用于讀取或編程。NAND 陣列圖3圖示了諸如圖ID所示的存儲(chǔ)器單元的NAND陣列的例子。沿著NAND單元的每列，位線被耦合到每個(gè)NAND單元的漏極端56。沿著NAND單元的每行，源極線可以連接其所有源極端M。而且，沿著一行的NAND單元的控制柵極被連接到一系列對(duì)應(yīng)的字線?？梢酝ㄟ^用經(jīng)由所連接字線的在該對(duì)選擇晶體管(見圖1D)的控制柵極上的適當(dāng)?shù)碾妷簩?dǎo)通該對(duì)選擇晶體管來(lái)對(duì)整行NAND單元尋址。當(dāng)在NAND單元的鏈內(nèi)的存儲(chǔ)器晶體管正被讀取時(shí)， 在該鏈中剩余的存儲(chǔ)器晶體管經(jīng)由其相關(guān)字線而硬導(dǎo)通(turned onhard)，使得流過該鏈的電流主要取決于正被讀取的單元中存儲(chǔ)的電荷的水平。在美國(guó)專利No. 5570315,5774397 和6046935中找到作為存儲(chǔ)器系統(tǒng)的部分的NAND架構(gòu)陣列和其操作的例子。塊擦除電荷存儲(chǔ)存儲(chǔ)器器件的編程只會(huì)導(dǎo)致向其電荷存儲(chǔ)元件添加更多的電荷。因此， 在編程操作之前，必須移除(或擦除)電荷存儲(chǔ)元件中的現(xiàn)有電荷。提供擦除電路(未示出)來(lái)擦除存儲(chǔ)器單元的一個(gè)或多個(gè)塊。當(dāng)整個(gè)陣列的單元或該陣列的很多組單元一起 (即一瞬間)被電擦除時(shí)，諸如EEPROM的非易失性存儲(chǔ)器被稱為“快閃1EPR0M。一旦被擦除，然后就可以重新編程單元組?？梢砸黄鸩脸膯卧M可以組成一個(gè)或多個(gè)可尋址的擦除單位。擦除單位或塊典型地存儲(chǔ)一頁(yè)或多頁(yè)數(shù)據(jù)，頁(yè)是編程和讀取的單位，雖然也可以在單個(gè)操作中編程或讀取多于一頁(yè)。每頁(yè)典型地存儲(chǔ)一個(gè)或多個(gè)扇區(qū)的數(shù)據(jù)，扇區(qū)的大小由主機(jī)系統(tǒng)限定。一個(gè)例子是遵循關(guān)于磁盤驅(qū)動(dòng)器建立的標(biāo)準(zhǔn)的512字節(jié)用戶數(shù)據(jù)加上關(guān)于用戶數(shù)據(jù)和/或存儲(chǔ)該用戶數(shù)據(jù)的塊的管理信息的一些字節(jié)的扇區(qū)。讀/寫電路在通常的兩狀態(tài)EEPROM單元中，建立至少一個(gè)電流斷點(diǎn)水平，以便將導(dǎo)電窗劃分為兩個(gè)區(qū)域。當(dāng)通過施加預(yù)定、固定的電壓來(lái)讀取單元時(shí)，通過與斷點(diǎn)水平(或參考電流 IREF)比較來(lái)將其源極/漏極電流解釋(resolve)為存儲(chǔ)器狀態(tài)。如果讀取的電流高于該斷點(diǎn)水平的電流，則確定該單元處于一個(gè)邏輯狀態(tài)(例如，“零”狀態(tài))。另一方面，如果該電流小于該斷點(diǎn)水平的電流，則確定該單元處于另一邏輯狀態(tài)(例如，“一”狀態(tài))。因此， 這種兩狀態(tài)單元存儲(chǔ)一位數(shù)字信息。通常提供可以被外部編程的參考電流源作為存儲(chǔ)器系統(tǒng)的一部分來(lái)生成斷點(diǎn)水平電流。為了增加存儲(chǔ)器容量，隨著半導(dǎo)體技術(shù)狀態(tài)的進(jìn)步，正在制造具有越來(lái)越高的密度的快閃EEPROM器件。增加存儲(chǔ)容量的另一方法是使得每個(gè)存儲(chǔ)器單元存儲(chǔ)多于兩個(gè)狀態(tài)。對(duì)于多狀態(tài)或多級(jí)EEPROM存儲(chǔ)器單元，導(dǎo)電窗被多于一個(gè)斷點(diǎn)劃分為多于兩個(gè)區(qū)域，以便每個(gè)單元能夠存儲(chǔ)多于一位的數(shù)據(jù)。因此，給定的EEPROM陣列可以存儲(chǔ)的信息隨每個(gè)單元可以存儲(chǔ)的狀態(tài)的數(shù)量而增加。已經(jīng)在美國(guó)專利No. 5172338中描述了具有多狀態(tài)或多級(jí)存儲(chǔ)器單元的EEPROM或快閃EEPR0M。實(shí)踐中，通常通過當(dāng)向控制柵極施加參考電壓時(shí)感測(cè)穿過該單元的源極和漏極電極的導(dǎo)電電流來(lái)讀取單元的存儲(chǔ)器狀態(tài)。因此，對(duì)于在單元的浮置柵極上的每個(gè)給定電荷， 可以檢測(cè)相對(duì)于固定參考控制柵極電壓的對(duì)應(yīng)導(dǎo)電電流。類似地，可編程到浮置柵極上的電荷的范圍限定了對(duì)應(yīng)的閾值電壓窗或?qū)?yīng)的導(dǎo)電電流窗?；蛘?，取代檢測(cè)在劃分的電流窗之間的導(dǎo)電電流，可以設(shè)置在控制柵極處被測(cè)試的給定的存儲(chǔ)器狀態(tài)的閾值電壓，且檢測(cè)導(dǎo)電電流低于還是高于閾值電流。在一個(gè)實(shí)施方式中，通過檢查導(dǎo)電電流通過位線的電容放電的速率來(lái)實(shí)現(xiàn)相對(duì)于閾值電流的導(dǎo)電電流的檢測(cè)。圖4圖示了對(duì)于浮置柵極可以在任一時(shí)間選擇性地存儲(chǔ)的四個(gè)不同的電荷Q1-Q4 的、在源極漏極電流Id和控制柵極電壓Vra之間的關(guān)系。四個(gè)實(shí)線Id對(duì)Vra曲線表示分別對(duì)應(yīng)于四個(gè)可能的存儲(chǔ)器狀態(tài)的、可以編程在存儲(chǔ)器單元的浮置柵極上的四個(gè)可能的電荷水平。作為例子，全體單元的閾值電壓窗的范圍可以從0. 5V到3. 5V。可以通過將閾值窗以每個(gè)0. 5V的間隔劃分為五個(gè)區(qū)域來(lái)界定六個(gè)存儲(chǔ)器狀態(tài)。例如，如果如所示地使用2μ A的參考電流Ikef，則用Ql編程的單元可以被認(rèn)為為處于存儲(chǔ)器狀態(tài)“1”，因?yàn)槠淝€在由Vra =0. 5V和1. OV所界定的閾值窗的區(qū)域中與Ikef交叉。類似地，Q4處于存儲(chǔ)器狀態(tài)“5”。如可以從上述描述看出的，使得存儲(chǔ)器單元存儲(chǔ)的狀態(tài)越多，其閾值窗被劃分得越精細(xì)。這將要求在編程和讀取操作中更高的精確度，以便能夠?qū)崿F(xiàn)要求的分辨率。美國(guó)專利No. 4357685公開了編程2狀態(tài)EPROM的方法，其中，當(dāng)單元被編程到給定狀態(tài)時(shí)，其經(jīng)歷連續(xù)的編程電壓脈沖，每次向浮置柵極增加遞增的電荷。在脈沖之間，該單元被回讀或驗(yàn)證以確定其相對(duì)于斷點(diǎn)水平的源極-漏極電流。當(dāng)已經(jīng)驗(yàn)證電流狀態(tài)達(dá)到期望的狀態(tài)時(shí)，編程停止。使用的編程脈沖列可以具有增加的周期或幅度?，F(xiàn)有技術(shù)的編程電路僅施加編程脈沖以從擦除或接地狀態(tài)步經(jīng)閾值窗，直到達(dá)到目標(biāo)狀態(tài)。實(shí)際上，為了允許足夠的分辨率，每個(gè)劃分或界定的區(qū)域?qū)⑿枰辽傥鍌€(gè)編程步來(lái)橫跨(transverse)。該性能對(duì)于2狀態(tài)存儲(chǔ)器單元是可接受的。但是，對(duì)于多狀態(tài)單元， 所需要的步的數(shù)量隨著劃分的數(shù)量而增加，因此，必須增加編程精確度或分辨率。例如，16 狀態(tài)單元可能需要平均至少40個(gè)編程脈沖來(lái)編程到目標(biāo)狀態(tài)。圖5示意性地圖示了具有可由讀/寫電路170經(jīng)由行解碼器130和列解碼器160 存取的存儲(chǔ)器陣列100的典型布置的存儲(chǔ)器器件。如結(jié)合圖2和圖3所述，在存儲(chǔ)器陣列 100中的存儲(chǔ)器單元的存儲(chǔ)器晶體管可經(jīng)由(一個(gè)或多個(gè))所選字線和(一個(gè)或多個(gè))位線的一組來(lái)尋址。行解碼器130選擇一個(gè)或多個(gè)字線，且列解碼器160選擇一個(gè)或多個(gè)位線，以便向被尋址的存儲(chǔ)器晶體管的各個(gè)柵極施加適當(dāng)?shù)碾妷?。提供讀/寫電路170來(lái)讀或?qū)?編程)被尋址的存儲(chǔ)器晶體管的存儲(chǔ)器狀態(tài)。讀/寫電路170包括經(jīng)由位線可連接到該陣列中的存儲(chǔ)器元件的一些讀/寫模塊。圖6A是單獨(dú)的讀/寫模塊190的示意方塊圖。實(shí)質(zhì)上，在讀取或驗(yàn)證期間，感測(cè)放大器確定流過經(jīng)由所選位線連接的被尋址的存儲(chǔ)器晶體管的漏極的電流。該電流取決于在存儲(chǔ)器晶體管中存儲(chǔ)的電荷和其控制柵極電壓。例如，在多狀態(tài)EEPROM單元中，其浮置柵極可以被充電到若干不同的電平之一。對(duì)于4級(jí)單元，其可以用于存儲(chǔ)兩位數(shù)據(jù)。由級(jí)到位(level-to-bit)轉(zhuǎn)換邏輯將感測(cè)放大器檢測(cè)的級(jí)轉(zhuǎn)換為要被存儲(chǔ)在數(shù)據(jù)鎖存器中的一組數(shù)據(jù)位。影響讀/寫件能和準(zhǔn)確度的因素為了改進(jìn)讀和編程性能，并行讀取或編程在陣列中的多個(gè)電荷存儲(chǔ)元件或存儲(chǔ)器晶體管。因此，一起讀取或編程存儲(chǔ)器元件的邏輯“頁(yè)”。在已有的存儲(chǔ)器架構(gòu)中，一行典型地包含若干交錯(cuò)(interleaved)的頁(yè)。將一起讀取或編程一頁(yè)的所有存儲(chǔ)器元件。列解碼器將選擇性地將交錯(cuò)的頁(yè)中的每頁(yè)連接到對(duì)應(yīng)數(shù)量的讀/寫模塊。例如，在一個(gè)實(shí)施方式中，指定存儲(chǔ)器陣列具有532字節(jié)的頁(yè)大小(512字節(jié)加上管理開銷的20字節(jié))。如果每列包含漏極位線且每行存在兩個(gè)交錯(cuò)的頁(yè)，則其總共8512列，且每頁(yè)與4256列相關(guān)。將存在可連接以并行讀或?qū)懰信紨?shù)位線或奇數(shù)位線的4256個(gè)感測(cè)模塊。以此方式，并行地從該頁(yè)存儲(chǔ)器元件讀取一頁(yè)的4256位(即532字節(jié))數(shù)據(jù)，或?qū)⑵渚幊痰皆擁?yè)存儲(chǔ)器元件中。 形成讀/寫電路170的讀/寫模塊可以被布置為各種架構(gòu)。參考圖5，讀/寫電路170被組織為讀/寫堆棧(stack) 180的堆(bank)。每個(gè)讀 /寫堆棧180是讀/寫模塊190的堆棧。在存儲(chǔ)器陣列中，列間隔由占據(jù)它的一個(gè)或兩個(gè)晶體管的大小來(lái)確定。但是，如從圖6A可以看出，讀/寫模塊的電路將很可能用更多個(gè)晶體管和電路元件來(lái)實(shí)現(xiàn)，因此將占據(jù)超過許多列的空間。為了對(duì)在所占據(jù)的列之中的多于一列提供服務(wù)，在彼此的頂部堆疊多個(gè)模塊。圖6B示出了傳統(tǒng)上由讀/寫模塊190的堆棧實(shí)現(xiàn)的圖5的讀/寫堆棧。例如，讀 /寫模塊可以延伸過16列，然后可以使用具有八個(gè)讀/寫模塊的堆棧的讀/寫堆棧180來(lái)并行地對(duì)八個(gè)列服務(wù)。讀/寫堆?？梢越?jīng)由列解碼器被耦合到在該堆中的八個(gè)奇數(shù)(1、3、 5、7、9、11、13、15)列或八個(gè)偶數(shù)(2、4、6、8、10、12、14、16)列。如前所述，傳統(tǒng)的存儲(chǔ)器器件通過一次以大量并行的方式在所有偶數(shù)或所有奇數(shù)位線上操作來(lái)改進(jìn)讀/寫操作。由兩個(gè)交錯(cuò)的頁(yè)組成的行的該架構(gòu)將有助于緩解安置讀/ 寫電路的塊的問題。這還通過考慮控制位線與位線電容耦合來(lái)支配(dictate)。使用塊解碼器來(lái)復(fù)用該組讀/寫模塊到偶數(shù)頁(yè)或奇數(shù)頁(yè)。以此方式，無(wú)論何時(shí)一組位線正被讀取或編程時(shí)，交錯(cuò)的組可以被接地以最小化緊密相鄰耦合。但是，交錯(cuò)頁(yè)架構(gòu)在至少三個(gè)方面中是有缺點(diǎn)的。首先，其要求額外的復(fù)用電路。 第二，其性能慢。為了完成由字線連接的或一行中的存儲(chǔ)器單元的讀取或編程，需要兩個(gè)讀取或兩個(gè)編程操作。第三，在解決諸如當(dāng)在不同時(shí)間、諸如在奇數(shù)和偶數(shù)頁(yè)中分離地編程在浮置柵極電平處的兩個(gè)相鄰電荷存儲(chǔ)元件時(shí)該相鄰電荷存儲(chǔ)元件之間的場(chǎng)耦合之類的其他干擾效應(yīng)方面也不是最佳的。相鄰場(chǎng)耦合的問題隨著存儲(chǔ)器晶體管之間的間隔更近而變得越明顯。在存儲(chǔ)器晶體管中，電荷存儲(chǔ)元件被夾在溝道區(qū)域和控制柵極之間。在溝道區(qū)域中流動(dòng)的電流是由在控制柵極和電荷存儲(chǔ)元件處的場(chǎng)貢獻(xiàn)的結(jié)果電場(chǎng)的函數(shù)。隨著不斷增加的密度，存儲(chǔ)器晶體管在一起被形成得越來(lái)越近。來(lái)自相鄰的電荷元件的場(chǎng)則變?yōu)閷?duì)受影響的單元的結(jié)果場(chǎng)的重大貢獻(xiàn)者。相鄰的場(chǎng)取決于被編程到相鄰者的電荷存儲(chǔ)元件中的電荷。該擾動(dòng)場(chǎng)由于隨著相鄰者的編程狀態(tài)而改變，因此本質(zhì)上是動(dòng)態(tài)的。因此，受影響的單元可以取決于相鄰者的改變的狀態(tài)，在不同的時(shí)間不同地讀取。交錯(cuò)頁(yè)的傳統(tǒng)架構(gòu)惡化了由相鄰的浮置柵極耦合造成的誤差。由于彼此獨(dú)立地編程和讀取偶數(shù)頁(yè)和奇數(shù)頁(yè)，因此，取決于同時(shí)對(duì)居間的頁(yè)發(fā)生了什么，可以在一組條件下編程一頁(yè)，而在完全不同的一組條件下回讀該頁(yè)。讀取的誤差隨著增加的密度將變得更嚴(yán)重， 對(duì)于多狀態(tài)實(shí)施方式，需要更準(zhǔn)確的讀操作和對(duì)閾值窗的更粗略的劃分。將損害性能，且在多狀態(tài)實(shí)施方式中的可能的容量被限制。美國(guó)專利公開No. US-2004-0060031-A1公開了具有用于并行地讀和寫對(duì)應(yīng)塊的存儲(chǔ)器單元的一大塊讀/寫電路的高性能且致密的非易失性存儲(chǔ)器器件。具體地，該存儲(chǔ)器器件具有將讀/寫電路塊中的冗余減少到最小的架構(gòu)。通過將讀/寫模塊的塊重新分配為并行地操作的塊讀/寫模塊核心部分，同時(shí)以時(shí)間復(fù)用的方式與實(shí)質(zhì)更小的公共部分的組交互，來(lái)實(shí)現(xiàn)空間以及功率的明顯節(jié)省。具體地，由共享的處理器來(lái)進(jìn)行在多個(gè)感測(cè)放大器和數(shù)據(jù)鎖存器之間的讀/寫電路之中的數(shù)據(jù)處理。因此，通常需要高性能和高容量的非易失性存儲(chǔ)器。具體地，需要具有致密且有效的、又對(duì)于在讀/寫電路之中處理數(shù)據(jù)極通用的改進(jìn)處理器的、具有增強(qiáng)的讀和編程性能的致密非易失性存儲(chǔ)器。

發(fā)明內(nèi)容
根據(jù)本發(fā)明的一個(gè)方面，在每個(gè)存儲(chǔ)器頁(yè)中的數(shù)據(jù)被隨機(jī)化，以便當(dāng)來(lái)自若干頁(yè)的數(shù)據(jù)被排隊(duì)時(shí)，在編程期間避免有問題的數(shù)據(jù)樣式。在一個(gè)優(yōu)選實(shí)施例中，加擾在一頁(yè)上的數(shù)據(jù)的簡(jiǎn)單方式是將數(shù)據(jù)寫在對(duì)于每個(gè)不同的頁(yè)的獨(dú)立或不同的起始地址上。對(duì)應(yīng)頁(yè)的數(shù)據(jù)被寫到在對(duì)于每頁(yè)不同的起始位置處的每頁(yè)存儲(chǔ)器單元。當(dāng)數(shù)據(jù)被填充到該頁(yè)的尾部時(shí)，其通過從該頁(yè)的第一地址回繞來(lái)繼續(xù)，直到就在起始位置之前。在另一優(yōu)選實(shí)施例中，由偽隨機(jī)生成器提供對(duì)于每頁(yè)一個(gè)的起始物理列地址的序列。根據(jù)本發(fā)明的另一方面，頁(yè)中的數(shù)據(jù)位被隨機(jī)化，使得平均而言該頁(yè)包含相等的具有擦除和編程狀態(tài)的單元混合。以此方式，源極線偏壓或載入實(shí)質(zhì)上不改變，且可以允許在感測(cè)操作期間的適當(dāng)調(diào)整。這通過隨機(jī)化一頁(yè)內(nèi)的各個(gè)位來(lái)實(shí)現(xiàn)。優(yōu)選地，使用每位指定某個(gè)極性的偽隨機(jī)位的序列來(lái)編碼該頁(yè)內(nèi)的位。在一個(gè)實(shí)施例中，對(duì)于頁(yè)中的每個(gè)數(shù)據(jù)位存在一個(gè)極性位。在另一實(shí)施例中，對(duì)于頁(yè)中的每字節(jié)數(shù)據(jù)存在一個(gè)極性位。在該實(shí)施例中，如果該極性位指定了位的翻轉(zhuǎn)，則在該數(shù)據(jù)字節(jié)內(nèi)的所有位將被翻轉(zhuǎn)。根據(jù)本發(fā)明的另一方面，一頁(yè)內(nèi)的隨機(jī)化與逐頁(yè)的隨機(jī)化結(jié)合。具體地，給定了芯片上電路的有限資源，優(yōu)選地通過具有獨(dú)立的起始位置的每頁(yè)來(lái)實(shí)現(xiàn)一頁(yè)內(nèi)的隨機(jī)化，且優(yōu)選地通過具有獨(dú)立的編碼極性的每頁(yè)來(lái)實(shí)現(xiàn)逐頁(yè)隨機(jī)化。在另一實(shí)施例中，通過具有獨(dú)立起始位置的每頁(yè)實(shí)現(xiàn)的一頁(yè)內(nèi)的隨機(jī)化還通過具有獨(dú)立編碼極性的一頁(yè)內(nèi)的每組數(shù)據(jù)位而加強(qiáng)。各種隨機(jī)化方法和實(shí)施例是存儲(chǔ)器芯片(EEPROM)實(shí)現(xiàn)的。也就是說(shuō)，它們發(fā)生在存儲(chǔ)器芯片本身內(nèi)，而不是利用與該芯片通信的存儲(chǔ)器控制器。這不同于解決已知為損耗均衡(wear leveling)的問題的不同技術(shù)，該技術(shù)通常在系統(tǒng)級(jí)上實(shí)現(xiàn)，且使用控制器來(lái)改變?nèi)绾螌?shù)據(jù)存儲(chǔ)在存儲(chǔ)器芯片內(nèi)。本發(fā)明將減少或消除可能導(dǎo)致編程干擾或用戶讀干擾的具體數(shù)據(jù)樣式，以及減少 NAND串電阻效應(yīng)，并增加存儲(chǔ)器容忍度和可靠性。還將減少浮置柵極與浮置柵極耦合的問題。


圖1A-1E示意性地圖示了非易失性存儲(chǔ)器單元的不同例子。圖2圖示了存儲(chǔ)器單元的NOR陣列的例子。圖3圖示了諸如圖ID所示的存儲(chǔ)器單元的NAND陣列的例子。圖4圖示了對(duì)于浮置柵極可以任一時(shí)間存儲(chǔ)的四個(gè)不同的電荷Q1-Q4的在源極-漏極電流和控制柵極電壓之間的關(guān)系。圖5示意性地圖示了可由讀/寫電路經(jīng)由行和列解碼器存取的存儲(chǔ)器陣列的典型布置。圖6A是單獨(dú)的讀/寫模塊的示意方塊圖。圖6B示出了傳統(tǒng)上由讀/寫模塊的堆棧實(shí)現(xiàn)的圖5的讀/寫堆棧。
圖7A示意性地圖示了具有被劃分的讀/寫堆棧的堆的致密存儲(chǔ)器器件，其中實(shí)現(xiàn)了本發(fā)明的改進(jìn)的處理器。圖7B圖示了圖7A中所示的致密存儲(chǔ)器器件的優(yōu)選布置。圖8示意性地圖示了在圖7A所示的讀/寫堆棧中的基本組件的一般布置。圖9圖示了在圖7A和7B所示的讀/寫電路之中的讀/寫堆棧的一個(gè)優(yōu)選布置。圖10圖示了圖9所示的公共處理器的改進(jìn)的實(shí)施例。圖IlA圖示了圖10所示的公共處理器的輸入邏輯的優(yōu)選實(shí)施例。圖IlB圖示了圖IlA的輸入邏輯的真值表。圖12A圖示了圖10所示的公共處理器的輸出邏輯的優(yōu)選實(shí)施例。圖12B圖示了圖12A的輸出邏輯的真值表。圖13是示出與在本發(fā)明的2位的實(shí)施例中的討論有關(guān)的一些具體元件的圖10的簡(jiǎn)化版本。圖14指示在讀入了較低頁(yè)數(shù)據(jù)的情況下用于較高頁(yè)編程的與圖13相同的元件的鎖存器分配。圖15圖示了在單個(gè)頁(yè)模式中的高速緩存編程的方面。圖16示出了可以在較低頁(yè)到全序列轉(zhuǎn)換(full sequence conversion)中使用的編程波形。圖17圖示了用全序轉(zhuǎn)換的高速緩存編程操作中的相對(duì)時(shí)序。圖18描述了在高速緩存頁(yè)復(fù)制操作中的鎖存器的部署。圖19A和19B圖示了在高速緩存頁(yè)復(fù)制操作中的相對(duì)時(shí)序。圖20圖示了當(dāng)每個(gè)存儲(chǔ)器單元使用LM碼存儲(chǔ)兩位數(shù)據(jù)時(shí)的4狀態(tài)存儲(chǔ)器陣列的閾值電壓分布。圖21是EEPROM或存儲(chǔ)器芯片600的某些組件的示意方塊圖。圖22A是根據(jù)頁(yè)地址的編碼方案和各頁(yè)數(shù)據(jù)的極性位的圖示。圖22B是圖示用于變換用戶數(shù)據(jù)的編碼的示例17位碼的應(yīng)用的表。圖22C圖示向存儲(chǔ)在示例NAND鏈/串的存儲(chǔ)器單元中的較高和較低位應(yīng)用極性位。圖23A是作為命令時(shí)鐘信號(hào)的函數(shù)的編碼方案確定的圖示。
圖23B是命令的時(shí)鐘信號(hào)。圖23C圖示用于數(shù)據(jù)編碼確定和反轉(zhuǎn)的控制電路的實(shí)施例。圖23D圖示了其中存儲(chǔ)了極性位的用戶數(shù)據(jù)的頁(yè)。圖23E圖示了用于針對(duì)讀操作來(lái)回復(fù)(revert)被電勢(shì)反轉(zhuǎn)的數(shù)據(jù)的編碼的控制電路的實(shí)施例。圖24A是命令時(shí)鐘信號(hào)和示出了在命令時(shí)鐘信號(hào)的上升沿處的FSM時(shí)鐘的值的有限狀態(tài)機(jī)時(shí)鐘信號(hào)的時(shí)間線。圖MB圖示了確定極性位為圖24A所示的命令時(shí)鐘信號(hào)的函數(shù)的示例電路。圖25更詳細(xì)地圖示了在圖7A和圖9中示出的芯片上控制電路。圖沈圖示了根據(jù)從每頁(yè)的不同的起始位置開始寫的一個(gè)優(yōu)選實(shí)施例的、加擾在存儲(chǔ)器頁(yè)上的數(shù)據(jù)的方法。
圖27是圖示具有用于寫數(shù)據(jù)的不同起始位置的不同頁(yè)的例子的表。圖28k圖示了由于在具有對(duì)地的有限電阻的源極線中流動(dòng)的電流而引起的源極電壓誤差的問題。圖^B圖示了由源極線電壓降導(dǎo)致的存儲(chǔ)器單元的閾值電壓電平中的誤差。圖四圖示了在一頁(yè)內(nèi)對(duì)位隨機(jī)化的方法。圖30圖示了根據(jù)本發(fā)明的另一方面逐頁(yè)并在每頁(yè)內(nèi)對(duì)數(shù)據(jù)隨機(jī)化的方法。
具體實(shí)施例方式圖7A到圖20圖示了實(shí)現(xiàn)本發(fā)明的優(yōu)選存儲(chǔ)器系統(tǒng)。圖7A示意性地圖示了具有被劃分的讀/寫堆棧的堆的致密存儲(chǔ)器器件，其中實(shí)現(xiàn)了本發(fā)明的改進(jìn)的處理器。該存儲(chǔ)器器件包括存儲(chǔ)器單元300、控制電路310和讀/寫電路370的二維陣列?？捎勺志€經(jīng)由行解碼器330和由位線經(jīng)由列解碼器360來(lái)對(duì)存儲(chǔ)器陣列300尋址。讀/寫電路370被實(shí)現(xiàn)為被劃分的讀/寫堆棧400的堆，且允許一塊(也稱為“頁(yè)”)存儲(chǔ)器單元并行被讀取或編程。在優(yōu)選實(shí)施例中，一頁(yè)由鄰近行的存儲(chǔ)器單元構(gòu)成。在另一實(shí)施例中，在一行存儲(chǔ)器單元被劃分為多個(gè)塊或頁(yè)的情況下，提供塊復(fù)用器350 來(lái)將讀/寫電路370復(fù)用到各個(gè)塊?？刂齐娐?10與讀/寫電路370合作以對(duì)存儲(chǔ)器陣列300進(jìn)行存儲(chǔ)器操作?？刂齐娐?10包括狀態(tài)機(jī)312、芯片上地址解碼器314和功率控制模塊316。狀態(tài)機(jī)312提供存儲(chǔ)器操作的芯片級(jí)控制。芯片上地址解碼器314提供在由主機(jī)或存儲(chǔ)器控制器所用與由解碼器330和370使用的硬件地址之間的地址接口。功率控制模塊316控制在存儲(chǔ)器操作期間被供應(yīng)給字線和位線的功率和電壓。圖7B圖示了圖7A所示的致密存儲(chǔ)器器件的優(yōu)選布置。以對(duì)稱的方式在存儲(chǔ)器陣列300的相對(duì)側(cè)上實(shí)現(xiàn)由各種外圍電路對(duì)存儲(chǔ)器陣列300的存取，以便在每側(cè)上的存取線和電路減少一半。因此，行解碼器被分割成行解碼器330A和330B，且列解碼器被分割為列解碼器360A和360B。在其中一行存儲(chǔ)器單元被劃分為多個(gè)塊的實(shí)施例中，塊復(fù)用器350被分割為塊復(fù)用器350A和350B。類似地，讀/寫電路被分割為連接到來(lái)自陣列300的底部的位線的讀/寫電路370A和連接到來(lái)自陣列300的頂部的位線的讀/寫電路370B。以此方式，讀/寫模塊的密度、以及因此的被劃分的讀/寫堆棧400的密度實(shí)質(zhì)上降低了一半。圖8示意性地圖示了圖7A所示的讀/寫堆棧中的基本組件的大體布置。根據(jù)本發(fā)明的大體架構(gòu)，讀/寫堆棧400包括用于感測(cè)k個(gè)位線的感測(cè)放大器212的堆棧、用于經(jīng)由 I/O總線231輸入或輸出數(shù)據(jù)的I/O模塊440、用于存儲(chǔ)輸入或輸出數(shù)據(jù)的數(shù)據(jù)鎖存器430 的堆棧、用于處理和存儲(chǔ)在讀/寫堆棧400之間的數(shù)據(jù)的公共處理器500、和用于在堆棧組件之間通信的堆棧總線421。在讀/寫電路370之間的堆棧總線控制器經(jīng)由線路411提供控制和定時(shí)信號(hào)，用于控制在讀/寫堆棧之間的各種組件。圖9圖示了圖7A和7B示出的讀/寫電路之間的讀/寫堆棧(stack)的一個(gè)優(yōu)選布置。每個(gè)讀/寫堆棧400并行地在一組k個(gè)位線上操作。如果一頁(yè)具有ρ = r*k個(gè)位線， 則將有r個(gè)讀/寫堆棧，400-1...... 400-r。并行操作的被劃分的讀/寫堆棧400的整個(gè)堆(bank)允許并行地讀取或編程沿著一行的P個(gè)單元的塊(或頁(yè))。因此，將有P個(gè)讀/寫模塊用于整行單元。由于每個(gè)堆棧服務(wù)于k個(gè)存儲(chǔ)器單元，因此在該堆中的讀/寫堆棧的總數(shù)由r = p/k給出。例如，如果r 是在該堆中的堆棧的數(shù)量，則P = r*k。一個(gè)示例存儲(chǔ)器陣列可能具有ρ = 512字節(jié)(512x8 位)，k = 8，因此r = 512。在優(yōu)選實(shí)施例中，該塊是整行單元的一連串(rim)。在另一實(shí)施例中，該塊是一行中的單元的子集。例如，單元的子集可以是整行的一半或整行的四分之一。單元的子集可以是相鄰單元的一連串或每隔一個(gè)單元一個(gè)，或每隔預(yù)定數(shù)量的單元一個(gè)。每個(gè)讀/寫堆棧、比如400-1實(shí)質(zhì)上包含并行地服務(wù)于一段k個(gè)存儲(chǔ)器單元的感測(cè)放大器212-1到212-k的堆棧。在美國(guó)專利公開No. 2004-0109357-A1中公開了優(yōu)選的感測(cè)放大器，其全部公開被引用附于此。堆?？偩€控制器410經(jīng)由線路411向讀/寫電路370提供控制和定時(shí)信號(hào)。堆?？偩€控制器本身經(jīng)由線路311依賴于存儲(chǔ)器控制器310。在每個(gè)讀/寫堆棧400之間的通信受互連的堆?？偩€431影響，且受堆棧總線控制器410控制。控制線411從堆?？偩€控制器410向讀/寫堆棧400-1的組件提供控制和時(shí)鐘信號(hào)。在優(yōu)選布置中，堆?？偩€被劃分為用于在公共處理器500和感測(cè)放大器212的堆棧之間通信的SA總線(SABus)422和用于在處理器和數(shù)據(jù)鎖存器430的堆棧之間通信的D 總線(DBus) 423。數(shù)據(jù)鎖存器430的堆棧包括數(shù)據(jù)鎖存器430-1到430_k，與該堆棧相關(guān)的每個(gè)存儲(chǔ)器單元一個(gè)數(shù)據(jù)鎖存器。I/O模塊440使得這些數(shù)據(jù)鎖存器能夠經(jīng)由I/O總線231與外部交換數(shù)據(jù)。公共處理器還包括輸出507，用于輸出指示存儲(chǔ)器操作的狀態(tài)、比如錯(cuò)誤狀況的狀態(tài)信號(hào)。該狀態(tài)信號(hào)用于驅(qū)動(dòng)以線或(Wired-Or)配置聯(lián)系于FLAGBUS (標(biāo)記總線)509的 η-晶體管550的柵極。該標(biāo)記總線優(yōu)選地被控制器310預(yù)充電，且當(dāng)由任一讀/寫堆棧給狀態(tài)信號(hào)賦值(assert)時(shí)將被下拉。圖10圖示了圖9所示的公共處理器的改進(jìn)的實(shí)施例。公共處理器500包括處理器總線、用于與外部電路通信的PBUS 505、輸入邏輯510、處理器鎖存器PLatch 520和輸出邏輯530。輸入邏輯510接收來(lái)自PBUS的數(shù)據(jù)，并取決于經(jīng)由信號(hào)線411來(lái)自堆?？偩€控制器410的控制信號(hào)，向BSI節(jié)點(diǎn)輸出作為處于邏輯狀態(tài)“1”、“0”或“Z” (浮置)之一的變換數(shù)據(jù)。然后，設(shè)置/復(fù)位鎖存器、PLatch 520鎖存BSI，得到了一對(duì)互補(bǔ)的輸出信號(hào)，為 MTCH 禾P MTCH*。輸出邏輯530接收MTCH和MTCH*信號(hào)，并取決于經(jīng)由信號(hào)線411來(lái)自堆?？偩€控制器410的控制信號(hào)，在PBUS 505上輸出處于邏輯狀態(tài)“1”、“0”或“Z”(浮置)之一的變
換數(shù)據(jù)。在任一時(shí)間，公共處理器500處理與給定存儲(chǔ)器單元相關(guān)的數(shù)據(jù)。例如，圖10 圖示了耦合于位線1的存儲(chǔ)器單元的情況。相應(yīng)的感測(cè)放大器212-1包括出現(xiàn)感測(cè)放大器數(shù)據(jù)的節(jié)點(diǎn)。在優(yōu)選實(shí)施例中，該節(jié)點(diǎn)采用存儲(chǔ)數(shù)據(jù)的SA鎖存器214-1的形式。類似地，相應(yīng)組的數(shù)據(jù)鎖存器430-1存儲(chǔ)與耦合于位線1的存儲(chǔ)器單元相關(guān)的輸入或輸出數(shù)據(jù)。在優(yōu)選實(shí)施例中，該組數(shù)據(jù)鎖存器430-1包括用于存儲(chǔ)η位數(shù)據(jù)的足夠的數(shù)據(jù)鎖存器 434-1...... 434-η。
當(dāng)傳輸門(transfer gate) 501被一對(duì)互補(bǔ)的信號(hào)SAP和SAN使能時(shí)，公共處理器 500的PBUS 505具有經(jīng)由SBUS 422對(duì)SA鎖存器214-1的訪問。類似地，當(dāng)傳輸門502被一對(duì)互補(bǔ)的信號(hào)DTP和DTN使能時(shí)，PBUS 505具有經(jīng)由DBUS423對(duì)該組數(shù)據(jù)鎖存器430-1 的訪問。將信號(hào)SAP、SAN、DTP和DTN明確圖示為來(lái)自堆棧總線控制器410的控制信號(hào)的部分。圖IlA圖示了圖10所示的公共處理器的輸入邏輯的優(yōu)選實(shí)施例。輸入邏輯520接收在PBUS 505上的數(shù)據(jù)，且取決于控制信號(hào)，使得輸出BSI為原樣、或被反轉(zhuǎn)、或浮置。輸出BSI節(jié)點(diǎn)實(shí)質(zhì)上受傳輸門522或上拉電路或下拉電路的輸出的影響，該上拉電路包括串聯(lián)到Vdd的ρ晶體管5M和525，該下拉電路包括串聯(lián)到地的η晶體管5 和527。上拉電路具有到分別由信號(hào)PBUS和ONE控制的ρ晶體管5M和525的柵極。下拉電路具有到分別由信號(hào)0NEB<1>和PBUS控制的η晶體管526和527的柵極。圖IlB圖示了圖IlA的輸入邏輯的真指表。該邏輯由PBUS和控制信號(hào)ONE、 0NEB<0>、0NEB<1>控制，這些控制信號(hào)是來(lái)自堆?？偩€控制器410的控制信號(hào)的一部分。實(shí)質(zhì)上，支持三個(gè)傳輸模式，通過(PASSTHR0UGH)、反轉(zhuǎn)(INVERTED)和浮置(FLOATED)。在BSI與輸入數(shù)據(jù)相同的PASSTHR0UGH模式的情況下，信號(hào)ONE處于邏輯“1”， 0ΝΕΒ<0>處于“0”，且0NEB<1>處于“0”。這將禁用上拉或下拉，而使得傳輸門522能夠?qū)?PBUS 505上的數(shù)據(jù)傳遞到輸出523。在BSI是輸入數(shù)據(jù)的反轉(zhuǎn)的INVERTED模式的情況下， 信號(hào)ONE處于“0”，0ΝΕΒ<0>處于“1”，且0NEB<1>處于“1”。這將禁用傳輸門522。而且， 當(dāng)PBUS處于“0”時(shí)，下拉電路將被禁用，而上拉電路被使能，導(dǎo)致BSI處于“1”。類似地， 當(dāng)PBUS處于“1”時(shí)，上拉電路將被禁用，而下拉電路被使能，導(dǎo)致BSI處于“0”。最后，在 FLOATED模式的情況下，可以通過使得信號(hào)ONE處于“ 1 ”，0ΝΕΒ<0>處于“ 1 ”，且0NEB<1>處于“0”來(lái)浮置該輸出BSI。為了完整起見列出FLOATED模式，盡管實(shí)際上不使用它。圖12A圖示了圖10所示的公共處理器的輸出邏輯的優(yōu)選實(shí)施例。來(lái)自輸入邏輯 520的在BSI節(jié)點(diǎn)處的信號(hào)被鎖存到處理器鎖存器PLatch 520中。輸出邏輯530從PLatch 520的輸出接收數(shù)據(jù)MTCH和MTCH*，并取決于控制信號(hào)，在處于PASSTHR0UGH、INVERTED或 FLOATED模式任一時(shí)在PBUS上輸出。換句話說(shuō)，四個(gè)分支充當(dāng)PBUS 505的驅(qū)動(dòng)器，主動(dòng)地將其拉到HIGH(高)、L0W(低)、或FLOATED (浮置)狀態(tài)。這通過PBUS 505的四個(gè)分支電路、即兩個(gè)上拉電路和兩個(gè)下拉電路來(lái)實(shí)現(xiàn)。第一上拉電路包括串聯(lián)到Vdd的ρ晶體管521 和532，且能夠在MTCH處于“0”時(shí)上拉PBUS。第二上拉電路包括串聯(lián)到地的ρ晶體管533 和534，且能夠在MTCH處于“1”時(shí)上拉PBUS。類似地，第一下拉電路包括串聯(lián)到Vdd的η 晶體管535和536，且能夠在MTCH處于“0”時(shí)下拉PBUS。第二下拉電路包括串聯(lián)到地的η 晶體管537和538，且能夠在MTCH處于“ 1 ”時(shí)下拉PBUS。本發(fā)明的一個(gè)特征是用PMOS晶體管來(lái)構(gòu)成上拉電路且用NMOS晶體管來(lái)構(gòu)成下拉電路。由于NMOS的拉動(dòng)比PMOS的拉動(dòng)強(qiáng)得多，因此在任何競(jìng)爭(zhēng)中，下拉將總是勝于上拉。 換句話說(shuō)，節(jié)點(diǎn)或總線可以總是缺省為上拉或“ 1”狀態(tài)，且如果希望，可以總是通過下拉翻轉(zhuǎn)(flip)到“0”狀態(tài)。圖12B圖示了圖12A的輸出邏輯的真值表。該邏輯由從輸入邏輯鎖存的MTCH、 MTCH*和控制信號(hào)PDIR、PINV、NDIR、NINV控制，這些控制信號(hào)是來(lái)自堆棧總線控制器410 的控制信號(hào)的一部分。支持四個(gè)操作模式，通過(PASSTHR0UGH)、反轉(zhuǎn)(INVERTED)、浮置(FLOATED)和預(yù)充電(PRECHARGE)。在FLOATED模式中，禁用所有四個(gè)分支。這通過使得也是缺省值的信號(hào)PINV = UNINV = 0、PDIR = UNDIR = 0 來(lái)實(shí)現(xiàn)。在 PASSTHR0UGH 模式中，當(dāng) MTCH = 0 時(shí)，它要求 PBUS = 0。這通過僅使能具有η-晶體管535和536的下拉分支、而除了 NWR = 1之外所有控制信號(hào)處于其缺省值來(lái)實(shí)現(xiàn)。當(dāng)MTCH= 1時(shí)，將要求PBUS = 1。這通過僅使能具有 P-晶體管533和534的上拉分支、而除了 PINV = 0之外所有控制信號(hào)處于其缺省值來(lái)實(shí)現(xiàn)。在INVERTED模式中，當(dāng)MTCH = 0時(shí)，將要求PBUS = 1。這通過僅使能具有ρ-晶體管 531和532的上拉分支、而除了 PWR = 0之外所有控制信號(hào)處于其缺省值來(lái)實(shí)現(xiàn)。當(dāng)MTCH =1時(shí)，要求PBUS = 0。這通過僅使能具有η-晶體管537和538的下拉分支、而除了 NINV =1之外所有控制信號(hào)處于其缺省值來(lái)實(shí)現(xiàn)。在PRECHARGE模式中，PDIR = 0和PINV = 0 的控制信號(hào)設(shè)置將在MTCH = 1時(shí)使能具有ρ晶體管531和532的上拉分支，或在MTCH = 0時(shí)使能具有ρ晶體管533和534的上拉分支。在美國(guó)專利申請(qǐng)公開號(hào)US-2006-0140007A1中更全面地展開了公共處理器操作， 其全部被引用附于此。本發(fā)明的一些方面利用在以上圖10中所述的讀/寫堆棧的數(shù)據(jù)鎖存器，用于將在內(nèi)部存儲(chǔ)器正進(jìn)行諸如讀、寫或擦除的其他操作的同時(shí)、進(jìn)數(shù)據(jù)(datain)和出數(shù)據(jù)(data out)的高速緩存操作。在上述架構(gòu)中，數(shù)據(jù)鎖存器由一些物理頁(yè)共享。例如，在位線的讀/ 寫堆棧上時(shí)，由所有字線共享，因此當(dāng)正進(jìn)行一個(gè)操作時(shí)，如果這些鎖存器中有任何是空閑的，則它們可以高速緩存用于在同一字線或另一字線中的進(jìn)一步操作的數(shù)據(jù)，節(jié)省傳輸時(shí)間，因?yàn)檫@可以隱藏在另一操作背后。這可以通過增加不同操作或操作的不同階段的流水線(pipelining)量來(lái)改進(jìn)性能。在一個(gè)例子中，在高速緩存編程操作中，在編程一頁(yè)數(shù)據(jù)的同時(shí)，可以載入另一頁(yè)數(shù)據(jù)，節(jié)省了傳輸時(shí)間。再例如，在一個(gè)示例實(shí)施例中，在一個(gè)字線上的讀操作被插入在另一字線上的寫操作中，允許來(lái)自讀操作的數(shù)據(jù)從存儲(chǔ)器傳輸出，而數(shù)據(jù)寫仍繼續(xù)。注意，這允許來(lái)自同一塊中的另一頁(yè)、而不是不同字線上的數(shù)據(jù)被切換出(toggle out)(以例如進(jìn)行ECC操作)，同時(shí)對(duì)第一頁(yè)數(shù)據(jù)的讀或其他操作正進(jìn)行。這種操作的階段間流水使得用于數(shù)據(jù)傳輸?shù)臅r(shí)間被隱藏在對(duì)第一頁(yè)數(shù)據(jù)的操作背后。更通常地，這使得一個(gè)操作的一部分被插入在另一操作、典型是更長(zhǎng)的操作的階段之間。另一個(gè)例子是將感測(cè)操作插入到所謂擦除操作的階段之間，比如在擦除脈沖之前或在用作擦除的稍后部分的軟編程階段之前。為了討論一些操作所需的相對(duì)時(shí)間，用于上述系統(tǒng)的一組示例時(shí)間值可以取為如下數(shù)據(jù)寫 700 μ s (較低頁(yè) 600 μ S，較高頁(yè)800 μ S)二進(jìn)制數(shù)據(jù)寫 200 μ s擦除 2500μ s讀 20-40 μ s讀和切換出數(shù)據(jù)2KB數(shù)據(jù)， 80 μ s ；4KB 160 μ s ；8KB 320 μ s這些值可以用于參考以給出以下時(shí)序圖所涉及的相對(duì)時(shí)間的思想。如果存在帶有不同階段的長(zhǎng)的操作，則如果鎖存器可用，主要方面將使用讀/寫堆棧的共享鎖存器在較快的操作中穿插(interpose)。例如，讀可以被插入到編程或擦除操作中，或二進(jìn)制編程可以被插入到擦除中。在例如要被切換出且更改的數(shù)據(jù)的讀被插入到數(shù)據(jù)寫的驗(yàn)證階段中的情況下，主要示例實(shí)施例將在針對(duì)共享相同讀寫堆棧的另一頁(yè)的編程操作期間對(duì)一頁(yè)切入 (toggle in)和/或切換出數(shù)據(jù)?？梢砸栽S多方式提高開放數(shù)據(jù)鎖存器的可用性。通常，對(duì)于每個(gè)單元存儲(chǔ)η位的存儲(chǔ)器來(lái)說(shuō)，對(duì)每個(gè)位線將需要η個(gè)這種數(shù)據(jù)鎖存器；但是，并不總是需要所有這些鎖存器。例如，在以較高頁(yè)/較低頁(yè)格式存儲(chǔ)數(shù)據(jù)的每個(gè)單元二位的存儲(chǔ)器中，在編程較低頁(yè)時(shí)將需要兩個(gè)數(shù)據(jù)鎖存器。更通常地，對(duì)于存儲(chǔ)多頁(yè)的存儲(chǔ)器，僅當(dāng)編程最高頁(yè)時(shí)才需要所有鎖存器。這剩余了可用于高速緩存操作的其他鎖存器。另外，即使當(dāng)寫最高頁(yè)時(shí)，隨著從寫操作的驗(yàn)證階段移除各種狀態(tài)，鎖存器將釋放(free up)。具體地，一旦僅剩下要驗(yàn)證最高狀態(tài)，則為了驗(yàn)證僅需要單個(gè)鎖存器，且其他鎖存器可以用于高速緩存操作。以下討論將基于每個(gè)單元存儲(chǔ)兩位且具有用于每個(gè)位線上的數(shù)據(jù)的兩個(gè)鎖存器和用于快速通過寫(quick pass write)的一個(gè)另外的鎖存器的四狀態(tài)存儲(chǔ)器，如以上并入白it 胃Β 11 白勺 11 “Use of Data Latches inMulti-Phase Programming of Non-Volatile Memories (非易失存儲(chǔ)器的多階段編程中數(shù)據(jù)鎖存器的使用)，，的美國(guó)專利申請(qǐng)中描述的。寫較低頁(yè)、或擦除、或進(jìn)行后擦除軟編程(post erase soft program)的操作基本上是二進(jìn)制操作，且具有空閑的數(shù)據(jù)鎖存器之一，其可以使用它來(lái)高速緩存數(shù)據(jù)。類似地，在進(jìn)行較高頁(yè)或全序列寫的情況下，一旦除了最高級(jí)以外所有都被驗(yàn)證，則僅單個(gè)狀態(tài)需要驗(yàn)證，且存儲(chǔ)器可以釋放可用于緩存數(shù)據(jù)的鎖存器?？梢匀绾问褂盟睦邮钱?dāng)編程一頁(yè)時(shí)，比如在復(fù)制操作中，可以在該寫的驗(yàn)證階段期間塞入(slip in)對(duì)共享同一組數(shù)據(jù)鎖存器的另一頁(yè)、比如在同一組位線上的另一字線的讀。然后，可以將地址切換到正被寫的頁(yè)，允許在停止處撿起(pickup)寫處理而無(wú)需重新開始。當(dāng)寫繼續(xù)時(shí)，在穿插的讀期間緩存的數(shù)據(jù)可以被切換出、檢驗(yàn)或更改，并被傳輸回以呈現(xiàn)用于一旦較早的寫操作完成則將其寫回去。這種高速緩存操作使得第二頁(yè)數(shù)據(jù)的切換出和更改被隱藏在第一頁(yè)的編程背后。作為第一例子，以單頁(yè)(較低頁(yè)/較高頁(yè)格式)編程模式操作的二位存儲(chǔ)器的高速緩存編程操作。圖13是圖10的簡(jiǎn)化版本，示出了與兩位的實(shí)施例中的本討論有關(guān)的一些具體元件，省去了其他元件以簡(jiǎn)化討論。這些元件包括與數(shù)據(jù)1/0線231連接的數(shù)據(jù)鎖存器DL0434-0、通過線路423連接到公共處理器500的數(shù)據(jù)鎖存器DLl 434-1、通過線路 435與其他數(shù)據(jù)鎖存器共同連接的數(shù)據(jù)鎖存器DL2 434-2、以及通過線路422連接到公共處理器500的感測(cè)放大器數(shù)據(jù)鎖存器DLS 214。圖13的各種元件根據(jù)其在編程較低頁(yè)期間的部署而標(biāo)注。鎖存器DL2 434-2用于快速通過寫模式中的較低驗(yàn)證(VL)，如在與本申請(qǐng) 1^0^11 白勺 11 “Use of Data Latches in Multi-Phase Programmingof Non-Volatile Memories (非易失性存儲(chǔ)器的多階段編程中數(shù)據(jù)鎖存器的使用)，，的美國(guó)專利申請(qǐng)中描述的；對(duì)寄存器的包括以及當(dāng)包括寄存器時(shí)對(duì)使用快速通過寫的包括是可選的，但是示例實(shí)施例將包括該寄存器。較低頁(yè)的編程可以包括以下步驟(1)處理通過將數(shù)據(jù)鎖存器DLO 434-0復(fù)位到缺省值“1”而開始。該慣例用于簡(jiǎn)化部分頁(yè)編程，因?yàn)樵谒x行中的不將被編程的單元將被禁止編程。(2)編程數(shù)據(jù)沿著I/O線231供應(yīng)到DLO 434-0。C3)編程數(shù)據(jù)將被傳輸?shù)紻Ll 434-1和DL2 434_2 (如果包括該鎖存器且實(shí)現(xiàn)快速通過寫的話)。(4) 一旦編程數(shù)據(jù)被傳輸?shù)紻Ll 434-1，數(shù)據(jù)鎖存器DLO 434-0就可以被復(fù)位為 “1”，且在編程時(shí)間期間，下一數(shù)據(jù)頁(yè)可以沿著I/O線231被加載到DLO 434-0，允許在正寫
第一頁(yè)的同時(shí)緩存第二頁(yè)。(5) 一旦第一頁(yè)被載入到DLl 434-1中，就可以開始編程。DLl 4；34_1數(shù)據(jù)用于鎖定(lockout)單元免于進(jìn)一步編程。DL2 434-2數(shù)據(jù)用于較低驗(yàn)證鎖定，該較低驗(yàn)證鎖定管理到快速通過寫的第二階段的轉(zhuǎn)變，如與本申請(qǐng)同時(shí)提交的題為“he of Data Latches in Multi-Phase Programming of Non-VolatileMemories (非易失性存儲(chǔ)器的多階段編程中的數(shù)據(jù)鎖存器的使用)”的美國(guó)專利申請(qǐng)中所描述。(6) 一旦開始編程，在編程脈沖之后，較低驗(yàn)證的結(jié)果被用于更新DLM34-2 ；較高驗(yàn)證的結(jié)果被用于更新DLl 434-1。(該討論基于“傳統(tǒng)”編碼，其中較低頁(yè)編程要到A狀態(tài)。在與本申請(qǐng)同時(shí)提交的題為"Use of Data Latchesin Multi-Phase Programming of Non-Volatile Memories (非易失性存儲(chǔ)器的多階段編程中的數(shù)據(jù)鎖存器的使用)”和在 2005年3月 16 日提交的題為“Non-Volatile Memory and Method with Power-Saving Read andProgram-Verify Operations (非易失性存儲(chǔ)器和功率節(jié)省讀和編程驗(yàn)證操作的方法)，， 的美國(guó)專利申請(qǐng)中討論了這種和其他編碼。容易得到本討論對(duì)于其他編碼的擴(kuò)展。)(7)在確定編程是否完成時(shí)，僅檢查行單元(或編程的適當(dāng)物理單位)的DLl 434-1寄存器。一旦較低頁(yè)被寫入，就可以編程較高頁(yè)。圖14示出了與圖13相同的元件，但指示在讀入較低頁(yè)數(shù)據(jù)的情況下用于較高頁(yè)編程的鎖存器分配。(該描述再次使用傳統(tǒng)編程，以便較高頁(yè)的編程要到B和C狀態(tài)。)較高頁(yè)的編程可以包括以下步驟(1) 一旦較低頁(yè)結(jié)束編程，則在保持了(未執(zhí)行的)高速緩存編程命令的情況下， 較高頁(yè)(或下一頁(yè))寫入將以來(lái)自狀態(tài)機(jī)控制器的信號(hào)而開始。(2)該編程數(shù)據(jù)將從DLO 434-0傳輸(在其在較低頁(yè)寫期間在步驟(3)中被載入的情況下)到DLl 434-1和DL2 434-2。(3)較低頁(yè)數(shù)據(jù)將從陣列被讀入且置于DLO 434-0中。(4)再次分別使用DLl 434-1和DL2 434_2用于驗(yàn)證高和驗(yàn)證低鎖定數(shù)據(jù)。檢查鎖存器DLO 434-0(持有較低頁(yè)數(shù)據(jù))作為編程參考數(shù)據(jù)，但不用驗(yàn)證結(jié)果來(lái)更新它。(5)作為驗(yàn)證B狀態(tài)的一部分，在較低驗(yàn)證VBL處的感測(cè)之后，由此將在DL2 434-2中更新數(shù)據(jù)，而用高驗(yàn)證VBH結(jié)果來(lái)更新DLl 434-1數(shù)據(jù)。類似地，C驗(yàn)證將具有相應(yīng)的命令以用相應(yīng)的VCL和VCH結(jié)果來(lái)更新DLM34-2和DLl 434-1。(6) 一旦B數(shù)據(jù)完成，則由于僅需要進(jìn)行對(duì)于C狀態(tài)的驗(yàn)證，因此不需要(保持在 DLO 434-0中用于參考的)較低頁(yè)數(shù)據(jù)。DLO 434-0被復(fù)位為“ 1 ”，且另一頁(yè)編程數(shù)據(jù)可以從1/0線231載入，并被緩存鎖存器DLO 434-0中。公共處理器500可以設(shè)置僅要驗(yàn)證C 狀態(tài)的指示。(7)在確定較高頁(yè)編程是否完成時(shí)，對(duì)于B狀態(tài)，檢查鎖存器DLl 434_1和DLO434-0兩者。一旦單元被編程到B狀態(tài)且僅在驗(yàn)證C狀態(tài)，則僅需要檢查鎖存器DLl 434-1 數(shù)據(jù)來(lái)看是否存在任何未被編程的位。注意，在該布置下，在步驟6中，不再需要鎖存器DLO 434-0，且其可用于緩存下一編程操作的數(shù)據(jù)。另外，在使用快速通過寫的實(shí)施例中，一旦進(jìn)入第二、慢編程階段，則還可以使得鎖存器DL2 434-2可用于緩存數(shù)據(jù)，雖然實(shí)際上通常是如下情況以這樣的方式，這僅可用于不調(diào)整(justify)通常用于實(shí)現(xiàn)該特征所需的額外開銷的較短時(shí)間段。圖15可以用于圖示以在上幾段中描述的單頁(yè)模式進(jìn)行高速緩存編程的許多方面。圖15示出了在存儲(chǔ)器內(nèi)部(較低“實(shí)際忙碌(True Busy) ”線)發(fā)生了什么事件和從存儲(chǔ)器外部(較高“高速緩存忙碌(Cache Busy)”線)看上去的相對(duì)時(shí)間。在時(shí)間、，要被編程到所選字線(WLn)上的較低頁(yè)被載入該存儲(chǔ)器中。這假定先前沒有緩存第一較低頁(yè)的數(shù)據(jù)，因?yàn)槠鋵⒂糜陔S后的頁(yè)。在時(shí)間、，較低頁(yè)完成載入，且該存儲(chǔ)器開始向其寫入。由于在這點(diǎn)上這與二進(jìn)制操作等效，因此僅需要驗(yàn)證狀態(tài)A(“pvfyA”) 且數(shù)據(jù)鎖存器DLO 434-0可用于接收下一頁(yè)數(shù)據(jù)，在此將該下一頁(yè)數(shù)據(jù)取作要在時(shí)間、被編程到WLn中的較高頁(yè)，其因此在編程較低頁(yè)期間被緩存到鎖存器DLO 434-0中。較高頁(yè)在時(shí)間t3完成載入，且較低頁(yè)在t4時(shí)一完成，就可以編程該較高頁(yè)。在該布置下，雖然所有數(shù)據(jù)(較低和較高頁(yè))要被寫入編程的物理單位中(在此，字線WLn)，但是在可以寫較高頁(yè)數(shù)據(jù)之前，該存儲(chǔ)器必須從時(shí)間t3等待到時(shí)間t4，不像以下描述的全序列實(shí)施例那樣。較高頁(yè)編程在時(shí)間t4開始，其中首先僅驗(yàn)證B狀態(tài)(“pvfyB”)，且在t5添加C狀態(tài)(“pvfyB/C”)。一旦在t6不再驗(yàn)證B狀態(tài)，就僅需要驗(yàn)證C狀態(tài)(“pvfyC” )，且鎖存器DLO 434-0變?yōu)榭臻e。這允許在較高頁(yè)完成編程的同時(shí)緩存下一數(shù)據(jù)組。如所知的，根據(jù)具有高速緩存編程的單頁(yè)算法，如圖15所示，即使較高頁(yè)數(shù)據(jù)可能在時(shí)間、可用，但是該存儲(chǔ)器在開始寫該數(shù)據(jù)之前將等待直到時(shí)間t4。在轉(zhuǎn)換到全序列編程操作時(shí)，比如在美國(guó)專利申請(qǐng)11/013125中更全面展開的，一旦較高頁(yè)可用，就可以同時(shí)編程較高和較低頁(yè)數(shù)據(jù)。用于全序列(低到全變換)寫中的高速緩存編程的算法以如上的較低頁(yè)編程開始。因此，步驟(1)-(4)與用于單頁(yè)編程模式中的較低頁(yè)處理一樣(1)該處理通過將數(shù)據(jù)鎖存器DLO 434-0復(fù)位為缺省值“1”而開始。該慣例用于簡(jiǎn)化部分頁(yè)編程，因?yàn)樵谒x行中的不將被編程的單元將被禁止編程。(2)編程數(shù)據(jù)沿著I/O線231被供應(yīng)到DLO 434-0。(3)編程數(shù)據(jù)將被傳輸?shù)紻Ll 434-1和DL2 434-2 (如果包括該鎖存器且實(shí)現(xiàn)快速通過寫的話)。(4) 一旦編程數(shù)據(jù)被傳輸?shù)紻L 1 434-1，數(shù)據(jù)鎖存器DLO 434-0就可以被復(fù)位為 “1”，且在編程時(shí)間期間，下一數(shù)據(jù)頁(yè)可以沿著I/O線231被載入DLO 434-0，允許在正寫第一頁(yè)的同時(shí)緩存第二頁(yè)。一旦載入第二頁(yè)數(shù)據(jù)，如果該第二頁(yè)數(shù)據(jù)對(duì)應(yīng)于正被寫入的較低頁(yè)的較高者、且較低頁(yè)還沒有完成編程，則可以實(shí)現(xiàn)向全序列寫的轉(zhuǎn)換。該討論關(guān)注這種算法中的數(shù)據(jù)鎖存器的使用，其許多其他細(xì)節(jié)在共同未決的、共同轉(zhuǎn)讓的美國(guó)專利No. 7120051中更全面地展開。(5)在較高頁(yè)數(shù)據(jù)被載入鎖存器DLO 434-0中之后，將在地址塊中進(jìn)行判斷，來(lái)檢查2個(gè)頁(yè)是否在同一字線和同一塊上，且一頁(yè)是較低頁(yè)，一頁(yè)是較高頁(yè)。如果是，則如果允許的話，編程狀態(tài)機(jī)將觸發(fā)較低頁(yè)編程到全序列編程轉(zhuǎn)換。在任何未決的驗(yàn)證完成之后，則實(shí)現(xiàn)該變換。(6)當(dāng)編程序列從較低頁(yè)改變?yōu)槿蛄袝r(shí)，典型地一些操作參數(shù)將改變。在示例實(shí)施例中，這些包括(i)如果較低頁(yè)數(shù)據(jù)還沒有被鎖定，則針對(duì)脈沖驗(yàn)證周期數(shù)的最大編程循環(huán)將從較低頁(yè)算法的最大編程循環(huán)改變?yōu)槿蛄械淖畲缶幊萄h(huán)，但是已完成的編程循環(huán)數(shù)將不會(huì)通過轉(zhuǎn)換而被復(fù)位。(ii)如圖16所示，編程波形以在較低頁(yè)編程處理中使用的值VPGM_L開始。如果編程波形已經(jīng)發(fā)展到超過在較高頁(yè)處理中使用的開始值VPGM_U的情況，則在向全序列轉(zhuǎn)換時(shí)，該階梯將退回到在繼續(xù)升高階梯之前的VPGM_U。(iii)確定編程脈沖的步長(zhǎng)和最大值的參數(shù)不改變。(7)應(yīng)該進(jìn)行對(duì)存儲(chǔ)器單元的當(dāng)前狀態(tài)的全序列讀，來(lái)保證對(duì)于多級(jí)編碼將編程正確的數(shù)據(jù)。這確保了當(dāng)全序列開始時(shí)，以前可能已被鎖定在較低頁(yè)編程中的、但需要進(jìn)一步編程來(lái)考慮其較高頁(yè)數(shù)據(jù)的狀態(tài)不被禁止編程。(8)如果激活了快速通過寫，則還將更新鎖存器DL2 434-2的數(shù)據(jù)，以反映較高頁(yè)編程數(shù)據(jù)，因?yàn)槠湟郧笆腔趦H針對(duì)A狀態(tài)的較低驗(yàn)證的。(9)然后，以多級(jí)、全序列編程算法再繼續(xù)編程。如果較低頁(yè)處理中的編程波形已經(jīng)增加到較高頁(yè)起始電平以上，則在轉(zhuǎn)換時(shí)將該波形退回到該電平，如圖16所示。圖17是在較低頁(yè)向全序列轉(zhuǎn)換寫處理中涉及的相對(duì)時(shí)間的示意表示。直到時(shí)間 t3，該處理是如上所述用于圖15的處理。在、，較高頁(yè)的數(shù)據(jù)已經(jīng)被載入，且進(jìn)行向全序列算法的變換，驗(yàn)證處理被切換為包括B狀態(tài)和A狀態(tài)。一旦所有A狀態(tài)都被鎖定，則驗(yàn)證處理在時(shí)間t4切換到檢查B和C狀態(tài)。一旦在t5驗(yàn)證了 B狀態(tài)，則僅需要檢查C狀態(tài)，且可以釋放寄存器來(lái)載入接下來(lái)要被編程的數(shù)據(jù)，比如在下一字線(WLn+1)上的較低頁(yè)，如高速緩存忙碌線(Cache Busy line)上指示的。在時(shí)間t6，該下一數(shù)據(jù)組已經(jīng)被高速緩存，且用于前一組的C數(shù)據(jù)的編程在〖7終止，下一數(shù)據(jù)組開始編程。另外，在(此時(shí))字線WLlriI 的較低頁(yè)正編程的同時(shí)，下一數(shù)據(jù)(比如相應(yīng)的較高頁(yè)數(shù)據(jù))可以被載入開放鎖存器DLO 434-0 中。在全序列寫期間，以獨(dú)立地給出較低頁(yè)和較高頁(yè)狀態(tài)的方式來(lái)實(shí)現(xiàn)狀態(tài)報(bào)告。在編程順序結(jié)束時(shí)，如果存在未完成的位，則可以進(jìn)行物理頁(yè)的掃描。第一掃描可以檢查鎖存器DLO 434-0以尋找未完成的較高頁(yè)數(shù)據(jù)，第二掃描可以檢查DLl 434-1以尋找未完成的較低頁(yè)數(shù)據(jù)。由于B狀態(tài)的驗(yàn)證將改變DLO 434-0和DLl 434-1數(shù)據(jù)兩者，因此應(yīng)該以如下方式進(jìn)行A狀態(tài)驗(yàn)證如果該位的閾值高于A驗(yàn)證電平，則DLl 434-1數(shù)據(jù)“0”將改變?yōu)?“1”。該后驗(yàn)證將檢查任何編程下的B電平是否在A電平處通過；如果它們?cè)贏電平處通過，則錯(cuò)誤僅出現(xiàn)在較高頁(yè)而不在較低頁(yè)；如果它們不在A電平處通過，則較低和較高頁(yè)都有錯(cuò)誤。如果使用高速緩存編程算法，則在編程了 A和B數(shù)據(jù)之后，C狀態(tài)將被轉(zhuǎn)移到鎖存器DLl 434-1來(lái)完成編程。在該情況下，掃描鎖存器對(duì)較低頁(yè)來(lái)說(shuō)不是必須的，因?yàn)樵撦^低頁(yè)將已經(jīng)通過了編程，而沒有任何失敗的位。
本發(fā)明的另一組示例實(shí)施例涉及頁(yè)復(fù)制操作，其中數(shù)據(jù)組從一個(gè)位置被重新定位到另一位置。數(shù)據(jù)重新定位操作的各個(gè)方面在美國(guó)專利申請(qǐng)NO.US-2006-0257120-A1 ； US-2006-0136687-A1 ；以及 US-2006-0031593-A1 ；和美國(guó)專利號(hào) 6266273 中描述，其全部被引用附于此。當(dāng)將數(shù)據(jù)從一個(gè)位置復(fù)制到另一位置時(shí)，通常切換出該數(shù)據(jù)以被檢查(例如以尋找錯(cuò)誤)、更新(比如更新頭標(biāo)(header))或這兩者(比如校正所檢測(cè)的錯(cuò)誤)。這種轉(zhuǎn)移還要在垃圾收集操作中整理(consolidate)數(shù)據(jù)。本發(fā)明的首要方面允許被讀到開放寄存器的數(shù)據(jù)在寫操作的驗(yàn)證階段期間被插入，而被高速緩存的該數(shù)據(jù)然后隨著寫操作的繼續(xù)而被移出存儲(chǔ)器器件，使得用于切換出該數(shù)據(jù)的時(shí)間被隱藏在寫操作背后。以下呈現(xiàn)了高速緩存頁(yè)復(fù)制操作的兩個(gè)示例實(shí)施例。在兩種情況下，描述了使用快速通過寫實(shí)施方式的實(shí)施方式。圖18指示了隨著處理的進(jìn)展鎖存器的示例布置的部署。高速緩存頁(yè)復(fù)制的第一版本將向較低頁(yè)寫入，且可以包括以下步驟，其中讀地址被標(biāo)注為M、M+1......且寫地址被標(biāo)注為N、N+1......(1)要復(fù)制的頁(yè)(“頁(yè)M”)被讀入鎖存器DLl 434-1中。這可以是較高頁(yè)或較低頁(yè)的數(shù)據(jù)。(2)然后，頁(yè)M被轉(zhuǎn)移到DLO 434-0中。(3)然后在DLO 434-0中的數(shù)據(jù)被切換出，并被更改，之后其被移回到該鎖存器中。(4)然后，編程序列可以開始。在要被寫入較低頁(yè)N中的數(shù)據(jù)被轉(zhuǎn)移到DLl 434-1 和DL2 434-2之后，鎖存器DLO 434-0準(zhǔn)備好用于高速緩存數(shù)據(jù)。該較低頁(yè)將被編程。對(duì)于該實(shí)施例，編程狀態(tài)機(jī)將在此停止。(5)要被復(fù)制的下一頁(yè)然后被讀入DLO 434-0中。然后，編程可以恢復(fù)。在步驟 (4)結(jié)束時(shí)停止的狀態(tài)機(jī)將從頭重新開始該編程序列。(6)編程繼續(xù)直到較低頁(yè)完成。復(fù)制目的地頁(yè)地址將確定寫是向較低頁(yè)還是向較高頁(yè)。如果編程地址是較高頁(yè)地址，則該編程序列將不停止，直到該編程完成，且在寫完成之后執(zhí)行步驟(5)的讀。在第二高速緩存頁(yè)復(fù)制方法中，可以暫停編程/驗(yàn)證處理來(lái)插入讀操作，然后重新開始寫操作，在其停下的點(diǎn)撿起。然后，在恢復(fù)的寫操作繼續(xù)的同時(shí)，在該交錯(cuò)的感測(cè)操作期間所讀的數(shù)據(jù)可以被切換出。而且，該第二處理允許一旦僅C狀態(tài)正被驗(yàn)證且在每個(gè)位線上的一個(gè)鎖存器開放、頁(yè)復(fù)制機(jī)制就用于在較高頁(yè)或全序列寫處理中。第二高速緩存頁(yè)復(fù)制操作以與第一種情況相同的前三個(gè)步驟開始，但然后不同。其可以包括以下步驟(1)要復(fù)制的頁(yè)(“頁(yè)M”)被讀入鎖存器DLl 434-1中。這可以是較低頁(yè)或較高頁(yè)。(2)然后，來(lái)自頁(yè)M的數(shù)據(jù)被轉(zhuǎn)移到DLO 434-0中。(如之前，N等將指示寫地址， M等用于讀地址。)(3)在DLO 434-0中的數(shù)據(jù)然后被切換出、更改，之后其被移回到該鎖存器中。(4)狀態(tài)機(jī)編程將進(jìn)入無(wú)限期等待狀態(tài)，直到讀命令進(jìn)入，且另一頁(yè)、即下一頁(yè) M+1向鎖存器DLO 434-0的讀將開始。(5) 一旦步驟的讀完成，地址就被切換回字線和塊地址，以將在步驟(1-3)中的數(shù)據(jù)編程到頁(yè)N(在此，較低頁(yè))中，且恢復(fù)編程。
(6)在頁(yè)M+1的讀完成之后，該數(shù)據(jù)可以被切換出、更改和返回。一旦該處理結(jié)束， 如果兩頁(yè)是在同一 WL上的相應(yīng)較高和較低頁(yè)，則該寫就可以被轉(zhuǎn)換為全序列操作，(7) 一旦在全序列寫中完成了 A和B電平，則在DLO 434_0中的數(shù)據(jù)將被轉(zhuǎn)移到 DLl 434-1中，如在先前描述的正常高速緩存編程中一樣，且可以發(fā)出對(duì)于另一頁(yè)(例如， 頁(yè)M+2)的讀命令。如果沒有單個(gè)頁(yè)向全序列轉(zhuǎn)換，則較低頁(yè)將完成該寫，且然后較高頁(yè)將開始。在完全完成了 B電平狀態(tài)之后，相同DLO 434-0到DLl 434-1數(shù)據(jù)轉(zhuǎn)移將發(fā)生，且狀態(tài)機(jī)將進(jìn)入等待對(duì)于頁(yè)M+2的讀命令的狀態(tài)。(8) 一旦讀命令到達(dá)，該地址就被切換到讀地址，且讀出下一頁(yè)(頁(yè)M+2)。(9) 一旦該讀完成，該地址就將被切換回先前的較高頁(yè)地址(編程地址N+1)，直到該寫結(jié)束。如上所述，除了在保持可以被編程到每個(gè)存儲(chǔ)器單元中的(在此，2位)數(shù)據(jù)時(shí)使用的鎖存器DLO 434-0和DLl 434-1之外，示例實(shí)施例還包括用于快速通過寫技術(shù)的較低驗(yàn)證的鎖存器DL2 4；34-2。一旦較低驗(yàn)證通過，還可以釋放鎖存器DL2 434-2，并將其用于高速緩存數(shù)據(jù)，雖然在示例實(shí)施例中沒有這樣做。圖19A和19B圖示了第二高速緩存頁(yè)復(fù)制方法的相對(duì)時(shí)序，其中圖19B圖示了具有全序列寫轉(zhuǎn)換的算法，且圖19A圖示了沒有其的算法。(圖19A和19B都由兩部分組成， 第一較高部分在虛線垂直線A處開始，對(duì)應(yīng)于、，且以虛線垂直線B結(jié)束，對(duì)應(yīng)于t5 ；第二較低部分是較高部分的繼續(xù)，且以虛線垂直線B開始，對(duì)應(yīng)于t5。在兩種情況下，在時(shí)間t5的線B在較低部分中與在較高部分中相同，恰好是在兩個(gè)部分中的接縫處，允許其在兩個(gè)線上顯不)ο圖19A示出了以在該例子中被取為較低頁(yè)的第一頁(yè)(頁(yè)M)的讀開始、假設(shè)先前沒有高速緩存數(shù)據(jù)、且以單頁(yè)模式操作的處理，其中在開始寫較高頁(yè)之前等待直到較低頁(yè)完成寫為止。該處理在時(shí)間、以頁(yè)M的讀(感測(cè)頁(yè)M(L))開始，該頁(yè)M在此是較低的，其在該編碼中通過在A和C電平處的讀而被感測(cè)。在時(shí)間t1;讀完成，且頁(yè)M可以被切換出、檢驗(yàn)或更改。在時(shí)間、開始，通過在B電平處讀來(lái)感測(cè)下一頁(yè)(在此是頁(yè)M+1，對(duì)應(yīng)于與較低頁(yè) M相同物理(physical)的較高頁(yè))，該處理在時(shí)間t3結(jié)束。此時(shí)，第一頁(yè)(來(lái)源于頁(yè)M)(較低)準(zhǔn)備好被編程回到在頁(yè)N處的存儲(chǔ)器中，且從頁(yè)M+1讀取的數(shù)據(jù)正被保持在鎖存器中， 且可以移出以被更改/檢查。這兩個(gè)處理可以同時(shí)開始，在此在t3開始。使用上述的典型時(shí)間值，來(lái)自頁(yè)M+1的數(shù)據(jù)到時(shí)間t4已經(jīng)被移出且更改；但是，對(duì)于不實(shí)施全序列轉(zhuǎn)換的實(shí)施例，該存儲(chǔ)器將等待直到頁(yè)N在時(shí)間t5結(jié)束以開始將(來(lái)源于頁(yè)M+1的)第二讀出頁(yè)的數(shù)據(jù)寫入頁(yè)N+1中。由于頁(yè)N+1是較高頁(yè)，因此其寫首先以在B電平處的驗(yàn)證開始，在t6添加C電平。 一旦具有目標(biāo)狀態(tài)B的存儲(chǔ)元件在時(shí)間t7都被鎖定(或到達(dá)了最大計(jì)數(shù))，就放棄(drop) B狀態(tài)驗(yàn)證。如上所述，根據(jù)本發(fā)明的幾個(gè)主要方面，這允許釋放數(shù)據(jù)鎖存器，暫停正進(jìn)行的寫操作，穿插(interpose)讀操作(在與暫停的編程/驗(yàn)證操作不同的地址處)，然后在寫停下的地方恢復(fù)，且在穿插的寫操作中感測(cè)的數(shù)據(jù)可以在恢復(fù)的寫操作運(yùn)行的同時(shí)被切換出ο在時(shí)間t7，對(duì)于在此的較低頁(yè)M+2進(jìn)行穿插的寫操作。在時(shí)間偽結(jié)束了該感測(cè)， 且拾起頁(yè)N+1的寫，且來(lái)自頁(yè)M+2的數(shù)據(jù)同時(shí)被切換出并更改。在該例子中，在頁(yè)M+2在時(shí)間tlO結(jié)束之前，頁(yè)N+1在時(shí)間t9結(jié)束編程。在時(shí)間tlO，來(lái)源于頁(yè)M+2的數(shù)據(jù)的寫可以開始；但是，在該實(shí)施例中，而是，首先執(zhí)行頁(yè)M+3的讀，允許要切換出和更改的該頁(yè)數(shù)據(jù)被隱藏在開始于時(shí)間til時(shí)的來(lái)源于頁(yè)M+2的數(shù)據(jù)向頁(yè)N+2中寫入的背后。然后，該處理如在該圖的較前部分中一樣繼續(xù)，但頁(yè)號(hào)轉(zhuǎn)變，時(shí)間til對(duì)應(yīng)于時(shí)間t3，時(shí)間tl2對(duì)應(yīng)于時(shí)間 t4，等等，直到復(fù)制處理停止。圖19B再次示出了以讀較低頁(yè)、即被取為較低頁(yè)的頁(yè)M開始、且假設(shè)先前沒有高速緩存數(shù)據(jù)的處理。圖19B與圖19A不同在于在時(shí)間t4實(shí)現(xiàn)向全序列寫的轉(zhuǎn)換。這大致將處理加快了圖19A的時(shí)間(t5-t4)。在時(shí)間t4(=圖19A中的t5)，如先前所述那樣實(shí)施與全序列轉(zhuǎn)換有關(guān)的各種改變。在此之外，該處理類似于圖19A的處理，包括在時(shí)間t7和tl2 之間得到的本發(fā)明的那些方面。在涉及寫數(shù)據(jù)的在此描述的頁(yè)復(fù)制處理和其他技術(shù)中，可以根據(jù)美國(guó)專利公開號(hào) US-2004-0109362-A1中所描述的線索智能地選擇在給定時(shí)間驗(yàn)證哪些狀態(tài)，該美國(guó)專利公開被引用附于此。例如，在全序列寫中，該寫處理可以開始僅驗(yàn)證A電平。在之前的A驗(yàn)證之后，檢查以看任何位是否都通過了。如果是，可以向驗(yàn)證階段添加B電平。在具有A電平驗(yàn)證作為其目標(biāo)值驗(yàn)證的所有存儲(chǔ)單元后(或除了基于可設(shè)置的參數(shù)的最大計(jì)數(shù)以外)， 將移除A電平驗(yàn)證。類似地，在B電平處的驗(yàn)證之后，可以添加C電平的驗(yàn)證，且在具有B 電平驗(yàn)證作為其目標(biāo)值驗(yàn)證的所有存儲(chǔ)單元后(或除了基于可設(shè)置的參數(shù)的最大計(jì)數(shù)以外)，移除B電平驗(yàn)證。關(guān)于優(yōu)選的多狀態(tài)編碼來(lái)描述帶有用于其他操作的背景數(shù)據(jù)高速緩存的編程操作。用于4狀態(tài)存儲(chǔ)器的示例優(yōu)選“LM”編碼圖20圖示了用2位邏輯碼(“LM”碼)來(lái)編碼的4狀態(tài)存儲(chǔ)器的編程和讀。該碼提供了錯(cuò)誤容限，且緩解了由于^pin效應(yīng)的相鄰單元耦合。圖20圖示了當(dāng)每個(gè)存儲(chǔ)器單元使用LM碼來(lái)存儲(chǔ)兩位數(shù)據(jù)時(shí)4-狀態(tài)存儲(chǔ)器陣列的閾值電壓分布。LM編碼不同于傳統(tǒng)格雷碼之處在于，保留較高和較低位用于狀態(tài)“A”和“C”?！癓M”碼已經(jīng)在美國(guó)專利No. 6657891 中公開，且有益于通過避免需要電荷的很大改變的編程操作來(lái)減少在相鄰浮置柵極之間的場(chǎng)效應(yīng)耦合。設(shè)計(jì)該編碼使得可以分離地編程和讀取2位，即較低和較高位。當(dāng)編程較低位時(shí)， 該單元的閾值電平仍然處于未編程區(qū)域中，或被移動(dòng)到閾值窗的“中下(lower middle)”區(qū)域。當(dāng)編程較高位時(shí)，在這兩個(gè)區(qū)域的任一中的閾值電平進(jìn)一步提高到不大于閾值窗的四分之一的稍高的電平。數(shù)據(jù)樣式的偽(psuedo)和用戶驅(qū)動(dòng)隨機(jī)化存儲(chǔ)器EEPROM或芯片和隨機(jī)化方法的各種實(shí)施例追求最小化由于重復(fù)數(shù)據(jù)存儲(chǔ)樣式引起的問題，比如增加的NAND串電阻、降低的容忍度和可靠性以及不希望的耦合。本發(fā)明的偽隨機(jī)技術(shù)是實(shí)用的，且在數(shù)據(jù)處理容量方面，它們實(shí)現(xiàn)起來(lái)不貴。本發(fā)明包括實(shí)現(xiàn)對(duì)在閃存芯片上存儲(chǔ)的數(shù)據(jù)的偽隨機(jī)化和基于真實(shí)用戶的隨機(jī)化的不同實(shí)施例和方法。所有實(shí)施例有如下優(yōu)點(diǎn)僅需要在快閃EEPROM中實(shí)現(xiàn)簡(jiǎn)單且小的電路更改。這是值得注目的，因?yàn)殡S機(jī)化技術(shù)和電路在計(jì)算上強(qiáng)度不大，且即使有性能損失也只損失很少就實(shí)現(xiàn)了。本發(fā)明的解決方案也很靈活，在于可以在任何時(shí)間容易地使能或
23禁用隨機(jī)化。另外，在某些實(shí)施例中使用的偽隨機(jī)化的樣式可以以許多方式變化，且在時(shí)間上容易改變。圖21圖示了與隨機(jī)化處理有關(guān)的EEPROM或存儲(chǔ)器芯片600的主要組件。芯片 600包括存儲(chǔ)器陣列602、在外圍電路中的(一個(gè)或多個(gè))寄存器610、以及復(fù)用器614。芯片600的其他組件將在另外的附圖中圖示并參考這些附圖描述。寄存器610能夠保持多位， 且可以包括多個(gè)寄存器。在一些實(shí)施例中，其起到移位寄存器的作用。存儲(chǔ)器陣列602包括隱藏區(qū)604和用戶數(shù)據(jù)區(qū)606。隱藏區(qū)可以用于存儲(chǔ)固件和其他開銷數(shù)據(jù)，比如存儲(chǔ)器操作控制碼。在NAND架構(gòu)中，如先前描述的，數(shù)據(jù)被組織在塊中，每塊可以包括多頁(yè)數(shù)據(jù)。在某些實(shí)施例中，將既不出現(xiàn)寄存器610也不出現(xiàn)復(fù)用器614。本發(fā)明的各個(gè)實(shí)施例將減少或消除可能導(dǎo)致編程干擾或用戶讀干擾的、對(duì)具體數(shù)據(jù)樣式的長(zhǎng)期且重復(fù)的存儲(chǔ)。這通過用偽隨機(jī)機(jī)制或用戶觸發(fā)的隨機(jī)化來(lái)變化數(shù)據(jù)的編碼而實(shí)現(xiàn)。由于用戶活動(dòng)性的定時(shí)完全不可預(yù)測(cè)，因此使用該活動(dòng)性作為觸發(fā)器得到了編碼方案的真正隨機(jī)序列。每個(gè)實(shí)施例還將減少NAND串電阻效應(yīng)，增加存儲(chǔ)器容忍度和可靠性，且減少浮置柵極與浮置柵極耦合的問題。每個(gè)實(shí)施例僅需要對(duì)快閃EEPROM的電路進(jìn)行最小的更改，但同時(shí)將顯著地增加數(shù)據(jù)存儲(chǔ)的隨機(jī)性，因此增加EEPROM的性能。可以容易地在該陣列中使能或禁用數(shù)據(jù)的隨機(jī)化。另外，負(fù)責(zé)該偽隨機(jī)化的序列可以持續(xù)改變，提供了系統(tǒng)內(nèi)的靈活性。在一個(gè)實(shí)施例中，可以是零或一的位的碼或序列被存儲(chǔ)在陣列602的隱藏區(qū)604 中。隱藏區(qū)604中存儲(chǔ)了該碼的部分可以被稱為“ROM塊”。該碼可以包括2個(gè)或更多位， 但優(yōu)選地包括17或更多位。位越多，隨機(jī)化將越大。在芯片600通電后，值被載入寄存器 610中。在該寄存器中的每位都被分配到具體的頁(yè)地址。將每位與頁(yè)的頁(yè)地址比較，且基于該比較，該頁(yè)的數(shù)據(jù)的編碼將被反轉(zhuǎn)，或?qū)υ擁?yè)將仍然相同(通過(passed))。例如，該位的 0值可以用于指示該數(shù)據(jù)的編碼方案將仍然相同，而該寄存器中的1值可以指示在頁(yè)內(nèi)的數(shù)據(jù)的編碼將被反轉(zhuǎn)。如果該碼包括少于一塊內(nèi)的頁(yè)的數(shù)量的位，則該碼可以應(yīng)用于不止一個(gè)一頁(yè)或多頁(yè)的組。換句話說(shuō)，該碼可以連續(xù)重復(fù)使用，直到所有頁(yè)都被比較。該碼還可以在各周期之間改變?；蛘?，可以通過復(fù)用器614來(lái)復(fù)用該碼，使得一個(gè)碼的一位將確定在用戶數(shù)據(jù)區(qū)602中存儲(chǔ)的多頁(yè)數(shù)據(jù)的編碼。該碼的每位可以稱為極性位(polarity bit), 因?yàn)槠溆糜诟淖儗?duì)用戶數(shù)據(jù)的某部分采用的編碼的極性。這在圖22A中繪出。在這種情況下，編碼是基于頁(yè)地址的，以便知道頁(yè)0、N具有極性1，而頁(yè)l、n+l具有極性0，頁(yè)2、n+2具有極性1，等等。因此，在編碼是基于頁(yè)地址的實(shí)施例中，不需要存儲(chǔ)頁(yè)的極性位，雖然為了冗余可以這樣做。以下看到的并如圖22B再現(xiàn)的表1圖示了在寄存器610中的碼的極性位應(yīng)用于用戶數(shù)據(jù)的部分。雖然可以將用戶數(shù)據(jù)的任意部分與具體極性位比較且相關(guān)聯(lián)，但所描述的優(yōu)選實(shí)施例圖示了一頁(yè)作為基本單位。寄存器位置1234567891011121314151617碼(極性位)10100111100011010UD原始編碼01010101010101010UD隨后編碼11110010110110000狀態(tài)ERERBCERACB表1如表中可見，碼的每個(gè)(極性)位將確定位的原始編碼(數(shù)據(jù))是將仍然相同還是將改變。例如，見寄存器位置1，在該位置中的極性碼具有值1。因此，在1指示數(shù)據(jù)將被反轉(zhuǎn)的實(shí)施例中，被存儲(chǔ)為0的用戶數(shù)據(jù)的原始位將被反轉(zhuǎn)為值1。該表圖示了多狀態(tài)單元， 其中2位用于定義一個(gè)狀態(tài)。圖20中示出了各狀態(tài)，且從圖20中可見，較高和較低位定義了這些狀態(tài)。在圖20所示的這類2位或4狀態(tài)存儲(chǔ)器單元中，(1:1)定義了擦除(“ER”) 或未編程(“U”)狀態(tài)；(0:1)定義了狀態(tài)A，(0:0)定義了狀態(tài)B，且(1:0)定義了狀態(tài)C。 較高和較低位可以物理上位于單個(gè)存儲(chǔ)器單元中。相同或不同碼可以被應(yīng)用于另一組數(shù)據(jù)，以便對(duì)應(yīng)于位17的數(shù)據(jù)組將與對(duì)應(yīng)于所應(yīng)用的下一碼的位1的數(shù)據(jù)結(jié)合使用來(lái)確定狀態(tài)。每個(gè)極性寄存器將控制在相應(yīng)的頁(yè)上的所有數(shù)據(jù)的極性。優(yōu)選地，較低和較高位位于相同物理字線上。在表1中給出的例子圖示了用于將單個(gè)樣式轉(zhuǎn)換為經(jīng)過許多字線的(一個(gè)或多個(gè))隨機(jī)樣式的極性位的功能。對(duì)位于相同NAND鏈結(jié)構(gòu)的數(shù)據(jù)實(shí)現(xiàn)隨機(jī)化，在圖22C 中提供其例子以圖示該概念。在圖22C中，在圖示的NAND串或鏈的每個(gè)單元處圖示了給定單元的較低和較高位。所示的NAND串僅是例子，且當(dāng)然可以在一串中存在更多或更少的單元，且本發(fā)明可以使用不同于所示的結(jié)構(gòu)。例如，還可以使用存儲(chǔ)3、4或更多位的單元。而且，應(yīng)該記得，極性位優(yōu)選地應(yīng)用于一頁(yè)或更多數(shù)據(jù)，雖然示出了在位電平上的應(yīng)用以圖示位反轉(zhuǎn)的概念， 尤其是在多狀態(tài)存儲(chǔ)器中。在圖22C中，向用戶數(shù)據(jù)的每位應(yīng)用極性位，且由極性位的反轉(zhuǎn)或通過得到的用戶數(shù)據(jù)被標(biāo)注為保存的數(shù)據(jù)(saved data)。該保存的數(shù)據(jù)是隨后將被寫到存儲(chǔ)器陣列并被存儲(chǔ)為隨機(jī)化操作的結(jié)果的數(shù)據(jù)。如可以看到的，由該單元的較高和較低位來(lái)定義在圖的右側(cè)指示的狀態(tài)。在圖22C中使用的“保存的數(shù)據(jù)”術(shù)語(yǔ)對(duì)應(yīng)于在表1和圖22B中所稱的“用戶數(shù)據(jù)(UD)隨后編碼”。圖23A圖示了另一實(shí)施例，其中圖21所示的寄存器是有反饋的移位寄存器。在這種實(shí)施例中，該寄存器610被配置為偽隨機(jī)生成器。其內(nèi)容被周期地反饋以生成偽隨機(jī)數(shù)的序列。以此方式，與一次使用碼的所有位的實(shí)施例相反，將一次使用一位。在到來(lái)的用戶頁(yè)上使用的極性位將來(lái)自上一寄存器輸出。優(yōu)選地在命令的上升沿這樣做。觸發(fā)命令可以是編程命令、高速緩存編程命令、讀命令、擦除命令、或其他用戶發(fā)出的命令。示例的編程命令信號(hào)在圖23B中示出。示出了與該命令相關(guān)的時(shí)鐘信號(hào)，且由用戶請(qǐng)求來(lái)觸發(fā)該命令的例化(instantiation)，該請(qǐng)求的時(shí)序和類型是不可預(yù)測(cè)且實(shí)質(zhì)上是隨機(jī)的。圖23A圖示了作為確定極性位的輸入之一的與用戶命令相關(guān)的時(shí)鐘信號(hào)。圖中的另一輸入是用戶數(shù)據(jù)。 極性位的應(yīng)用將該數(shù)據(jù)的編碼反轉(zhuǎn)或維持原樣，如先前描述的。圖23C圖示了用于數(shù)據(jù)轉(zhuǎn)換的控制電路的例子。具有單個(gè)反相器的數(shù)據(jù)路徑將導(dǎo)致編碼的反轉(zhuǎn)，而具有串聯(lián)的兩個(gè)反相器的路徑將導(dǎo)致數(shù)據(jù)編碼方案不改變。在這種情況下，與一組數(shù)據(jù)相關(guān)的極性位將隨該組數(shù)據(jù)被存儲(chǔ)。例如，如圖23D所示，對(duì)于一頁(yè)數(shù)據(jù) 630，用于用戶區(qū)636中的數(shù)據(jù)的極性位632將被編程到頁(yè)630的隱藏區(qū)634中。當(dāng)讀該頁(yè) 630時(shí)，極性位632將被移出且被鎖存以控制輸出數(shù)據(jù)，且如果編碼機(jī)制被反轉(zhuǎn)，則將回復(fù) (revert)編碼機(jī)制，如由圖23E所示的示例電路完成的。以此方式，該頁(yè)的極性將被回復(fù)到其原始編碼。由移位寄存器使用的碼的樣式可以改變，且可以更改用于不同應(yīng)用。如果所有位被設(shè)置為0(在0指示不改變的情況下)，則將禁用隨機(jī)化。盡管在寄存器中的位的樣式是偽隨機(jī)的，但用戶行為是不可預(yù)測(cè)的，且在任何給定的時(shí)間得到的極性因此也是不可預(yù)測(cè)且隨機(jī)的。用戶行為的兩個(gè)例子如下1)用戶編程一些頁(yè)，且跳到不同的地址來(lái)讀或編程一些頁(yè)，或擦除一些塊，然后返回到上次編程發(fā)生的塊，且繼續(xù)編程更多頁(yè)；以及幻用戶順序地編程所有頁(yè)，而不跳到另一地址。在情況1中，對(duì)于每個(gè)用戶命令可以觸發(fā)新的極性位，而在情況2中，順序編程將利用且基于一個(gè)極性位。因此，即使用戶想要存儲(chǔ)的原始數(shù)據(jù)可能對(duì)兩個(gè)情況來(lái)說(shuō)相同，但是在存儲(chǔ)器中最后編程的數(shù)據(jù)很可能在這2個(gè)情況下對(duì)于各個(gè)不同的頁(yè)和各組頁(yè)中的至少一些而不同。注意，EEPROM典型地由控制器芯片控制，且 “用戶”的一些動(dòng)作可以是控制器芯片的動(dòng)作。在另一實(shí)施例中，由于用戶命令，比如先前描述的高速緩存編程操作，還隨機(jī)地生成極性位。該實(shí)施例使用不同步的兩個(gè)輸入。第一是用戶命令的時(shí)序，如先前所述其是不可預(yù)測(cè)的。第二是有限狀態(tài)機(jī)時(shí)鐘。在某些存儲(chǔ)器系統(tǒng)中，有限狀態(tài)機(jī)時(shí)鐘僅在某些時(shí)間 (例如，在高速緩存操作期間)是有效的，而在其他系統(tǒng)中，其可以總是有效。無(wú)論何時(shí)存儲(chǔ)器系統(tǒng)的有限狀態(tài)機(jī)時(shí)鐘有效時(shí)，該實(shí)施例的此技術(shù)都可用。在用戶命令時(shí)鐘信號(hào)的上升沿，參考有限狀態(tài)機(jī)(“FSM”)時(shí)鐘的電平或狀態(tài)。該狀態(tài)可以是高或低，如在圖MA中看到的。低狀態(tài)可以對(duì)應(yīng)于零的極性位(雖然相反的對(duì)應(yīng)也是可能的)。在時(shí)間t = 0時(shí)，F(xiàn)SM是低，因此極性位將是零，指示不改變數(shù)據(jù)編碼，如前所述。在時(shí)間t = 1時(shí)，F(xiàn)SM是高，且極性位將是一，而在時(shí)間t = 3時(shí)，F(xiàn)SM再次位于低狀態(tài)。在一些實(shí)施例中，只要發(fā)出執(zhí)行命令且感測(cè)到它，就將極性位632載入隱藏區(qū)634。 在其他實(shí)施例中，其可以被臨時(shí)存儲(chǔ)在該系統(tǒng)的另一存儲(chǔ)器中。圖MB圖示了用于確定如上所述的極性位的示例電路。將再次優(yōu)選在上升沿觸發(fā)反相器。圖25更詳細(xì)地圖示了圖7A和圖9中示出的芯片上控制電路。除了狀態(tài)機(jī)312和地址解碼器或生成器314以外，該芯片上控制電路還包含了數(shù)據(jù)加擾器318。在優(yōu)選實(shí)施例中，它包含了圖21和23A所示的寄存器610和復(fù)用器614。在另一優(yōu)選實(shí)施例中，其還包含圖23C所示的數(shù)據(jù)反轉(zhuǎn)電路和圖23E所示的數(shù)據(jù)回復(fù)電路。如圖21到圖25和相關(guān)文本所公開的，并行地編程或讀可由公共字線訪問的每頁(yè)數(shù)據(jù)。通過偽隨機(jī)地選擇某些頁(yè)來(lái)使得它們的位的極性翻轉(zhuǎn)，來(lái)實(shí)現(xiàn)逐頁(yè)的隨機(jī)化。在Yan Li 等人的于 2006 年 9 月 8 日提交的題為 “Methods in a PseudoRandom and Command Driven Bit Compensation for the Cycling Effects in FlashMemory(對(duì)于閃存中的循環(huán)效應(yīng)的偽隨機(jī)和命令驅(qū)動(dòng)位補(bǔ)償中的方法)”的美國(guó)申請(qǐng)NO. 11/530392中公開了數(shù)據(jù)的芯片上、逐頁(yè)隨機(jī)化，該申請(qǐng)全部被引用附于此。一頁(yè)內(nèi)的數(shù)據(jù)的芯片上偽隨機(jī)化
還期望加擾每頁(yè)內(nèi)的數(shù)據(jù)。這有益于避免在編程期間可能引起問題的某些高度規(guī)則的數(shù)據(jù)樣式，還有益于當(dāng)并行感測(cè)一頁(yè)數(shù)據(jù)時(shí)控制源極載入錯(cuò)誤。如果重復(fù)的數(shù)據(jù)樣式被用戶或者控制器存儲(chǔ)到某些頁(yè)中，則數(shù)據(jù)可以將在某 NAND鏈的編程期間對(duì)升壓模式(boosting mode)有害的某些樣式排隊(duì)(line up)。當(dāng)大量NAND鏈(見圖ID和圖幻在編程期間共享所選的字線時(shí)，不將被編程的鏈通過使得它們的溝道區(qū)域升壓以便減少施加到所選字線的有效編程電壓，而被禁止編程。例如，NAND 型存儲(chǔ)器典型地使得每個(gè)NAND鏈從源極側(cè)編程到漏極側(cè)。如果在源極側(cè)上的大量存儲(chǔ)器單元處于擦除狀態(tài)，則由于來(lái)自漏極側(cè)的升壓溝道的電荷可能經(jīng)由由擦除的單元建立的高度導(dǎo)電的溝道而向源極泄漏，因此在編程禁止期間該升壓溝道將不是非常有效。不太有效的溝道升壓和由此的編程禁止可能導(dǎo)致編程干擾和錯(cuò)誤的結(jié)果。在美國(guó)申請(qǐng)公開 No. US-2006-0198195-A1 和 Farookh Moogat 等人在 2006 年 12 月四日提交的題為“Method of NAND Flash Memory Cell Array withAdaptive Memory State Partitioning(具有適應(yīng)的存儲(chǔ)器狀態(tài)劃分的NAND閃存單元的方法)”的美國(guó)申請(qǐng)No. US 11/618482中討論了與升壓效率有關(guān)的問題，其全部公開被引用附于此。根據(jù)本發(fā)明的一個(gè)方面，頁(yè)中的數(shù)據(jù)被隨機(jī)化以便當(dāng)來(lái)自幾頁(yè)的數(shù)據(jù)被排隊(duì)時(shí)， 在編程期間避免有問題的數(shù)據(jù)樣式。通過偏移每頁(yè)的起始位置來(lái)加擾在一個(gè)優(yōu)選的實(shí)施例中，加擾在一頁(yè)上的數(shù)據(jù)的簡(jiǎn)單方式是將數(shù)據(jù)寫到每個(gè)不同的頁(yè)的獨(dú)立或不同的起始地址。相應(yīng)頁(yè)的數(shù)據(jù)被寫入位于每頁(yè)的不同起始位置處的每頁(yè)存儲(chǔ)器單元。當(dāng)數(shù)據(jù)被填入到頁(yè)的結(jié)尾時(shí)，通過從該頁(yè)的第一地址繞回(wrap around)而繼續(xù)，直到就在起始位置之前。圖沈圖示了根據(jù)從每頁(yè)的不同起始位置開始寫的一個(gè)優(yōu)選實(shí)施例加擾存儲(chǔ)器頁(yè)上的數(shù)據(jù)的方法。步驟700 提供具有可逐頁(yè)訪問的非易失性存儲(chǔ)器單元的陣列的集成電路存儲(chǔ)器芯片，每頁(yè)是一群存儲(chǔ)器單元，一群的每個(gè)存儲(chǔ)器單元位于該陣列的列中，且沿著可由公共字線訪問的行。步驟710 在芯片上生成起始列位置的序列，以便要被編程的每頁(yè)具有相關(guān)的起始列位置。步驟720 通過從相關(guān)起始列位置開始且繞回直到該頁(yè)被填滿，將要被編程的數(shù)據(jù)安排(stage)到每頁(yè)中。步驟730 并行將安排的數(shù)據(jù)編程到每頁(yè)中。圖27是圖示具有用于寫數(shù)據(jù)的不同起始位置的不同頁(yè)的例子的表。例如，在頁(yè)O 上，字節(jié)O將從列O開始被載入。在頁(yè)1上，字節(jié)O將從列1開始被載入。該數(shù)據(jù)將繼續(xù)通過列Π-1載入，并繞回列O。在該例子中，每頁(yè)具有指定的偏移來(lái)幫助錯(cuò)開(misalign)頁(yè)與頁(yè)之間的數(shù)據(jù)中的任何重復(fù)樣式。通常，給出起始列地址作為頁(yè)號(hào)的函數(shù)。當(dāng)?shù)竭_(dá)物理列的結(jié)尾時(shí)，數(shù)據(jù)繞回到物理列的開始處。例如，Starting_Column_Address (Page_Number) (開始列地址(頁(yè)號(hào)))=I^ge_NUmber(M0D(n-l))+k，其中k是預(yù)定數(shù)，且(n_l)是正被并行編程的存儲(chǔ)器單元的總數(shù)。例如，當(dāng)k = O時(shí)，每頁(yè)從前一頁(yè)偏移了一列。在優(yōu)選實(shí)施例中，通過控制圖9所示的1/0電路440來(lái)實(shí)現(xiàn)對(duì)于給定頁(yè)的起始列位置的偏移。典型地，地址解碼器314在數(shù)據(jù)載入操作中，將物理頁(yè)的起始地址發(fā)給I/O電路。根據(jù)起始地址，數(shù)據(jù)被逐列按時(shí)鐘輸入(CloCkinto)IA)電路。在繞回的情況下，當(dāng)?shù)竭_(dá)物理列的結(jié)尾時(shí)發(fā)出第二起始地址。圖23D圖示了每頁(yè)的起始列地址可以被存儲(chǔ)在該頁(yè)中預(yù)留用于系統(tǒng)使用的部分中。例如，頁(yè)630的起始列地址被存儲(chǔ)在存儲(chǔ)器陣列的部分634中。在另一優(yōu)選實(shí)施例中，通過諸如圖23A所示的偽隨機(jī)生成器來(lái)提供每頁(yè)一個(gè)的起始物理列地址的序列。偏移每頁(yè)的起始位置可以避免不期望的數(shù)據(jù)樣式在NAND鏈內(nèi)排隊(duì)，且有助于緩解在編程期間的升壓?jiǎn)栴}。除了緩解在編程期間的溝道升壓?jiǎn)栴}以外，加擾在一頁(yè)內(nèi)的數(shù)據(jù)還有助于控制在感測(cè)期間的源極載入錯(cuò)誤。由在源極線和芯片的地墊之間的有限電阻引入了源極載入錯(cuò)誤。感測(cè)存儲(chǔ)器單元的一個(gè)潛在的問題是由跨越有限電阻的源極載入而引起的源極線偏壓。當(dāng)并行地感測(cè)大量存儲(chǔ)器單元時(shí)，其組合的電流可以導(dǎo)致在具有有限電阻的地回路中的顯著電壓降。這導(dǎo)致源極線偏壓，其引起在使用閾值電壓感測(cè)的讀操作中的錯(cuò)誤。圖28k圖示由于在具有對(duì)地的有限電阻的源極線中的電流流動(dòng)引起的源極電壓錯(cuò)誤的問題。讀/寫電路370A和370B同時(shí)在一頁(yè)存儲(chǔ)器單元上操作。在讀/寫電路中的每個(gè)感測(cè)模塊480經(jīng)由位線36耦合到相應(yīng)的單元。根據(jù)圖8所示的讀/寫堆棧400，每個(gè)感測(cè)模塊480包括連接到位線之一的感測(cè)放大器212、一組數(shù)據(jù)鎖存器430和共享公共處理器500和I/O電路440。對(duì)于并行操作，將存在用于一頁(yè)中的每個(gè)存儲(chǔ)器單元的感測(cè)模塊。例如，感測(cè)模塊480感測(cè)存儲(chǔ)器單元10的導(dǎo)電電流I1 (源極-漏極電流)。該導(dǎo)電電流從感測(cè)模塊經(jīng)過位線36流入存儲(chǔ)器單元10的漏極，且在經(jīng)過源極線34流到地之前從源極14流出。在集成電路芯片中，在存儲(chǔ)器陣列中的單元的源極被聯(lián)系在一起，作為連接到存儲(chǔ)器芯片的某外部地基墊(groimdpad，例如Vss基墊)的源極線34的多個(gè)分支。即使當(dāng)使用金屬帶來(lái)降低源極線的電阻時(shí)，有限電阻R仍然在存儲(chǔ)器單元的源極電極和地基墊之間。典型地，地回路電阻R是大約10歐姆。對(duì)于正被并行感測(cè)的存儲(chǔ)器的整個(gè)頁(yè)來(lái)說(shuō)，流過源極線34的總電流是所有導(dǎo)電電流的總和，即iTOT = I^i2+. . . +ip。通常，每個(gè)存儲(chǔ)器單元具有依賴于被編程到其電荷存儲(chǔ)元件中的電荷量的導(dǎo)電電流。對(duì)于存儲(chǔ)器單元的給定控制柵極電壓，小的電荷將產(chǎn)生相對(duì)較高的導(dǎo)電電流(見圖4)。當(dāng)在存儲(chǔ)器單元的源極電極和地基墊之間存在有限電阻時(shí)， 跨越該電阻的電壓降由Vdrap = iTOTR給出。例如，如果64000個(gè)位線同時(shí)放電，每個(gè)具有1 μ A的電流，則源極線電壓降將等于 64000線X 1 μ A/線X 10歐姆 0. 64伏特。假設(shè)體效應(yīng)(bodyeffect)使得在源極電壓中 0. 64V的升壓導(dǎo)致閾值電壓中0. 96V的升壓，則當(dāng)感測(cè)存儲(chǔ)器單元的閾值電壓時(shí)，該源極線偏壓將促成0. 96伏特的感測(cè)誤差。圖^B圖示了由源極線電壓降引起的存儲(chǔ)器單元的閾值電壓電平中的誤差。被供應(yīng)給存儲(chǔ)器單元10的控制柵極30的閾值電壓Vt與GND有關(guān)。但是，由存儲(chǔ)器單元看到的有效的Vt是在其控制柵極30和源極14之間的電壓差。在供應(yīng)的Vt和有效的Vt之間存在大約1. 5XVdrop的差(忽略從源極14到源極線的電壓降的較小影響)。當(dāng)感測(cè)存儲(chǔ)器單元的閾值電壓時(shí)，該Vdrap或源極線偏壓將促成例如0. 96伏特的感測(cè)誤差。該偏壓不能輕易地被移除，因?yàn)樗仟?dú)立于數(shù)據(jù)的，即獨(dú)立于該頁(yè)的存儲(chǔ)器單元的存儲(chǔ)器狀態(tài)。該偏壓在一種極端情況下最高即當(dāng)該頁(yè)的所有存儲(chǔ)器單元都處于擦除狀態(tài)時(shí)。在該情況下，每個(gè)單元都是高度導(dǎo)電的，促成大的Vdrap及由此的高源極線偏壓。另一方面，在另一極端下，當(dāng)在該頁(yè)中的所有存儲(chǔ)器單元都在最大編程狀態(tài)(most programmed state)時(shí)，則每個(gè)單元是不導(dǎo)電的，導(dǎo)致最小或無(wú)源極線偏壓。根據(jù)本發(fā)明的另一方面，頁(yè)中的數(shù)據(jù)位被隨機(jī)化，以便平均而言該頁(yè)包含具有擦除和編程狀態(tài)的相等的單元混合。以此方式，源極線偏壓或載入實(shí)質(zhì)上不改變，且可以允許在感測(cè)操作期間的適當(dāng)調(diào)整。這通過隨機(jī)化一頁(yè)內(nèi)的各個(gè)位來(lái)實(shí)現(xiàn)。優(yōu)選地，使用每位指定特定極性的偽隨機(jī)位的序列來(lái)編碼該頁(yè)內(nèi)的位。在一個(gè)實(shí)施例中，對(duì)于頁(yè)中的每個(gè)數(shù)據(jù)位存在一個(gè)極性位。在另一實(shí)施例中，對(duì)于頁(yè)中的每字節(jié)數(shù)據(jù)存在一個(gè)極性位。在此實(shí)施例中，如果極性位指定了位的翻轉(zhuǎn)，則在該數(shù)據(jù)字節(jié)內(nèi)的所有位將被翻轉(zhuǎn)。圖四圖示了隨機(jī)化一頁(yè)內(nèi)的位的方法。步驟750 提供具有可逐頁(yè)訪問的非易失性存儲(chǔ)器單元的陣列的集成電路存儲(chǔ)器芯片，每頁(yè)是一群存儲(chǔ)器單元，該群的每個(gè)存儲(chǔ)器單元位于該陣列的列中，且沿著可由公共字線訪問的行。步驟760 提供用于要被編程的頁(yè)的每組數(shù)據(jù)位的第一和第二編碼。步驟762 在芯片上生成極性位的序列，每組數(shù)據(jù)位一個(gè)極性位。步驟764 根據(jù)每組數(shù)據(jù)位的極性位是處于第一還是第二狀態(tài)，用第一或第二編碼來(lái)編碼每組數(shù)據(jù)位。步驟770 并行地將所有編碼的數(shù)據(jù)位的集合編程到頁(yè)中。優(yōu)選地通過諸如圖23A所示的偽隨機(jī)生成器來(lái)提供每組數(shù)據(jù)位一個(gè)的極性位的序列。每組數(shù)據(jù)位包含預(yù)定數(shù)量的位。例如，在一個(gè)實(shí)施例中，位的預(yù)定數(shù)量是1。在另一實(shí)施例中，位的預(yù)定數(shù)量是8位。一頁(yè)內(nèi)和各頁(yè)之間的數(shù)據(jù)的芯片上偽隨機(jī)化對(duì)于一些極其規(guī)則的數(shù)據(jù)樣式、比如所有都具有擦除狀態(tài)的頁(yè)，在一頁(yè)內(nèi)加擾的方案是不夠的。根據(jù)本發(fā)明的另一方面，一頁(yè)內(nèi)的隨機(jī)化與各頁(yè)間的隨機(jī)化相結(jié)合。具體地，給定了芯片上電路的有限資源，優(yōu)選地通過具有獨(dú)立的起始位置的每頁(yè)來(lái)完成一頁(yè)內(nèi)的隨機(jī)化，且優(yōu)選地通過具有獨(dú)立的編碼極性的每頁(yè)來(lái)完成各頁(yè)間隨機(jī)化。圖30圖示了根據(jù)本發(fā)明的另一方面的逐頁(yè)和在每頁(yè)內(nèi)隨機(jī)化數(shù)據(jù)的方法。步驟800 提供具有可逐頁(yè)訪問的非易失性存儲(chǔ)器單元的陣列的集成電路存儲(chǔ)器芯片，每頁(yè)是一群存儲(chǔ)器單元，該群的每個(gè)存儲(chǔ)器單元位于該陣列的列中，且沿著可由公共字線訪問的行。步驟810 提供用于要被編程的每頁(yè)數(shù)據(jù)的第一和第二編碼。步驟812 在芯片上生成極性位的序列，每頁(yè)一個(gè)極性位。步驟814:根據(jù)該頁(yè)的極性位是處于第一還是第二狀態(tài)，用第一或第二編碼來(lái)編碼該頁(yè)數(shù)據(jù)。
步驟820 在芯片上生成起始列位置的序列，以便要被編程的每頁(yè)具有相關(guān)的起始列位置。步驟822 通過從相關(guān)起始列位置開始且繞回直到該頁(yè)被填滿，將要被編程的數(shù)據(jù)安排到每頁(yè)中。步驟830 并行將安排的數(shù)據(jù)編程到每頁(yè)中。在另一實(shí)施例中，還通過在步驟810到步驟822之間插入圖四所示的步驟760、步驟762和步驟764，來(lái)完成一頁(yè)內(nèi)的數(shù)據(jù)位隨機(jī)化。在此實(shí)施例中，在字線方向上的位和在列方向上的位都被隨機(jī)化。在此引用的所有專利、專利申請(qǐng)、文章、書籍、規(guī)范、其他公開、文檔和事物為了一切目的而通過此全部被引用附于此。對(duì)于在任何并入的公開物、文檔、事物與本發(fā)明的文本之間的術(shù)語(yǔ)的定義或使用中的任何矛盾或沖突的程度，在本文檔中的術(shù)語(yǔ)的定義和使用應(yīng)該是優(yōu)先的。雖然已經(jīng)描述了本發(fā)明的實(shí)施例，應(yīng)該理解，本發(fā)明不局限于這些例示的實(shí)施例， 而是由所附權(quán)利要求來(lái)定義。
權(quán)利要求
1.一種集成電路存儲(chǔ)器芯片，包括可逐頁(yè)訪問的非易失性存儲(chǔ)器單元的陣列，每頁(yè)是一群存儲(chǔ)器單元，該群的每個(gè)存儲(chǔ)器單元位于該陣列的列中，且沿著可由公共字線訪問的行；起始列位置的序列，使得要被編程的每頁(yè)具有相關(guān)的起始列位置； 地址生成器，用于生成對(duì)于該相關(guān)的起始列位置的地址；響應(yīng)于地址生成器的、與每列相關(guān)的一組數(shù)據(jù)鎖存器，用于將要被編程的數(shù)據(jù)安排到每頁(yè)中，所安排的數(shù)據(jù)從相關(guān)的起始列位置開始且繞回直到該頁(yè)被填滿；以及編程電路，用于并行地將所安排的數(shù)據(jù)編程到每頁(yè)中。
2.如權(quán)利要求1所述的存儲(chǔ)器芯片，其中，各頁(yè)被連續(xù)編號(hào)，且與一頁(yè)相關(guān)的起始列位置是頁(yè)號(hào)的函數(shù)。
3.如權(quán)利要求2所述的存儲(chǔ)器芯片，其中，該函數(shù)使得該列位置是對(duì)所述群中的單元的數(shù)量求模加上預(yù)定數(shù)。
4.如權(quán)利要求3所述的存儲(chǔ)器芯片，其中，所述預(yù)定數(shù)是零。
5.如權(quán)利要求1所述的存儲(chǔ)器芯片，還包括 偽隨機(jī)生成器；以及由該偽隨機(jī)生成器在芯片上生成起始列位置的序列。
6.如權(quán)利要求5所述的存儲(chǔ)器芯片，其中所述偽隨機(jī)生成器還響應(yīng)于由所述存儲(chǔ)器芯片外部的事件觸發(fā)的定時(shí)；以及所述起始列位置的序列還是所述定時(shí)的函數(shù)。
7.如權(quán)利要求1所述的存儲(chǔ)器芯片，還包括 用于要被編程的每頁(yè)數(shù)據(jù)的第一和第二編碼； 極性位的序列，其中每頁(yè)一個(gè)極性位；以及編碼器，根據(jù)該頁(yè)的極性位是處于第一還是第二狀態(tài)，用第一或第二編碼來(lái)編碼該頁(yè)數(shù)據(jù)。
8.一種集成電路存儲(chǔ)器芯片，包括可逐頁(yè)訪問的非易失性存儲(chǔ)器單元的陣列，每頁(yè)是一群存儲(chǔ)器單元，該群的每個(gè)存儲(chǔ)器單元位于該陣列的列中，且沿著可由公共字線訪問的行； 用于其中要編程數(shù)據(jù)的每組的列的第一和第二編碼； 極性位的序列，其中一個(gè)極性位用于一頁(yè)的一組的列；編碼器，根據(jù)每組的列的極性位是處于第一還是第二狀態(tài)，用第一或第二編碼來(lái)編碼與該組的列相關(guān)的數(shù)據(jù)位；以及編程電路，并行地將被編碼的數(shù)據(jù)編程到每頁(yè)中。
9.如權(quán)利要求8所述的存儲(chǔ)器芯片，其中，所述第一編碼是使得與每列相關(guān)的數(shù)據(jù)位不改變，且所述第二編碼是翻轉(zhuǎn)所述數(shù)據(jù)位。
10.如權(quán)利要求8所述的存儲(chǔ)器芯片，還包括 偽隨機(jī)生成器；以及其中由所述偽隨機(jī)生成器來(lái)生成極性位的序列。
11.如權(quán)利要求1所述的存儲(chǔ)器芯片，其中，其中所述陣列的存儲(chǔ)器單元被組織成NAND 結(jié)構(gòu)。
12.在具有可逐頁(yè)訪問的非易失性存儲(chǔ)器單元的陣列的集成電路存儲(chǔ)器芯片中，其中每頁(yè)是一群存儲(chǔ)器單元，該群的每個(gè)存儲(chǔ)器單元位于該陣列的列中，且沿著可由公共字線訪問的行，一種用于將數(shù)據(jù)編程到所述陣列中的方法，包括在芯片上生成起始列位置的序列，使得要被編程的每頁(yè)具有相關(guān)的起始列位置； 通過從相關(guān)的起始列位置開始且繞回直到該頁(yè)被填滿，來(lái)將要被編程的數(shù)據(jù)安排到每頁(yè)中；以及并行地將所安排的數(shù)據(jù)編程到每頁(yè)中。
13.如權(quán)利要求12所述的方法，其中，各頁(yè)被連續(xù)編號(hào)，且與一頁(yè)相關(guān)的起始列位置是頁(yè)號(hào)的函數(shù)。
14.如權(quán)利要求13所述的方法，其中，該函數(shù)使得該列位置是對(duì)所述群中的單元的數(shù)量的求模加上預(yù)定數(shù)。
15.如權(quán)利要求14所述的方法，其中，所述預(yù)定數(shù)是零。
16.如權(quán)利要求12所述的方法，其中由偽隨機(jī)生成器在芯片上生成起始列位置的序列。
17.如權(quán)利要求16所述的方法，其中所述偽隨機(jī)生成器還響應(yīng)于由所述存儲(chǔ)器芯片外部的事件觸發(fā)的定時(shí)；以及所述起始列位置的序列還是所述定時(shí)的函數(shù)。
18.如權(quán)利要求17所述的方法，其中所述外部事件由存儲(chǔ)器芯片的用戶發(fā)起。
19.如權(quán)利要求17所述的方法，其中，所述外部事件由外部存儲(chǔ)器控制器發(fā)起。
20.如權(quán)利要求12所述的方法，還包括 提供用于要被編程的每頁(yè)數(shù)據(jù)的第一和第二編碼；在芯片上生成極性位的序列，其中每頁(yè)一個(gè)極性位；以及根據(jù)該頁(yè)的極性位是處于第一還是第二狀態(tài)，用第一或第二編碼來(lái)編碼該頁(yè)數(shù)據(jù)。
21.在具有可逐頁(yè)訪問的非易失性存儲(chǔ)器單元的陣列的集成電路存儲(chǔ)器芯片中，每頁(yè)是一群存儲(chǔ)器單元，該群的每個(gè)存儲(chǔ)器單元位于該陣列的列中，且沿著可由公共字線訪問的行，一種用于將數(shù)據(jù)編程到該陣列中的方法，包括提供用于其中要編程數(shù)據(jù)的每組的列的第一和第二編碼； 在芯片上生成極性位的序列，其中一頁(yè)的每組的列一個(gè)極性位； 根據(jù)每組的列的極性位是處于第一還是第二狀態(tài)，用第一或第二編碼來(lái)編碼與每組的列相關(guān)的數(shù)據(jù)位；以及并行地將被編碼的數(shù)據(jù)編程到每頁(yè)中。
22.如權(quán)利要求21所述的方法，其中，所述第一編碼是使得與每組的列相關(guān)的數(shù)據(jù)位不改變，且所述第二編碼是翻轉(zhuǎn)所述數(shù)據(jù)位。
23.如權(quán)利要求21所述的方法，其中由偽隨機(jī)生成器在芯片上生成所述極性位的序列。
全文摘要
集成電路存儲(chǔ)器芯片內(nèi)的特征使能加擾或隨機(jī)化被存儲(chǔ)在非易失性存儲(chǔ)器單元的陣列中的數(shù)據(jù)。在一個(gè)實(shí)施例中，每頁(yè)內(nèi)的隨機(jī)化有助于控制在感測(cè)期間的源極載入錯(cuò)誤和在相鄰單元之間的浮置柵極與浮置柵極的耦合。逐頁(yè)的隨機(jī)化有助于減少由于具體數(shù)據(jù)樣式的重復(fù)且長(zhǎng)期的存儲(chǔ)而導(dǎo)致的編程干擾、用戶讀干擾和浮置柵極與浮置柵極的耦合。在另一實(shí)施例中，在一頁(yè)內(nèi)和在各頁(yè)之間實(shí)現(xiàn)隨機(jī)化。在不同的實(shí)施例中，加擾或隨機(jī)化可以是預(yù)定的、或是代碼生成的偽隨機(jī)或用戶驅(qū)動(dòng)的隨機(jī)化。在集成電路存儲(chǔ)器芯片的有限的資源和負(fù)擔(dān)內(nèi)實(shí)現(xiàn)這些特征。
文檔編號(hào)G11C16/10GK102318007SQ200880115127
公開日2012年1月11日 申請(qǐng)日期2008年8月20日 優(yōu)先權(quán)日2007年9月7日
發(fā)明者尼馬·莫克萊西, 方家榮, 李艷 申請(qǐng)人:桑迪士克公司