專利名稱：多次可編程快閃存儲器的列解碼器的制作方法
技術領域：
本發(fā)明是有關于一種多次可編程快閃存儲器，特別是關于一種應用在多次可編程
快閃存儲器中能加快讀取速度的列解碼器。
背景技術：
圖1顯示已知的快閃存儲器10，其中列解碼器12及行解碼器16分別根據(jù)輸入信 號Inl及In2驅動存儲器陣列14，進而執(zhí)行編程、抹除、修正或讀取等操作。快閃存儲器10 的讀取速度主要受到字元線延遲的影響，而字元線延遲則與列解碼器12有關。圖2顯示圖 1中的列解碼器12，其中字元驅動器18根據(jù)信號XT、 XTB及BLKB驅動宇元線WL1或WL2， 在高壓模式時，高壓準位平移器20根據(jù)輸入信號Inl及高壓HV產(chǎn)生信號XT、 XTB及BLKB 給字元驅動器18以執(zhí)行編程、抹除或修正等操作，其中高壓HV大于電源電壓VDD或小于接 地電位GND，在讀取模式時，高壓準位平移器20根據(jù)輸入信號Inl及電源電壓VDD產(chǎn)生信號 XT、 XTB及BLKB給字元驅動器18以執(zhí)行讀取操作。 圖3顯示高壓準位平移器20的部分電路，其中邏輯電路22根據(jù)輸入信號Inl產(chǎn)生 信號Sl， PM0S晶體管24及NM0S晶體管26串聯(lián)在電壓HV或VDD及接地端GND之間，PM0S 晶體管28及NM0S晶體管30串聯(lián)在電壓HV或VDD及接地端GND之間，晶體管24、26、28及 30以及反相器32組成一準位平移電路(level shift circuit)用以平移信號S 1的準位， 進而產(chǎn)生信號S2以決定信號XT、 XTB或BLKB。在實作上，高壓準位平移器20可能包含多 層的準位平移電路。由于在高壓模式時，需要使用高壓HV，因此晶體管24、26、28及30均 為高壓元件，換言之，晶體管24、26、28及30具有較高的門檻電壓(Vth)。然而，在讀取模式 時是使用電源電壓VDD， 一般就0. 5um工藝，電壓VDD的范圍在1. 8V 5V之間，當電壓VDD < 3V時，將需要較長的時間來打開(turn on)晶體管24、26、28及30，故反應較慢，也就是 說，在電壓VDD較低的情形下，讀取速度下降。再者，為了使正負高壓應用皆正常，設計PMOS 晶體管24及28與NMOS晶體管26及30的尺寸比例時，故意較為懸殊，然而這將造成信號 傳輸緩慢，使得讀取速度進一步下降。 為了解決在讀取模式時因電壓VDD太低而使讀取速度下降的問題，Kwon在美國 專利第6，865，118號提出一種在半導體存儲裝置中的升壓電路，用以在讀取模式時將電壓 VDD拉高至5V以加快讀取速度，然而，此種方法將使得功率消耗增加。
因此，需要一種無需增加功率消耗而能增加快閃存儲器讀取速度的裝置。

發(fā)明內容
本發(fā)明的目的，在于提出一種新式多次可編程快閃存儲器的列解碼器，其可以加 快該快閃存儲器的讀取速度。 根據(jù)本發(fā)明，一種新式多次可編程快閃存儲器的列解碼器包括字元線驅動器、切 換電路、高壓準位平移器及捷徑電路，其中在高壓模式時，該高壓準位平移器根據(jù)一字元線 信號及一高壓產(chǎn)生一第一信號經(jīng)該切換電路提供給該字元驅動器，以驅動該快閃存儲器的字元線，在讀取模式時，該捷徑電路根據(jù)該字元線信號及一電源電壓產(chǎn)生一第二信號經(jīng)該 切換電路提供給該字元驅動器，以驅動該快閃存儲器的字元線。該捷徑電路由一般邏輯元 件組成，因此在讀取模式時字元線信號不用經(jīng)過多層由高壓元件組成的準位平移電路，因 而能大幅減少字元線信號延遲時間，增加讀取模式的讀取速度。


圖1顯示已知的快閃存儲器； 圖2顯示圖1中的列解碼器； 圖3顯示高壓準位平移器的部分電路； 圖4顯示多次可編程快閃存儲器的列解碼器； 圖5顯示圖4中捷徑電路的部分電路； 圖6顯示圖4中捷徑電路的部分電路；以及 圖7顯示使用傳統(tǒng)列解碼器及本發(fā)明列解碼器的讀取速度。 附圖標號 10 快閃存儲器 12 列解碼器 14 存儲器陣列 16 行解碼器 18 字元線驅動器 20 高壓準位平移器 22 邏輯電路 24 PM0S晶體 26 NM0S晶體 28 PM0S晶體 30 NM0S晶體 32 反相器 40 列解碼器 42 字元線驅動器 44 切換電路 46 高壓準位平移器 48 捷徑電路
具體實施例方式
圖4顯示多次可編程快閃存儲器的列解碼器40，在高壓模式時，例如執(zhí)行編程、抹 除或修正操作時，高壓準位平移器46根據(jù)字元線信號In及高壓HV產(chǎn)生信號XT_HV、 XTB_ HV及BLKBJW，切換電路44將高壓準位平移器46的輸出傳送給字元線驅動器42。在讀取 模式時，捷徑電路48根據(jù)字元線信號In及電源電壓VDD產(chǎn)生信號XT_READ、 XTB_READ及 BLKB_READ，切換電路44將捷徑電路48的輸出傳送給字元驅動器42。字元驅動器42根據(jù) 切換電路44所送出的信號XT、 XTB及BLKB驅動該快閃存儲器的字元線。
管管管管
圖5顯示圖4中捷徑電路48的部分電路，其中捷徑電路48是由一般邏輯元件組 成的邏輯電路，捷徑電路48根據(jù)字元線信號In產(chǎn)生兩個反相的信號XT_READ及XTB_READ 至切換電路44，切換電路44根據(jù)信號RDEN及RDENB決定是否根據(jù)捷徑電路48所輸出的信 號XT_READ及XTB_READ產(chǎn)生信號XT及XTB。 圖6顯示圖4中捷徑電路48的部分電路，其中捷徑電路48是由一般邏輯元件組 成的邏輯電路，捷徑電路48根據(jù)字元線信號In產(chǎn)生信號BLKB_READ至切換電路44，切換電 路44根據(jù)信號RDEN及RDENB決定是否根據(jù)捷徑電路48所輸出的信號BLKB_READ產(chǎn)生信 號BLKB。 在列解碼器40中，編程、抹除及修正等操作使用由高壓元件組成的高壓準位平移 電路46，而讀取操作則使用由一般邏輯元件所組成的捷徑，因此在讀取模式時不用再經(jīng)過 多層的準位平移電路，故能大幅減少字元線信號In延遲時間，同時也不再因準位平移電路 的晶體管尺寸比例懸殊而導致信號傳遞緩慢，因此能增加讀取速度，此外，由于列解碼器40 無需使用升壓電路來拉高電壓VDD，因此沒有額外的功率消耗。 圖7顯示使用傳統(tǒng)列解碼器12及本發(fā)明列解碼器40的讀取速度，在使用0. 5um 工藝且電壓VDD = 3V的情況下，傳統(tǒng)列解碼器12的字元線延遲為23ns，而讀取操作頻率為 21. 7Mhz，本發(fā)明列解碼器40的字元線延遲為15ns，而讀居操作頻率為33Mhz，顯然，本發(fā)明 的列解碼器40具有較快的讀取速度。
權利要求
一種多次可編程快閃存儲器的列解碼器，所述快閃存儲器包含多條字元線，其特征在于，所述列解碼器包括一驅動器，根據(jù)一第一信號驅動所述多條字元線；一高壓準位平移器，根據(jù)一第一電壓及一字元線信號產(chǎn)生一第二信號；一捷徑電路，根據(jù)所述字元線信號及一第二電壓產(chǎn)生一第三信號；以及一切換電路，在高壓模式時，選取所述第二信號作為所述第一信號，在讀取模式時，選取所述第三信號作為所述第一信號。
2 如權利要求1所述的列解碼器，其特征在于，所述捷徑電路包括一邏輯電路。
3. 如權利要求1所述的列解碼器，其特征在于，所述第一電壓大于所述第二電壓。
4. 如權利要求1所述的列解碼器，其特征在于，所述第一電壓小于接地電位。
全文摘要
本發(fā)明提供一種新式多次可編程快閃存儲器的列解碼器，包括一高壓準位平移器及一捷徑電路，該列解碼器在執(zhí)行編程、抹除或修正等操作時，該高壓準位平移器根據(jù)一大于電源電壓或小于接地電位的高壓及一字元線信號產(chǎn)生一第一信號據(jù)以驅動該快閃存儲器的字元線，在執(zhí)行讀取操作時，該捷徑電路根據(jù)電源電壓及該字元線信號產(chǎn)生一第二信號據(jù)以驅動該快閃存儲器的字元線，該捷徑電路由一般的邏輯元件組成，因此可以減少該字元線信號的延遲，進而加快讀取速度。
文檔編號G11C16/08GK101777382SQ20091000145
公開日2010年7月14日 申請日期2009年1月9日 優(yōu)先權日2009年1月9日
發(fā)明者馮信彰, 吳伯豪 申請人:義隆電子股份有限公司