專利名稱：半導(dǎo)體裝置的制作方法
半導(dǎo)體裝置
技術(shù)區(qū)域
本發(fā)明涉及半導(dǎo)體裝置，特別是涉及含有靜態(tài)型半導(dǎo)體存儲器的半 導(dǎo)體裝置。
背景技術(shù)：
在低消耗功率用的半導(dǎo)體裝置中，存在設(shè)置切斷電源供給的待機模
式(睡眠模式)的情形。待機模式中，只對存儲器單元SRAM (Static Random Access Memory,靜態(tài)隨機訪問存儲器)等的保持數(shù)據(jù)所需要的 部分電路提供電源電壓。
例如，在特開平11 - 219589號公報中所述的SRAM中，在進行數(shù)據(jù) 保持的睡眠期間，切斷存儲器單元以及字線電位固定電路以外的電路的 電源電壓的供給。字線電位固定電路為了防止字線電位變得不穩(wěn)定而破 壞存儲器單元的數(shù)據(jù)，在睡眠期間將字線固定于非選擇電平。
特開2006 - 252718號公報公開了在待機模式時能夠以更低的消耗電 力工作的半導(dǎo)體存儲裝置。該半導(dǎo)體存儲裝置使各字線驅(qū)動器的輸出節(jié) 點成高阻抗?fàn)顟B(tài)，以使得在待機模式時字線驅(qū)動器中不流過柵極漏電 流。又，對于每一個字線，設(shè)有將字線固定于非有效電平用的半閉鎖電 路。
特開平07 - 244982號公報公開了在使半導(dǎo)體存儲裝置為非有效狀態(tài) 的情況下(待機模式時)抑制過度流向字線的電流用的技術(shù)。該已有技 術(shù)中，設(shè)置將多輸入邏輯門(行譯碼器)的輸出設(shè)定為將表示非選擇狀 態(tài)的信號向字線輸出的邏輯電平用的設(shè)定裝置。而且設(shè)置切斷通過多輸 入邏輯門從電源電位向接地電位流動的貫通電流的切斷裝置。
另一方面，特開平07 - 254274號公報記載的已有技術(shù)，是在存儲器 單元陣列與字線驅(qū)動電路陣列之間設(shè)置字線噪聲抑制電路陣列的技術(shù)。 字線噪聲抑制電路抑制行解碼器的輸出節(jié)點的電位電平的變動。
半導(dǎo)體裝置的工作模式從通常模式向待機模式轉(zhuǎn)換時，或從待機模式向通常模式回歸時，有伴隨電源電壓的下降或升高發(fā)生噪音的情況。 當(dāng)發(fā)生的噪音從字線驅(qū)動器流向字線時，有使存儲器單元的存取晶體管
導(dǎo)通而發(fā)生對存儲器單元的誤寫入的可能。上述已有技術(shù)不能夠完全防
止由于這樣的噪聲造成的對存儲器單元的誤寫入。

發(fā)明內(nèi)容
本發(fā)明的目的在于，在工作模式有通常模式與待機模式的半導(dǎo)體裝 置中，能夠防止工作模式切換時對存儲器單元的誤寫入。
簡單地說，本發(fā)明是工作模式有通常模式和待機模式的半導(dǎo)體裝置， 它具備電源部、存儲器單元陣列、多個字線驅(qū)動器、多個第l開關(guān)、第
2開關(guān)以及控制電路。在這里，電源部生成第1以及第2內(nèi)部電源電壓。 存儲器單元陣列含有設(shè)置為行列狀的、利用第1內(nèi)部電源電壓進行驅(qū)動 的多個存儲器單元；以及對應(yīng)于多個存儲器單元行而設(shè)置的多條字線。 多個字線驅(qū)動器分別對應(yīng)于多條字線而設(shè)置，并且分別由第2內(nèi)部電源 電壓進行驅(qū)動，使對應(yīng)的字線為有效狀態(tài)。多個第l開關(guān)分別對應(yīng)于多 條字線設(shè)置，各開關(guān)連接于對應(yīng)的字線與賦予基準(zhǔn)電壓的基準(zhǔn)節(jié)點之 間。第2開關(guān)設(shè)置于對多個字線驅(qū)動器提供第2內(nèi)部電源電壓用的電源 線上。控制電路在工作模式從通常模式切換為待機模式時，使多個第1 開關(guān)為導(dǎo)通狀態(tài)，使第2開關(guān)為非導(dǎo)通狀態(tài)，而后停止第2內(nèi)部電源電 壓的供給。又，控制電路在工作模式從待機模式切換為通常模式時，開 始第2內(nèi)部電源電壓的供給，其后使多個第1開關(guān)為非導(dǎo)通狀態(tài)，第2 開關(guān)為導(dǎo)通狀態(tài)。
如果采用本發(fā)明，在停止第2電源電壓的供給之前，預(yù)先使多條字 線的電壓固定于基本電壓，切斷字線驅(qū)動器的電源線。又，在開始第2 電源電壓的供給后，解除字線驅(qū)動器的電壓的固定，連接字線驅(qū)動器的 電源線。因此，本發(fā)明的主要優(yōu)點是能夠通過防止因通常模式與待機模 式的切換而發(fā)生的噪音流入字線，防止對存儲器單元的誤寫入。
本發(fā)明的上述目的以及其他目的、特征、形態(tài)以及優(yōu)點能夠從參照 附圖理解的有關(guān)本發(fā)明的下述詳細說明了解。


圖l是表示本發(fā)明實施形態(tài)1的半導(dǎo)體裝置1的結(jié)構(gòu)的方框圖。圖2是用于說明待機模式的SRAM3的動作的方框圖。 圖3是工作模式轉(zhuǎn)換時的內(nèi)部電源電壓SVDD、 VDD以及控制信號 WLPD的時序圖。
圖4是表示實施形態(tài)1的SRAM3的結(jié)構(gòu)的方框圖。
圖5是更詳細表示圖4的SRAM3的結(jié)構(gòu)的電路圖。
圖6是表示半導(dǎo)體基板上的SRAM3的電路配置例的平面圖。
圖7是概略表示半導(dǎo)體基板上的存儲器單元MC的配置例的電路圖。
圖8是概略表示半導(dǎo)體基板上的存儲器單元MC的配置例的電路圖。
圖9是概略表示圖8所示的沿L9-L9的剖面結(jié)構(gòu)的圖。
圖IO是表示本發(fā)明的實施形態(tài)2的SRAM3B的結(jié)構(gòu)的電路圖。
具體實施例方式
以下參照附圖對本發(fā)明的實施形態(tài)進行詳細說明。又，相同或相當(dāng) 部分標(biāo)以相同的符號，不重復(fù)進行說明。 實施形態(tài)1
圖1是表示本發(fā)明實施形態(tài)1的半導(dǎo)體裝置1的結(jié)構(gòu)的方框圖。圖 l是作為半導(dǎo)體裝置1的例子表示微電腦的圖。
參照圖1，半導(dǎo)體裝置l含有微處理器單元(MPU) 2、 SRAM3、閃存 4、 VREF發(fā)生電路5、 VDD發(fā)生電路6、 SVDD發(fā)生電路7、控制電路8。 VREF發(fā)生電路5、 VDD發(fā)生電路6、以及SVDD發(fā)生電路7構(gòu)成電源部9。
半導(dǎo)體裝置1根據(jù)外部提供的待機信號STBY以及復(fù)位信號RES，在 通常模式與待機模式間切換工作模式。在待機信號STBY以及復(fù)位信號 RES同為L電平的待機模式中，為了降低消耗功率，除了保持數(shù)據(jù)所必 需的一部分電路外，停止對電路的電源供給。
具體地說，VREF發(fā)生電路5利用由電池或開關(guān)電源等提供的外部電 源電壓VCC (例如3V)進行驅(qū)動，產(chǎn)生參照電壓VREF (例如1. 5V)。 VDD發(fā)生電路6由外部電源電壓VCC驅(qū)動，在半導(dǎo)體裝置1的通常模式 中產(chǎn)生與參照電壓VREF相同電平的內(nèi)部電源電壓VDD。又，VDD發(fā)生電 路6在半導(dǎo)體裝置1的待機模式中為了謀求降低待機電流，停止內(nèi)部電 源電壓VDD(第2內(nèi)部電源電壓)的供給。SVDD發(fā)生電路7由外部電源 電壓VCC驅(qū)動，產(chǎn)生與參照電壓VREF相同電平的內(nèi)部電源電壓SVDD(第 l內(nèi)部電源電壓)。內(nèi)部電源電壓SVDD在待機模式時也維持供給?？刂齐娐?由外部電源電壓VCC驅(qū)動，根據(jù)待機信號STBY以及復(fù) 位信號RES，控制VDD發(fā)生電路6生成的內(nèi)部電源電壓VDD的供給的開 始與停止。又，控制電路8相應(yīng)于工作模式輸出控制SRAM3用的控制信 號WLPD。這時，在待機信號STBY以及復(fù)位信號RES同為H電平的通常 模式中，輸出非有效電平的L電平的控制信號WLPD。反之，在待機信 號STBY以及復(fù)位信號RES同為L電平的待機模式中，輸出有效電平的 H電平的控制信號WLPD。
樣吏處理器單元2由內(nèi)部電源電壓VDD驅(qū)動，根據(jù)由外部提供的時鐘 信號CLK以及控制信號進行數(shù)據(jù)處理。閃存4由時鐘信號CLK以及控制 信號進行控制，存儲數(shù)據(jù)。SRAM3是由內(nèi)部電源電壓VDD、 SVDD進行驅(qū) 動的易失性半導(dǎo)體存儲裝置，由時鐘信號CLK、控制信號以及控制信號 WLPD等進行控制，存儲數(shù)據(jù)。圖1的半導(dǎo)體裝置1中，在待機模式中 停止對微處理器單元2、閃存4、以及SRAM3的一部分電路供給內(nèi)部電 源電壓VDD。
圖2是用于說明待機模式的SRAM3的動作的方框圖。
參照圖2， SRAM3含有由內(nèi)部電源電壓SVDD驅(qū)動的存儲器單元陣列 10以及由內(nèi)部電源電壓VDD驅(qū)動的外圍電路20。
存儲器單元陣列10含有配置為行列狀的多個存儲器單元MC、對應(yīng) 于存儲器單元行設(shè)置的多條字線WL、以及對應(yīng)于存儲器單元列設(shè)置的 多個數(shù)據(jù)線對DL、 /DL。圖2中示意性地圖示了 1個存儲器單元MC、與 其連接的1條字線WL以及1對數(shù)據(jù)線DL、 /DL。
SRAM3的存儲器單元MC含有連接于存儲節(jié)點ND1和ND2之間的2個 逆變器14、 15、連接于存儲器單元ND1和數(shù)據(jù)線DL之間的N溝道M0S (Metal Oxide Semiconductor)晶體管(存取晶體管)12、以及連接 于存儲節(jié)點ND2和數(shù)據(jù)線/DL之間的N溝道M0S晶體管(存取晶體管) 13。
在這里，逆變器14將使存儲節(jié)點ND1的信號的邏輯電平反轉(zhuǎn)后的 信號輸出到存儲節(jié)點ND2。逆變器15將使存儲節(jié)點ND2的信號的邏輯 電平反轉(zhuǎn)后的信號輸出到存儲節(jié)點ND1。因此，例如，在存儲節(jié)點ND1 的電壓為H電平(內(nèi)部電源電壓SVDD)時，存儲節(jié)點ND2的電壓為L 電平(接地電壓VSS)，該狀態(tài)得到維持。即逆變器14、 15作為保持 存儲節(jié)點ND1、 ND2的數(shù)據(jù)的閂鎖電路(觸發(fā)器)起作用。為了改寫在存儲節(jié)點ND1、 ND2保持的數(shù)據(jù)，根據(jù)寫入數(shù)據(jù)，使數(shù) 據(jù)線DL、 /DL的一方為H電平，使其另一方為L電平。在該狀態(tài)下，當(dāng) 使字線WL有效化為H電平時，存取晶體管12、 13成導(dǎo)通狀態(tài)，因此根 據(jù)數(shù)據(jù)線DL、 /DL的電壓，變更存儲節(jié)點ND1、 ND2的電壓。
圖2的外圍電路20具有根據(jù)地址信號選擇存儲器單元MC的解碼器、 以及在被選擇的存儲器單元MC中進行數(shù)據(jù)讀出以及數(shù)據(jù)寫入用的電路 等。在這里，如圖2所示，外圍電路20含有對應(yīng)于各字線WL設(shè)置的字 線驅(qū)動器WD。該字線驅(qū)動器WD以內(nèi)部電源電壓VDD進行驅(qū)動，將與被 選擇的存儲器單元MC對應(yīng)的字線WL有效化為H電平。
圖2的SRAM3進一步含有連接于各字線WL與接地節(jié)點VSS之間的N 溝道MOS晶體管11 (第l開關(guān))、以及設(shè)置于對字線驅(qū)動器WD供給內(nèi) 部電源電壓VDD用的電源線27上的P溝道MOS晶體管21(第2開關(guān))。 又利用接地節(jié)點(基準(zhǔn)節(jié)點)VSS對其賦予接地電壓(基準(zhǔn)電壓)VSS。
在半導(dǎo)體裝置1為待機模式時，柵極11A (控制節(jié)點) 一旦接收到 從圖1所示的控制電路8輸出的H電平的控制信號WLPD， MOS晶體管 ll就變成導(dǎo)通狀態(tài)。其結(jié)果是，字線WL的電壓變成接地電壓VSS。這 樣，MOS晶體管11在待機模式時作為將字線固定于L電平的(非有效 電平)用的開關(guān)起作用。其結(jié)果是，抑制了噪聲等引起的字線WL的電 壓變動，能夠在一定的程度上防止對存儲器單元MC的誤寫入。
MOS晶體管21是在工作模式切換時，預(yù)先切斷對字線驅(qū)動器WD供 給的內(nèi)部電源電壓VDD用的開關(guān)。待機模式中，利用所述MOS晶體管 11將字線WL設(shè)定為非有效狀態(tài)，可是MOS晶體管11的大小與構(gòu)成字 線驅(qū)動器WD的MOS晶體管的大小相比要小得多。從而，當(dāng)伴隨工作模 式切換時內(nèi)部電源電壓VDD的上升或下降發(fā)生噪音時，發(fā)生的噪音從字 線驅(qū)動器WD流過字線WL,所以有可能發(fā)生對存儲器單元MC的誤寫入。
因此，實施形態(tài)1的控制電路8在工作模式從通常模式轉(zhuǎn)換為待機 模式時，在進行內(nèi)部電源電壓VDD的供給停止前，使M0S晶體管21為 非導(dǎo)通狀態(tài)，借助于此，預(yù)先切斷對字線驅(qū)動器WD的內(nèi)部電源電壓VDD 的供給。又，控制電路8在工作模式從待機模式回歸到通常模式時，在 開始供給內(nèi)部電源電壓VDD之后，使MOS晶體管21為導(dǎo)通狀態(tài)，并將 字線驅(qū)動器WD連接于內(nèi)部電源電壓VDD的電源線。
作為驅(qū)動MOS晶體管21的柵極21A用的驅(qū)動器，圖2的SRAM3還含有由內(nèi)部電源電壓VDD驅(qū)動的逆變器22 (第1逆變器)、以及由內(nèi) 部電源電壓SVDD驅(qū)動的逆變器23 (第2逆變器)。
逆變器22接受從圖1的控制電路8輸出的控制信號WLPD，將使邏 輯電平反轉(zhuǎn)后的信號輸出到逆變器23。又，逆變器23接受逆變器22 的輸出，將使邏輯電平再度反轉(zhuǎn)的信號(等同于控制信號WLPD的邏輯 電平的信號)輸出到M0S晶體管21的柵極21A (控制節(jié)點)。
如圖2所示，逆變器22、 23由CMOS ( Complementary Metal Oxide Semiconductor)逆變器構(gòu)成。具體地說，逆變器22含有串聯(lián)連接于電 源節(jié)點VDD (提供內(nèi)部電源電壓VDD的節(jié)點)與接地節(jié)點VSS間的P溝 道M0S晶體管22A與N溝道M0S晶體管22B。又，逆變器23含有串聯(lián) 連接于電源節(jié)點SVDD(提供內(nèi)部電源電壓SVDD的節(jié)點)與接地節(jié)點VSS 之間的P溝道M0S晶體管23A與N溝道M0S晶體管23B。在這里，向MOS 晶體管22A、 22B的柵極(逆變器22的輸入節(jié)點)輸入控制信號WLPD。 MOS晶體管22A和22B的連接節(jié)點(逆變器22的輸出節(jié)點)與MOS晶 體管23A、 23B的柵極(逆變器23的輸入節(jié)點)連接。MOS晶體管23A 和23B的連接節(jié)點(逆變器23的輸出節(jié)點)連接于MOS晶體管21的柵 極21A (控制節(jié)點)。
又，逆變器22、 23不必一定由CM0S逆變器構(gòu)成。例如，也可以使 用電阻代替作為負栽晶體管的MOS晶體管22A、 23A。
在待機模式時，當(dāng)控制信號WLPD為H電平時，M0S晶體管22B以及 23A為導(dǎo)通狀態(tài)。在這種情況下，即使停止驅(qū)動逆變器22的內(nèi)部電源 電壓VDD的供給，也能夠維持M0S晶體管22B以及23A的導(dǎo)通狀態(tài)，因 此逆變器23的輸出電壓也繼續(xù)保持為H電平(內(nèi)部電源電壓SVDD)狀 態(tài)。因此，盡管內(nèi)部電源電壓VDD停止供給，也可以在待機模式期間使 MOS晶體管21為非導(dǎo)通狀態(tài)。
設(shè)置這些逆變器22、 23的理由如下所述。
第1 ，是為了確保驅(qū)動MOS晶體管21的柵極21A所需要的電流。SRAM3 的電路規(guī)模變大時，多個字線驅(qū)動器WD的工作所需要的電流量增大。 隨之，將MOS晶體管21的柵極寬度加大，同時增加其個數(shù)，還有必要 增加MOS晶體管21的柵極驅(qū)動所需要的電流。如果采用如上所述的結(jié) 構(gòu)，可以相應(yīng)于電路規(guī)模，變更MOS晶體管21以及逆變器23的個數(shù)， 調(diào)節(jié)多個字線驅(qū)動器WD的工作中需要的電流量。第2，是因為相應(yīng)于控制信號WLPD的H電平的電壓值，使構(gòu)成前級逆變器22的M0S晶體管22A、 22B的柵極氧化膜形成得比構(gòu)成后級逆變器23的M0S晶體管23A、 23B的柵極氧化膜更厚。
從圖1的控制電路8輸出的控制信號WLPD的H電平的電壓值等于驅(qū)動控制電路8的外部電源電壓VCC (例如3V)，往往比內(nèi)部電源電壓SVDD、 VDD (例如1. 5V)高。因此，為了與該外部電源電壓VCC的電壓值對應(yīng)，構(gòu)成逆變器22的M0S晶體管22A、 22B的柵極氧化膜的膜厚形成得比使用于存儲器單元MC等的MOS晶體管的柵極氧化膜更厚。
又，在圖2中，輸入控制信號WLPD的M0S晶體管11的柵極氧化膜也做得與構(gòu)成逆變器22的M0S晶體管22A、 22B的柵極氧化膜同樣厚。
圖3是工作模式轉(zhuǎn)換時的內(nèi)部電源電壓SVDD、 VDD以及控制信號WLPD的時序圖。圖3的縱軸按照從上往下的順序，表示內(nèi)部電源電壓SVDD、內(nèi)部電源電壓VDD、控制信號WLPD的邏輯電平。圖3的橫軸表示經(jīng)過時間。在時刻U t2執(zhí)行內(nèi)部電源電壓VDD的切斷序列，在時刻t3~ t4執(zhí)行內(nèi)部電源電壓VDD的復(fù)位序列。
參照圖3,在時刻tl之前的通常模式時，作為內(nèi)部電源電壓SVDD、VDD，將1. 5V的電壓提供給半導(dǎo)體裝置1的負栽電路。又，提供給SRAM3的控制信號WLPD的電壓為L電平(非有效電平)。
在從通常模式轉(zhuǎn)為待機模式的切斷序列中，首先，在時刻tl控制信號WLPD切換為H電平的有效狀態(tài)。其結(jié)果是，如圖2說明的那樣，圖2的M0S晶體管11變成導(dǎo)通狀態(tài)，字線WL的電壓固定為L電平(接地電壓VSS)的非有效狀態(tài)。還有，圖2的M0S晶體管21變成非導(dǎo)通狀態(tài)，將對字線驅(qū)動器WD提供的內(nèi)部電源電壓VDD切斷。
在接著的時刻t2，停止內(nèi)部電源電壓VDD的供給，圖1的VDD發(fā)生電路6的輸出電壓從1.5V下降到0V。這時，即使是因輸出電壓的下降而發(fā)生噪聲，也因預(yù)先切斷字線驅(qū)動器WD的電源線27，因此發(fā)生的噪聲不會通過字線驅(qū)動器WD流向字線WL。
接著，在從待機模式轉(zhuǎn)換到通常模式的復(fù)歸序列中，首先，在時刻t3,開始內(nèi)部電源電壓VDD的供給，圖1的VDD發(fā)生電路6的輸出電壓從OV上升到1. 5V。這時，即使是由于輸出電壓的上升而導(dǎo)致噪聲發(fā)生，也由于切斷字線驅(qū)動器WD的電源線27，因此產(chǎn)生4的噪音不會流入字線WL。在接著的時刻t4，控制信號WLPD切換為L電平的非有效狀態(tài)。于是，如圖2中說明的那樣，圖2的M0S晶體管11形成非導(dǎo)通狀態(tài)，字線WL在非有效電平上固定的狀態(tài)被解除。又，圖2的M0S晶體管21形成導(dǎo)通狀態(tài)，對字線驅(qū)動器WD提供內(nèi)部電源電壓VDD。這樣一來，半導(dǎo)體裝置1的工作模式恢復(fù)為通常模式。
圖4是表示實施形態(tài)1的SRAM3的結(jié)構(gòu)的方框圖。
又，圖5是更詳細表示圖4的SRAM3的結(jié)構(gòu)的電路圖。
參照圖4、圖5， SRAM3含有存儲器單元陣列10、行解碼器30以及字線驅(qū)動器部26。
存儲器單元陣列IO含有配置為多行多列的多個存儲器單元MC、分別對應(yīng)多個行設(shè)置的多條字線WL、分別對應(yīng)多個列設(shè)置的多個數(shù)據(jù)線對DL、 /DL。又，實際上設(shè)置多個存儲器單元MC,但圖4中為了簡化畫面只表示出4個存儲器單元MC,圖5中僅表示出1個存儲器單元MC。
存儲器單元MC如圖5所示，含有對應(yīng)于圖2的逆變器14的P溝道M0S晶體管14A與N溝道M0S晶體管14B、以及對應(yīng)于逆變器15的P溝道M0S晶體管15A與N溝道M0S晶體管15B。 M0S型晶體管14A、 15A的源極以及背柵極連接于電源節(jié)點SVDD， MOS晶體管14B、 15B的源極以及背柵極連接于接地節(jié)點VSS。 MOS晶體管14A、 l化的漏極連接于存儲節(jié)點ND2， MOS晶體管15A、 15B的漏極連接于存儲節(jié)點ND1。又，MOS晶體管14A、 14B的柵極連接于存儲節(jié)點ND1, MOS晶體管15A、 15B的柵極連接于存儲節(jié)點ND2。
行解碼器30利用內(nèi)部電源電壓VDD進行驅(qū)動，在通常工作時，根據(jù)行地址信號RA選擇字線WL。行解碼器30將有效化為L電平的行選擇信號輸出到對應(yīng)于選擇的字線WL的字線驅(qū)動器WD中。
字線驅(qū)動器部26如圖4所示，含有分別連接于多行字線WL的多個字線驅(qū)動器WD。各字線驅(qū)動器WD如圖5所示，含有由P溝道MOS晶體管26A以及N溝道MOS晶體管26B構(gòu)成的逆變器。各MOS晶體管26A的源極連接于提供內(nèi)部電源電壓VDD的電源線27。各MOS晶體管26B的源極連接于接地節(jié)點VSS。向MOS晶體管26A、 26B的柵極輸入來自行解碼器30的行選擇信號。MOS晶體管26A、 26B的漏極連接于對應(yīng)的字線WL。
SRAM3還如圖2中說明的那樣，含有分別對應(yīng)于多條字線WL設(shè)置的多個M0S晶體管11、連接于字線驅(qū)動器WD的電源線27上的M0S晶體管21、以及驅(qū)動M0S晶體管21的柵極用的逆變器22、 23。 N溝道M0S晶體管11、 22B、 23B的背柵極連接于接地節(jié)點VSS。又，P溝道M0S晶體管23A的背柵極被賦予內(nèi)部電源電壓SVDD， P溝道MOS晶體管21、22A的背柵極被賦予內(nèi)部電源電壓VDD。其他方面與圖2所示相同，因此不再重復(fù)說明。
SRAM3還包含連接于比MOS晶體管21更靠近字線驅(qū)動器的位置的電源線27 (MOS晶體管21的漏極)與接地節(jié)點之間的N溝道MOS晶體管24。 MOS晶體管24的柵極24A (控制節(jié)點)上連接逆變器23的輸出節(jié)點。MOS晶體管24的背柵極連接于接地節(jié)點VSS。其結(jié)果是，MOS晶體管24在待機模式中使控制信號WLPD有效化為H電平時形成導(dǎo)通狀態(tài)。即MOS晶體管24作為根據(jù)控制信號WLPD將電源線27的電壓固定為接地電壓VSS用的開關(guān)發(fā)揮作用。通過這樣將電源線27的電壓固定為接地電壓VSS，能夠在待機模式時使字線驅(qū)動器WD的輸出信號確實為0V。
在這里，逆變器23與存儲器單元陣列10 —樣由內(nèi)部電源電壓SVDD驅(qū)動，因此配置于比由內(nèi)部電源電壓VDD驅(qū)動的逆變器22更接近存儲器單元陣列10的位置上。實際電路配置中，M0S晶體管21、 24以及逆變器23作為字線驅(qū)動器用的電源供給電路部25相互接近配置。
SRAM3還包含控制電路35、對應(yīng)于各數(shù)據(jù)線對DL、 /DL設(shè)置的均衡器31、寫入驅(qū)動器32、以及列選擇柵極33、共同設(shè)置于多個數(shù)據(jù)線對DL、 /DL上的公共線對CM、 /CM以及讀出放大器34。控制電路35由內(nèi)部電源電壓VDD驅(qū)動，按照列地址信號CA、寫入數(shù)據(jù)信號DI、寫入控制信號WE、以及讀出控制信號RE控制均衡器31、寫入驅(qū)動器32、列選擇柵極33、以及讀出放大器34。
均衡器31如圖5所示，包含由控制電路35進行控制的P溝道M0S晶體管31A。 P溝道M0S晶體管31A連接于對應(yīng)的數(shù)據(jù)線DL、 /DL之間，其背柵極接受內(nèi)部電源電壓VDD。 P溝道M0S晶體管31A導(dǎo)通時，數(shù)據(jù)線DL與/DL連接，使數(shù)據(jù)線DL與/DL的電壓均衡。
寫入驅(qū)動器32 (圖5的32A、 32B)包含由控制電路35進行控制的P溝道M0S晶體管71A、 72A以及N溝道M0S晶體管71B、 72B。 P溝道M0S晶體管71A、 72A的源極同時接受內(nèi)部電源電壓VDD，這些晶體管的漏極連接于分別對應(yīng)的數(shù)據(jù)線DL、 /DL，這些晶體管的背柵極同時接受內(nèi)部電源電壓VDD。 N溝道MOS晶體管71B、 72B的源極同時接受接地電壓VSS，這些晶體管的漏極分別連接于對應(yīng)的數(shù)據(jù)線DL、 /DL，這些晶體管的背柵極同時接受接地電壓VSS。
在字線WL為有效(被激活)的狀態(tài)下晶體管71A、 72B導(dǎo)通時，通過數(shù)據(jù)線DL、 /DL分別將H電平(內(nèi)部電源電壓VDD)以及L電平(接地電壓VSS)的數(shù)據(jù)寫入存儲節(jié)點ND1、 ND2。在字線WL為有效(被激活)的狀態(tài)下晶體管71B、 72A導(dǎo)通時，通過數(shù)據(jù)線DL、 /DL分別將L電平(接地電壓VSS)以及H電平(內(nèi)部電源電壓VDD)的數(shù)據(jù)寫入存儲節(jié)點ND1、 ND2。
列選擇柵極33含有由控制電路35控制的P溝道MOS晶體管33A、33B。 P溝道MOS晶體管33A連接于對應(yīng)的數(shù)據(jù)線DL與公共線CM之間，其背柵極接受內(nèi)部電源電壓VDD，其柵極連接于控制電路35。P溝道MOS晶體管33B連接于對應(yīng)的數(shù)據(jù)線/DL與公共線/CM之間，其背柵極接受內(nèi)部電源電壓VDD,其柵極連接于P溝道MOS晶體管33A的柵極。P溝道MOS晶體管33A、 33B導(dǎo)通時，數(shù)據(jù)線DL、 /DL的電壓分別傳送到公共線CM、 /CM。
讀出放大器34含有P溝道MOS晶體管73A、 74A以及N溝道MOS晶體管73B、 74B、 75。 P溝道MOS晶體管73A、 74A的源極一起接受內(nèi)部電源電壓VDD，他們的漏極分別連接于輸入輸出(1/0)節(jié)點ND3、 ND4，他們的柵極分別連接于輸入輸出節(jié)點ND4、 ND3。
N溝道MOS晶體管73B、 74B的源極一起連接于節(jié)點ND5，他們的漏極分別連接于輸入輸出節(jié)點ND3、 ND4，他們的柵極分別連接于輸入輸出節(jié)點ND4、 ND3。 N溝道MOS晶體管75連接于節(jié)點ND5與接地節(jié)點VSS之間，其柵極接受從控制電路35輸出的控制信號SE。輸入輸出節(jié)點ND3、ND4分別連接于公共線CM、 /CM。
在控制信號SE為非有效電平的L電平(接地電影VSS)的情況下，N溝道MOS晶體管75成非導(dǎo)通，讀出放大器34激活?？刂菩盘朣E成有效電平的H電平(內(nèi)部電源電壓VDD)時，N溝道MOS晶體管75導(dǎo)通，讀出放大器34激活。
下面對該SRAM的讀出以及寫入動作進行簡單說明。
寫入動作是在控制信號WE為有效電平時實行的。行解碼器30將相應(yīng)于行地址信號RA的行選擇信號傳送到字線驅(qū)動器WD,使被選擇的字線有效化為H電平。借助于此，對應(yīng)于被選擇的字線WL的各存儲器單元MC的存取晶體管12、 13導(dǎo)通。
控制電路35在例如寫入數(shù)據(jù)信號DI為H電平的情況下，使對應(yīng)于由列地址信號CA指定的列的晶體管71A、 71B、 72A、 72B中的晶體管71A、 72B導(dǎo)通，分別使數(shù)據(jù)線DL、 /DL為H電平以及L電平。反之，在寫入數(shù)據(jù)信號DI為L電平的情況下，控制電路35使晶體管71A、71B、72A、 72B中的晶體管71B、 72A導(dǎo)通，分別使數(shù)據(jù)線DL、 /DL為L電平與H電平。借助于此，將數(shù)據(jù)信號DI寫入由地址信號RA、 CA指定的存儲器單元MC中。
讀出動作是在讀出控制信號RE變?yōu)橛行щ娖綍r實行的。控制電路35使全列的晶體管71A、 72A導(dǎo)通，將數(shù)據(jù)線DL、 /DL預(yù)先充電到內(nèi)部電源電壓VDD,同時使晶體管31A導(dǎo)通，使數(shù)據(jù)線DL、 /DL的電壓平均化。行解碼器30將相應(yīng)于行地址信號RA的行選擇信號傳送到字線驅(qū)動器WD,被選擇的字線WL有效化為H電平。借助于此，各數(shù)據(jù)線對DL、/DL的電壓相應(yīng)于連接到被選擇的字線的各存儲器單元MC的存儲數(shù)據(jù)變化。
控制電路35使由列地址信號CA指定的列的晶體管33A、 33B導(dǎo)通，將該列的數(shù)據(jù)線DL、 /DL的電壓分別傳送到公共線CM、 /CM，還使控制信號SE變?yōu)橛行щ娖降腍電平，使讀出放大器34激活。借助于此，數(shù)據(jù)線對DL、 /DL間的電壓被讀出放大器34放大，數(shù)據(jù)線DL的電壓作為讀出數(shù)據(jù)信號DO輸出。
圖6是表示半導(dǎo)體基板上的SRAM3的電路配置例的平面圖。存儲器單元陣列10的行方向X對應(yīng)于圖6的左右方向，存儲器單元陣列10的列方向Y對應(yīng)于圖6的上下方向。
參照圖6，配置SRAM3的半導(dǎo)體基板上的區(qū)域區(qū)分為多個區(qū)域。以列方向Y區(qū)分，在列方向Y的一側(cè)(圖6的下側(cè))配置控制帶90。控制帶90中設(shè)有圖4的均衡器31、寫入驅(qū)動器32、列選擇柵極33、讀出放大器34、控制電路35以及逆變器22等。
列方向Y的另一側(cè)(圖6的上側(cè))配置設(shè)有存儲器單元陣列10、行解碼器30以及字線驅(qū)動器部26等的區(qū)域91 ~ 96。在這些區(qū)域91 ~ 96中，行方向X的中央?yún)^(qū)域96中設(shè)有行解碼器30。行方向X上比行解碼器30更外側(cè)的區(qū)域93~95中設(shè)置字線驅(qū)動器WD以及電源供給電路25(M0S晶體管21、 24以及逆變器23)。還在其外側(cè)區(qū)域91、 92中設(shè)置 存儲器單元陣列10。
下面進一步對字線驅(qū)動器WD、電源供給電路部25以及存儲器單元 陣列IO的配置進行詳細說明。配置這些部件的區(qū)域可以區(qū)分為第1區(qū) 域(存儲器單元區(qū)域)91、第2區(qū)域(TAP區(qū)域)92、第3區(qū)域95、以 及第4區(qū)域93、 94。如圖6所示，各第1區(qū)域91以及各第2區(qū)域92 沿列方向Y交替配置。各第3區(qū)域95以及各第4區(qū)域93、 94沿著列方 向Y交替配置。各第1區(qū)域91與各第3區(qū)域95的一個在行方向X上鄰 接。各第2區(qū)域92與各第4區(qū)域93、 94的1個在行方向X上鄰接。
而且，在各第1區(qū)域(存儲器單元區(qū)域)91中，存儲器單元陣列 10被分割為多個進行配置。各第2區(qū)域(TAP區(qū)域)92中，設(shè)有固定
形成于半導(dǎo)體基板上的多個勢阱的電位用的多個勢阱分接頭(well tap)(即，勢阱接頭，well contact)。各第3區(qū)域95內(nèi)配置對應(yīng)于 設(shè)置在鄰接的第1區(qū)域91內(nèi)的字線WL的字線驅(qū)動器WD。各第4區(qū)域 93、 94內(nèi)設(shè)有電源供給電路部25 (MOS晶體管21、 24以及逆變器23)。
設(shè)置第2區(qū)域(TAP區(qū)域)92的理由是，為了考慮勢阱的電阻使勢 阱內(nèi)的電位相同，有必要在規(guī)定行數(shù)的存儲器單元行的每一行設(shè)置勢阱 分接頭(well tap)。這時，與勢阱分接頭區(qū)域92在行方向X上鄰接 的第4區(qū)域93、 94中沒必要設(shè)置字線驅(qū)動器WD。因此，有效利用這些 區(qū)域93、 94，配置圖4、圖5的電源供給電路部25(逆變器23以及M0S 晶體管21、 24)。這樣，幾乎不增加SRAM3整體的電路面積，就能夠 設(shè)置電源供給電路部25。
在這里，為了抑制電路面積的增加，第4區(qū)域93、 94中設(shè)置的M0S 晶體管23A、 23B、 21、 24的尺寸由第2區(qū)域(TAP區(qū)域)92的列方向 Y的寬度限制。但是，隨著存儲器單元行的行數(shù)的增加，第2區(qū)域(TAP 區(qū)域)92的數(shù)量也增加，因此第4區(qū)域94的數(shù)量也增加。其結(jié)果是， M0S晶體管23A、 23B、 21、 24的個數(shù)也可以增加，能夠相應(yīng)于電路規(guī) 模確保字線驅(qū)動器WD的驅(qū)動所需要的電流量。
又，位于列方向Y的兩端的第4區(qū)域93在空間中有空余的地方。 因此，可以將在該區(qū)域93中設(shè)置的M0S晶體管21、 24、 23A、 23B的尺 寸做得比第3區(qū)域95中夾著的第4區(qū)域94中設(shè)置的M0S晶體管21、 24、 23A、 23B的尺寸大，增加對字線驅(qū)動器WD提供的電流量。圖7是概略表示在半導(dǎo)體基板上的存儲器單元MC的配置例的電路 圖。圖7中，以虛線表示的矩形所圍繞的區(qū)域?qū)?yīng)于各存儲器單元MC。
參照圖7，構(gòu)成各存儲器單元MC的P溝道M0S晶體管14A、 15A沿 列方向Y配置。又，N溝道M0S晶體管12、 15B沿列方向Y配置，N溝 道M0S晶體管13、 14B沿列方向Y配置。其結(jié)果是，PM0S區(qū)域41、 67、 66與NMOS區(qū)域40、 42在行方向X上形成交替配置。
圖8是概略表示半導(dǎo)體基板上的存儲器單元MC的配置例的電路圖。
參照圖8，在形成P溝道MOS晶體管用的PMOS區(qū)域41的兩側(cè)配置 形成N溝道MOS晶體管用的NMOS區(qū)域40以及42。這些MOS區(qū)域40 ~ 42在列方向上成直線地連續(xù)延伸配置，這些MOS區(qū)域40~ 42中，成一 整列地形成存儲器單元MC。
在PMOS區(qū)域41中，形成P溝道MOS晶體管用的有源區(qū)域52以及 55形成矩形形狀。該有源區(qū)域52以及55分別由在列方向上鄰接的存 儲器單元MC共有。
NMOS區(qū)域40中，形成N溝道MOS晶體管用的N型有源區(qū)域50以及 51成直線狀延續(xù)。又，NM0S區(qū)域42中，形成N溝道MOS晶體管用的N 型有源區(qū)域53以及54保持間距在列方向上直線狀延伸。圖8中虛線所 示的矩形區(qū)域45表示1位的存儲器單元MC的區(qū)域。
該1位存儲器單元MC區(qū)域45中，柵極60在行方向上延伸配置以 使其橫切有源區(qū)域51以及55，并且有源區(qū)域通過接觸點CN1連接于有 源區(qū)域52。利用柵極電極60與有源區(qū)域51形成圖7所示的MOS晶體 管15B，利用柵極電極60與有源區(qū)域55形成圖7所示的M0S晶體管15A。 同樣，在位于與柵極電極60中心對稱的位置上，在行方向上延伸配置 柵極61，使其橫切有源區(qū)域52與53,并且通過接觸點CN2將其與有源 區(qū)域55連接。利用柵極61與有源區(qū)域52形成圖7的MOS晶體管14A, 利用柵極61與有源區(qū)域53形成圖7的MOS晶體管14B。
接觸點CN2與設(shè)置于有源區(qū)域51的接觸點CN3利用在行方向上延 伸的上層的金屬配線層進行連接，借助于此形成存儲節(jié)點ND1,又，接 觸點CN1與設(shè)置于有源區(qū)域53的接觸點CN4利用在行方向上延伸的上 層的金屬配線層進行連接，借助于此形成存儲節(jié)點ND2。
夾著柵極60在接觸點CN2的相反側(cè)的有源區(qū)域55，設(shè)置接觸點CN5。 接觸點CN5連接于上層的內(nèi)部電源電壓SVDD的提供用的線上。同樣，夾著柵極61在接觸點CN1的相反側(cè)的有源區(qū)域52，設(shè)置接觸點CN6。 接觸點CN6連接于上層的內(nèi)部電源電壓SVDD的提供用的線上。
又，夾著柵極60在接觸點CN3的相反側(cè)的有源區(qū)域51，設(shè)置接觸 點CN9。接觸點CN9連接于上層的接地電壓VSS的線上。同樣，夾著柵 極61在接觸點CN4的相反側(cè)的有源區(qū)域53，設(shè)置接觸點CNIO。接觸點 CN10連接于上層的接地電壓VSS的線上。
柵極62在夾著接觸點CN3與柵極60對向的位置上形成，并橫切有 源區(qū)域51。又，柵極63在夾著接觸點CN4與柵極61對向的位置上形 成，并橫切有源區(qū)域53。這些柵極62與63通過接觸點CNll、 CN12分 別連接于上層字線上，分別構(gòu)成圖7的存取晶體管12、 13。柵極62及 63分別由在行方向上鄰接的存儲器單元MC共有。
夾著柵極62在接觸點CN3的相反側(cè)的有源區(qū)域51設(shè)置接觸點CN7。 接觸點CN7連接于在列方向上延伸的上層的數(shù)據(jù)線DL。同樣，夾著柵 極63在接觸點CN4的相反側(cè)的有源區(qū)域53，設(shè)置接觸點CN8。接觸點 CN8連接于于在列方向上延伸的上層數(shù)據(jù)線/DL。
這樣的1位存儲器單元MC區(qū)域45的布局以在行方向和列方向鏡面 對稱的形狀反復(fù)進行配設(shè)。這時，借助于使NM0S區(qū)域40、 42與PM0S 區(qū)域41在列方向直線延伸，能夠以列為單位控制NM0S區(qū)域40、 42以 及PM0S區(qū)域41的勢阱電位。從而，勢阱分接點區(qū)域92如圖6所示在 行方向延伸設(shè)置。
圖9是概略表示圖8所示的沿L9-L9的剖面結(jié)構(gòu)的圖。圖9中，存 儲器單元MC在P型(硅)基板69上形成。畫0S區(qū)域40由P勢阱規(guī)定， PM0S區(qū)域41由N勢阱規(guī)定，NM0S區(qū)域42由P勢阱規(guī)定。與這些M0S 區(qū)域?qū)?yīng)的勢阱區(qū)域以相同符號表示。在P勢阱40與P勢阱42的外側(cè) 分別形成用于形成相鄰存儲器單元MC的P溝道M0S晶體管的N勢阱66 及67。
為了在這些勢阱40~ 42、 66、 67中進行元件分離，形成槽區(qū)域100 ~ 103。該槽區(qū)域100~ 103分別為淺槽隔離(STI)區(qū)域，分別在勢阱表 面上形成的槽區(qū)域中充填絕緣膜而形成。有源區(qū)域50~ 54分別為雜質(zhì) 區(qū)域。圖9表示沿著圖8所示的柵極61的剖面結(jié)構(gòu)，為了形成頻道區(qū) 域，在圖9中不表示出形成該有源區(qū)域的雜質(zhì)區(qū)域。
柵極61跨越N勢阱41與P勢阱42延伸配置，柵極62在P勢阱40上跨越槽區(qū)域101上形成。因此，為了該晶體管的分離，預(yù)先使用STI 膜，有源區(qū)域50~54分別利用STI區(qū)域分離。 實施形態(tài)2
實施形態(tài)2中，表示出利用從圖1的控制電路8輸出的控制信號 WLPD，以與實施形態(tài)1不同的手段，防止在待機模式時發(fā)生數(shù)據(jù)的誤寫 入的方法。實施形態(tài)2的方法也可以與實施形態(tài)1組合實施，也可以獨 立于實施形態(tài)1實施。
圖IO是表示本發(fā)明的實施形態(tài)2的SRAM3B的結(jié)構(gòu)的電路圖。
參照圖10，實施形態(tài)2的SRAM3B在還含有將數(shù)據(jù)線對DL、 /DL的 電壓設(shè)定為內(nèi)部電源電壓VDD用的電壓設(shè)定電路80以及CMOS逆變器 84、 85這一點上與圖5所示的實施形態(tài)1的SRAM3不同。
電壓設(shè)定電路80含有P溝道M0S晶體管80A、 80B、 80C。對其中的 M0S晶體管80A、 80B的源極以及背柵極，提供內(nèi)部電源電壓VDD。 MOS 晶體管80A、 80B的漏極分別連接于數(shù)據(jù)線DL、 /DL。 MOS晶體管80C 連接于數(shù)據(jù)線DL以及/DL之間。對MOS晶體管80C的背柵極提供電源 電壓VDD。
實施形態(tài)2的SRAM3B中，對這些MOS晶體管80A、 80B、 80C的柵 極，通過逆變器22、 84、 85提供控制信號WLPD信號。如實施形態(tài)1 中說明的那樣，逆變器22含有在電源節(jié)點VDD與接地節(jié)點VSS間串聯(lián) 連接的P溝道MOS晶體管22A以及N溝道MOS晶體管22B。向這些MOS 晶體管22A、 22B的柵極輸入控制信號WLPD。
逆變器84含有在電源節(jié)點SVDD與接地節(jié)點VSS間串聯(lián)連接的P溝 道MOS晶體管84A以及N溝道MOS晶體管84B。這些MOS晶體管84A、 84B的柵極上連接作為逆變器22的輸出節(jié)點的MOS晶體管22A、 22B的 漏極。向MOS晶體管84A的背柵極提供內(nèi)部電源電壓SVDD，向MOS晶 體管84B的背柵極提供接地電壓VSS。
逆變器85含有在電源節(jié)點VDD與接地節(jié)點VSS間串聯(lián)連接的P溝 道MOS晶體管85A以及N溝道MOS晶體管85B。對這些MOS晶體管85A 的背柵極提供內(nèi)部電源電壓VDD，對MOS晶體管85B的背柵極提供接地 電壓VSS。 MOS晶體管85A、 85B的柵極上連接作為逆變器84的輸出節(jié) 點的M0S晶體管84A、 84B的漏極。而且，MOS晶體管85A、 85B的漏極 連接于MOS晶體管80A、 80B、 80C的柵極上。如果采用上述結(jié)構(gòu)，當(dāng)從通常模式向待機模式轉(zhuǎn)換時使控制信號
WLPD有效化為H電平時，構(gòu)成逆變器22、 84、 85的M0S晶體管22B、 84A、 85B成導(dǎo)通狀態(tài)。 一旦如此，L電平(接地電壓VSS)的信號被輸 入到M0S晶體管80A、 80B、 80C的柵極，因此MOS晶體管80A、 80B、 80C成導(dǎo)通狀態(tài)。其結(jié)果是，數(shù)據(jù)線對DL、 /DL都充電到內(nèi)部電源電壓 VDD。這樣，在數(shù)據(jù)線對DL、 /DL預(yù)先充電到內(nèi)部電源電壓VDD的狀態(tài) 下，內(nèi)部電源電壓VDD的供給停止，因此即使在圖1的VDD發(fā)生電路6 的輸出電壓下降導(dǎo)致發(fā)生噪音，也能夠防止對存儲器單元MC的數(shù)據(jù)誤 寫入。
再者，實施形態(tài)2的讀出放大器34B在還含有驅(qū)動P溝道MOS晶體 管81、 N溝道MOS晶體管82、以及MOS晶體管81、 82的柵極用的CMOS 逆變器83這一點上，與圖5所示的實施形態(tài)1的讀出放大器34不同。
MOS晶體管81連接于電源節(jié)點VDD與MOS晶體管73A、 74A的源極 之間。對MOS晶體管81的背柵極，提供內(nèi)部電源電壓VDD。又，MOS 晶體管82連接于接地電極VSS與MOS晶體管73A、 74A的源極之間。對 MOS晶體管82的背柵極提供接地電壓VSS。
逆變器83含有串聯(lián)連接電源節(jié)點SVDD與接地節(jié)點VSS之間的P溝 道MOS晶體管83A與N溝道MOS晶體管83B。這些MOS晶體管83A、 83B 的柵極上連接作為逆變器22的輸出節(jié)點的M0S晶體管22A、22B的漏極。 對MOS晶體管83A的背柵極提供內(nèi)部電源電壓SVDD,對MOS晶體管83B 的背柵極提供接地電壓VSS。 MOS晶體管83A、 83B的漏極連接于MOS 晶體管81、 82的柵極。
如果采用上述結(jié)構(gòu)，在待機模式中使控制信號WLPD有效化為H電 平時，構(gòu)成逆變器22、 83的MOS晶體管22B、 83A成導(dǎo)通狀態(tài)。 一旦如 此，就將H電平(內(nèi)部電源電壓SVDD)的信號輸入到MOS晶體管81、 82的柵極，因此MOS晶體管81成非導(dǎo)通狀態(tài)，MOS晶體管82成導(dǎo)通狀 態(tài)。其結(jié)果是，切斷對構(gòu)成讀出放大器34B的MOS晶體管73A、 74A的 源極提供的內(nèi)部電源電壓VDD的供給。還有，MOS晶體管73A、 74A的 源極的電壓通過MOS晶體管82固定為接地電壓VSS。因此，在向待機 模式轉(zhuǎn)換時，在內(nèi)部電源電壓VDD的供給停止前使控制信號WLPD有效 化為H電平，在恢復(fù)通常模式時，如果在內(nèi)部電源電壓VDD的供給開始 后使控制信號WLPD非有效化為L電平，則能夠防止因為動作模式切換而產(chǎn)生的噪音而導(dǎo)致的讀出放大器的錯誤動作。
又，其他SRAM3B的結(jié)構(gòu)與圖5所示的實施形態(tài)1的SRAM3相同， 因此對于相同部分賦予相同的參考符號而且不重復(fù)說明。
上面對本發(fā)明進行了詳細說明，但是這只是一個例子，并且不限于 這個例子，本發(fā)明的范圍由附屬的權(quán)利要求書進行解釋，這是能夠理解 的。
權(quán)利要求
1.一種半導(dǎo)體裝置，作為工作模式包含普通模式和待機模式，該半導(dǎo)體裝置具備電源部，生成第1以及第2內(nèi)部電源電壓；存儲器單元陣列，包含設(shè)置為行列狀且由所述第1內(nèi)部電源電壓驅(qū)動的多個存儲器單元、以及分別對應(yīng)于所述多個存儲器單元的行設(shè)置的多條字線；多個字線驅(qū)動器，分別對應(yīng)所述多條字線設(shè)置，分別由所述第2內(nèi)部電源電壓驅(qū)動，用于使對應(yīng)的字線成有效狀態(tài)；多個第1開關(guān)，分別對應(yīng)于所述多條字線設(shè)置，分別連接于對應(yīng)的字線和賦予基準(zhǔn)電壓的基準(zhǔn)節(jié)點之間；第2開關(guān)，設(shè)置于對所述多個字線驅(qū)動器提供所述第2內(nèi)部電源電壓用的電源線上；以及控制電路，其中，所述控制電路在所述工作模式從所述通常模式切換到所述待機模式時，使所述多個第1開關(guān)為導(dǎo)通狀態(tài)，使所述第2開關(guān)為非導(dǎo)通狀態(tài)，此后停止所述第2內(nèi)部電源電壓的供給，所述控制電路在所述工作模式從所述待機模式切換到所述通常模式時，開始所述第2內(nèi)部電源電壓的供給，此后使所述多個第1開關(guān)成非導(dǎo)通狀態(tài)，使所述第2開關(guān)成導(dǎo)通狀態(tài)。
2. 權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于， 所述控制電路在通常模式時輸出對應(yīng)于所述基準(zhǔn)電壓的第1邏輯電平信號，在所迷待機模式時輸出使所述第l邏輯電平反轉(zhuǎn)后的第2邏輯 電平信號；所述半導(dǎo)體裝置還具備第1逆變器，由所述第2內(nèi)部電源電壓驅(qū)動，接受所述控制電路的 輸出信號，輸出使邏輯電平反轉(zhuǎn)后的信號；以及第2逆變器，由所迷第1內(nèi)部電源電壓驅(qū)動，接受所述第l逆變器 的輸出信號，輸出使邏輯電平反轉(zhuǎn)后的信號，所述第2開關(guān)相應(yīng)于所述第2逆變器的輸出信號切換為導(dǎo)通或非導(dǎo)通。
3. 權(quán)利要求2所述的半導(dǎo)體裝置，其特征在于， 所述第1以及第2逆變器為CMOS逆變器。
4. 權(quán)利要求2所述的半導(dǎo)體裝置，其特征在于， 所述第2開關(guān)以及所述第2逆變器分別設(shè)置多個， 形成所述半導(dǎo)體裝置的半導(dǎo)體基板上的區(qū)域含有多個第1~第4區(qū)域，所述多個第1區(qū)域的每一個區(qū)域以及所述多個第2區(qū)域的每一個區(qū) 域沿著所述多個存儲器單元的列方向交替配置，所述多個第3區(qū)域的每一個區(qū)域以及所述多個第4區(qū)域的每一個區(qū) 域沿著所述列方向交替配置，所述多個第1區(qū)域的每一個區(qū)域與所述多個第3區(qū)域的1個區(qū)域在 所述多個存儲器單元的行方向上鄰接，所述多個第2區(qū)域的每一個區(qū)域與所述多個第4區(qū)域的1個區(qū)域在 所述行方向上鄰接，將所述存儲器單元陣列分割為多個分別配置在所述多個第1區(qū)域中，在所述多個第2區(qū)域的每一個區(qū)域中，設(shè)有用于固定所述半導(dǎo)體基 板上形成的多個勢阱的電位的多個勢阱分接頭，所述多個第3區(qū)域的每一個區(qū)域中，配置對應(yīng)于設(shè)置在相鄰的第1 區(qū)域上的字線的字線驅(qū)動器，所述多個第4區(qū)域的每一個區(qū)域中，配置多個所述第2開關(guān)的至少 一個以及多個所述第2逆變器的至少一個。
5. 權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于， 所述半導(dǎo)體裝置還具備第3開關(guān)，該第3開關(guān)連接在比所述第2開關(guān)更靠近所述多個字線驅(qū)動器的位置的所述電源線和所述基準(zhǔn)節(jié)點之 間，所述控制電路在所述工作模式從所述通常模式切換為待機模式時， 使所述第3開關(guān)成導(dǎo)通狀態(tài)，此后停止所述第2內(nèi)部電源電壓的供給，所述控制電路在所述工作模式從所述待機模式切換為所述通常模式 時，開始所述第2內(nèi)部電源電壓的供給，其后使所述第3開關(guān)為非導(dǎo)通 狀態(tài)。
6. 權(quán)利要求5所述的半導(dǎo)體裝置，其特征在于， 所述控制電路在所述通常模式時輸出對應(yīng)于所述基準(zhǔn)電壓的第1邏輯電平的信號，在所述待機模式時輸出使所述第1邏輯電平反轉(zhuǎn)后的第2邏輯電平信號；所述半導(dǎo)體裝置具還備第1逆變器，由所述第2內(nèi)部電源電壓驅(qū)動，接受所述控制電路的 輸出信號，輸出使邏輯電平反轉(zhuǎn)后的信號，以及第2逆變器，由所述第1內(nèi)部電源電壓驅(qū)動，接受所述第l逆變器 的輸出信號，輸出使邏輯電平反轉(zhuǎn)后的信號，所述第2以及第3開關(guān)相應(yīng)于所述第2逆變器的輸出信號切換為導(dǎo) 通或非導(dǎo)通。
7. 權(quán)利要求6所述的半導(dǎo)體裝置，其特征在于， 所述第1以及第2逆變器為CMOS逆變器。
8. 權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于， 所述存儲器單元陣列還含有分別對應(yīng)于所述多個存儲器單元的列設(shè)置的多個數(shù)據(jù)線對，所述半導(dǎo)體裝置還具備多個電壓設(shè)定電路，該多個電壓設(shè)定電路分 別對應(yīng)于所述多個數(shù)據(jù)線對設(shè)置，根據(jù)來自所述控制電路的指令，將分 別對應(yīng)的數(shù)據(jù)線對的電壓設(shè)定為所述第2內(nèi)部電源電壓，所述控制電路在所述工作模式從所述通常模式切換為所述待機模式 時，利用所述多個電壓設(shè)定電路將所述多個數(shù)據(jù)線對的電壓設(shè)定為等于 所述第2內(nèi)部電源電壓，此后停止所述第2內(nèi)部電源電壓的供給。
9. 權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于， 所述存儲器單元陣列還含有分別對應(yīng)于所述多個存儲器單元的列設(shè)置的多個數(shù)據(jù)線對；所述半導(dǎo)體裝置還具備讀出放大器，由所述第2內(nèi)部電源電壓驅(qū)動，與所述多個數(shù)據(jù)線對 的各個數(shù)據(jù)線對分別連接；以及第4開關(guān)，連接于所述讀出放大器，根據(jù)來自所述控制電路的指令， 切斷對所述讀出放大器的所述第2內(nèi)部電源電壓的供給，所述控制電路在所述工作模式從所述通常模式切換為所述待機模式 時，使所述第4開關(guān)為非導(dǎo)通狀態(tài)，其后停止所述第2內(nèi)部電源電壓的 供給，所述控制電路在所述工作模式從所述待機模式切換為所述通常模式時，開始所述第2內(nèi)部電源電壓的供給，此后使所述第4開關(guān)為導(dǎo)通狀 態(tài)。
10.權(quán)利要求9所述的半導(dǎo)體裝置，其特征在于，所述半導(dǎo)體裝置還具備第5開關(guān)，該第5開關(guān)連接于所述笫4開關(guān) 與所述讀出放大器的連接節(jié)點、與所述基準(zhǔn)節(jié)點之間，所述控制電路在所述工作模式從所述通常模式切換為所述待機模式 時，使所述第5開關(guān)成導(dǎo)通狀態(tài)，此后停止所述第2內(nèi)部電源電壓的供 給，所述控制電路在所述工作模式從所述待機模式切換為所述通常模式 時，開始所述第2內(nèi)部電源電壓的供給，此后使所述第5開關(guān)成非導(dǎo)通 狀態(tài)。
全文摘要
本發(fā)明涉及半導(dǎo)體裝置。在向待機模式轉(zhuǎn)換時，利用控制信號(WLPD)使第1晶體管(11)成導(dǎo)通狀態(tài)，將字線(WL)固定為接地電壓(VSS)。還有，使第2晶體管(21)成非導(dǎo)通狀態(tài)，切斷對字線驅(qū)動器(WD)的內(nèi)部電源電壓(VDD)的供給。其后，為節(jié)約電力停止內(nèi)部電源電壓(VDD)的供給。在向通常模式回歸時，開始內(nèi)部電源電壓(VDD)的供給之后，利用控制信號(WLPD)使第1晶體管(11)為非導(dǎo)通狀態(tài)，使第2晶體管(21)為導(dǎo)通狀態(tài)。
文檔編號G11C11/413GK101540196SQ200910007019
公開日2009年9月23日 申請日期2009年2月3日 優(yōu)先權(quán)日2008年2月5日
發(fā)明者上利武, 中井宏明, 佐藤廣利, 千田稔, 赤井清恭 申請人:株式會社瑞薩科技