專(zhuān)利名稱(chēng)：一種解決sram模塊閂鎖問(wèn)題與增強(qiáng)sram模塊可靠性的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種航天星載計(jì)算機(jī)SRAM模塊的解決方法，特別涉及一種 解決星載計(jì)算機(jī)SRAM模塊閂鎖問(wèn)題以及增強(qiáng)SRAM模塊可靠性的方法。
背景技術(shù)：
目前，在星載計(jì)算機(jī)中CPU所使用的內(nèi)部存儲(chǔ)器SRAM(以下簡(jiǎn)稱(chēng)SRAM 模塊)的校驗(yàn)方法大部分都是采用了漢明編碼來(lái)進(jìn)行EDAC (錯(cuò)誤檢測(cè)與糾 正)，例如8086是采用了 16位的漢明碼，ERC32是采用了 32位漢明碼，但是 這樣只能解決SRAM模塊單個(gè)位翻轉(zhuǎn)的情況，如果當(dāng)SRAM模塊發(fā)生閂鎖， 那么整個(gè)CPU控制系統(tǒng)就要斷電，并采用切換電路使用備份系統(tǒng)。
然而，由于等級(jí)的SRAM模塊極易發(fā)生閂鎖事件，對(duì)于SRAM模塊器件 的采用多年來(lái)一直嚴(yán)格控制器件等級(jí)，即使是這樣也不能保證SRAM模塊不 發(fā)生單粒子效應(yīng)。
基于上述原因，特別需要解決SRAM模塊閂鎖問(wèn)題，使得SRAM模塊發(fā) 生了閂鎖后系統(tǒng)依然能正常工作。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種解決SRAM模塊閂鎖問(wèn)題以及增強(qiáng)SRAM模 塊可靠性的方法，克服現(xiàn)有技術(shù)的不足，使得SRAM模塊發(fā)生了閂鎖后系統(tǒng) 依然能正常工作。
本發(fā)明所解決的技術(shù)問(wèn)題可以采用以下技術(shù)方案來(lái)實(shí)現(xiàn)
一種解決SRAM模塊閂鎖問(wèn)題以及增強(qiáng)SRAM模塊可靠性的方法，其特 征在于，每個(gè)所述SRAM模塊單獨(dú)連接有一個(gè)電源模塊，所述電源模塊對(duì)所 述SRAM模塊的電壓進(jìn)行監(jiān)控并獨(dú)立控制，所述星載計(jì)算機(jī)中的CPU控制模 塊通過(guò)FPGA控制器對(duì)所述SRAM模塊進(jìn)行譯碼與編解碼操作。
在本發(fā)明的一個(gè)實(shí)施例中，所述FPGA控制器通過(guò)RS編解碼電路對(duì)所述
4SRAM模塊進(jìn)行譯碼與編解碼操作，有效防止了 CPU控制模塊的損壞對(duì)系統(tǒng) 的影響。
在本發(fā)明的一個(gè)實(shí)施例中，所述FPGA控制器采用單片反熔絲FPGA或 FLASH型FPGA。
在本發(fā)明的一個(gè)實(shí)施例中，所述FPGA控制器還包括一自刷新模塊，當(dāng) CPU控制模塊失效重置后，在很短時(shí)間內(nèi)即可對(duì)所述SRAM模塊進(jìn)行刷新。
在本發(fā)明的一個(gè)實(shí)施例中，所述FPGA控制器采用了讀一>雙錯(cuò)一>重試的 操作方式，有效防止了電路干擾。
在本發(fā)明的一個(gè)實(shí)施例中，所述電源模塊包含一電源芯片，所述電源芯片 的VCC端連接電源輸入，所述電源芯片的VCC—MEN端直接向所述SRAM模 塊供電，所述電源芯片的VCC—MEN端通過(guò)一分壓電路后反饋輸入所述電源 芯片的MEN—SENSE端，所述電源芯片的MEN一LU端接入所述FPGA控制器， 用于監(jiān)控所述SRAM模塊的供電情況，所述FPGA控制器通過(guò)所述電源芯片 的MEN—OFF端控制關(guān)斷所述電源模塊，所述FPGA控制器通過(guò)所述電源芯片 的MEN—SET端控制所述電源模塊的電壓輸出。
進(jìn)一步，為了方便檢測(cè)所述電源模塊，在所述電源芯片的VCC一MEM端 添加了一個(gè)發(fā)光二級(jí)管和一個(gè)短路跳線用來(lái)模擬單粒子閂鎖產(chǎn)生的大電流。
在本發(fā)明的一個(gè)實(shí)施例中，所述FPGA控制器包含CPU接口電路、自刷 新電路、編碼電路、解碼電路、SRAM控制電路、UART數(shù)據(jù)傳輸電路、定時(shí) 電路、SRAM電壓監(jiān)控電路、單、雙錯(cuò)計(jì)數(shù)電路和SEL計(jì)數(shù)電路；所述FPGA 控制器通過(guò)所述CPU接口電路與所述CPU控制模塊連接，所述CPU接口電 路分別與所述編碼電路、解碼電路、UART數(shù)據(jù)傳輸電路、定時(shí)電路、單、雙 錯(cuò)計(jì)數(shù)電路和SEL計(jì)數(shù)電路連接，所述自刷新電路分別與所述編碼電路和解 碼電路連接，所述SEL計(jì)數(shù)電路通過(guò)所述SRAM電壓監(jiān)控電路與所述SRAM 控制電路連接，所述SRAM控制電路與所述編碼電路連接，所述單、雙錯(cuò)計(jì) 數(shù)電路與所述解碼電路連接。
本發(fā)明的一種解決SRAM模塊閂鎖問(wèn)題以及增強(qiáng)SRAM模塊可靠性的方 法，與現(xiàn)有方案相比，可以解決單片SRAM模塊閂鎖對(duì)系統(tǒng)的影響而不用進(jìn) 行雙機(jī)切換，實(shí)際情況下兩片或大于兩片SRAM模塊同時(shí)發(fā)生閂鎖事件的概率基本為零，最大可以糾錯(cuò)為8位(一個(gè)符號(hào))，能檢測(cè)16位錯(cuò)誤(兩個(gè)符號(hào) 錯(cuò))，比現(xiàn)有采用漢明碼的方案有所提高，同時(shí)內(nèi)置了自刷新電路，在不影響
CPU的效率情況下即可快速完成對(duì)SRAM模塊的刷新，當(dāng)一個(gè)芯片損壞的情 況下，系統(tǒng)依然可以工作，增加了FPGA的成本，但降低了對(duì)SRAM模塊器 件等級(jí)的要求，降低了總的成本，實(shí)現(xiàn)本發(fā)明的目的。


圖l為本發(fā)明的設(shè)計(jì)結(jié)構(gòu)圖2為本發(fā)明的電源模塊的示意圖3為本發(fā)明的FPGA控制器的結(jié)構(gòu)示意圖4為本發(fā)明的RS編解碼器的實(shí)現(xiàn)示意圖。
具體實(shí)施例方式
為了使本發(fā)明實(shí)現(xiàn)的技術(shù)手段、創(chuàng)作特征、達(dá)成目的與功效易于明白了解， 下面結(jié)合具體圖示，進(jìn)一步闡述本發(fā)明。
如圖1所示，為本發(fā)明的設(shè)計(jì)結(jié)構(gòu)圖，采用了 CPU+FPGA+SRAM模塊 +LDO的結(jié)構(gòu)對(duì)CPU的程序存儲(chǔ)區(qū)與重要數(shù)據(jù)存儲(chǔ)區(qū)的SRAM模塊的保護(hù)， 本發(fā)明的解決SRAM模塊閂鎖問(wèn)題以及增強(qiáng)SRAM模塊可靠性的方法，每個(gè) SRAM模塊30單獨(dú)連接有一個(gè)電源模塊40，采用單獨(dú)供電方式，使得SRAM 模塊發(fā)生閂鎖時(shí)整機(jī)電源電壓不受影響，防止由于閂鎖事件使系統(tǒng)供電短路的 情況，電源模塊43對(duì)SRAM模塊30的電壓進(jìn)行監(jiān)控并獨(dú)立控制；所述星載 計(jì)算機(jī)中的CPU控制模塊10通過(guò)FPGA控制器20對(duì)SRAM模塊30進(jìn)行譯 碼與編解碼操作，在本發(fā)明中，F(xiàn)PGA控制器20采用Antifbse器件，其主要的 原因是它對(duì)SEL與SEU是免疫的，在FPGA控制器20中主要實(shí)現(xiàn)SRAM模 塊器件的EDAC (錯(cuò)誤檢測(cè)與糾正)，其中16位用來(lái)作為校驗(yàn)位，32位或64 位用來(lái)作為正常的數(shù)據(jù)存儲(chǔ)位，同時(shí)FPGA控制器20還實(shí)現(xiàn)了對(duì)SEL檢測(cè)與 恢復(fù)控制、對(duì)CPU控制模塊10實(shí)現(xiàn)地址譯碼等工作。
在本發(fā)明中，SRAM模塊30采用了 HM628512的SRAM模塊器件作為存 儲(chǔ)器件，在實(shí)際中可以選擇其它的通用8位存儲(chǔ)器；CPU控制模塊10采用了
68086作為主控制器，實(shí)際設(shè)計(jì)中可以選擇任意一個(gè)32位或16位的CPU做主 控制器，為了方便RS232 口調(diào)試，時(shí)鐘采用了 14.745Mh經(jīng)過(guò)82C84分頻后進(jìn) 入CPU控制模塊10與FPGA控制器20;系統(tǒng)的PROM采用了 28C64作為存 儲(chǔ)PROM，與8086體系結(jié)構(gòu)一樣采用了兩片， 一片為奇地址，別一片是偶地 址。
如圖2所示，電源模塊40包含一電源芯片41，在本發(fā)明中，電源芯片41 采用LDO MAX883芯片，電源芯片41的VCC端連接電源輸入，電源輸入為 5.5V，經(jīng)過(guò)電源芯片41的VCC—MEN端直接向SRAM模塊30供電，正常供 電電壓為5V，電源芯片41的VCC—MEN端通過(guò)一分壓電路后反饋輸入所述電 源芯片的MEN—SENSE端；當(dāng)SRAM模塊30發(fā)生閂鎖事件時(shí)，會(huì)產(chǎn)生很大的 閂鎖電流，從而拉低電源芯片41的VCC—MEN端的電壓，使之低于5V;電源 芯片41內(nèi)部提供了一個(gè)低電壓比較器，當(dāng)電源芯片41的MEM—SENSE端電 壓低于L2V時(shí)，電源芯片41的MEM—LU端會(huì)輸出一個(gè)低電平，否則為高電 平，電源芯片41的MEN一LU端接入FPGA控制器20，用于監(jiān)控SRAM模塊 30的供電情況，當(dāng)SRAM模塊30供電電壓正常時(shí)，電源芯片41的MEM—LU 為高電平；在SRAM模塊30供電電壓VCC—MEM為5V的情況下，分壓后電 壓為1.3V，當(dāng)VCC—MEM低于4.6V時(shí)，分壓后電壓即MEM—SENSE的電壓 低于1.2V， MEM一LU出現(xiàn)低電平。
電源芯片41提供了兩個(gè)管腳用來(lái)關(guān)斷和設(shè)置其電壓輸出，F(xiàn)PGA控制器 20通過(guò)電源芯片41的MEN_OFF端控制關(guān)斷所述電源模塊，F(xiàn)PGA控制器 20通過(guò)電源芯片41的MEN_SET端控制電源模塊40的電壓輸出；當(dāng)電源芯片 41的MEM—LU端出現(xiàn)低電平時(shí)，F(xiàn)PGA控制器20可以通過(guò)電源芯片41的 MEM—OFF端關(guān)斷發(fā)生閂鎖的SRAM模塊30的電源，使其不影響其它SRAM 模塊30的正常工作，過(guò)一段時(shí)間后，再將其電源通過(guò)電源芯片41的MEM—SET 端打開(kāi)，再進(jìn)行刷新等其它操作。
為了方便檢測(cè)電源模塊40，在電源芯片41的VCC_MEM端添加了一個(gè)發(fā) 光二級(jí)管和一個(gè)短路跳線用來(lái)模擬單粒子閂鎖產(chǎn)生的大電流。
如圖3所示，F(xiàn)PGA控制器20包含CPU接口電路201、自刷新電路202、 編碼電路203、解碼電路204、 SRAM控制電路205、 UART數(shù)據(jù)傳輸電路206、
7定時(shí)電路207、 SRAM電壓監(jiān)控電路208、單、雙錯(cuò)計(jì)數(shù)電路209和SEL計(jì)數(shù) 電路210;在本發(fā)明中，F(xiàn)PGA控制器20采用了RS編解碼電路，編碼電路203 為RS編碼電路、解碼電路204為RS解碼電路，有效防止了單芯片損壞對(duì)系 統(tǒng)的影響；FPGA控制器20通過(guò)CPU接口電路201與CPU控制模塊10連接， CPU接口電路201分別與編碼電路203、解碼電路204、 UART數(shù)據(jù)傳輸電路 206、定時(shí)電路207、單、雙錯(cuò)計(jì)數(shù)電路209和SEL計(jì)數(shù)電路210連接，自刷 新電路202分別與編碼電路203和解碼電路204連接，具有自刷新功能，當(dāng)單 芯片失效重置后有在很短時(shí)間內(nèi)即可刷新整個(gè)SRAM模塊30; SEL計(jì)數(shù)電路 210通過(guò)SRAM電壓監(jiān)控電路208與SRAM控制電路205連接，SRAM控制 電路205與編碼電路203連接，單、雙錯(cuò)計(jì)數(shù)電路209與解碼電路204連接。
在本發(fā)明中，F(xiàn)PGA控制器20采用單片反熔絲FPGA或FLASH型FPGA 對(duì)系統(tǒng)進(jìn)行譯碼與編解碼操作。
在本發(fā)明中，F(xiàn)PGA控制器20采用了讀一〉雙錯(cuò)一〉重試的操作方式，有 效防止了電路干擾；由于FPGA控制器20采取的編碼方案只能糾正單個(gè)字節(jié) 的錯(cuò)誤，若發(fā)生單字節(jié)錯(cuò)誤則直接糾錯(cuò)，若錯(cuò)誤數(shù)目為雙字節(jié)，則不糾錯(cuò)而直 接報(bào)告給控制邏輯以進(jìn)行重試操作。
如圖4所示，編碼電路203和解碼電路204采用了 32位或64位有效數(shù)據(jù) 位、16位校驗(yàn)位的編碼機(jī)制，在寫(xiě)入過(guò)程中對(duì)32位或64位有效數(shù)據(jù)位進(jìn)行運(yùn) 算生成16位的校驗(yàn)位。在讀取過(guò)程中利用16位校驗(yàn)數(shù)據(jù)進(jìn)行校驗(yàn)解碼，若發(fā) 生單符號(hào)錯(cuò)誤則進(jìn)行修復(fù)，若是雙符號(hào)錯(cuò)則不進(jìn)行糾錯(cuò)直接報(bào)告給控制邏輯單 元。
在本發(fā)明中，CPU控制模塊10采用8086芯片，由于8086芯片是16位的 處理器并且有時(shí)會(huì)讀取一個(gè)字節(jié)進(jìn)行操作，而設(shè)計(jì)采用的是32位的存儲(chǔ)器， 所以需要對(duì)此進(jìn)行讀寫(xiě)控制，由于8086芯片對(duì)外部讀寫(xiě)有Tl、 T2、 T3、 T4 四個(gè)狀態(tài)，其中Tl狀態(tài)是地址輸出階段，在讀操作時(shí)是在T4狀態(tài)進(jìn)行讀回?cái)?shù) 據(jù)，在寫(xiě)操作時(shí)是從T2至T4狀態(tài)一直進(jìn)行寫(xiě)操作，由此可以分析8086芯片 的T2到T3狀態(tài)是空閑的，這也為我們提供了一個(gè)從SRAM模塊30中取數(shù)的 機(jī)會(huì)。在每一次操作的T2、 T3狀態(tài)我們從SRAM模塊30中讀取數(shù)據(jù)，在T4 狀態(tài)下，若是讀取數(shù)據(jù)則輸出有效數(shù)據(jù)，若是寫(xiě)數(shù)據(jù)則與對(duì)原來(lái)讀回的數(shù)據(jù)進(jìn)
8行部分替換再次生成校驗(yàn)位并寫(xiě)入FPGA控制器20。自刷新電路202的自刷新操作是在CPU控制模塊10不讀寫(xiě)SRAM模塊 30的情況下進(jìn)行的。由于自刷新操作同樣需要讀出和寫(xiě)回時(shí)序，而在CPU控 制模塊10訪問(wèn)外設(shè)時(shí)會(huì)占用四個(gè)周期，因此我們利用CPU控制模塊10訪問(wèn) 外設(shè)時(shí)對(duì)SRAM模塊30進(jìn)行刷新操作，這與CPU控制模塊10讀寫(xiě)SRAM模 塊30類(lèi)似，此處不再贅述。每執(zhí)行一次讀寫(xiě)IO的操作，就同時(shí)會(huì)刷新一個(gè) 32位地址空間，大大提高了SRAM模塊的刷新效率。以上顯示和描述了本發(fā)明的基本原理和主要特征和本發(fā)明的優(yōu)點(diǎn)。本行業(yè) 的技術(shù)人員應(yīng)該了解，本發(fā)明不受上述實(shí)施例的限制，上述實(shí)施例和說(shuō)明書(shū)中 描述的只是說(shuō)明本發(fā)明的原理，在不脫離本發(fā)明精神和范圍的前提下，本發(fā)明 還會(huì)有各種變化和改進(jìn)，這些變化和改進(jìn)都落入要求保護(hù)的本發(fā)明范圍內(nèi)，本 發(fā)明要求保護(hù)范圍由所附的權(quán)利要求書(shū)及其等效物界定。
權(quán)利要求
1、一種解決SRAM模塊閂鎖問(wèn)題以及增強(qiáng)SRAM模塊可靠性的方法，其特征在于，每個(gè)所述SRAM模塊單獨(dú)連接有一個(gè)電源模塊，所述電源模塊對(duì)所述SRAM模塊的電壓進(jìn)行監(jiān)控并獨(dú)立控制，所述星載計(jì)算機(jī)中的CPU控制模塊通過(guò)FPGA控制器對(duì)所述SRAM模塊進(jìn)行譯碼與編解碼操作。
2、 如權(quán)利要求1所述的方法，其特征在于，所述FPGA控制器通過(guò)RS 編解碼電路對(duì)所述SRAM模塊進(jìn)行譯碼與編解碼操作，有效防止了 CPU控制 模塊的損壞對(duì)系統(tǒng)的影響。
3、 如權(quán)利要求2所述的方法，其特征在于，所述FPGA控制器采用單片 反熔絲FPGA或FLASH型FPGA。
4、 如權(quán)利要求l所述的方法，其特征在于，所述FPGA控制器還包括一 自刷新模塊，當(dāng)CPU控制模塊失效重置后，在很短時(shí)間內(nèi)即可對(duì)所述SRAM 模塊進(jìn)行刷新。
5、 如權(quán)利要求l所述的方法，其特征在于，所述FPGA控制器采用了讀 一>雙錯(cuò)一>重試的操作方式，有效防止了電路干擾。
6、 如權(quán)利要求1所述的方法，其特征在于，所述電源模塊包含一電源芯 片，所述電源芯片的VCC端連接電源輸入，所述電源芯片的VCC^MEN端直 接向所述SRAM模塊供電，所述電源芯片的VCC_MEN端通過(guò)一分壓電路后 反饋輸入所述電源芯片的MEN—SENSE端，所述電源芯片的MEN—LU端接入 所述FPGA控制器，用于監(jiān)控所述SRAM模塊的供電情況，所述FPGA控制 器通過(guò)所述電源芯片的MEN—OFF端控制關(guān)斷所述電源模塊，所述FPGA控制 器通過(guò)所述電源芯片的MEN—SET端控制所述電源模塊的電壓輸出。
7、 如權(quán)利要求6所述的方法，其特征在于，為了方便檢測(cè)所述電源模塊， 在所述電源芯片的VCC一MEM端添加了一個(gè)發(fā)光二級(jí)管和一個(gè)短路跳線用來(lái) 模擬單粒子閂鎖產(chǎn)生的大電流。
8、 如權(quán)利要求l所述的方法，其特征在于，所述FPGA控制器包含CPU 接口電路、自刷新電路、編碼電路、解碼電路、SRAM控制電路、UART數(shù)據(jù) 傳輸電路、定時(shí)電路、SRAM電壓監(jiān)控電路、單、雙錯(cuò)計(jì)數(shù)電路和SEL計(jì)數(shù) 電路；所述FPGA控制器通過(guò)所述CPU接口電路與所述CPU控制模塊連接，所述CPU接口電路分別與所述編碼電路、解碼電路、UART數(shù)據(jù)傳輸電路、 定時(shí)電路、單、雙錯(cuò)計(jì)數(shù)電路和SEL計(jì)數(shù)電路連接，所述自刷新電路分別與 所述編碼電路和解碼電路連接，所述SEL計(jì)數(shù)電路通過(guò)所述SRAM電壓監(jiān)控 電路與所述SRAM控制電路連接，所述SRAM控制電路與所述編碼電路連接， 所述單、雙錯(cuò)計(jì)數(shù)電路與所述解碼電路連接。
全文摘要
本發(fā)明提供一種解決SRAM模塊閂鎖問(wèn)題以及增強(qiáng)SRAM模塊可靠性的方法，與現(xiàn)有方案相比，可以解決單片SRAM模塊閂鎖對(duì)系統(tǒng)的影響而不用進(jìn)行雙機(jī)切換，實(shí)際情況下兩片或大于兩片SRAM模塊同時(shí)發(fā)生閂鎖事件的概率基本為零，最大可以糾錯(cuò)為8位(一個(gè)符號(hào))，能檢測(cè)16位錯(cuò)誤(兩個(gè)符號(hào)錯(cuò))，比現(xiàn)有采用漢明碼的方案有所提高，同時(shí)內(nèi)置了自刷新電路，在不影響CPU的效率情況下即可快速完成對(duì)SRAM模塊的刷新，當(dāng)一個(gè)芯片損壞的情況下，系統(tǒng)依然可以工作，增加了FPGA的成本，但降低了對(duì)SRAM模塊器件等級(jí)的要求，降低了總的成本，實(shí)現(xiàn)本發(fā)明的目的。
文檔編號(hào)G11C29/00GK101582294SQ20091005346
公開(kāi)日2009年11月18日 申請(qǐng)日期2009年6月19日 優(yōu)先權(quán)日2009年6月19日
發(fā)明者亮 常, 張宇寧, 李華旺 申請(qǐng)人:上海微小衛(wèi)星工程中心