專利名稱：移位寄存器及其柵線驅(qū)動(dòng)裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及液晶顯示領(lǐng)域，尤其涉及一種移位寄存器及其柵線驅(qū)動(dòng)裝置。
背景技術(shù)：
近年來，液晶顯示裝置(Liquid Crystal Display，簡稱IXD)產(chǎn)品發(fā)展十分迅猛， 越來越多高品質(zhì)的薄膜晶體管液晶顯示裝置逐漸上市，其應(yīng)用領(lǐng)域也不斷拓寬。液晶顯示的像素陣列包括交錯(cuò)的數(shù)行柵極掃描線和數(shù)列數(shù)據(jù)線。其中，由數(shù)個(gè)移 位寄存器構(gòu)成的柵線驅(qū)動(dòng)裝置給像素陣列的數(shù)行柵極掃描線提供信號。薄膜晶體管的開啟電壓的增加與柵極和源極的兩端電壓直接相關(guān)，柵極和源極兩 端電壓越大，加壓的時(shí)間越長，開啟電壓增加的就越大。圖1為薄膜晶體管一直處于柵極偏 置電壓下開啟電壓漂移與時(shí)間的關(guān)系圖，如圖1所示，垂直方向表示薄膜晶體管的開啟電 壓，水平方向表示連續(xù)加壓的時(shí)間。從圖中可以看出，如果一直給一個(gè)薄膜晶體管加壓的 話，該薄膜晶體管的開啟電壓會(huì)一直加壓，最后導(dǎo)致薄膜晶體管不能夠打開，最終導(dǎo)致電路 無法工作。在移位寄存器中，硅薄膜晶體管的占空比比較大，基本在5% -10%之間，甚至更 大。在柵極正向偏置電壓下，薄膜晶體管的工作電流會(huì)下降，并且開啟電壓的偏移也越來越 大，最后阻止薄膜晶體管正常工作，從而影響了移位寄存器的穩(wěn)定性。

發(fā)明內(nèi)容
本發(fā)明所要解決的技術(shù)問題在于提供一種移位寄存器，能夠減少薄膜晶體管開啟 電壓的偏移，保持電路的穩(wěn)定性。為解決上述技術(shù)問題，本發(fā)明的實(shí)施例采用如下技術(shù)方案一種移位寄存器，包括第一薄膜晶體管，其柵極和源極連接在一起與觸發(fā)信號端連接，其漏極與作為上 拉節(jié)點(diǎn)的第一節(jié)點(diǎn)連接；第二薄膜晶體管，其柵極與所述第一節(jié)點(diǎn)連接，其源極與時(shí)鐘信號端連接，其漏極 與本級輸出端連接；第三薄膜晶體管，其柵極與所述時(shí)鐘信號端連接，其源極與所述第一節(jié)點(diǎn)連接，其 漏極與本級輸出端連接；第四薄膜晶體管，其柵極與所述反饋信號端連接，其源極與所述第一節(jié)點(diǎn)連接，其 漏極與低電平信號端連接；第五薄膜晶體管，其柵極與反饋信號端連接，其源極與本級輸出端連接，其漏極與低電平信號端連接；電容，連接在所述第一節(jié)點(diǎn)與本級輸出端之間；第一工作模塊，連接在第一工作信號端與所述第一節(jié)點(diǎn)之間，且與低電平信號端 連接；
第二工作模塊，連接在第二工作信號端與所述第一節(jié)點(diǎn)之間，且與低電平信號端 連接；其中，所述第一工作模塊與第二工作模塊交替工作，并且所述第一工作模塊和第 二工作模塊分別用于在所述移位寄存器不工作時(shí)，保持所述第二薄膜晶體管的柵極和漏極 都為低電平。所述第一工作模塊包括第六薄膜晶體管，其柵極和源極同時(shí)與第一工作信號端連接，其漏極與作為下拉 節(jié)點(diǎn)的第二節(jié)點(diǎn)連接；第七薄膜晶體管，其柵極與反饋信號端連接，其源極與第一工作信號端連接，其漏 極與所述第二節(jié)點(diǎn)連接；第八薄膜晶體管，其柵極與所述第二節(jié)點(diǎn)連接，其源極與第一節(jié)點(diǎn)連接，其漏極與 低電平信號端連接；第九薄膜晶體管，其柵極與所述第一節(jié)點(diǎn)連接，其源極與第二節(jié)點(diǎn)連接，其漏極與 低電平信號端連接；第十薄膜晶體管，其柵極與所述第二節(jié)點(diǎn)連接，其源極與本級輸出端連接，其漏極 與低電平信號端連接；第十一薄膜晶體管，其柵極與所述第一工作信號端連接，其源極與作為下拉節(jié)點(diǎn) 的第三節(jié)點(diǎn)連接，其漏極與低電平信號端連接；所述第二工作模塊包括第十二薄膜晶體管，其柵極和源極同時(shí)與第二工作信號端連接，其漏極與所述第 三節(jié)點(diǎn)連接；第十三薄膜晶體管，其柵極與反饋信號端連接，其源極與所述第二工作信號端連 接，其漏極與所述第三節(jié)點(diǎn)連接；第十四薄膜晶體管，其柵極與所述第三節(jié)點(diǎn)連接，其源極與所述第一節(jié)點(diǎn)Q連接， 其漏極與低電平信號端連接；第十五薄膜晶體管，其柵極與所述第一節(jié)點(diǎn)連接，其源極與所述第三節(jié)點(diǎn)Qb連 接，其漏極與低電平信號端連接；第十六薄膜晶體管，其柵極與所述第三節(jié)點(diǎn)連接，其源極與本級輸出端連接，其漏 極與低電平信號端連接；第十七薄膜晶體管，其柵極與所述第二工作信號端連接，其源極與所述第二節(jié)點(diǎn) 連接，其漏極與低電平信號端連接。所述第六薄膜晶體管和第十三薄膜晶體管具有相同的結(jié)構(gòu)；所述第七薄膜晶體管 和所述第十二薄膜晶體管具有相同的結(jié)構(gòu)；所述第八薄膜晶體管和所述第十四薄膜晶體管 具有相同的結(jié)構(gòu)；所述第九薄膜晶體管和所述第十五薄膜晶體管具有相同的結(jié)構(gòu)；所述第 十薄膜晶體管和所述第十六薄膜晶體管具有相同的結(jié)構(gòu)；所述第十一薄膜晶體管和所述第 十七薄膜晶體管具有相同的結(jié)構(gòu)。本發(fā)明提供的柵極驅(qū)動(dòng)移位寄存單 元，通過第一對稱模塊和第二對稱模塊的輪流 工作，恢復(fù)了開啟電壓的偏移，保證了柵極驅(qū)動(dòng)移位寄存電路的穩(wěn)定性。本發(fā)明所要解決的又一技術(shù)問題在于提供一種柵線驅(qū)動(dòng)裝置，能夠減少薄膜晶體管開啟電壓的偏移，保持電路的穩(wěn)定性。為解決上述技術(shù)問題，本發(fā)明采用如下技術(shù)方案一種采用上述移位寄存器的柵線驅(qū)動(dòng)裝置，包括與信號發(fā)生單元連接的數(shù)個(gè)移位 寄存器，所述移位寄存器具有一個(gè)時(shí)鐘信號端、一個(gè)第一工作信號端、一個(gè)第二工作信號 端、一個(gè)本級輸出端、一個(gè)接收前一級移位寄存器輸出信號的觸發(fā)信號端和一個(gè)接收后一 級移位寄存器輸出信號的反饋信號端；所述移位寄存器接收至少兩個(gè)所述信號發(fā)生單元發(fā)出的輸入信號。 所述信號發(fā)生單元發(fā)出的輸入信號為幅值相等且互為相反的第一工作信號和第 二工作信號以及周期性交替的第一時(shí)鐘信號和第二時(shí)鐘信號，則所述移位寄存器接收至少 兩個(gè)所述信號發(fā)生單元發(fā)出的輸入信號具體為所述第一工作信號端接收所述第一工作信號；所述第二工作信號端接收所述第二工作信號；所述時(shí)鐘信號端接收所述第一時(shí)鐘信號和第二時(shí)鐘信號中的一個(gè)時(shí)鐘信號。所述信號發(fā)生單元發(fā)出的輸入信號為周期性交替的第一時(shí)鐘信號和第二時(shí)鐘信 號，則所述移位寄存器接收至少兩個(gè)所述信號發(fā)生單元發(fā)出的輸入信號具體為所述第一工作信號端與所述時(shí)鐘信號端分別接收所述第一時(shí)鐘信號和第二時(shí)鐘 信號中的同一個(gè)時(shí)鐘信號；所述第二工作信號接收所述第一時(shí)鐘信號和第二時(shí)鐘信號中的另一個(gè)時(shí)鐘信號。又一種采用上述移位寄存器的柵線驅(qū)動(dòng)裝置，包括串聯(lián)連接的數(shù)個(gè)移位寄存器， 所述移位寄存器具有一個(gè)時(shí)鐘信號端、一個(gè)第一工作信號端、一個(gè)第二工作信號端、一個(gè)本 級輸出端、一個(gè)接收前一級移位寄存器輸出信號的觸發(fā)信號端和一個(gè)接收后二級移位寄存 器輸出信號的反饋信號端；所述移位寄存器接收至少兩個(gè)所述信號發(fā)生單元發(fā)出的輸入信號。所述信號發(fā)生單元發(fā)出的輸入信號為周期性交替的第一工作信號和第二工作信 號以及周期性順序輸出的第一時(shí)鐘信號、第二時(shí)鐘信號、第三時(shí)鐘信號和第四時(shí)鐘信號，則 所述移位寄存器接收至少兩個(gè)所述信號發(fā)生單元發(fā)出的輸入信號具體為所述第一工作信號端所接收述第一工作信號；所述第二工作信號端接收所述第二工作信號；所述時(shí)鐘信號端接收所述第一時(shí)鐘信號、第二時(shí)鐘信號、第三時(shí)鐘信號和第四時(shí) 鐘信號中的一個(gè)時(shí)鐘信號。所述信號發(fā)生單元發(fā)出的輸入信號為周期性順序輸出的第一時(shí)鐘信號、第二時(shí)鐘 信號、第三時(shí)鐘信號和第四時(shí)鐘信號，則所述移位寄存器接收至少兩個(gè)所述信號發(fā)生單元 發(fā)出的輸入信號具體為所述第一工作信號端接收所述第一時(shí)鐘信號、第二時(shí)鐘信號、第三時(shí)鐘信號和第 四時(shí)鐘信號中的一個(gè)時(shí)鐘信號；所述第二工作信號端與所述時(shí)鐘信號端分別接收所述第一時(shí)鐘信號、第二時(shí)鐘信 號、第三時(shí)鐘信號和第四時(shí)鐘信號中，與所述一個(gè)時(shí)鐘信號間隔一個(gè)時(shí)鐘信號的下一個(gè)時(shí) 鐘信號。本發(fā)明提供的柵線驅(qū)動(dòng)裝置，恢復(fù)了開啟電壓的偏移，保持整個(gè)電路的穩(wěn)定性。


圖1為薄膜晶體管一直處于柵極偏置電壓下開啟電壓偏移與時(shí)間的關(guān)系圖；圖2為本發(fā)明移位寄存器的結(jié)構(gòu)示意圖；圖3為本發(fā)明移位寄存器實(shí)施例一的結(jié)構(gòu)示意圖；圖4為本發(fā)明柵線驅(qū)動(dòng)裝置實(shí)施例一的結(jié)構(gòu)示意圖；圖5為應(yīng)用圖4所示柵線驅(qū)動(dòng)裝置的第N極移位寄存器的結(jié)構(gòu)示意圖；圖6為圖4所示柵線驅(qū)動(dòng)裝置的工作時(shí)序圖；圖7為圖5中VDDl為高電平、VDD2為低電平的簡化電路示意圖；圖8為圖5中VDDl為低電平、VDD2為高電平的簡化電路示意圖；圖9為本發(fā)明柵線驅(qū)動(dòng)裝置實(shí)施例二的結(jié)構(gòu)示意圖；圖10為應(yīng)用圖9所示柵線驅(qū)動(dòng)裝置的第N極移位寄存器的結(jié)構(gòu)示意圖；圖11為圖9所示柵線驅(qū)動(dòng)裝置的工作時(shí)序圖；圖12為本發(fā)明柵線驅(qū)動(dòng)裝置實(shí)施例三的結(jié)構(gòu)示意圖；圖13為應(yīng)用圖12所示柵線驅(qū)動(dòng)裝置的第N極移位寄存器的結(jié)構(gòu)示意圖；圖14為圖12所示柵線驅(qū)動(dòng)裝置的工作時(shí)序圖；圖15為圖13中VDDl為高電平、VDD2為低電平的簡化電路示意圖；圖16為圖13中VDDl為低電平、VDD2為高電平的簡化電路示意圖；圖17為本發(fā)明柵線驅(qū)動(dòng)裝置實(shí)施例四的結(jié)構(gòu)示意圖；圖18為應(yīng)用圖17所示柵線驅(qū)動(dòng)裝置的第N極移位寄存器的結(jié)構(gòu)示意圖；圖19為圖17所示柵線驅(qū)動(dòng)裝置的工作時(shí)序圖。
具體實(shí)施例方式本發(fā)明實(shí)施例提供一種移位寄存器及其柵線驅(qū)動(dòng)裝置，恢復(fù)了開啟電壓的偏移，保證了電路的穩(wěn)定性。下面結(jié)合附圖對本發(fā)明實(shí)施例移位寄存器及其柵線驅(qū)動(dòng)裝置進(jìn)行詳細(xì)描述。圖2為本發(fā)明移位寄存器的結(jié)構(gòu)示意圖。如圖2所示，本發(fā)明移位寄存器的主體 包括五個(gè)氫化非晶硅薄膜晶體管、一個(gè)存儲(chǔ)電容、第一工作模塊1、第二工作模塊2和相應(yīng) 輸入輸出端，其中，第一薄膜晶體管M1，其柵極和源極連接在一起與觸發(fā)信號端連接，其漏 極與作為上拉節(jié)點(diǎn)的第一節(jié)點(diǎn)Q連接，其作用是當(dāng)接收到一個(gè)高電平信號時(shí)控制移位寄存 器開始工作；第二薄膜晶體管M2，其柵極與第一節(jié)點(diǎn)Q連接，其源極與一時(shí)鐘信號端連接， 其漏極與本級輸出端連接，其作用是為本級輸出端提供高電平輸出；第三薄膜晶體管M3， 其柵極與時(shí)鐘信號端連接，其源極與第一節(jié)點(diǎn)Q連接，其漏極與本級輸出端連接，其作用是 當(dāng)時(shí)鐘信號變?yōu)楦唠娖綍r(shí)，加速使得本級輸出端由低電平變?yōu)楦唠娖?，從而減少上升延長； 第五薄膜晶體管M5，其柵極與反饋信號端連接，其源極與本級輸出端連接，其漏極與低電平 信號端VSS連接；第四薄膜晶體管M4，其柵極與反饋信號端連接，其源極與第一節(jié)點(diǎn)Q連 接，其漏極與低電平信號端VSS連接，其作用是接收反饋信號，在反饋信號為高電平時(shí)使第 一節(jié)點(diǎn)Q保持低電平，從而維持第二薄膜晶體管M2的柵極為低電平；電容C，連接在第一節(jié) 點(diǎn)Q與本級輸出端之間；第一工作模塊1，連接在第一工作信號端與第一節(jié)點(diǎn)Q之間，且與低電平信號端VSS連接；第二工作模塊2，連接在第二工作信號端與第一節(jié)點(diǎn)Q之間，且與 低電平信號端VSS連接；其中，所述第一工作模塊1與第二工作模塊2交替工作，并且第一 工作模塊1和第二工作模塊2分別用于在移位寄存器不工作時(shí)，保持第二薄膜晶體管M2的 柵極和漏極都為低電平。
本發(fā)明提供的移位寄存器，通過第一工作模塊和第二工作模塊的輪流工作，恢復(fù) 了開啟電壓的偏移，保證了電路的穩(wěn)定性。圖3為本發(fā)明移位寄存器實(shí)施例一的結(jié)構(gòu)示意圖。本實(shí)施例移位寄存器的主體 結(jié)構(gòu)包括十七個(gè)氫化非晶硅薄膜晶體管、一個(gè)存儲(chǔ)電容和相應(yīng)的輸入輸出端，十七個(gè)薄膜 晶體管分別為第一薄膜晶體管Ml、第二薄膜晶體管M2、第三薄膜晶體管M3、第四薄膜晶體 管M4、第五薄膜晶體管M5、第六薄膜晶體管M6、第七薄膜晶體管M7、第八薄膜晶體管M8、第 九薄膜晶體管M9、第十薄膜晶體管M10、第十一薄膜晶體管Mil、第十二薄膜晶體管M12、第 十三薄膜晶體管M13、第十四薄膜晶體管M14、第十五薄膜晶體管M15、第十六薄膜晶體管 M16和第十七薄膜晶體管M17，存儲(chǔ)電容為電容C，輸入輸出端包括低電平信號端VSS、本級 輸出端、接收觸發(fā)信號的觸發(fā)信號端、接收反饋信號的反饋信號端、一個(gè)第一工作信號端、 一個(gè)第二工作信號端和一個(gè)時(shí)鐘信號端。具體地，第一薄膜晶體管M1，其柵極和源極連接在一起與觸發(fā)信號端連接，其漏 極與作為上拉節(jié)點(diǎn)的第一節(jié)點(diǎn)Q連接；第二薄膜晶體管M2，其柵極與第一節(jié)點(diǎn)Q連接，其 源極與時(shí)鐘信號端連接，其漏極與本級輸出端連接；第三薄膜晶體管M3，其柵極與時(shí)鐘信 號端連接，其源極與第一節(jié)點(diǎn)Q連接，其漏極與本級輸出端連接；第四薄膜晶體管M4，其柵 極與反饋信號端連接，其源極與第一節(jié)點(diǎn)Q連接，其漏極與低電平信號端VSS連接；第五薄 膜晶體管M5，其柵極與反饋信號端連接，其源極與本級輸出端連接，其漏極與低電平信號 端VSS連接；第六薄膜晶體管M6，其柵極和源極同時(shí)與第一工作信號端連接，其漏極與作為 下拉節(jié)點(diǎn)的第二節(jié)點(diǎn)QB連接；第七薄膜晶體管M7，其柵極與反饋信號端連接，其源極與第 一工作信號端連接，其漏極與所述第二節(jié)點(diǎn)QB連接；第八薄膜晶體管M8，其柵極與所述第 二節(jié)點(diǎn)QB連接，其源極與第一節(jié)點(diǎn)Q連接，其漏極與低電平信號端VSS連接；第九薄膜晶 體管M9，其柵極與所述第一節(jié)點(diǎn)Q連接，其源極與第二節(jié)點(diǎn)QB連接，其漏極與低電平信號 端VSS連接；第十薄膜晶體管M10，其柵極與所述第二節(jié)點(diǎn)QB連接，其源極與本級輸出端連 接，其漏極與低電平信號端VSS連接；第十一薄膜晶體管M11，其柵極與第一工作信號端連 接，其源極與作為下拉節(jié)點(diǎn)的第三節(jié)點(diǎn)Qb連接，其漏極與低電平信號端VSS連接；第十二薄 膜晶體管M12，其柵極和源極同時(shí)與第二工作信號端連接，其漏極與作為下拉節(jié)點(diǎn)的第三節(jié) 點(diǎn)Qb連接；第十三薄膜晶體管M13，其柵極與反饋信號端連接，其源極與第一工作信號端連 接，其漏極與所述第三節(jié)點(diǎn)Qb連接；第十四薄膜晶體管M14，其柵極與所述第三節(jié)點(diǎn)Qb連 接，其源極與第一節(jié)點(diǎn)Q連接，其漏極與低電平信號端VSS連接；第十五薄膜晶體管M15，其 柵極與所述第一節(jié)點(diǎn)Q連接，其源極與第三節(jié)點(diǎn)Qb連接，其漏極與低電平信號端VSS連接； 第十六薄膜晶體管M16，其柵極與所述第三節(jié)點(diǎn)Qb連接，其源極與本級輸出端連接，其漏極 與低電平信號端VSS連接；第三薄膜晶體管M15，其柵極與時(shí)鐘信號端連接，其源極與第一 節(jié)點(diǎn)Q連接，其漏極與本級輸出端連接；第十七薄膜晶體管M17，其柵極與第二工作信號端 連接，其源極與所述第二節(jié)點(diǎn)QB連接，其漏極與低電平信號端VSS連接；電容C，連接在第 一節(jié)點(diǎn)Q與本級輸出端之間。
其中，第六薄膜晶體管M6、第七薄膜晶體管M7、第八薄膜晶體管M8、第九薄膜晶體 管M9、第十薄膜晶體管MlO和第十一薄膜晶體管Mll組成本實(shí)施例的第一工作模塊，第一工 作模塊用于維持當(dāng)移位寄存器不工作的時(shí)候，第二薄膜晶體管M2的柵極和漏極都為低電 平，保持電路的穩(wěn)定性，從而起到抗干擾的作用。第十二薄膜晶體管M12、第十三薄膜晶體管 M13、第十四薄膜晶體管M14、第十五薄膜晶體管M15、第十六薄膜晶體管M16、第十七薄膜晶 體管M17組成本實(shí)施例的第二工作模塊，第二工作模塊與第一工作模塊作用相同。當(dāng)?shù)谝?工作模塊工作時(shí)，第二工作模塊不工作；當(dāng)?shù)诙ぷ髂K工作時(shí)，第一工作模塊不工作，第 一工作模塊與第二工作模塊交替工作。需要說明的是，如果只有一個(gè)工作模塊，則這個(gè)工作 模塊的薄膜晶體管大多數(shù)情況下都是出處開啟的狀態(tài)，導(dǎo)致這部分的薄膜晶體管的開啟電 壓很容易上升，從而導(dǎo)致薄膜晶體管不能夠工作，最后造成整個(gè)模塊都不能正常工作。采用 兩個(gè)工作模塊，其中一個(gè)工作模塊在工作，另外一個(gè)工作模塊的薄膜晶體管處于不工作的 狀態(tài)，薄膜晶體管的開啟電壓可以慢慢恢復(fù)過來，從而可以增強(qiáng)電路的穩(wěn)定性，并且增加電 路的工作時(shí)間。進(jìn)一步地，所述第六薄膜晶體管M6和第十三薄膜晶體管M13具有相同的結(jié)構(gòu)；所 述第七薄膜晶體管M7和所述第十二薄膜晶體管M12具有相同的結(jié)構(gòu)；所述第八薄膜晶體管 M8和所述第十四薄膜晶體管M14具有相同的結(jié)構(gòu)；所述第九薄膜晶體管M9和所述第十五 薄膜晶體管M15具有相同的結(jié)構(gòu)；所述第十薄膜晶體管MlO和所述第十六薄膜晶體管M16 具有相同的結(jié)構(gòu)；所述第十一薄膜晶體管Mll和所述第十七薄膜晶體管M17具有相同的結(jié) 構(gòu)。在實(shí)際使用中，本實(shí)施例上述技術(shù)方案不僅適用于氫化非晶硅薄膜晶體管，對其 它薄膜晶體管也適用。需要說明的是，上述實(shí)施例只是本發(fā)明移位寄存器的一種優(yōu)選實(shí)施方式，而非限 制。本發(fā)明實(shí)施例還提供一種柵線驅(qū)動(dòng)裝置，包括串聯(lián)連接的數(shù)個(gè)移位寄存器，且五 個(gè)串聯(lián)連接的移位寄存器組成一個(gè)移位寄存器組，每個(gè)移位寄存器分別具有一個(gè)時(shí)鐘信號 端、一個(gè)第一工作信號端、一個(gè)第二工作信號端、一個(gè)向相應(yīng)柵線發(fā)送柵線驅(qū)動(dòng)信號的本級 輸出端、一個(gè)接收觸發(fā)信號作為本級移位寄存器初始信號的觸發(fā)信號端和一個(gè)反饋信號 端，此外，每個(gè)移位寄存器還與低電平信號端連接。圖4為本發(fā)明柵線驅(qū)動(dòng)裝置實(shí)施例一的結(jié)構(gòu)示意圖。如圖4所示，移位寄存器組 的五個(gè)移位寄存器分別為第N-2級移位寄存器SRN-2、第N-I級移位寄存器SRN-1、第N級 移位寄存器SRN、第N+1級移位寄存器SRN+1和第N+2級移位寄存器SRN+2，每個(gè)移位寄存 器具有圖3所示的結(jié)構(gòu)。在本實(shí)施例中，信號發(fā)生單元發(fā)出的輸入信號為第一工作信號VDD1、第二工作信號VDD2和周期性交替的第一時(shí)鐘信號CLKl和第二時(shí)鐘信號CLK2，則第一工作信號端接收 第一工作信號VDDl ；第二工作信號端接收第二工作信號VDD2 ；時(shí)鐘信號端接收第一時(shí)鐘信 號CLKl和第二時(shí)鐘信號CLK2中的一個(gè)時(shí)鐘信號。圖5為應(yīng)用圖4所示柵線驅(qū)動(dòng)裝置的第N極移位寄存器的結(jié)構(gòu)示意圖。如圖5 所示，以第N級移位寄存器SRN為例，其輸入輸出端具體為第一工作信號端接收的信號為 VDD1、第二工作信號端接收的信號為VDD2、時(shí)鐘信號端接收的信號為CLK1、反饋信號端為從后一級移位寄存器接收反饋信號的0UTN+1、接收前一級(第N-I級)移位寄存器輸出端 輸出信號的觸發(fā)信號端0UTN-1、本級輸出端為OUTN，其中，本級輸出端OUTN同時(shí)還向后一 級(第N+1級)移位寄存器輸出作為其初始信號的觸發(fā)信號。圖6為圖4所示柵線驅(qū)動(dòng)裝置的工作時(shí)序圖。下面結(jié)合圖5和圖6通過第N級移 位寄存器的工作過程進(jìn)一步說明本實(shí)施例的技術(shù)方案。在圖5中，第一工作信號VDDl和第二工作信號VDD2為幅值相等且互為相反的高 低電平。具體地，當(dāng)?shù)谝还ぷ餍盘朧DDl為高電平，第二工作信號VDD2為低電平時(shí)由于第二工作信號VDD2為低電平，因此第十二薄膜晶體管M12以及第十七薄膜晶 體管M17為截止?fàn)顟B(tài)，此時(shí)第三節(jié)點(diǎn)Qb的電壓為低電平。同時(shí)由于第一工作信號VDDl為 高電平，第十一薄膜晶體管Mll處于導(dǎo)通狀態(tài)，導(dǎo)致第三節(jié)點(diǎn)Qb的電壓變得更低。這樣可 以使得第十四薄膜晶體管M14和第十六薄膜晶體管M16的開啟電壓更有效地恢復(fù)到原來的 狀態(tài)。圖7為圖5中VDDl為高電平、VDD2為低電平的簡化電路示意圖。圖5中的移位 寄存器可以等效為圖7中的移位寄存器。如圖5所示，當(dāng)?shù)谝还ぷ餍盘朧DDl為低電平，第二工作信號VDD2為高電平時(shí)由于第一工作信號VDDl為低電平，所以第六薄膜晶體管M6以及第十一薄膜晶體 管Mll為截止?fàn)顟B(tài)，此時(shí)第二節(jié)點(diǎn)QB的電壓為低電平。同時(shí)，由于第二工作信號VDD2為高 電平，第十七薄膜晶體管M17處于導(dǎo)通狀態(tài)，導(dǎo)致第二節(jié)點(diǎn)QB的電壓變得更低。這樣使得 第八薄膜晶體管M8和第十薄膜晶體管MlO的開啟電壓更有效地恢復(fù)到原來的狀態(tài)。圖8為圖5中VDDl為低電平、VDD2為高電平的簡化電路示意圖。圖5中的移位 寄存器可以等效為圖8中的移位寄存器。由于圖7和圖8的工作原理一樣，如圖6所示，以第一工作信號VDDl為高電平，第 二工作信號VDD2為低電平為例，如圖7所示，則第N級移位寄存器的工作過程如下在TO階段，由于移位寄存器接收到的觸發(fā)信號和反饋信號都是低電平，這個(gè)移位 寄存器處于非工作狀態(tài)。因?yàn)閂DDl為高電平，所以第六薄膜晶體管M6處于導(dǎo)通狀態(tài)，從而 使得第二節(jié)點(diǎn)QB為高電平。當(dāng)?shù)诙?jié)點(diǎn)QB為高電平時(shí)，第八薄膜晶體管M8以及第十薄膜 晶體管MlO同時(shí)處于開啟狀態(tài)，則第一節(jié)點(diǎn)Q為低電平，可以使第二薄膜晶體管M2的柵極 和漏極保持為低電平。即無論時(shí)鐘信號CLKl為高電平還是低電平，第二薄膜晶體管M2都 是處于截止?fàn)顟B(tài)，始終保持本級輸出端OUT N為低電平，這樣能夠有效的防止外界信號的干 擾。當(dāng)達(dá)到Tl階段時(shí)，與第一薄膜晶體管Ml連接的觸發(fā)信號端0UTN-1變成高電平， 此時(shí)第一薄膜晶體管Ml處于導(dǎo)通狀態(tài)。由于反饋信號端0UTN+1為低電平，第四薄膜晶體 管M4和第五薄膜晶體管M5為截止?fàn)顟B(tài)。此時(shí)第一節(jié)點(diǎn)Q的電壓變?yōu)楦唠娖?。?dāng)?shù)谝还?jié)點(diǎn) Q變?yōu)楦唠娖綍r(shí)第九薄膜晶體管M9打開同時(shí)使得第二節(jié)點(diǎn)QB變?yōu)榈碗娖健４藭r(shí)第八薄膜 晶體管M8和第十薄膜晶體管MlO處于截止?fàn)顟B(tài)。當(dāng)?shù)竭_(dá)T2階段時(shí)，觸發(fā)信號端OUT N -I由高電平變?yōu)榈碗娖?，此時(shí)的時(shí)鐘信號 CLKl變?yōu)楦唠娖?。由于存?chǔ)電容C的作用，此時(shí)第一節(jié)點(diǎn)Q的電壓保持與Tl階段一樣為高 電平。所以第十五薄膜晶體管M15處于開啟狀態(tài)。同時(shí)由于時(shí)鐘信號CLKl變?yōu)楦唠娖剑缘谌∧ぞw管M3也處于開啟狀態(tài)。這樣在第二薄膜晶體管M2與第三薄膜晶體管M3 之間形成了一個(gè)循環(huán)，能夠使得第一節(jié)點(diǎn)Q的電壓達(dá)到與時(shí)鐘信號CLKl 一樣高的電壓，能 夠更快地使得本級輸出端OUTN變?yōu)楦唠娖剑瑥亩行岣叩诙∧ぞw管M2拉動(dòng)負(fù)載的 能力。當(dāng)?shù)竭_(dá)T3階段時(shí)，時(shí)鐘信號CLKl由高電平變?yōu)榈碗娖?。同時(shí)反饋信號端OUT N+1 變?yōu)楦唠娖健４藭r(shí)第四薄膜晶體管M4、第七薄膜晶體管M7、第五薄膜晶體管M5處于導(dǎo)通狀 態(tài)。通過第四薄膜晶體管M4使得第一節(jié)點(diǎn)Q變?yōu)榈碗娖剑瑫r(shí)由于第五薄膜晶體管M5處于 開啟狀態(tài)，開始對本級輸出端OUT N放電，使得本級輸出端OUT N從高電平變?yōu)榈碗娖?。?于第一節(jié)點(diǎn)Q為低電平，第九薄膜晶體管M9變?yōu)榻刂範(fàn)顟B(tài)。同時(shí)第七薄膜晶體管M7開啟， 從而第二節(jié)點(diǎn)QB的電壓變?yōu)楦唠娖?。這樣第八薄膜晶體管M8和第九薄膜晶體管M9重新 開啟，加速第一節(jié)點(diǎn)Q和本級輸出端OUT N變?yōu)榈碗娖?。之后一直保持在TO階段的狀態(tài)， 直到下一個(gè)信號來的時(shí)候重復(fù)上述流程。從整個(gè)工作流程中可以看出，本發(fā)明實(shí)施例所提供的移位寄存器結(jié)構(gòu)穩(wěn)定，整個(gè) 移位寄存器沒有直流電流經(jīng)過，都是通過電荷積累來實(shí)現(xiàn)整個(gè)電路工作過程，因此整個(gè)電 路是一個(gè)非常節(jié)能的電路。同時(shí)該電路結(jié)構(gòu)具有高穩(wěn)定性 ，能夠非常有效的降低信號上升 和下降的延長時(shí)間。從而能夠有效地實(shí)現(xiàn)由大量移位寄存器組成的柵線驅(qū)動(dòng)裝置，適合應(yīng) 用于中大尺寸的液晶面板。圖9為本發(fā)明柵線驅(qū)動(dòng)裝置實(shí)施例二的結(jié)構(gòu)示意圖。如圖9所示，本實(shí)施例與柵線 驅(qū)動(dòng)裝置實(shí)施例一的結(jié)構(gòu)基本相同，不同之處在于，在本實(shí)施例中，采用以時(shí)鐘信號線CLKl 和CLK2代替VDDl和VDD2的技術(shù)方案，即信號發(fā)生單元發(fā)出的輸入信號為周期性交替的第 一時(shí)鐘信號CLKl和第二時(shí)鐘信號CLK2，則第一工作信號端與時(shí)鐘信號端分別接收第一時(shí) 鐘信號CLKl和第二時(shí)鐘信號CLK2中的同一個(gè)時(shí)鐘信號；第二工作信號端接收第一時(shí)鐘信 號CLKl和第二時(shí)鐘信號CLK2中的另一個(gè)時(shí)鐘信號。圖10為應(yīng)用圖9所示柵線驅(qū)動(dòng)裝置的第N極移位寄存器的結(jié)構(gòu)示意圖。如圖10 所示，以第N級移位寄存器SRN為例，其輸入輸出端具體為第一工作信號端接收的信號為 CLK1、第二工作信號端接收的信號為CLK2、時(shí)鐘信號端接收的信號為CLK1、反饋信號端為 從后一級移位寄存器接收反饋信號的0UTN+1、接收前一級(第N-I級)移位寄存器輸出端 輸出信號的觸發(fā)信號端0UTN-1、本級輸出端為0UTN，其中，本級輸出端OUT N同時(shí)還向后一 級(第N+1級)移位寄存器輸出作為其初始信號的觸發(fā)信號。圖11為圖9所示柵線驅(qū)動(dòng)裝置的工作時(shí)序圖。如圖11所示，其移位寄存器的工 作原理與實(shí)施例一的工作原理近似，在此不再贅述。本實(shí)施例的技術(shù)方案采用交替的兩個(gè)時(shí)鐘信號CLKl和CLK2代替VDDl和VDD2，第 一工作模塊和第二工作模塊中的薄膜晶體管的工作時(shí)間占空比都為50%，能夠在一定程度 上增加薄膜晶體管的工作壽命，但是效果沒有采用VDDl和VDD2好。同時(shí)采用交替的兩個(gè) 時(shí)鐘信號CLKl和CLK2代替VDDl和VDD2，會(huì)增加時(shí)鐘信號線的負(fù)載，這樣可能導(dǎo)致在驅(qū)動(dòng) 較多的移位寄存器時(shí)的延遲比較大，影響電路的正常驅(qū)動(dòng)。此種技術(shù)方案適合應(yīng)用在小尺 寸的液晶面板上。圖12為本發(fā)明柵線驅(qū)動(dòng)裝置實(shí)施例三的結(jié)構(gòu)示意圖。如圖12所示，移位寄存器 組的五個(gè)移位寄存器分別為第N-2級移位寄存器SRN-2、第N-I級移位寄存器SRN-1、第N級移位寄存器SRN、第N+1級移位寄存器SRN+1和第N+2級移位寄存器SRN+2，每個(gè)移位寄 存器具有圖3所示的結(jié)構(gòu)。
在本實(shí)施例中，信號發(fā)生單元發(fā)出的輸入信號為幅值相等且互為相反的第一工 作信號VDDl和第二工作信號VDD2以及周期性順序輸出的第一時(shí)鐘信號CLK1、第二時(shí)鐘信 號CLK2、第三時(shí)鐘信號CLK3和第四時(shí)鐘信號CLK4，則第一工作信號端接收第一工作信號 VDDl ；第二工作信號端接收第二工作信號VDD2 ；時(shí)鐘信號端接收第一時(shí)鐘信號CLK1、第二 時(shí)鐘信號CLK2、第三時(shí)鐘信號CLK3和第四時(shí)鐘信號CLK4中的一個(gè)時(shí)鐘信號。圖13為應(yīng)用圖12所示柵線驅(qū)動(dòng)裝置的第N極移位寄存器的結(jié)構(gòu)示意圖。如圖13 所示，以第N級移位寄存器SRN為例，其輸入輸出端具體為第一工作信號端接收第一工作 信號VDD1、第二工作信號端接收第二工作信號VDD2、時(shí)鐘信號端接收第三時(shí)鐘信號CLK3、 反饋信號端為從后兩級移位寄存器接收反饋信號的0UTN+2、接收前一級(第N-I級)移位 寄存器輸出端輸出信號的觸發(fā)信號端0UTN-1，本級輸出端0UTN，其中，本級輸出端OUTN同 時(shí)還向后一級(第N+1級)移位寄存器輸出作為其初始信號的觸發(fā)信號。圖14為圖12所示柵線驅(qū)動(dòng)裝置的工作時(shí)序圖。本發(fā)明實(shí)施例在驅(qū)動(dòng)?xùn)艠O負(fù)載的 時(shí)候提供一個(gè)預(yù)充電的過程，從而使得像素充電能夠達(dá)到更好的效果。下面結(jié)合圖14和圖 15通過第N級移位寄存器的工作過程進(jìn)一步說明本實(shí)施例的技術(shù)方案。在圖14中，第一工作信號VDDl和第二工作信號VDD2為幅值相等且互為相反的高 低電平。具體地，當(dāng)?shù)谝还ぷ餍盘朧DDl為高電平，第二工作信號VDD2為低電平時(shí)由于第二工作信號VDD2為低電平，所以第十二薄膜晶體管M12以及第十七薄膜晶 體管M17為截止?fàn)顟B(tài)，此時(shí)第三節(jié)點(diǎn)Qb的電壓為低電平。同時(shí)由于第一工作信號VDDl為 高電平，第十一薄膜晶體管Mll處于導(dǎo)通狀態(tài)，這樣導(dǎo)致第三節(jié)點(diǎn)Qb的電壓變得更低。這 樣使得第十四薄膜晶體管M14和第十六薄膜晶體管M16的開啟電壓更有效地恢復(fù)到原來的 狀態(tài)。圖15為圖13中VDDl為高電平、VDD2為低電平的簡化電路示意圖。圖13中的移 位寄存器可以等效為圖15中的移位寄存器。如圖13所示，當(dāng)?shù)谝还ぷ餍盘朧DDl為低電平，第二工作信號VDD2為高電平時(shí)由于第一工作信號VDDl為低電平，所以第六薄膜晶體管M6以及第十一薄膜晶體 管Mll為截止?fàn)顟B(tài)，此時(shí)第二節(jié)點(diǎn)QB的電壓為低電平。同時(shí)由于第二工作信號VDD2為高 電平，第十七薄膜晶體管M17處于導(dǎo)通狀態(tài)，導(dǎo)致第二節(jié)點(diǎn)QB的電壓變得更低。這樣使得 第八薄膜晶體管M8和第十薄膜晶體管MlO的開啟電壓更有效地恢復(fù)到原來的狀態(tài)。圖16為圖13中VDDl為高電平、VDD2為低電平的簡化電路示意圖。圖13中的移 位寄存器可以等效為圖16中的移位寄存器。由于圖15和圖16的工作原理相同，如圖14所示，以第一工作信號VDDl為高電平， 第二工作信號VDD2為低電平為例，如圖15所示，則第N級移位寄存器的工作過程如下最開始的階段TO時(shí)，由于移位寄存器接收到的觸發(fā)信號和反饋信號都是低電平， 這個(gè)移位寄存器處于非工作狀態(tài)。因?yàn)閂DDl為高電平，所以第六薄膜晶體管M6處于導(dǎo)通 狀態(tài)，從而使得第二節(jié)點(diǎn)QB為高電平。當(dāng)?shù)诙?jié)點(diǎn)QB為高電平時(shí)，第八薄膜晶體管M8以 及第十薄膜晶體管MlO同時(shí)處于開啟狀態(tài)，則第一節(jié)點(diǎn)Q為低電平，可以使第二薄膜晶體管M2的柵極和漏極保持為低電平。即無論時(shí)鐘信號CLK3為高電平還是低電平，第二薄膜晶 體管M2都是處于截止?fàn)顟B(tài)，始終保持輸出端為低電平，這樣能夠有效的防止外界信號的干 擾。當(dāng)達(dá)到Tl階段時(shí)，與第一薄膜晶體管Ml連接的觸發(fā)信號端0UTN-1端變成高電平，此時(shí)第一薄膜晶體管Ml處于導(dǎo)通狀態(tài)。由于反饋信號端0UTN+1為低電平，第四薄膜晶 體管M4和第五薄膜晶體管M5為截止?fàn)顟B(tài)。此時(shí)第一節(jié)點(diǎn)Q的電壓變?yōu)楦唠娖?。?dāng)?shù)谝还?jié) 點(diǎn)Q變?yōu)楦唠娖綍r(shí)第九薄膜晶體管M9打開的同時(shí)使得第二節(jié)點(diǎn)QB變?yōu)榈碗娖健４藭r(shí)第八 薄膜晶體管M8和第十薄膜晶體管MlO處于截止?fàn)顟B(tài)，此時(shí)的第一節(jié)點(diǎn)Q的電壓變得更高。當(dāng)?shù)竭_(dá)T2階段時(shí)，觸發(fā)信號端OUT N-I端還是保持為高電平，此時(shí)的時(shí)鐘信號 CLK3變?yōu)楦唠娖健４藭r(shí)第一節(jié)點(diǎn)Q保持高電平，第二薄膜晶體管M2開啟。由于時(shí)鐘信號 CLK3變?yōu)楦唠娖剑缘谌∧ぞw管M3也是處于開啟的狀態(tài)。這樣在第二晶體管M2和第 三薄膜晶體管M3之間形成了一個(gè)循環(huán)。能夠使得第一節(jié)點(diǎn)Q的電壓達(dá)到與時(shí)鐘信號CLK3 一樣高的電壓，能夠更快的使得本級輸出端OUT N變?yōu)楦唠娖?，從而提高第二薄膜晶體管 M2拉動(dòng)負(fù)載能力。當(dāng)?shù)竭_(dá)T 3階段時(shí)，OUT N-I端由高電平變?yōu)榈碗娖剑藭r(shí)的時(shí)鐘信號CLK3保持高 電平。由于存儲(chǔ)電容C的作用，此時(shí)第一節(jié)點(diǎn)Q的電壓保持和T2階段一樣為高電平。所以 第十五薄膜晶體管M15處開啟狀態(tài)。使得第二節(jié)點(diǎn)QB保持為低電平。第八薄膜晶體管M8 和第十薄膜晶體管MlO都是處于截止?fàn)顟B(tài)。同時(shí)由于時(shí)鐘信號CLK3仍為高電平，所以第三 薄膜晶體管M3也處于開啟的狀態(tài)。這樣第二薄膜晶體管M2和第三薄膜晶體管M3之間形 成了一個(gè)循環(huán)。能夠使得第一節(jié)點(diǎn)Q的電壓達(dá)到與時(shí)鐘信號CLK3 —樣高的電壓，從而保持 本級輸出端OUT N為高電平。當(dāng)?shù)竭_(dá)T4階段時(shí)，時(shí)鐘信號CLK3由高電平變?yōu)榈碗娖?。同時(shí)反饋信號端OUT N+2 變?yōu)楦唠娖健４藭r(shí)第四薄膜晶體管M4、第七薄膜晶體管M7、第五薄膜晶體管M5處于導(dǎo)通狀 態(tài)。通過第四薄膜晶體管M4使得第一節(jié)點(diǎn)Q變?yōu)榈碗娖剑瑫r(shí)由于第五薄膜晶體管M5處 于開啟狀態(tài)，開始對本級輸出端OUT N放電，使得本級輸出端OUT N從高電平變?yōu)榈碗娖健?由于第一節(jié)點(diǎn)Q為低電平，第九薄膜晶體管M9變?yōu)榻刂沟臓顟B(tài)。同時(shí)第七薄膜晶體管M7 開啟，從而第二節(jié)點(diǎn)QB的電壓變?yōu)楦唠娖?。這樣第八薄膜晶體管M8和第九薄膜晶體管M9 重新開啟，加速第一節(jié)點(diǎn)Q和本級輸出端OUT N變?yōu)榈碗娖?。之后一直保持在TO階段的狀態(tài)，直到下一個(gè)信號來的時(shí)候重復(fù)上面的流程。從整個(gè)工作流程中可以看出，本發(fā)明所提供的移位寄存器結(jié)構(gòu)穩(wěn)定，整個(gè)移位寄 存器沒有直流電流經(jīng)過，都是通過電荷積累來實(shí)現(xiàn)整個(gè)電路的工作過程。因此整個(gè)電路是 一個(gè)非常節(jié)能的電路。同時(shí)該電路結(jié)構(gòu)具有高穩(wěn)定性，能夠有效地降低信號上升和下降的 延長時(shí)間。從而能夠有效地實(shí)現(xiàn)大量的移位寄存器組成的柵線驅(qū)動(dòng)裝置，適合應(yīng)用于中大 尺寸的液晶面板。圖17為本發(fā)明柵線驅(qū)動(dòng)裝置實(shí)施例四的結(jié)構(gòu)示意圖。如圖9所示，本實(shí)施例與柵 線驅(qū)動(dòng)裝置實(shí)施例三的結(jié)構(gòu)基本相同，不同之處在于，在本實(shí)施例中，采用四個(gè)周期性交替 的時(shí)鐘信號中的兩個(gè)時(shí)鐘信號來代替VDDl和VDD2的技術(shù)方案，即信號發(fā)生單元發(fā)出的輸 入信號為周期性順序輸出的第一時(shí)鐘信號CLK1、第二時(shí)鐘信號CLK2、第三時(shí)鐘信號CLK 3 和第四時(shí)鐘信號CLK4，則第一工作信號端接收第一時(shí)鐘信號CLK1、第二時(shí)鐘信號CLK2、第三時(shí)鐘信號CLK3和第四時(shí)鐘信號CLK4中的一個(gè)時(shí)鐘信號；第二工作信號端與時(shí)鐘信號端 分別接收第一時(shí)鐘信號CLK1、第二時(shí)鐘信號CLK2、第三時(shí)鐘信號CLK3和第四時(shí)鐘信號CLK4 中，與所述一個(gè)時(shí)鐘信號間隔一個(gè)時(shí)鐘信號的下一個(gè)時(shí)鐘信號。 圖18為應(yīng)用圖17所示柵線驅(qū)動(dòng)裝置的第N極移位寄存器的結(jié)構(gòu)示意圖。如圖18 所示，以第N級移位寄存器SRN為例，其輸入輸出端具體為第一工作信號端接收的信號為 CLK1、第二工作信號端接收的信號為CLK3、時(shí)鐘信號端接收的信號為CLK3、反饋信號端為 從后兩級移位寄存器接收反饋信號的0UTN+2、接收前一級(第N-I級)移位寄存器輸出端 輸出信號的觸發(fā)信號端0UTN-1、本級輸出端為0UTN，其中，本級輸出端OUTN同時(shí)還向后一 級(第N+1級)移位寄存器輸出作為其初始信號的觸發(fā)信號。圖19為圖17所示柵線驅(qū)動(dòng)裝置的工作時(shí)序圖。如圖19所示，其移位寄存器的工 作原理與實(shí)施例三的工作原理近似，在此不再贅述。本實(shí)施例的技術(shù)方案采用周期性順序輸出的四個(gè)時(shí)鐘信號中的兩個(gè)時(shí)鐘信號代 替VDDl和VDD2，第一工作模塊和第二工作模塊中的薄膜晶體管的工作時(shí)間占空比都為 50%，雖然能夠在一定程度上增加薄膜晶體管的工作壽命，但是效果沒有采用VDDl和VDD2 好。并且，采用交替的兩個(gè)時(shí)鐘信號代替VDDl和VDD2，會(huì)增加時(shí)鐘信號線的負(fù)載，可能導(dǎo)致 在驅(qū)動(dòng)較多的移位寄存器的時(shí)候延遲比較大，影響電路的正常驅(qū)動(dòng)。因此，本技術(shù)方案適合 應(yīng)用在小尺寸的液晶面板上。需要說明的是，上述實(shí)施例中所述的薄膜晶體管為氫化非晶硅薄膜晶體管。以上所述，僅為本發(fā)明的具體實(shí)施方式
，但本發(fā)明的保護(hù)范圍并不局限于此，任何 熟悉本技術(shù)領(lǐng)域的技術(shù)人員在本發(fā)明揭露的技術(shù)范圍內(nèi)，可輕易想到變化或替換，都應(yīng)涵 蓋在本發(fā)明的保護(hù)范圍之內(nèi)。因此，本發(fā)明的保護(hù)范圍應(yīng)所述以權(quán)利要求的保護(hù)范圍為準(zhǔn)。
權(quán)利要求
一種移位寄存器，其特征在于，包括第一薄膜晶體管，其柵極和源極連接在一起與觸發(fā)信號端連接，其漏極與作為上拉節(jié)點(diǎn)的第一節(jié)點(diǎn)連接；第二薄膜晶體管，其柵極與所述第一節(jié)點(diǎn)連接，其源極與時(shí)鐘信號端連接，其漏極與本級輸出端連接；第三薄膜晶體管，其柵極與所述時(shí)鐘信號端連接，其源極與所述第一節(jié)點(diǎn)連接，其漏極與本級輸出端連接；第四薄膜晶體管，其柵極與所述反饋信號端連接，其源極與所述第一節(jié)點(diǎn)連接，其漏極與低電平信號端連接；第五薄膜晶體管，其柵極與反饋信號端連接，其源極與本級輸出端連接，其漏極與低電平信號端連接；電容，連接在所述第一節(jié)點(diǎn)與本級輸出端之間；第一工作模塊，連接在第一工作信號端與所述第一節(jié)點(diǎn)之間，且與低電平信號端連接；第二工作模塊，連接在第二工作信號端與所述第一節(jié)點(diǎn)之間，且與低電平信號端連接；其中，所述第一工作模塊與第二工作模塊交替工作，并且所述第一工作模塊和第二工作模塊分別用于在所述移位寄存器不工作時(shí)，保持所述第二薄膜晶體管的柵極和漏極都為低電平。
2.根據(jù)權(quán)利要求1所述的移位寄存器，其特征在于， 所述第一工作模塊包括第六薄膜晶體管，其柵極和源極同時(shí)與第一工作信號端連接，其漏極與作為下拉節(jié)點(diǎn) 的第二節(jié)點(diǎn)連接；第七薄膜晶體管，其柵極與反饋信號端連接，其源極與第一工作信號端連接，其漏極與 所述第二節(jié)點(diǎn)連接；第八薄膜晶體管，其柵極與所述第二節(jié)點(diǎn)連接，其源極與第一節(jié)點(diǎn)連接，其漏極與低電 平信號端連接；第九薄膜晶體管，其柵極與所述第一節(jié)點(diǎn)連接，其源極與第二節(jié)點(diǎn)連接，其漏極與低電 平信號端連接；第十薄膜晶體管，其柵極與所述第二節(jié)點(diǎn)連接，其源極與本級輸出端連接，其漏極與低 電平信號端連接；第十一薄膜晶體管，其柵極與所述第一工作信號端連接，其源極與作為下拉節(jié)點(diǎn)的第 三節(jié)點(diǎn)連接，其漏極與低電平信號端連接； 所述第二工作模塊包括第十二薄膜晶體管，其柵極和源極同時(shí)與第二工作信號端連接，其漏極與所述第三節(jié) 點(diǎn)連接；第十三薄膜晶體管，其柵極與反饋信號端連接，其源極與所述第二工作信號端連接，其 漏極與所述第三節(jié)點(diǎn)連接；第十四薄膜晶體管，其柵極與所述第三節(jié)點(diǎn)連接，其源極與所述第一節(jié)點(diǎn)Q連接，其漏極與低電平信號端連接；第十五薄膜晶體管，其柵極與所述第一節(jié)點(diǎn)連接，其源極與所述第三節(jié)點(diǎn)Qb連接，其 漏極與低電平信號端連接；第十六薄膜晶體管，其柵極與所述第三節(jié)點(diǎn)連接，其源極與本級輸出端連接，其漏極與 低電平信號端連接；第十七薄膜晶體管，其柵極與所述第二工作信號端連接，其源極與所述第二節(jié)點(diǎn)連接， 其漏極與低電平信號端連接。
3.根據(jù)權(quán)利要求2所述的移位寄存器，其特征在于，所述第六薄膜晶體管和第十三薄膜晶體管具有相同的結(jié)構(gòu)；所述第七薄膜晶體管和所 述第十二薄膜晶體管具有相同的結(jié)構(gòu)；所述第八薄膜晶體管和所述第十四薄膜晶體管具有 相同的結(jié)構(gòu)；所述第九薄膜晶體管和所述第十五薄膜晶體管具有相同的結(jié)構(gòu)；所述第十薄 膜晶體管和所述第十六薄膜晶體管具有相同的結(jié)構(gòu)；所述第十一薄膜晶體管和所述第十七 薄膜晶體管具有相同的結(jié)構(gòu)。
4.一種采用權(quán)利要求1或2或3所述移位寄存器的柵線驅(qū)動(dòng)裝置，包括與信號發(fā)生單 元連接的數(shù)個(gè)移位寄存器，其特征在于，所述移位寄存器具有一個(gè)時(shí)鐘信號端、一個(gè)第一工 作信號端、一個(gè)第二工作信號端、一個(gè)本級輸出端、一個(gè)接收前一級移位寄存器輸出信號的 觸發(fā)信號端和一個(gè)接收后一級移位寄存器輸出信號的反饋信號端；所述移位寄存器接收至少兩個(gè)所述信號發(fā)生單元發(fā)出的輸入信號。
5.根據(jù)權(quán)利要求4所述移位寄存器的柵線驅(qū)動(dòng)裝置，其特征在于，所述信號發(fā)生單元 發(fā)出的輸入信號為幅值相等且互為相反的第一工作信號和第二工作信號以及周期性交替 的第一時(shí)鐘信號和第二時(shí)鐘信號，則所述移位寄存器接收至少兩個(gè)所述信號發(fā)生單元發(fā)出 的輸入信號具體為所述第一工作信號端接收所述第一工作信號；所述第二工作信號端接收所述第二工作信號；所述時(shí)鐘信號端接收所述第一時(shí)鐘信號和第二時(shí)鐘信號中的一個(gè)時(shí)鐘信號。
6.根據(jù)權(quán)利要求4所述的柵線驅(qū)動(dòng)裝置，其特征在于，所述信號發(fā)生單元發(fā)出的輸入 信號為周期性交替的第一時(shí)鐘信號和第二時(shí)鐘信號，則所述移位寄存器接收至少兩個(gè)所述 信號發(fā)生單元發(fā)出的輸入信號具體為所述第一工作信號端與所述時(shí)鐘信號端分別接收所述第一時(shí)鐘信號和第二時(shí)鐘信號 中的同一個(gè)時(shí)鐘信號；所述第二工作信號接收所述第一時(shí)鐘信號和第二時(shí)鐘信號中的另一個(gè)時(shí)鐘信號。
7.一種采用權(quán)利要求1或2或3所述移位寄存器的柵線驅(qū)動(dòng)裝置，包括串聯(lián)連接的數(shù) 個(gè)移位寄存器，其特征在于，所述移位寄存器具有一個(gè)時(shí)鐘信號端、一個(gè)第一工作信號端、 一個(gè)第二工作信號端、一個(gè)本級輸出端、一個(gè)接收前一級移位寄存器輸出信號的觸發(fā)信號 端和一個(gè)接收后二級移位寄存器輸出信號的反饋信號端；所述移位寄存器接收至少兩個(gè)所述信號發(fā)生單元發(fā)出的輸入信號。
8.根據(jù)權(quán)利要求7所述移位寄存器的柵線驅(qū)動(dòng)裝置，其特征在于，所述信號發(fā)生單元 發(fā)出的輸入信號為周期性交替的第一工作信號和第二工作信號以及周期性順序輸出的第 一時(shí)鐘信號、第二時(shí)鐘信號、第三時(shí)鐘信號和第四時(shí)鐘信號，則所述移位寄存器接收至少兩個(gè)所述信號發(fā)生單元發(fā)出的輸入信號具體為 所述第一工作信號端所接收述第一工作信號； 所述第二工作信號端接收所述第二工作信號；所述時(shí)鐘信號端接收所述第一時(shí)鐘信號、第二時(shí)鐘信號、第三時(shí)鐘信號和第四時(shí)鐘信 號中的一個(gè)時(shí)鐘信號。
9.根據(jù)權(quán)利要求7所述的柵線驅(qū)動(dòng)裝置，其特征在于，所述信號發(fā)生單元發(fā)出的輸入 信號為周期性順序輸出的第一時(shí)鐘信號、第二時(shí)鐘信號、第三時(shí)鐘信號和第四時(shí)鐘信號，則 所述移位寄存器接收至少兩個(gè)所述信號發(fā)生單元發(fā)出的輸入信號具體為所述第一工作信號端接收所述第一時(shí)鐘信號、第二時(shí)鐘信號、第三時(shí)鐘信號和第四時(shí) 鐘信號中的一個(gè)時(shí)鐘信號；所述第二工作信號端與所述時(shí)鐘信號端分別接收所述第一時(shí)鐘信號、第二時(shí)鐘信號、 第三時(shí)鐘信號和第四時(shí)鐘信號中，與所述一個(gè)時(shí)鐘信號間隔一個(gè)時(shí)鐘信號的下一個(gè)時(shí)鐘信 號。
全文摘要
本發(fā)明公開了一種移位寄存器及其柵線驅(qū)動(dòng)裝置，涉及液晶顯示領(lǐng)域，解決了由于薄膜晶體管開啟電壓的偏移造成的移位寄存器電路不穩(wěn)定的技術(shù)問題。移位寄存器包括第一薄膜晶體管、第二薄膜晶體管、第三薄膜晶體管、第四薄膜晶體管和第五薄膜晶體管；電容，連接在第一節(jié)點(diǎn)與本級輸出端之間；第一工作模塊，連接在第一工作信號端與第一節(jié)點(diǎn)之間，且與低電平信號端連接；第二工作模塊，連接在第二工作信號端與第一節(jié)點(diǎn)之間，且與低電平信號端連接；其中，第一工作模塊與第二工作模塊交替工作，并且第一工作模塊和第二工作模塊分別用于在移位寄存器不工作時(shí)，保持第二薄膜晶體管的柵極和漏極都為低電平。本發(fā)明應(yīng)用于一種中大尺寸的液晶面板。
文檔編號G11C19/28GK101847445SQ20091008078
公開日2010年9月29日 申請日期2009年3月27日 優(yōu)先權(quán)日2009年3月27日
發(fā)明者徐宇博, 胡明 申請人:北京京東方光電科技有限公司