專利名稱：一種用于讀數(shù)據(jù)采樣的溫度自適應(yīng)調(diào)整方法及裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及數(shù)據(jù)采樣，具體涉及一種用于DDR (Double Data Rate,雙 倍速內(nèi)存)讀數(shù)據(jù)采樣裝置及采樣方法。
背景技術(shù)：
DDR作為一種大容量、高密度的快速存儲器，已經(jīng)廣泛應(yīng)用在各種芯 片中。DDR和上一代產(chǎn)品SDRAM (Synchronous Dynamic Random Access
沿都會做數(shù)據(jù)傳輸，SDRAM只能在時鐘的上升沿時傳輸數(shù)據(jù)。而且DDR 的時鐘頻率支持從133MHz-200MHz， SDRAM時鐘頻率一4H氐于133MHz。
高速的時鐘和更快的數(shù)據(jù)傳輸率，使得DDR的讀數(shù)據(jù)采樣裝置成為設(shè) 計的最大難點，其數(shù)據(jù)允許的建立和保持時間在2ns以內(nèi)。而受溫度的影響， DDR芯片的數(shù)據(jù)在最高和最低工作溫度下，DDR控制器內(nèi)部時鐘DCLK相 對于DDR芯片的數(shù)據(jù)選通信號DQS的延遲可能相差5ns以上，DDR器件 的最高工作溫度和最低工作溫度在標準中規(guī)定，如為125攝氏度和-40攝氏 度。不同國家和地區(qū)的標準^見定的具體溫度值有可能不同。
首先簡單介紹基本DDR讀數(shù)據(jù)訪問，DDR芯片的讀數(shù)據(jù)是在讀命令發(fā) 出后，經(jīng)過CL個時鐘周期(也用T表示)，再加上Tac (存取時間)的延 遲，在數(shù)據(jù)總線上正式有效，CL個時鐘周期為CAS (Column Address Strobe, 列地址選通脈沖)延遲時間，并且每個有效數(shù)據(jù)都伴隨著一個DQS的上升 沿或下降沿。圖1所示是一個典型的DDR讀數(shù)據(jù)的波形，圖中CAS=2 (即 CL=2 )。為了簡化說明，以下電路均以166MHz,即時鐘周期6ns為例。
已有技術(shù)中 一種DDR控制器讀數(shù)據(jù)采樣裝置原理如圖2所示，PMEMIO 是指DDR控制器的IO端口， PAD是和外部DDR芯片交互的三態(tài)端，當(dāng)IO 端口配置為輸出IO端口時，PAD端的輸出信號為I端的輸入信號。當(dāng)IO端口配置為輸入IO端口時，C端的輸出信號為PAD端的輸入信號。DFF為邊 沿觸發(fā)器如可用一組D觸發(fā)器(D type flip-flop )實現(xiàn)，也可用任意可實現(xiàn) 在時鐘上升沿或下降沿采樣并輸出采樣到的數(shù)據(jù)，在下一次采樣再更新輸出 數(shù)據(jù)的其他邏輯電路實現(xiàn)。CK端為時鐘端，連接到采樣時鐘，D端是數(shù)據(jù) 輸入端，Q端是數(shù)據(jù)輸出端。
如圖2所示，該讀數(shù)據(jù)采樣裝置包括時鐘輸出電路、初次采樣電路和數(shù) 據(jù)同步電路。結(jié)合圖3的具體結(jié)構(gòu)，可以看出
1 )時鐘輸出電路包括對DCLK反相的一反相器和I端與該反相器連接 的一輸出10端口 ，該輸出10端口的PAD端與DDR芯片的CK端連接。該 時鐘輸出電路用于將DDR控制器的時鐘DCLK反相后的信號INV_DCLK, 輸出到DDR芯片作為DDR芯片的工作時鐘CK。
2 )初次采樣電路包括一邊沿觸發(fā)器DFFl和2個輸入10端口 ，其中一 個輸入10端口的PAD端與DDR芯片的DQS端連接，C端與DFFl的CK 端連接，另 一輸入10端口的PAD端與DDR芯片的DQn端連接，C端與 DFFl的D端連接，因此該初次采樣電路用于在DDR芯片輸出數(shù)據(jù)時，釆 用DQS經(jīng)輸入10端口輸入DDR控制器的信號DQS，作為時鐘信號采樣讀數(shù) 據(jù)DQn，且在每一個時鐘周期輸出 一組讀數(shù)據(jù)DQ—SI 。
需要說明的是，DFFl在DQS的上升沿和下降沿都會采樣，將2次采樣 到的數(shù)據(jù)組合后再一起輸出。因此對于后一級的邊沿觸發(fā)器來說，其采樣周 期等效于一個時鐘周期。下文中的DFF2 DFF5均是利用采樣時鐘的一個跳 變沿采樣，采樣周期即為一個時鐘周期。
3 )數(shù)據(jù)同步電路包括一邊沿觸發(fā)器DFF2, DFF2的CK端連接到DDR 控制器的時鐘DCLK, D端與DFFl的Q端連接。該數(shù)據(jù)同步電路用于使用 DDR控制器的內(nèi)部時鐘DCLK采樣DFFl輸出的讀數(shù)據(jù)，將該讀數(shù)據(jù)同步 到該內(nèi)部時鐘，DFF2的輸出數(shù)據(jù)為DQ_S2 。
由該圖可知，從DQ—SI到DQ—S2,是采用DCLK采樣DQS，采樣到的 數(shù)據(jù)，而DQS，相對INV—DCLK的延遲包含以下部分
Tpad—out:輸出IO端口的輸出延遲，假定最高工作溫度時為4.5ns;最低工作溫度時為2.5ns;
Tac: 存取時間，最高工作溫度時為5ns;最低工作溫度時為3ns;
Tpad—in:輸入IO端口的輸入延遲，4艮定最高工作溫度時為2.5ns;最低 工作溫度時為1.5ns。
以上各部分延遲時間與時鐘頻率及時鐘周期無關(guān)，不過僅僅是一個示 例，并沒有計入所有的延時。實際應(yīng)用中還可能存在一些其他因素會影響高 溫和低溫下DQS相對DCLK的延時，需要考慮一定的設(shè)計裕量。
由上可見，在高溫下，DQS，相對INV一DCLK的延遲為12ns,相對DCLK 的延遲為15ns;在低溫下DQS，相對INV—DCLK的延遲為6ns,相對DCLK 的延遲為9ns。而在166MHz的速度時， 一個時鐘周期為6ns,所以DQS， 在高溫下相對DCLK的延遲比低溫下多出一個時鐘周期，需要多等待一時 鐘周期才能采樣得到有效的讀數(shù)據(jù)DQ—S2,這需要使用軟件進行額外的控 制，增加了 CPU的負擔(dān)，并且還需要對溫度進行檢測，讀數(shù)據(jù)的可靠性會 下降。

發(fā)明內(nèi)容
本發(fā)明要解決的技術(shù)問題是提供一種存儲控制器中的讀數(shù)據(jù)采樣裝置， 在高溫及低溫下都可以穩(wěn)定地采樣到讀取的數(shù)據(jù)，無需軟件控制。
為了解決上述問題，本發(fā)明提供了 一種存儲控制器中的讀數(shù)據(jù)采樣裝 置，包括一時鐘輸出電路、 一初次采樣電路和一數(shù)據(jù)同步電路，其特征在于， 還包括連接在該初次采樣電路和lt據(jù)同步電3各之間的一溫差補償電路，其 中
該溫差補償電路用于使用采樣時鐘CLK21和CLK22分別對初次采樣電路 輸出的讀數(shù)據(jù)進行第二次采樣，在工作溫度小于一閾值溫度時，將CLK21 采樣到的讀數(shù)據(jù)延遲I^T后輸出，否則，將CLK22采樣到的讀數(shù)據(jù)直接輸出 或延遲(k-l^T后輸出；
該數(shù)據(jù)同步電路以該存儲控制器的內(nèi)部時鐘或其延遲后的信號為采樣 時鐘CLK3，對溫差補償電路輸出的讀數(shù)據(jù)或其延遲后的數(shù)據(jù)進行采樣；其中，T為一個時鐘周期，k=l,2,...， CLK21為該時鐘輸出電路輸出的 一存儲器工作時鐘經(jīng)輸入10端口反饋回該存儲控制器內(nèi)的反饋時鐘或其延 遲后的信號，CLK22為該反饋時鐘的反相信號或其延遲后的信號。
進一步地，上述讀數(shù)據(jù)采樣裝置還可具有以下特點
該時鐘輸出電路用于將該存儲控制器的內(nèi)部時鐘或其反相信號經(jīng)輸出 IO端口輸出，作為一存儲器的工作時鐘；
該初次采樣電路用于以該存儲器的數(shù)據(jù)選通信號或其延后的信號為采 樣信號，對該存儲器輸出的讀數(shù)據(jù)進行初次采樣，每一時鐘周期將初次采樣 到的一組讀數(shù)據(jù)輸出或延遲后輸出。
進一步地，上述讀數(shù)據(jù)采樣裝置還可具有以下特點
該溫差補償電路用該內(nèi)部時鐘或其延遲后的信號對該反饋時鐘或其另 一延遲后的信號采樣并保證在DDR器件的整個工作范圍內(nèi)可采樣到不同電 平，采樣到第一電平則選擇CLK^采樣到的讀數(shù)據(jù)延遲1^T后輸出，采樣到 第二電平則選擇CLK22采樣到的讀數(shù)據(jù)直接輸出或延遲(k-l"T后輸出，穩(wěn) 定地采樣到第二電平的最低溫度為該閾值溫度。
進一步地，上述讀數(shù)據(jù)采樣裝置還可具有以下特點
該溫差補償電路包括第一采樣單元、第二采樣單元、第三采樣單元、第 四采樣單元和選擇器，該第一采樣單元和第二采樣單元的數(shù)據(jù)輸入端均連接 到初次采樣電路的數(shù)據(jù)輸出端，第一采樣單元的數(shù)據(jù)輸出端連接到第三采樣 單元的數(shù)據(jù)輸入端，第二采樣單元和第三采樣單元的數(shù)據(jù)輸出端連接到該選 擇器不同的輸入端，該第一采樣單元和第三采樣單元以CLK^為采樣時鐘， 該第二采樣單元以CLK22為采樣時鐘；
該第四采樣單元以該內(nèi)部時鐘或其延遲后的信號為采樣時鐘，其數(shù)據(jù)輸 入端連接該反饋時鐘或其另一延遲后的信號，其數(shù)據(jù)輸出端連接到該選擇器 的選通控制端，該選擇器在第四采樣單元輸出為第一電平時，選通第三采樣 單元連接到的輸入端，在第四采樣單元輸出為第二電平時，選通第二采樣單 元連4妄到的輸入端；
所述采樣單元在時鐘上升沿或下降沿采樣并輸出采樣到的數(shù)據(jù)，在下一次采樣再更新輸出數(shù)據(jù)。
進一步地，上述讀數(shù)據(jù)采樣裝置還可具有以下特點，還包括在該讀數(shù)據(jù) 采樣裝置的元件之間設(shè)置的一個或多個延時器。
進一步地，上述讀數(shù)據(jù)采樣裝置還可具有以下特點
還包括一溫度檢測裝置；該溫差補償電路根據(jù)實時檢測到的工作溫度與
預(yù)設(shè)的閾值溫度的比較結(jié)果，判斷工作溫度是否小于該閾值溫度。
進一步地，上述讀數(shù)據(jù)采樣裝置還可具有以下特點，該讀數(shù)據(jù)采樣裝置
中元件的延時參數(shù)滿足以下條件 m*T<DL <(m+l)*T; m*T+DLr< DLhl <DLr+(m+l)*T;
其中，DLn和DLh,分別為工作溫度小于閣值溫度和大于等于閾值溫度 時初次采樣電路輸出數(shù)據(jù)相對CLK21的延遲，m=0,l，2....; DL「為CLK22相 對CLK21采樣時鐘的延遲，DLr小于T;
并且，工作溫度小于閾值溫度和大于等于閾值溫度時數(shù)據(jù)同步電路的輸 入數(shù)據(jù)相對CLK3的延遲位于CLK3的同 一采樣周期。
進一步地，上述讀數(shù)據(jù)采樣裝置還可具有以下特點
該存儲器為雙倍速內(nèi)存，該存儲控制器為雙倍速內(nèi)存控制器，該采樣單 元為邊沿觸發(fā)器。
綜上所述，上述裝置可以根據(jù)溫度進行自適應(yīng)調(diào)整，實現(xiàn)在同一時鐘周 期內(nèi)完成高溫和低溫下的讀數(shù)據(jù)采樣，無需軟件控制。
本發(fā)明要解決的技術(shù)問題是提供一種讀數(shù)據(jù)采樣的溫度自適應(yīng)調(diào)整方 法，在高溫及低溫下都可以穩(wěn)定地采樣到讀取的數(shù)據(jù)，無需軟件控制。
為了解決上述問題，本發(fā)明提供了一種讀數(shù)據(jù)采樣的溫度自適應(yīng)調(diào)整方 法，應(yīng)用于包括一存儲控制器和一存儲器的系統(tǒng)，該存儲控制器的內(nèi)部時鐘 或其反相信號經(jīng)一輸出IO端口作為該存儲器的工作時鐘，該溫度自適應(yīng)調(diào) 整方法包括以該存儲器的數(shù)據(jù)選通信號或其延后的信號為采樣信號，對該存儲器輸 出的讀數(shù)據(jù)進行初次采樣，每一時鐘周期將初次采樣到的 一組讀數(shù)據(jù)輸出或
延遲后輸出；
使用采樣時鐘CLKu和CLK22分別對初次采樣電路輸出的讀數(shù)據(jù)進行第 二次采樣，在工作溫度小于一閾值溫度時，將CLK21采樣到的讀數(shù)據(jù)延遲 HT后輸出，否則，將CLK22采樣到的讀數(shù)據(jù)直接輸出或延遲(k-l"T后輸 出，其中，T為一個時鐘周期，k=l，2,...， CLK2,為該工作時鐘經(jīng)輸入IO端 口反饋回該存儲控制器內(nèi)的反饋時鐘或其延遲后的信號，CLK22為該反饋時 鐘的反相信號或其延遲后的信號；
以該存儲控制器的內(nèi)部時鐘或其延遲后的信號為采樣時鐘CLK3，對溫 差補償電路輸出的讀數(shù)據(jù)或其延遲后的讀數(shù)據(jù)進行第三次采樣；
進一步地，上述溫度自適應(yīng)調(diào)整方法還可具有以下特點
實時檢測該存儲控制器或存儲器的工作溫度，并根據(jù)與預(yù)設(shè)的閾值溫度 的比較結(jié)果，判斷工作溫度是否小于該閾值溫度；或者
用該內(nèi)部時鐘或其延遲后的信號對該反饋時鐘或其另一延遲后的信號 采樣并保證在DDR器件的整個工作范圍內(nèi)可采樣到不同電平，采樣到第一 電平則選擇CLK21采樣到的讀數(shù)據(jù)延遲k*T后輸出，采樣到第二電平則選褲: CLK22采樣到的讀數(shù)據(jù)直接輸出或延遲(k-iy^T后輸出，以穩(wěn)定地采樣到第二 電平的最低溫度為該閾值溫度。
進一步地，上述溫度自適應(yīng)調(diào)整方法還可具有以下特點，通過"il置和調(diào) 整該存儲控制器中讀數(shù)據(jù)采樣裝置的元件的延時參數(shù)，使得做第二次采樣和 第三次采樣時滿足以下條件
m?！碊Lu〈(m+l)承T;
m*T+DLr< DLhl <DLr+(m+l)*T;
其中，DLn和DLht分別為工作溫度小于閾值溫度和大于等于闊值溫度 時初次采樣電路輸出數(shù)據(jù)相對CLK2i的延遲，m=0,l,2....; DLr為CLK22相 對CLK21采樣時鐘的延遲，DLr小于T;
并且，工作溫度小于閾值溫度和大于等于閾值溫度時第三次采樣要采樣的讀數(shù)據(jù)相對CLK3的延遲位于CLK3的同 一采樣周期。
進一步地，上述溫度自適應(yīng)調(diào)整方法還可具有以下特點，該存儲器為雙 倍速內(nèi)存，該存儲控制器為雙倍速內(nèi)存控制器，該采樣單元為邊沿觸發(fā)器。
綜上所述，上述方法可以根據(jù)溫度進行自適應(yīng)調(diào)整，實現(xiàn)在同一時鐘周 期內(nèi)完成高溫和低溫下的讀數(shù)據(jù)采樣，無需軟件控制。


圖1是DDR總線讀數(shù)據(jù)的操作時序圖2是現(xiàn)有DDR控制器讀數(shù)據(jù)采樣裝置的功能單元圖3是現(xiàn)有DDR控制器讀數(shù)據(jù)采樣裝置的電路圖4是本發(fā)明實施例DDR控制器讀數(shù)據(jù)采樣裝置的功能單元圖，同時 示出了與DDR芯片的連接關(guān)系；
圖5是本發(fā)明實施例DDR控制器讀數(shù)據(jù)采樣裝置的電路圖6A和圖6B是本發(fā)明實施例DDF3和DDF4采樣的示意圖。
具體實施例方式
圖4示出了本實施例DDR控制器讀數(shù)據(jù)采樣裝置的功能單元，包括時 鐘輸出電路，初次采樣電路、溫差補償電路和數(shù)據(jù)同步電路。該圖中同時示 出了該采樣電路連接與DDR芯片的連接關(guān)系。
對比圖4和圖2可以看出，本實施例是在初次采樣電路和數(shù)據(jù)同步電路 之間增加了一個溫差補償電路。該溫差補償電路用于以DDR工作時鐘CK 經(jīng)輸入10端口反饋回該存儲控制器內(nèi)的反饋時鐘FB—CLK及其反相信號 FB—INV一CLK為采樣時鐘，分別對初次采樣到的讀數(shù)據(jù)進行第二次采樣， 在工作溫度小于一閾值溫度時，將FB一CLK采樣到的讀數(shù)據(jù)延遲一時鐘周 期后輸出，否則，將FB—INV一CLK采樣到的讀數(shù)據(jù)直接輸出。文中也將小 于該閾值溫度的工作溫度稱為低溫，將大于等于該閾值溫度的工作溫度稱為
兩》顯。對比圖5和圖3可以看出，本實施例時鐘輸出電路的具體結(jié)構(gòu)和連接關(guān) 系均與圖3中的時鐘輸出電路相同，這里不再贅述。本實施例初次采樣電路
的具體結(jié)構(gòu)和連接關(guān)系與圖3中的初次采樣電路基本相同，唯一的差別在于 其數(shù)據(jù)輸出端(DFF1的Q端)連接到了溫差補償電路。本實施例數(shù)據(jù)同步 電路也由DFF2構(gòu)成，該DFF2的CK端同樣連接時鐘DCLK，但其數(shù)據(jù)輸 入端(DFF2的D端)改為與溫差補償電路的數(shù)據(jù)輸出端連接。
如圖5所示，溫差補償電路主要包括一輸入10端口、 一反相器、4個 邊沿觸發(fā)器DFF31,DFF32,DFF4和DFF5和一選擇器MUX。 DDR芯片的時 鐘CK輸入到該輸入10端口的PAD端，從時鐘輸出電路中輸出10端口的 PAD端直接環(huán)回即可。該輸入10端口的C端的輸出為時鐘CK經(jīng)輸入IO 端口反饋回DDR控制器內(nèi)的時鐘FB—CLK， FB一CLK被輸出到DFF31和 DFF32的CK端、反相器的輸入端和DFF5的D端。反相器將FB—CLK反相 后輸出到DFF4的CK端。DFF31和DFF4的D端與DFF1的Q端連接，DFF31 和DFF4用于對DQ_S1采樣，DFF31的采樣時鐘為FB_CLK。 DFF4的采樣 時鐘為對FB—CLK的反相信號FB—INV—CLK。 DFF32的D端連接到DFF31 的Q端，以FB—CLK為采樣時鐘對DFF32輸出數(shù)據(jù)再次采樣后輸出，在這 里相當(dāng)于1個延遲時間為T的延時器。
本實施例的選擇器MUX為一個二選一多選器，DFF32的Q端連接到 MUX的一輸入端(A端)，輸出數(shù)據(jù)表示為FB—Sl。 DFF4的Q端連接到該 MUX的另一輸入端(B端)，輸出數(shù)據(jù)表示為FB_S2。 DDF5使用DCLK為時 鐘采樣FB_CLK， DFF5的Q端連接到MUX的控制端S0，因此，DFF5的 輸出數(shù)據(jù)MUX—SEL將作為MUX的選通控制信號。示例中，當(dāng)S0=0時， MUX輸出A端的數(shù)據(jù)FB—S1 ，當(dāng)S0= 1時，MUX輸出B端的數(shù)據(jù)FB_S2 。
MUX的輸出端(Y端)連接到DFF2的D端，工作溫度大于閾值溫度時， MUX選通DFF4的輸出數(shù)據(jù)FB—S2作為DFF2的輸入數(shù)據(jù)，工作溫度小于 閾值溫度時，選通DFF32的輸出數(shù)據(jù)FB—SI作為DFF2的輸入數(shù)據(jù)。DFF2 的輸出數(shù)據(jù)為DQ一S2。 DFF5輸出電平在整個工作溫度范圍內(nèi)會發(fā)生變化， 該閾值溫度對應(yīng)著DFF5輸出電平為穩(wěn)定的高電平時最低的工作溫度。當(dāng)然， 在其他實施例中，如果系統(tǒng)中有溫度檢測裝置，可以設(shè)置閾值溫度并與實時檢測到的溫度進行比較來生成選通控制信號。
可以看出，該溫差補償電路引入了時鐘FB—CLK,由這個反饋的時鐘， 可以將數(shù)據(jù)從DQS，時鐘域過渡到DCLK時鐘域，同時針對低溫下的輸出 數(shù)據(jù)進行延時，以去除溫度的影響。
參照圖5 ， FB—CLK相對INV—DCLK的延遲Tm產(chǎn)Tpad—out+ Tpad—in。
DQ—SI的采樣時鐘DQS，相對INV—DCLK的延遲Tm2=Tpad—out + Tac +Tpad—in。
Tpad—out、 Tpad一out和Tac的含義和取值如背景技術(shù)所描述。Tpad一out十 Tpad一in在最高工作溫度下為7ns,在最低工作溫度下為4ns。
對DFF5,在最低工作溫度和最高工作溫度下，F(xiàn)B—CLK相對INV—DCLK 的延遲分別為4ns和7ns，加上信號反相帶來的3ns后，F(xiàn)B—CLK相對DCLK 的延遲在最低工作溫度和最高工作溫度分別為7ns和10ns。用DCLK對 FB—CLK采樣時，以DFF5輸出電平為穩(wěn)定的高電平時最低的工作溫度(大 致為FB—CLK相對DCLK延遲為9ns時的工作溫度)為閾值溫度，工作溫 度小于該閾值溫度時為低溫，DFF5采樣后的輸出為低電平，S0=0,選通 DFF32的輸出為MUX的輸出；工作溫度大于等于該溫度時為高溫，DFF5 采樣后的輸出為高電平，S0=1,選通DFF4的輸出為MUX的輸出。
在低溫時，如圖6A所示，DQS，即DQ_S1相對FB_CLK的延時為2ns 小于T, FB—CLK在采樣點fO采樣到DFFl的輸出數(shù)據(jù)DQ—SI;高溫時，如 圖6B所示，DQ—SI相對FB_CLK的延時大于3ns,大于0.5T小于1.5T,使 用FB—INV—CLK將在采樣點fl采樣到DQ—Sl。從圖6A和6B還可以看出， 高溫下FB—INV一CLK相對低溫下的FB—CLK多了 T的延遲(反相延遲0.5T, Tpadout+ Tpad—in多延遲0.5T),而FB—CLK采樣到的數(shù)據(jù)會在DFF32中 再采樣一次，其釆樣點fD，相對f0延遲為T。因此，高、低溫下溫差補償電 路幾乎在同一時刻輸出數(shù)據(jù)到數(shù)據(jù)同步電路。
低溫時，用DCLK對FB—CLK采樣并延遲T后的輸出數(shù)據(jù)D(^S1采樣， FB—CLK相對DCLK的延遲為Tpad—out+ Tpad—in的4ns加上INV—DCLK相對DCLK的延遲0.5T,加上在DFF31和DFF32采樣時的延遲2T,輸出數(shù) 據(jù)DQ—Sl相對DCLK的信號延遲為19ns。高溫下，Tpad—out+ Tpad一in變?yōu)?7ns，而DFF4采樣時的延遲為1.5T,因此輸出數(shù)據(jù)DQ一S1相對DLCK的信 號延遲也為19ns。均落在DFF5采樣時鐘的同一采樣周期(18ns 24ns)內(nèi)。在 DFF5以DCLK為采樣時鐘，可以在同一時鐘周期采樣到DQ—Sl。
為了保證DDR控制器能夠在同一采樣周期完成讀數(shù)據(jù)的采樣，應(yīng)滿足 以下三個條件
m?！碊Lu〈(m+l)承T;
m*T+DLr< DLhl <DLr+(m+l )*T;以及
其中，DL 和DLhl分別為低溫下和高溫下初次采樣電路輸出數(shù)據(jù) DQ_S1相對DFF31采樣時鐘(可以是FB—CLK或其延時信號)的延遲， m=0,l，2....; DLr為DFF4采樣時鐘(可以是FB—INV—CLK或其延時信號) 相對DFF31采樣時鐘的延遲(0.5T或再加小于0.5T的延時)；T為一個時 鐘周期。
此外，還應(yīng)滿足條件低溫下和高溫下DFF5的輸入讀數(shù)據(jù)(等于溫差 補償電路輸出數(shù)據(jù)或其延遲后的信號)相對DFF5采樣時鐘的延遲DLi和 DLh位于DFF5采樣時鐘的同一采樣周期，有
DLi =DL12 +(m+2)*T;
DLh =DLh2 + (m+l)*T+DLr
DL,2和DLh2分別為低溫下和高溫下DFF4采樣時鐘相對DCLK的延遲, n=0,l,2....。
應(yīng)當(dāng)說明的是，如果完全按照上述示例的參數(shù)，溫差補償電路只需要保 留DFF3并將其Q端連接到DFF2的D端即可，也可構(gòu)成另一個簡化的實施 例。此時DQS，在最高和最低工作溫度下相對DFF3采樣時鐘FB—CLK的延 遲分別為2ns和5ns，在同一個采樣周期內(nèi)，因此DFF3的輸出被同步到 FB_CLK上，而FB—CLK相對DFF2采樣時鐘DCLK的延遲在最高和最低工 作溫度下分別為7ns和10ns,再各加上6ns的采樣延遲，輸出數(shù)據(jù)在最高和 最低工作溫度下相對DCLK的延遲也在同一采樣周期內(nèi)。已經(jīng)可以實現(xiàn)上述目的。
但是，在不同的應(yīng)用場景下各個延遲參數(shù)或時鐘輸出電路、數(shù)據(jù)同步電 路等都可能有所不同。實際應(yīng)用中還可能存在一些其他因素會影響高溫和低
溫下FB—CLK相對DQS'的采樣延時，同時還有千擾的存在。因此設(shè)計時 應(yīng)考慮更多的裕量，以擴大可應(yīng)用的場景。
例如，當(dāng)Tac在最高和最低工作溫度下分別為2ns和7ns, Tpad—out和 Tpad—in在最高和最低工作溫度下不變時，該簡化的實施例就不能實現(xiàn)在同 一采樣周期完成采樣的目的了。而采用圖5的結(jié)構(gòu)則可以。因為111=0,在最 低工作溫度時DLn-2，在最高工作溫度時DLlh=7, DLr=3,在最低和最高工 作溫度下，m承T〈DLf(m+l"T和m*T+DLr< DLM <DLr+(m+l)*T的條件都是 可以滿足的，但還要校檢工作溫度為閾值溫度時，初次采樣電路的輸出 DQ—SI相對DFF3的采樣時鐘(本示例為FB—CLK)的延遲D"是否大于 4ns。參照之前對DFF5采樣的分析，F(xiàn)B—CLK相對DCLK的延遲在7ns 10ns 的范圍內(nèi)變化。而該閾值溫度仍大致對應(yīng)著FB—CLK相對DCLK延遲為9ns 時的工作溫度，而Tac的變化范圍為2ns 7ns，工作溫度為閾值溫度時初次 采樣電路的輸出數(shù)據(jù)DQ—SI相對FB—CLK的延遲DL化可以滿足大于4ns的 要求。而低溫下和高溫下溫差補償電路輸出數(shù)據(jù)相對DCLK的延遲并沒有 變化，因此DDR控制器可以在同 一采樣周期完成對讀數(shù)據(jù)的采樣。
如果因參數(shù)變化，圖5中的結(jié)構(gòu)不能滿足上述條件，可以通過增加一些 延時器來達到上述條件。
假定Tac在最高和最低工作溫度下仍為2ns和7ns,但因Tpad—out加 Tpad一in的延遲范圍變?yōu)?.5ns 8.5ns， FB—CLK在最高和最低工作溫度下相 對DCLK的延遲變?yōu)?.5 11.5ns。此時，在對應(yīng)于該延遲為9ns的溫度下， DLm很可能無法滿足大于4ns的要求。此時可以在DFFl的Q端連接一可延 遲1.5ns的延時器DL，將該延時器的數(shù)據(jù)作為初次采樣電路的輸出數(shù)據(jù) DQ_S1，這樣就可以滿足工作溫度為閾值溫度時，初次采樣電路的輸出 DQ—SI相對DFF3的采樣時鐘的延遲大于4ns的條件了 。此時，低溫下和高 溫下溫差補償電路輸出H據(jù)相對DCLK的延遲變?yōu)?0.5ns,仍在DCLK的 同一采樣周期內(nèi)。假定Tpad—out加Tpad—in的延遲變?yōu)? 6ns, Tac的延遲為2ns和7ns, FB—CLK在最高和最低工作溫度下相對DCLK的延遲變?yōu)? 9ns。此時在整 個工作溫度范圍DFF5都將輸出同一電平，不能滿足要求的。此時，可將 FB—CLK經(jīng)一延時器延時lns再輸出到DFF5的D端，其它連接關(guān)系不變。 這樣DFF5采樣時鐘在最高和最低工作溫度下相對DCLK的延遲仍為 7 10ns,且在Tpad—out加Tpad—in的延遲為5ns時的溫度大致為閾值溫度， 這樣可以滿足工作溫度為閾值溫度時，初次采樣電路的輸出DQ—SI相對 DFF3的采樣時鐘的延遲大于4ns的條件了。此時，低溫下和高溫下溫差補 償電路輸出數(shù)據(jù)相對DCLK的延遲變?yōu)?8ns，如有小的變化就有可能會位 于2個采樣周期，因此，此時可以在MUX的Y輸出端再連接一個延時器， 延時lns再輸出到DFF5即可。增加的延時器DL可以用硬BUFFER或者門 電路或者專用延時單元如ICELL等實現(xiàn)。
由此可以看出，本發(fā)明還可以應(yīng)用于其他需要進行讀數(shù)據(jù)采樣的應(yīng)用場 景，在這些場景下，至少具有一個存儲控制器和一存儲器，該存儲控制器的 內(nèi)部時鐘經(jīng)一輸出IO端口后作為存儲器的工作時鐘，且需要根據(jù)該存儲器 輸出的數(shù)據(jù)選通信號對該存儲器輸出的讀數(shù)據(jù)進行采樣，并最終同步到內(nèi)部 時鐘上。在這些適用的應(yīng)用場景下，除延時參數(shù)外，對最高工作溫度和最低 工作溫度的定義也有可能不同，圖5的結(jié)構(gòu)也可以有很多種變化的，也可能 是初次采樣電路中不設(shè)置有反相器，或在數(shù)據(jù)同步電路中使用INV—DCLK 采樣等等。對于各種不同的應(yīng)用場景下，針對實際的結(jié)構(gòu)和延時參數(shù)，按照 上述條件就可以搭建出能夠在同一采樣時鐘完成讀數(shù)據(jù)采樣的DDR讀數(shù)據(jù) 采樣裝置。
下面描述一下本實施例讀數(shù)據(jù)采樣的方法，包括
步驟一，用DQS，信號對DDR芯片的讀數(shù)據(jù)進行初次采樣，每一時鐘 周期輸出一組讀數(shù)據(jù)；
步驟二，用采樣時鐘CLK21和CLK22分別對初次采樣到的讀數(shù)據(jù)進行第 二次采樣，在工作溫度小于一閾值溫度時，將CLK21采樣到的讀數(shù)據(jù)延遲 WT后輸出，否則，將CLK22采樣到的讀數(shù)據(jù)直接輸出或延遲(k-l^T后輸出，k=l,2,...;
CLK21為FB—CLK或其延遲后的信號，CLK22為FB—INV—CLK或其延 遲后的信號。在工作溫度可檢測時，該閾值溫度可以為一設(shè)定值?；蛘?，用 DCLK或其延遲后的信號對FB—CLK或其延遲后的信號采樣并保證在DDR 器件的整個工作范圍內(nèi)可采樣到不同電平，采樣到第一電平則選擇CLK21 采樣到的讀數(shù)據(jù)延遲k*T后輸出，采樣到第二電平則選擇CLK22采樣到的讀 數(shù)據(jù)直接輸出或延遲(k-l^T后輸出。此時，以穩(wěn)定地采樣到第二電平的最 低溫度為閾值溫度。
步驟三，以DLCK或其延遲后的信號為采樣時鐘，對第二次采樣到的 讀數(shù)據(jù)進行采樣。
上述延遲后的信號包括反相信號。FB—CLK、 FB—INV—CLK和DLCK作 為采樣時鐘時，均以時鐘周期為采樣周期。
權(quán)利要求
1、一種存儲控制器中的讀數(shù)據(jù)采樣裝置，包括一時鐘輸出電路、一初次采樣電路和一數(shù)據(jù)同步電路，其特征在于，還包括連接在該初次采樣電路和數(shù)據(jù)同步電路之間的一溫差補償電路，其中該溫差補償電路用于使用采樣時鐘CLK21和CLK22分別對初次采樣電路輸出的讀數(shù)據(jù)進行第二次采樣，在工作溫度小于一閾值溫度時，將CLK21采樣到的讀數(shù)據(jù)延遲k*T后輸出，否則，將CLK22采樣到的讀數(shù)據(jù)直接輸出或延遲(k-1)*T后輸出；該數(shù)據(jù)同步電路以該存儲控制器的內(nèi)部時鐘或其延遲后的信號為采樣時鐘CLK3，對溫差補償電路輸出的讀數(shù)據(jù)或其延遲后的數(shù)據(jù)進行采樣；其中，T為一個時鐘周期，k＝1，2，...，CLK21為該時鐘輸出電路輸出的一存儲器工作時鐘經(jīng)輸入IO端口反饋回該存儲控制器內(nèi)的反饋時鐘或其延遲后的信號，CLK22為該反饋時鐘的反相信號或其延遲后的信號。
2、 如權(quán)利要求1中的讀數(shù)據(jù)采樣裝置，其特征在于該時鐘輸出電路用于將該存儲控制器的內(nèi)部時鐘或其反相信號經(jīng)輸出 IO端口輸出，作為一存儲器的工作時鐘；該初次采樣電路用于以該存儲器的數(shù)據(jù)選通信號或其延后的信號為采 樣信號，對該存儲器輸出的讀數(shù)據(jù)進行初次采樣，每一時鐘周期將初次采樣 到的一組讀數(shù)據(jù)輸出或延遲后輸出。
3、 如權(quán)利要求1或2中的讀數(shù)據(jù)采樣裝置，其特征在于該溫差補償電路用該內(nèi)部時鐘或其延遲后的信號對該反饋時鐘或其另 一延遲后的信號采樣并保證在DDR器件的整個工作范圍內(nèi)可采樣到不同電 平，采樣到第一電平則選擇CLK^采樣到的讀數(shù)據(jù)延遲]^T后輸出，采樣到 第二電平則選擇CLK22采樣到的讀數(shù)據(jù)直接輸出或延遲(k-l"T后輸出，穩(wěn) 定地采樣到第二電平的最低溫度為該閾值溫度。
4、 如權(quán)利要求3中的讀數(shù)據(jù)采樣裝置，其特征在于該溫差補償電路包括第一采樣單元、第二采樣單元、第三采樣單元、第 四采樣單元和選擇器，該第 一采樣單元和第二采樣單元的數(shù)據(jù)輸入端均連接 到初次采樣電路的數(shù)據(jù)輸出端，第 一采樣單元的數(shù)據(jù)輸出端連接到第三采樣 單元的數(shù)據(jù)輸入端，第二采樣單元和第三采樣單元的數(shù)據(jù)輸出端連接到該選擇器不同的輸入端，該第一采樣單元和第三采樣單元以CLKu為采樣時鐘， 該第二采樣單元以CLK22為采樣時鐘；該第四采樣單元以該內(nèi)部時鐘或其延遲后的信號為采樣時鐘，其數(shù)據(jù)輸 入端連接該反饋時鐘或其另一延遲后的信號，其數(shù)據(jù)輸出端連接到該選擇器 的選通控制端，該選擇器在第四采樣單元輸出為第一電平時，選通第三采樣 單元連接到的輸入端，在第四采樣單元輸出為第二電平時，選通第二采樣單 元連接到的輸入端；所述采樣單元在時鐘上升沿或下降沿采樣并輸出采樣到的數(shù)據(jù)，在下一 次采樣再更新輸出數(shù)據(jù)。
5、 如權(quán)利要求4中的讀數(shù)據(jù)采樣裝置，其特征在于，還包括在該讀數(shù) 據(jù)采樣裝置的元件之間設(shè)置的一個或多個延時器。
6、 如權(quán)利要求1或2中的讀數(shù)據(jù)采樣裝置，其特征在于還包括一溫度檢測裝置；該溫差補償電路根據(jù)實時檢測到的工作溫度與 預(yù)設(shè)的閾值溫度的比較結(jié)果，判斷工作溫度是否小于該閾值溫度。
7、 如權(quán)利要求1或2或4或5中的讀數(shù)據(jù)采樣裝置，其特征在于，該 讀數(shù)據(jù)采樣裝置中元件的延時參數(shù)滿足以下條件<formula>formula see original document page 3</formula>其中，DLu和DLhi分別為工作溫度小于閾值溫度和大于等于閾值溫度 時初次采樣電路輸出數(shù)據(jù)相對CLK2i的延遲，m=0,l,2....; DLr為CLK22相 對CLK21采樣時鐘的延遲，DLr小于T;并且，工作溫度小于閾值溫度和大于等于閾值溫度時數(shù)據(jù)同步電路的輸 入數(shù)據(jù)相對CLK3的延遲位于CLK3的同一采樣周期。
8、 如權(quán)利要求1或2或4或5中的讀數(shù)據(jù)采樣裝置，其特征在于該存儲器為雙倍速內(nèi)存，該存儲控制器為雙倍速內(nèi)存控制器，該采樣單 元為邊沿觸發(fā)器。
9、 一種讀數(shù)據(jù)采樣的溫度自適應(yīng)調(diào)整方法，應(yīng)用于包括一存儲控制器 和一存儲器的系統(tǒng)，該存儲控制器的內(nèi)部時鐘或其反相信號經(jīng)一輸出10端 口作為該存儲器的工作時鐘，該溫度自適應(yīng)調(diào)整方法包括以該存儲器的數(shù)據(jù)選通信號或其延后的信號為采樣信號，對該存儲器輸 出的讀數(shù)據(jù)進行初次采樣，每一時鐘周期將初次釆樣到的一組讀數(shù)據(jù)輸出或 延遲后輸出；使用采樣時鐘CLK21和CLK22分另'J對初次采樣電路輸出的讀數(shù)據(jù)進行第 二次采樣，在工作溫度小于一閾值溫度時，將CLK21采樣到的讀數(shù)據(jù)延遲 k承T后輸出，否則，將CLK22采樣到的讀數(shù)據(jù)直接輸出或延遲(k-l"T后輸 出，其中，T為一個時鐘周期，k=l,2,...， CLK^為該工作時鐘經(jīng)輸入IO端 口反饋回該存儲控制器內(nèi)的反饋時鐘或其延遲后的信號，CLK22為該反饋時 鐘的反相信號或其延遲后的信號；以該存儲控制器的內(nèi)部時鐘或其延遲后的信號為采樣時鐘CLK3,對溫 差補償電路輸出的讀數(shù)據(jù)或其延遲后的讀數(shù)據(jù)進行第三次采樣；
10、 如權(quán)利要求9中的溫度自適應(yīng)調(diào)整方法，其特征在于實時檢測該存儲控制器或存儲器的工作溫度，并根據(jù)與預(yù)設(shè)的閾值溫度 的比較結(jié)果，判斷工作溫度是否小于該閾值溫度；或者用該內(nèi)部時鐘或其延遲后的信號對該反饋時鐘或其另一延遲后的信號 采樣并保證在DDR器件的整個工作范圍內(nèi)可采樣到不同電平，采樣到第一 電平則選擇CLK21采樣到的讀數(shù)據(jù)延遲k*T后輸出，采樣到第二電平則選擇 CLK22采樣到的讀數(shù)據(jù)直接輸出或延遲(k-l)叮后輸出，以穩(wěn)定地采樣到第二 電平的最低溫度為該閾值溫度。
11、 如權(quán)利要求10中的溫度自適應(yīng)調(diào)整方法，其特征在于，通過設(shè)置 和調(diào)整該存儲控制器中讀數(shù)據(jù)采樣裝置的元件的延時參數(shù)，使得做第二次采樣和第三次采樣時滿足以下條件 m承T〈DLu〈(m+l)叮； m*T+DLr< DLhl <DLr+(m+l)*T;其中，DLn和DLhl分別為工作溫度小于閾值溫度和大于等于閾值溫度 時初次采樣電路輸出數(shù)據(jù)相對CLK21的延遲，m=0,1,2....; DLr為CLK22相 對CLK21采樣時鐘的延遲，DLr小于T;并且，工作溫度小于閾值溫度和大于等于閾值溫度時第三次采樣要采樣 的讀數(shù)據(jù)相對CLK3的延遲位于CLK3的同 一采樣周期。
12、如權(quán)利要求9或10或11的溫度自適應(yīng)調(diào)整方法，其特征在于該存儲器為雙倍速內(nèi)存，該存儲控制器為雙倍速內(nèi)存控制器，該采樣單 元為邊沿觸發(fā)器。
全文摘要
一種用于讀數(shù)據(jù)采樣的溫度自適應(yīng)調(diào)整方法及讀數(shù)據(jù)采樣裝置，該裝置包括一時鐘輸出電路、一初次采樣電路、一數(shù)據(jù)同步電路和一溫差補償電路，該溫差補償電路用于使用采樣時鐘CLK₂₁和CLK₂₂分別對初次采樣電路輸出的讀數(shù)據(jù)進行第二次采樣，在工作溫度小于一閾值溫度時，將CLK₂₁采樣到的讀數(shù)據(jù)延遲k*T后輸出，否則，將CLK₂₂采樣到的讀數(shù)據(jù)直接輸出或延遲(k-1)*T后輸出；該數(shù)據(jù)同步電路以該存儲控制器的內(nèi)部時鐘或其延遲后的信號為采樣時鐘CLK₃，對溫差補償電路輸出的讀數(shù)據(jù)或其延遲后的數(shù)據(jù)進行采樣。本發(fā)明在高溫及低溫下都可以穩(wěn)定地采樣到讀取的數(shù)據(jù)，無需軟件控制。
文檔編號G11C7/22GK101645301SQ20091008503
公開日2010年2月10日 申請日期2009年5月27日 優(yōu)先權(quán)日2009年5月27日
發(fā)明者川 林 申請人:北京中星微電子有限公司