專利名稱：非易失性動(dòng)態(tài)隨機(jī)存取存儲(chǔ)設(shè)備的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體存儲(chǔ)設(shè)備，尤其涉及一種非易失性動(dòng)態(tài)隨MM^i殳備(NVDRAM)及其操作方法。
背景技術(shù)：
一般而言，半導(dǎo)M^i更備可以分成隨M取存儲(chǔ)器(以下簡(jiǎn)稱RAM)和只讀存儲(chǔ)器(以下簡(jiǎn)稱ROM) 。 RAM是易失性的，而ROM則是非易失性的。換言之，即使移走電源，ROM還能保持存儲(chǔ)的數(shù)據(jù)，但是，若移走電源，則RAM就不能保持存儲(chǔ)的數(shù)據(jù)。
已t艮的許多RAM采用場(chǎng)效晶體管的存儲(chǔ)電荷能力的優(yōu)點(diǎn)，而當(dāng)作存儲(chǔ)單元。此單元本質(zhì)上可以是動(dòng)態(tài)的或靜態(tài)的。眾所周知，
動(dòng)態(tài)單元可以只釆用一個(gè)場(chǎng)效晶體管，而靜態(tài)單元?jiǎng)t可以正反組態(tài)排列。因?yàn)楫?dāng)供應(yīng)到存儲(chǔ)器的電源供電電壓失去或關(guān)閉時(shí)，存儲(chǔ)在這些單元中的信息就會(huì)失去，所以這幾種單元稱為易失性單元。在必需保持存儲(chǔ)的易失信息的情形下，必需將替代性電源，如電池系統(tǒng)，連接到存儲(chǔ)器，以在主電源失效的情形下使用。
圖1A為傳統(tǒng)易失性動(dòng)態(tài)RAM器件中的動(dòng)態(tài)單元的電路圖。如圖所示，使用電容器Cap存儲(chǔ)數(shù)據(jù)，即，邏輯高或低數(shù)據(jù)"l"或"0"。當(dāng)M0S晶體管MOS通過字線電壓Vg導(dǎo)通時(shí)，電容器Cap響應(yīng)位線電壓Vbl充電或放電。位線電壓Vbl在邏輯高電平時(shí)，則電容器Cap被充電，即存儲(chǔ)'1"。否則，電容器Cap放電，即存儲(chǔ)"0"。在此，電容器Cap的板線由板線電壓Vcp供應(yīng)。 一般而言，板線電壓Vcp為0 V或供電電壓的一半。
同時(shí)，為了不用替代性電源就能保持信息，習(xí)知的器件能提供可變閾值電壓，如具有金屬-氮化物-氧化物-硅(MNOS)的場(chǎng)效晶體管
和具有浮動(dòng)?xùn)艠O的場(chǎng)效晶體管，而且也能長(zhǎng)期以非易失方式存儲(chǔ)信息。通過將非易失性器件并入存儲(chǔ)單元，當(dāng)主電源發(fā)生電源中斷或失效時(shí)，不需要*或替代性電源，以保留信息，就可以提供正常^Mt的揮發(fā)性單元。
使用非易失性MN0S晶體管或相關(guān)器件的非易失性存儲(chǔ)單元能夠保留易失性地存儲(chǔ)在單元中的信息一段適當(dāng)?shù)臅r(shí)間周期。但是，這些器件需要高壓脈沖，用于寫入和擦除信息。
下面，將參考美國(guó)專利，詳細(xì)說明傳統(tǒng)非易失性動(dòng)態(tài)單元。
例如， 一篇由J. J. Chang和R. A. Kenyon在1975年10月28日發(fā)表，發(fā)明名稱為"DYNAMIC MEMORY WITH NON-VOLATILEBACK-UPMODE"的常被引用的美國(guó)專利第3, 916， 390號(hào)，其揭露了使用二氧化硅和氮化硅構(gòu)成的雙絕緣體的使用，以便電源失效時(shí)非易失性地存儲(chǔ)信息。另一個(gè)能夠通過使用NMOS結(jié)構(gòu)存儲(chǔ)非易失性信息的動(dòng)態(tài)單元的范例，包括一篇由K. U. Stein等人在1977年10月25日發(fā)表，其發(fā)明名稱為"DYNAMIC SINGLE-TRANSISTOR MEMORYELEMENT FOR RELATIVELY PERMANENT MEMORIES"的美國(guó)專利第4， 055， 837號(hào)，和一篇由W. Spence在1979年11月20日發(fā)表，發(fā)明名稱為"NON-VOLATILE RANDOM ACCESS MEMORY CELL"的美國(guó)專利第4, 175, 291號(hào)。這些具有非易失能力的動(dòng)態(tài)單元可以有令人滿意的操作。但是，它們通常需要較大的單元面積，較高的電壓，用于揮發(fā)性操作模式或^#內(nèi)存。
在一篇由DiMaria和Donelli J.在1984年發(fā)表，其發(fā)明名稱為"NON-VOLATILE RAM EDVICE"的美國(guó)專利第4， 471， 471號(hào)中，提供一種具有多個(gè)場(chǎng)效晶體管DRAM浮動(dòng)?xùn)艠O的非易失性動(dòng)態(tài)隨機(jī)存取
5存儲(chǔ)器(NVDRAM),其具有非易失性存儲(chǔ)器的特征。NVDRAM使用浮動(dòng)?xùn)艠O，用于在電源失效時(shí)非易失性地存儲(chǔ)信息，而且利用傳輸門上的雙電子注入體堆棧結(jié)構(gòu)(DEIS)，用于在電源恢復(fù)之后可以恢復(fù)數(shù)據(jù)。此種單元主要的缺點(diǎn)為因?yàn)镈EIS堆棧結(jié)構(gòu)位于單元的位線側(cè)上方，所以在所有單元中的數(shù)據(jù)都不可以從電容器并聯(lián)傳輸?shù)礁?dòng)?xùn)艠O。該數(shù)據(jù)要先通過導(dǎo)通傳輸晶體管，然后再感測(cè)供應(yīng)在位線上的電壓讀取。
為了克服上述的缺點(diǎn)，Acovic等A^ 1994年7月19日發(fā)表一篇名為"NON-VOLATILE DRAM CELL"的美國(guó)專利第5， 331， 188號(hào)，其中揭露一種緊密的單晶體管非易失性DRAM單元及其制造方法。在此由Acovic等人的專利中，DRAM單元具有位于存儲(chǔ)節(jié)點(diǎn)和浮動(dòng)?xùn)艠O之間的信道氧化物或雙電子注入體結(jié)構(gòu)，用于當(dāng)緊密的單晶體管結(jié)構(gòu)的電源中斷時(shí)，可以保留非易失性數(shù)據(jù)。
但是，在上述的DRAM單元中，電容器的板線電壓連接到接地電壓。電容器的電場(chǎng)只通過供應(yīng)到字線和位線的電壓產(chǎn)生。因此，浮動(dòng)?xùn)艠O應(yīng)該包括兩層，而且DRAM單元的尺寸該增加。此外，該DRAM單元的制造方法和工藝會(huì)更復(fù)雜。與板線電壓可以調(diào)整的DRAM單元相較，因?yàn)樽志€和位線應(yīng)該要供應(yīng)相當(dāng)高的電壓，所以NVDRAM會(huì)消耗較大的功率。

發(fā)明內(nèi)容
因此，本發(fā)明的目的是提供一種驅(qū)動(dòng)非易失性動(dòng)態(tài)隨M^儲(chǔ)器(NVDRAM)的裝置及方法，其中NVDRAM具有板線電壓可以調(diào)整的DRAM單元。
根據(jù)本發(fā)明的一方面，提供了一種包括在非易失性動(dòng)態(tài)隨*取存儲(chǔ)器(NVDRAM)中的單位單元，其包括連接到字線的控制柵極
層；用于存儲(chǔ)數(shù)據(jù)的電容器；用于將電容器中的存儲(chǔ)數(shù)據(jù)傳輸?shù)轿?br> 6線的浮動(dòng)晶體管，該浮動(dòng)晶體管的^t極為單層且作為臨時(shí)的數(shù)據(jù)存
儲(chǔ)點(diǎn)；及位于控制柵極層和浮動(dòng)晶體管的柵極之間的第一絕緣層，其中供應(yīng)到浮動(dòng)晶體管的本體的電壓是可控制的。
才艮據(jù)本發(fā)明的另一方面，提供了一種包括在非易失性動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(NVDRAM)中的單位單元，其包括由金屬制成且連接到字線的控制柵極層；用于存儲(chǔ)數(shù)據(jù)的電容器；及用于將電容器中的存儲(chǔ)數(shù)據(jù)傳輸?shù)轿痪€的浮動(dòng)晶體管，該浮動(dòng)晶體管的柵極為氮化物單層且作為臨時(shí)的數(shù)據(jù)存儲(chǔ)點(diǎn)，其中供應(yīng)到浮動(dòng)晶體管的本體的電壓是可控制的。
根據(jù)本發(fā)明的另一方面，提供了一種用于控制單位單元的非易失性動(dòng)態(tài)隨M取存儲(chǔ)器(NVDRAM),其包括用于接收外部電壓和產(chǎn)生具有各不同電平的多個(gè)內(nèi)部電壓的內(nèi)部電壓產(chǎn)生器；用于將多個(gè)內(nèi)部電壓的其中之一供應(yīng)到字線、位線和電容器板線的開關(guān)模塊；及用于控制開關(guān)模塊的模式控制器。
根據(jù)本發(fā)明的另一方面，提供了一種用于操作具有多個(gè)存儲(chǔ)單元，且各單元都具有一個(gè)電容器和一個(gè)具有浮動(dòng)?xùn)艠O的晶體管的非易失性動(dòng)態(tài)隨M取存儲(chǔ)器(NVDRAM)的方法，其包括下列步驟(A)對(duì)所有存儲(chǔ)單元的電容器充邏輯高電平數(shù)據(jù)；及(B)對(duì)具有其浮動(dòng)?xùn)艠O存儲(chǔ)有邏輯高電平數(shù)據(jù)的晶體管的存儲(chǔ)單元中的電容器放電。
該方法還包括刷新多個(gè)電容器的步驟(C)。
在該方法中通過使用一些字線和位線，將多個(gè)存儲(chǔ)單元排列成矩陣，步驟(C) 一行一行地執(zhí)行。
在該方法中，步驟(A)包括下列步驟(A-l)對(duì)連接到多個(gè)存儲(chǔ)單元的某一字線供應(yīng)第一閾值電壓，以導(dǎo)通所有存儲(chǔ)單元中的浮動(dòng)晶體管；(A-2)將邏輯高電平數(shù)據(jù)寫在連接到字線的存儲(chǔ)單元的電容器中；及(A-3)重復(fù)步驟(A-l)和(A-2)，直到在多個(gè)存儲(chǔ)單元中的所有電容器都充到邏輯高電平數(shù)據(jù)的電壓電平。
根據(jù)本發(fā)明的另一方面，提供了一種用于操作具有多個(gè)存儲(chǔ)單元，且各單元都具有一個(gè)電容器和一個(gè)具有浮動(dòng)^^極的晶體管的非
易失性動(dòng)態(tài)隨M取存儲(chǔ)器(NVDRAM)的方法，其包括下列步驟(A)向字線供應(yīng)由下列方程式所定義的電壓V,Vblp+(Vth_H+Vth-L)/2，其
中Vwp是位線預(yù)充電電壓，VtH為第一目標(biāo)閾值電壓，及VtH為第二
目標(biāo)閾值電壓；及(B)響應(yīng)閾值電壓是否是Vth—h或VtH，將邏輯高電平數(shù)據(jù)或低電平數(shù)據(jù)寫入電容器。
該方法還包括(C)通過對(duì)各字線供應(yīng)高于邏輯高電平數(shù)據(jù)的電壓電平，刷新多個(gè)存儲(chǔ)單元。
在該方法中步驟(A)還包括對(duì)除了供應(yīng)有V^的字線以外的其它字線供應(yīng)預(yù)定負(fù)電壓的步驟(A-1)。
根據(jù)本發(fā)明的另一方面，提供了一種用于操作具有多個(gè)存儲(chǔ)單元，且各單元都具有一個(gè)電容器和一個(gè)具有浮動(dòng)?xùn)艠O的晶體管的非易失性動(dòng)態(tài)隨M取存儲(chǔ)器(NVDRAM)的方法，其包括下列步驟(A)向所有存儲(chǔ)單元中的晶體管的所有柵極供應(yīng)第一預(yù)定電壓，以將電
子填入浮動(dòng)?xùn)艠O；(B)對(duì)所有存儲(chǔ)單元中所有的電容器充電；(C)將晶體管的閾值電壓降低到第一闊值電壓。
該方法還包括(E)在步驟(A)之前，備份電容器中收集的數(shù)據(jù)；及，(F)在步驟(C)之后，將備份的數(shù)據(jù)重新存儲(chǔ)在電容器中。
在該方法中，步驟(B)包括下列步驟(B-l)對(duì)電容器的一側(cè)供應(yīng)OV的電壓；及(B-2)對(duì)位線供應(yīng)邏輯高電平數(shù)據(jù)的電平電壓。
在該方法中，步驟(C)包括下列步驟(C-l)移除存儲(chǔ)單元中的浮動(dòng)晶體管的柵極中的電子；(C-2)通it^t存儲(chǔ)單元中的浮動(dòng)晶體管的柵極供應(yīng)第二閾值電壓，將電容器放電；及(C-3)重復(fù)步驟(C-1)到步驟(C-2),直到所有的電容器都放電。在該方法中步驟(C-1)包括下列步驟(C-1-a)對(duì)所有存儲(chǔ)單元中的浮動(dòng)晶體管的柵極供應(yīng)負(fù)電壓；(C-l-b)對(duì)存儲(chǔ)單元中電容器的金屬板供應(yīng)邏輯高電平數(shù)據(jù)的電壓電平；及(C-l-c)將浮動(dòng)晶體管的柵極中的電子移到存儲(chǔ)邏輯高電平數(shù)據(jù)的電容器。
在該方法中步驟(C-2)包括下列步驟(C-2-a)對(duì)浮動(dòng)晶體管的柵極供應(yīng)第二閾值電壓；及(C-2-b)將具有通過第二閾值電壓導(dǎo)通的浮動(dòng)晶體管的某些存儲(chǔ)單元中的電容器放電。
在該方法中步驟(C)包括刷新所有存儲(chǔ)單元的步驟(C-4)。
在該方法中，通過4吏用一些字線和位線將多個(gè)存儲(chǔ)單元排列成矩陣，步驟(C) 一行一行地執(zhí)行。
在該方法中，電容器為耦合電容器。
根據(jù)本發(fā)明的另 一方面，提供了 一種用于操作具有多個(gè)存儲(chǔ)單元，且各單元都具有一個(gè)電容器和一個(gè)具有浮動(dòng)?xùn)艠O的晶體管的非易失性動(dòng)態(tài)隨M取存儲(chǔ)器(NVDRAM)的方法，其包括下列步驟(A)移除存儲(chǔ)有邏輯高電平數(shù)據(jù)的存儲(chǔ)單元的浮動(dòng)?xùn)艠O中的電子；(B)通過向所有存儲(chǔ)單元中的晶體管的柵極供應(yīng)第二閾值電壓，使電容器放電；及(C)重復(fù)步驟(A)到步驟(B),直到所有的電容器都放電。
在該方法中步驟(A)包括下列步驟(A-l)對(duì)所有存儲(chǔ)單元中的浮動(dòng)晶體管的柵極供應(yīng)負(fù)電壓；(A-2)對(duì)存儲(chǔ)單元中電容器的金屬板供應(yīng)邏輯高電平數(shù)據(jù)的電壓電平；及(A-3)選擇性地將浮動(dòng)晶體管的柵極中的電子移到存儲(chǔ)邏輯高電平數(shù)據(jù)的電容器。
在該方法中步驟(B)包括下列步驟(B-l)對(duì)浮動(dòng)晶體管的柵極供應(yīng)第二闊值電壓；及(B-2)將具有通過第二闊值電壓導(dǎo)通的晶體管的某些存儲(chǔ)單元中的電容器放電。
在該方法中步驟(B)包括刷新存儲(chǔ)單元的步驟(B-3)。
在該方法中通過使用一些字線和位線將多個(gè)存儲(chǔ)單元排列成
9矩陣，步驟(B)—行一行地執(zhí)行。
在該方法中所述電容器為耦合電容器。


通過下述優(yōu)選實(shí)施例結(jié)合附圖的描述，本發(fā)明的上述及其它目
的與特征將會(huì)變得更加明顯，其中
圖1為根據(jù)習(xí)知技術(shù)的非易失性動(dòng)態(tài)隨^取存儲(chǔ)器(NVDRAM)
的單位單元的橫截面圖2A為根據(jù)本發(fā)明實(shí)施例的NVDRAM的單位單元的橫截面圖2B為圖2A所示的NVDRAM的單位單元的電路圖3A為根據(jù)本發(fā)明的另一實(shí)施例的NVDRAM的單位單元的橫截
面圖3B為圖3A所示的NVDRAM的單位單元的電路圖4為根據(jù)本發(fā)明另一實(shí)施例的NVDRAM的存儲(chǔ)體(bank )的框
圖5為根據(jù)本發(fā)明另一實(shí)施例的具有備份存儲(chǔ)器矩陣的NVDRAM的框圖6為圖3A所示的NVDRAM器件的正?；Ｊ降臋M截面圖；圖7為圖3A所示的NVDRAM器件在正?；拍綍r(shí)的浮動(dòng)?xùn)艠O的閾值電壓圖8為圖3A所示的NVDRAM器件在正?；Ｊ綍r(shí)的單位單元偏
壓務(wù)降的橫截面圖9為圖3A所示的NVDRAM器件在正?；Ｊ綍r(shí)的單元偏壓條件的橫截面圖10為圖3A所示的NVDRAM器件的正常化模式表示圖；及圖11為圖3A所示的NVDRAM器件在程序模式時(shí)的閾值電壓圖。
具體實(shí)施例方式
下面，將參照附圖詳細(xì)說明非易失性動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器
(NVDRAM)。
圖2A為根據(jù)本發(fā)明實(shí)施例的NVDRAM的單位單元的橫截面圖。圖2B為圖2A所示的NVDRAM的單位單元的電路圖。
如圖2A所示，DRAM單元通常包括浮動(dòng)晶體管和電容器207。但是，NVDRAM的單位單元還包括在浮動(dòng)晶體管的柵極202上方的控制柵極201。以下，浮動(dòng)晶體管的柵極簡(jiǎn)稱為浮動(dòng)?xùn)艠O。
在本發(fā)明中，浮動(dòng)?xùn)艠O202為單層。此外，電容器207的板線被供應(yīng)以板線電壓Vep，而非接地電壓。結(jié)果，單位單元的尺寸可以減少。此外，單位單元的制造方法和工藝也可以簡(jiǎn)化。再者，因?yàn)殡娙萜?07被供應(yīng)以可控制的板線電壓，所以NVDRAM可以通過在連接到單位單元的字線和位線輸入一個(gè)相當(dāng)?shù)偷碾妷簛聿僮?。換言之，本發(fā)明的NVDRAM可以減少功率消耗。
在此，參考圖2A，控制柵極201和浮動(dòng)?xùn)艠O202是由多晶硅制成的；而且絕緣層位于控制柵極201和浮動(dòng)?xùn)艠O202之間。
圖3A為根據(jù)本發(fā)明另一實(shí)施例的NVDRAM的單位單元的橫截面圖。圖3B為圖3A所示的NVDRAM的單位單元的電路圖。
參考圖3A,浮動(dòng)?xùn)艠O303由氮化物層制成。換言之，單位單元具有硅-氧化物-氮化物-氧化物-硅(SONOS)結(jié)構(gòu)301到305。但是，若控制柵極301是由金屬制成的，則不需要第一氧化物絕緣層302。因此，單位單元可以具有金屬-氮化物-氧化物-硅(MNOS)結(jié)構(gòu)。
圖4為根據(jù)本發(fā)明另一實(shí)施例的NVDRAM的存儲(chǔ)體的框圖。
其中一部分包括^f莫式控制器401、內(nèi)部電壓產(chǎn)生器402、位線預(yù)充電電壓開關(guān)模塊403、字線譯碼器404、板線電壓開關(guān)模塊405、單元模塊406、字線電壓開關(guān)模塊407、位線譯碼器408、感測(cè)放大器409和數(shù)據(jù)輸入/輸出緩沖器410。
在此，省略通用^:,即在通用DRAM中的操作模塊的詳細(xì)說明。
例如，在通用DRAM中常用的位線譯，碼器404和字線譯，碼器408。因
此，省#線譯碼器404、數(shù)據(jù)輸入/輸出緩沖器410、感測(cè)放大器
409、單元模塊406和字線譯碼器408的說明。但是，在單元模塊
406中的各單位單元都是非易失性存儲(chǔ)單元，如示于圖2A或圖3A的單位單元。
在存儲(chǔ)體中，用于驅(qū)動(dòng)非易失性動(dòng)態(tài)隨;IM^取存儲(chǔ)器(NVDRAM)中包括多個(gè)單位單元的多個(gè)存儲(chǔ)單元模塊的電路，包括用于接收外部電壓且產(chǎn)生多個(gè)具有各不同電平的內(nèi)部電壓的內(nèi)部電壓產(chǎn)生器402;用于將多個(gè)內(nèi)部電壓的其中之一供應(yīng)到字線、位線和電容器板線的開關(guān)模塊；及用于控制開關(guān)模塊的模式控制器401。其中，開關(guān)模塊包括用于將多個(gè)內(nèi)部電壓的其中之一供應(yīng)到字線的字線電壓開關(guān)模塊407;用于將多個(gè)內(nèi)部電壓的其中之一供應(yīng)到位線的位線預(yù)充電電壓開關(guān)模塊403;及用于將多個(gè)內(nèi)部電壓的其中之一供應(yīng)到電容器板線的板線電壓開關(guān)模塊405。
下面，詳細(xì)說明包括具有由多晶硅制成的浮動(dòng)?xùn)艠O的多個(gè)單位單元的NVDRAM的^作。當(dāng)NVDRAM包括具有SONOS或MNOR結(jié)構(gòu)的多個(gè)單元時(shí)，本發(fā)明將說明操作的不同處。
若外部電壓是隔離的，則NVDRAM將數(shù)據(jù)保持在各單元中；反之，若有供應(yīng)外部電壓，則NVDRAM作為易失性DRAM操作。因此，在本發(fā)明的NVDRAM中，操作模式包括4種模式回叫模式、正?；Ｊ?、DRAM模式和程序模式。
在回叫模式中，當(dāng)有供應(yīng)外部電壓時(shí)，為了將存儲(chǔ)在浮動(dòng)?xùn)艠O303中的數(shù)據(jù)傳送到電容器Cap,要檢查各存儲(chǔ)單元用于導(dǎo)通晶體管的閣值電壓是否是第一閾值電壓VHth或第二閾值電壓Vuh。其中，第一閾值電壓VHth表示浮動(dòng)?xùn)艠O有電子，即存儲(chǔ)邏輯低電平數(shù)據(jù)；而第二閾值電壓VLth表示浮動(dòng)初f極沒有任何電子，即存儲(chǔ)邏輯高電平數(shù)據(jù)。換言之，第一閾值電壓VHth，如1V，高于第二閾值電壓Vuh，如0V。
尤其，如圖4A所示，對(duì)所有存儲(chǔ)單元中各晶體管的柵極供應(yīng)較高的電壓，如4V，以導(dǎo)通晶體管。然后，對(duì)所有的位線都供應(yīng)供電電壓V。n,結(jié)果，邏輯高電平數(shù)據(jù)被寫入所有的存儲(chǔ)單元之中。換言之，邏輯高電平數(shù)據(jù)被存儲(chǔ)在所有存儲(chǔ)單元的電容器Cap之中。
之后，對(duì)各晶體管的柵極供應(yīng)第二閾值電壓Vuh。然后，在某些具有通過第二閾值電壓Vuh導(dǎo)通的晶體管的存儲(chǔ)單元中，將電容器Cap放電。但是，在其它的存儲(chǔ)單元中，即具有沒有通過第二閾值電壓Vuh導(dǎo)通的晶體管的各存儲(chǔ)單元中，電容器Cap沒有放電。
即，若存儲(chǔ)單元中的晶體管的閾值電壓高于第二閾值電壓VUh，則在相同存儲(chǔ)單元中的電容器Cap存儲(chǔ)邏輯高電平數(shù)據(jù)。反之，電容器Cap存儲(chǔ)邏輯低電平數(shù)據(jù)。
如上所述，在執(zhí)行回叫模式之后，電容器Cap存儲(chǔ)原始數(shù)據(jù)的反相數(shù)據(jù)。因此，存儲(chǔ)在電容器Cap中的反相數(shù)據(jù)應(yīng)該可以恢復(fù)成原始數(shù)據(jù)。在本發(fā)明中，正?；Ｊ桨▽⒎聪鄶?shù)據(jù)恢復(fù)成原始數(shù)據(jù)的步驟。
另一方面，在回叫;漠式的另一范例中，數(shù)據(jù)不用數(shù)據(jù)轉(zhuǎn)換就可以存儲(chǔ)在電容器Cap中。
首先，選擇一字線對(duì)其供應(yīng)由下列的方程式1推導(dǎo)的字線電壓。V,Vblp+ (VHth+VLth) /2 [方程式1〗
其中，"VV'為NVDR嵐器件作為易失性DMM操作時(shí)的位線預(yù)充電電壓。"V她"為NVDRAM操作在程序模式時(shí)，具有邏輯低電平數(shù)據(jù)的存儲(chǔ)單元的第一閾值電壓，而"V;'為NVDRAM器件操作在程序模
13式時(shí)，具有邏輯低電平數(shù)據(jù)的單元的第二目標(biāo)閾值電壓。此外，對(duì) 除了被選擇的字線以外的其它字線供應(yīng)預(yù)定的負(fù)電壓，以保護(hù)電容
器Cap和位線之間的漏電壓。
之后，在單元模塊的所有字線中，依序執(zhí)行上述的過程。結(jié)果， 通過第一和第二閾值電壓V她和Vuh之間的電勢(shì)差，各電容器Cap可 以存儲(chǔ)邏輯高電平數(shù)據(jù)或邏輯低電平數(shù)據(jù)。存儲(chǔ)在電容器Cap中的 數(shù)據(jù)被定義為下列的方程式2。
Vwl=Vblp 士 (VHth-VLth) /2 [方程式2〗
其中，上述的符號(hào)表示同于方程式l。
其次，通過對(duì)字線供應(yīng)高于邏輯高電平數(shù)據(jù)電壓的電壓，刷新 所有的存儲(chǔ)單元。然后，將正常的數(shù)據(jù)，即未轉(zhuǎn)換過的數(shù)據(jù)，存儲(chǔ) 在電容器Cap之中。
圖6為圖3A所示的NVDRAM器件的正?；Ｊ降臋M截面圖。
在完成回叫模式之后，因?yàn)閿?shù)據(jù)存儲(chǔ)在浮動(dòng)?xùn)艠O303之中，所 以各存儲(chǔ)單元中的晶體管的閾值電壓都不相同。這是因?yàn)榫w管的 閾值電壓是基于數(shù)據(jù)的，即，存儲(chǔ)在存儲(chǔ)單元的浮動(dòng)?xùn)艠O中的邏輯 高電平數(shù)據(jù)或邏輯低電平數(shù)據(jù)。其中，正?；Ｊ接糜趯⑺写鎯?chǔ) 單元中的晶體管的閾值電壓設(shè)為笫一閾值電壓VHth。
在第一步驟中，先分別備^^存儲(chǔ)在所有存儲(chǔ)單元的各電容器Cap 中的數(shù)據(jù)。
在第二步驟中，如圖6所示，對(duì)所有的字線，即，所有存儲(chǔ)單 元中的晶體管的柵極都供應(yīng)約5V的電壓；對(duì)所有存儲(chǔ)單元的位線和 本體都供應(yīng)約-3V的電壓。然后，將位于第二絕緣層304下方的電 子移到浮動(dòng)?xùn)艠O303。因此，各存儲(chǔ)單元都具有高于第一閾值電壓 VHth，用于導(dǎo)通晶體管的閾值電壓(示于圖7)。
圖7為圖3A所示的NVDRAM器件在正?；Ｊ綍r(shí)的浮動(dòng)?xùn)艠O的閾值電壓圖。具體地，圖7為存儲(chǔ)單元中的浮動(dòng)?xùn)艠O的第三閾值電 壓圖。如圖7(a)所示，其示出在對(duì)浮動(dòng)?xùn)艠O供應(yīng)任何電荷之前的閾 值電壓。此外，如第7(b)圖所示，其示出在對(duì)浮動(dòng)?xùn)艠O供應(yīng)任何電 荷之后的閾值電壓。參考第7 (a)圖和第7 (b)圖，各存儲(chǔ)單元具有高
于第一目標(biāo)閾值電壓Vth-H的閾值電壓。
在第三步驟中，當(dāng)對(duì)晶體管的柵極供應(yīng)約5V的電壓時(shí)，通過供 應(yīng)連接到所有存儲(chǔ)單元的所有位線中的邏輯高電平數(shù)據(jù)，對(duì)所有存 儲(chǔ)單元的電容器Cap進(jìn)行充電。然后電容器Cap由邏輯高電平數(shù)據(jù) 充電。
另一方面，在位線供電電壓Vw增加到邏輯高電平數(shù)據(jù)電壓之 后，電容器可以通過將邏輯高電平數(shù)據(jù)寫在所有存儲(chǔ)單元之中而充 電。
圖8和圖9為圖3A所示的NVDRAM器件在正?；Ｊ綍r(shí)的單元 偏壓條件的橫截面圖。
在第四步驟中，各存儲(chǔ)單元的閾值電壓降低到第一閾值電壓 VHth，即IV。具體地，第四步驟包括下列步驟(a)移除存儲(chǔ)單元的 浮動(dòng)?xùn)艠O中的電子；(b)通過對(duì)存儲(chǔ)單元中的晶體管的柵極供應(yīng)第一 閾值電壓VHth，將電容器Cap放電；重復(fù)步驟(a)和(b),直到所有的 電容器Caps都^cit電。
例如，參考圖5C，對(duì)字線電壓供應(yīng)第一閾值電壓VHth，如l. 0V， 而對(duì)位線供應(yīng)約0V的電壓。然后，若存儲(chǔ)單元的閱值電壓低于第一 閾值電壓V她，則存儲(chǔ)單元的晶體管導(dǎo)通，而且存儲(chǔ)單元的電容器 Cap放電。但是，若閾值電壓高于第一閾值電壓VHth，電容器Cap就 不會(huì)放電。
在第五步驟的步驟(a)中，參考圖5D,對(duì)字線供應(yīng)負(fù)電壓，如 -3V;對(duì)位線供應(yīng)0V的電壓；對(duì)本體(bulk)供應(yīng)-3V的電壓；而
15對(duì)電容器Cap的板線約從OV漸漸供應(yīng)到約2.5V。其中，電容器Cap 為耦合電容器，即，若電容器沒有放電而且電容器兩側(cè)間的電壓間 隙保持固定，則在其某一側(cè)的電壓電平為響應(yīng)另一側(cè)的電壓電平。 然后，存儲(chǔ)邏輯高電平數(shù)據(jù)的存儲(chǔ)單元的存儲(chǔ)節(jié)點(diǎn)電壓電平增加到 約5V,而存儲(chǔ)邏輯低電平數(shù)據(jù)的存儲(chǔ)單元的存儲(chǔ)節(jié)點(diǎn)電壓保持約 2. 5V。其中，存儲(chǔ)節(jié)點(diǎn)Vn位于存儲(chǔ)單元的電容器Cap和晶體管之間。 結(jié)果，存儲(chǔ)節(jié)點(diǎn)和控制柵極之間的電勢(shì)差約為8V。此電勢(shì)差足以將 存儲(chǔ)在浮動(dòng)?xùn)艠O303中的電子傳送到電容器Cap。然后，閾值電壓 漸漸降低，直到閣值電壓等于第一目標(biāo)閾值電壓VHth(示于圖5D)。
之后，對(duì)晶體管的柵極供應(yīng)第一閾值電壓VHth，即0V。若閾值 電壓降低到第一閾值電壓VHth，則電容器Cap放電；否則電容器Cap 就不會(huì)放電。若電容器Cap沒有放電，則晶體管的柵極就會(huì)供應(yīng)負(fù) 電壓，如-3V。然后，存儲(chǔ)在浮動(dòng)?xùn)艠O303中的電子移到電容器Cap。 在所有的存儲(chǔ)單元中，重復(fù)上述的過程，直到電容器放電。
此外，在晶體管的柵極供應(yīng)負(fù)電壓之前，因?yàn)榫w管的柵極供 應(yīng)第一閾值電壓V,，所以所有的存儲(chǔ)單元都可以被刷新，以凈化存 儲(chǔ)數(shù)據(jù)。
另一方面，因?yàn)殡娙萜鰿ap的電容值不足以接收自浮動(dòng)?xùn)艠O輸 出的電荷，所以要重復(fù)該過程。其中，在本發(fā)明中，重復(fù)該過程一 個(gè)周期被定義為壓迫-刷新-檢查(SRC)過程。
圖10為圖3A所示的NVDRAM的正?；Ｊ奖硎緢D。 在SRC過程中，存儲(chǔ)在第四步驟從邏輯高電平數(shù)據(jù)轉(zhuǎn)換的邏輯 低電平數(shù)據(jù)的存儲(chǔ)單元第三閾值電壓，因?yàn)殡姾稍诘谖宀襟E沒有被 移走，所以可以免于低于目標(biāo)閾值電壓。此操作被定義為閾值電壓 箝位。
最后，在第八步驟中(未示)，將##數(shù)據(jù)恢復(fù)^原始的單元。其中，通過回叫模式轉(zhuǎn)換的數(shù)據(jù)，當(dāng)數(shù)據(jù)有#或恢復(fù)時(shí)，可以通 過4吏用>^相器還原。
另 一方面，在具有S0N0S結(jié)構(gòu)的NVDRAM器件中，電荷并非在整 個(gè)氮化物層303中收集，而是在接近源極308和漏極307這二側(cè)的 氮化物層303收集。其中，在接近源極308這一側(cè)的氮化物層303 收集的電荷應(yīng)該會(huì)放電。因此，在第二和第三步驟之間，字線供應(yīng) 約-3V的電壓，而位線則供應(yīng)約5V的電壓。
在正常DRAM模式中，NVDRAM器件作為易失性DRAM操作。因此， 省略正常DRAM模式的操作說明。
圖11為圖3A所示的NVDRAM器件在程序模式時(shí)的閾值電壓圖。
若外部電壓是不穩(wěn)定的或隔離的，則執(zhí)行用于將存儲(chǔ)在電容器 Cap中的數(shù)據(jù)傳送到浮動(dòng)?xùn)艠O的程序模式。
在第一步驟中，刷新多個(gè)存儲(chǔ)單元，用于凈化存儲(chǔ)數(shù)據(jù)。
在第二步驟中，在存儲(chǔ)邏輯高電平數(shù)據(jù)的存儲(chǔ)單元中，閾值電 壓被箝制在第二閾值電壓Vuh。基于此步驟，對(duì)字線供應(yīng)第二閾值電 壓Vuh，如約0V，而對(duì)位線在預(yù)定時(shí)間供應(yīng)約OV的電壓。
之后，在第三步驟中，響應(yīng)存儲(chǔ)在多個(gè)存儲(chǔ)單元中的數(shù)據(jù)，通 過選擇性放電在多個(gè)存儲(chǔ)單元的各浮動(dòng)?xùn)艠O中的電荷，降低閾值電 壓。如圖9所示，對(duì)字線供應(yīng)約-3V的電壓，而電容器的板線從約 0V增加到約2.5V。結(jié)果，存儲(chǔ)邏輯高電平的存儲(chǔ)單元的存儲(chǔ)節(jié)點(diǎn)電 壓約為5V;而存儲(chǔ)邏輯低電平的存儲(chǔ)單元的存儲(chǔ)節(jié)點(diǎn)電壓約為 2.5V。然后，參考圖ll,在只存儲(chǔ)邏輯高電平數(shù)據(jù)的存儲(chǔ)單元中， 在浮動(dòng)?xùn)艠O中收集的電荷被放電到電容器Cap，因此，閾值電壓降 低。
最后，依續(xù)重復(fù)第二和第三步驟，直到所有的存儲(chǔ)單元都存儲(chǔ) 邏輯低電平數(shù)據(jù)。此步驟和正?；Ｊ降腟RC類似。如圖ll所示，在NVDRAM器件操作在程序模式之后，將存儲(chǔ)邏輯高電平數(shù)據(jù)的某些 存儲(chǔ)單元的閾值電壓改變?yōu)榈诙撝惦妷篤"h，而存儲(chǔ)邏輯低電平數(shù) 據(jù)的其它存儲(chǔ)單元的閾值電壓則不改變。
因此，根據(jù)上述的最佳實(shí)施例，通過對(duì)存儲(chǔ)單元中的字線、位 線和電容器的板線供應(yīng)各種不同的電壓，可以控制NVDRAM器件。尤 其，因?yàn)殡娙萜鞯陌寰€可以響應(yīng)NVDRAM器件的操作模式而供應(yīng)各種 不同的電壓，所以NVDRAM器件可以通過一個(gè)相當(dāng)?shù)偷膬?nèi)部電壓操 作。結(jié)果，NVDRAM器件可以顯著地減少功率消耗。
雖然結(jié)合較佳實(shí)施例對(duì)本發(fā)明進(jìn)行了描述，但顯而易見的是， 本領(lǐng)域的技術(shù)人員可以在不脫離下述權(quán)利要求所定義的本發(fā)明精神 和范圍的情況下，做出各種變化和修改。
權(quán)利要求
1.一種用于控制單位單元的非易失性動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(NVDRAM)，包括用于接收外部電壓和產(chǎn)生具有各不同電平的多個(gè)內(nèi)部電壓的內(nèi)部電壓產(chǎn)生器；用于將多個(gè)內(nèi)部電壓的其中之一供應(yīng)到字線、位線和電容器板線的開關(guān)模塊；及用于控制開關(guān)模塊的模式控制器。
2. 如權(quán)利要求1所述的電路，其特征在于開關(guān)裝置包括 用于將多個(gè)內(nèi)部電壓的其中之一供應(yīng)到字線的字線電壓開關(guān)模塊；用于將多個(gè)內(nèi)部電壓的其中之一供應(yīng)到位線的位線預(yù)充電電壓 開關(guān)模塊；及用于將多個(gè)內(nèi)部電壓的其中之一供應(yīng)到電容器板線的板線電壓 開關(guān)模塊。
3. 如權(quán)利要求1所述的電路，其特征在于多個(gè)內(nèi)部電壓的范 圍從約-5V到約+5V。
4. 如權(quán)利要求1所述的電路，其特征在于模式控制器控制開 關(guān)裝置，通過調(diào)整單元中浮動(dòng)?xùn)艠O的閾值電壓而操作在正?；Ｊ?下，即所述單位單元作為動(dòng)態(tài)隨M取存儲(chǔ)器的單位單元操作。
5. 如權(quán)利要求4所述的電路，其特征在于模式控制器控制開 關(guān)裝置，當(dāng)供應(yīng)外部電壓時(shí)，操作在回叫模式下，即存儲(chǔ)在單位單 元的浮動(dòng)?xùn)艠O中的數(shù)據(jù)重新存儲(chǔ)在相同單位單元的電容器中。
6. 如權(quán)利要求5所述的電路，其特征在于模式控制器控制開 關(guān)裝置，在隔離外部電壓之后，*外部電壓之前，操作在程序模 式下，即存儲(chǔ)在單位單元的電容器中的數(shù)據(jù)被加載到相同單位單元 的浮動(dòng)初t極中。
7. 如權(quán)利要求6所述的電路，還包括 用于直接檢測(cè)外部電壓隔離的外部電壓監(jiān)視裝置；及 當(dāng)外部電壓隔離時(shí)，用于在預(yù)定時(shí)間操作單位單元的存儲(chǔ)電池。
8. 如權(quán)利要求1所述的電路，還包括用于名^^存儲(chǔ)在各單位單元中的數(shù)據(jù)的備份存儲(chǔ)單元模塊。
9. 如權(quán)利要求8所述的電路，其特征在于*數(shù)據(jù)的大小基 于*存儲(chǔ)單元模塊的大小。
10. 如權(quán)利要求9所述的電路，其特征在于^^存儲(chǔ)單元模塊 的大小和各存儲(chǔ)單元模塊的大小相同。
11. 如權(quán)利要求l所述的電路，其特征在于所述單位單元具有 浮動(dòng)?xùn)艠O，當(dāng)隔離外部電壓時(shí)，用于存儲(chǔ)數(shù)據(jù)。
12. 如權(quán)利要求1所述的電路，其特征在于所述單位單元具有 硅-氧化物-氮化物-氧化物-硅(S0N0S)結(jié)構(gòu)。
13. 如權(quán)利要求1所述的電路，其特征在于所述單位單元具有 金屬-氮化物-氧化物-硅(MN0S)結(jié)構(gòu)。
全文摘要
一種用于控制單位單元的非易失性動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器，包括用于接收外部電壓和產(chǎn)生具有各不同電平的多個(gè)內(nèi)部電壓的內(nèi)部電壓產(chǎn)生器；用于將多個(gè)內(nèi)部電壓的其中之一供應(yīng)到字線、位線和電容器板線的開關(guān)模塊；及用于控制開關(guān)模塊的模式控制器。
文檔編號(hào)G11C14/00GK101494084SQ20091012811
公開日2009年7月29日 申請(qǐng)日期2004年8月18日 優(yōu)先權(quán)日2003年8月22日
發(fā)明者安進(jìn)弘, 樸榮俊, 李相敦, 洪祥熏, 裵基鉉, 金一旭 申請(qǐng)人:海力士半導(dǎo)體有限公司