專(zhuān)利名稱(chēng)：具有單端讀出放大器的半導(dǎo)體器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種用于半導(dǎo)體器件中的讀出放大器的控制電路，更
具體來(lái)說(shuō)，涉及一種用以對(duì)于在構(gòu)成讀出放大器的MOS晶體管中的制
造工藝、電源電壓或接合點(diǎn)溫度的特性進(jìn)行適當(dāng)補(bǔ)償?shù)淖x出放大器控
制電路；涉及一種讀出放大器控制方法；以及涉及一種數(shù)據(jù)處理系統(tǒng)。
背景技術(shù)：
公知的傳統(tǒng)技術(shù)包括存儲(chǔ)單元陣列，在其中將存儲(chǔ)單元布置成 矩陣；位線，其用于將相同行的存儲(chǔ)單元連接在一起；預(yù)充電電路， 其用于當(dāng)讀取數(shù)據(jù)時(shí)向位線供給預(yù)充電電勢(shì)；以及第一讀出放大器， 其用于將讀取到位線的數(shù)據(jù)放大，其中，利用由預(yù)充電電路供給到位 線的預(yù)充電電勢(shì)作為基準(zhǔn)電勢(shì)，第一讀出放大器區(qū)別讀取到位線的數(shù) 據(jù)(例如，參見(jiàn)第2007-172779號(hào)日本專(zhuān)利申請(qǐng)?zhí)亻_(kāi))。
發(fā)明內(nèi)容
然而，上述的技術(shù)的缺陷在于，由于制造工藝、電源電壓、接合 點(diǎn)溫度和其它因素導(dǎo)致構(gòu)成讀出放大器的MOS晶體管的"導(dǎo)通"電流 或者閾值電壓變化，由于該變化造成漏電流的大小變化，因此讀出放 大器的操作裕度減小。
因此在考慮到上述缺陷的情況下開(kāi)發(fā)本發(fā)明，本發(fā)明的目的在于 提供一種讀出放大器控制電路，該讀出放大器控制電路用于補(bǔ)償造成 變化的制造工藝、電源電壓、接合點(diǎn)溫度和其它因素，并防止讀出放 大器的操作裕度減?。徊⑶冶景l(fā)明的目的在于提供一種讀出放大器控 制方法和一種數(shù)據(jù)處理系統(tǒng)。用于克服上述缺陷的本發(fā)明包括下述的方面。
(1) 本發(fā)明提供了一種單端讀出放大器的半導(dǎo)體器件，該單端讀 出放大器包括至少第一場(chǎng)效應(yīng)晶體管、第二場(chǎng)效應(yīng)晶體管和全局位 線電壓確定電路，其中，第一場(chǎng)效應(yīng)晶體管用于將從存儲(chǔ)單元提供到 位線的信號(hào)放大，第二場(chǎng)效應(yīng)晶體管用于向全局位線提供第一場(chǎng)效應(yīng) 晶體管的輸出信號(hào)；本發(fā)明還提供一種控制電路，其用于基于包括第 一場(chǎng)效應(yīng)晶體管的復(fù)制品和全局位線電壓確定電路的復(fù)制品的延遲電 路的輸出信號(hào)，控制至少第二場(chǎng)效應(yīng)晶體管從導(dǎo)電狀態(tài)轉(zhuǎn)變到非導(dǎo)電 狀態(tài)的時(shí)序或者包括全局位線電壓確定電路的全局讀出放大器的讀取 時(shí)序。
(2) 本發(fā)明還提供了一種半導(dǎo)體器件，該半導(dǎo)體器件包括存儲(chǔ) 元件，其用于存儲(chǔ)信息；第三場(chǎng)效應(yīng)晶體管，其用于將存儲(chǔ)元件連接 到位線；第一場(chǎng)效應(yīng)晶體管，其用作單端讀出放大器，包括與位線連 接的柵極，用于放大位線上的數(shù)據(jù)信號(hào)；第二場(chǎng)效應(yīng)晶體管，其連接 到第一場(chǎng)效應(yīng)晶體管，用于向全局位線提供第一場(chǎng)效應(yīng)晶體管的輸出 信號(hào)；全局位線電壓確定電路，其連接到全局位線，用于確定全局位 線上的信號(hào)；延遲電路，其包括第一場(chǎng)效應(yīng)晶體管的復(fù)制品和全局位 線電壓確定電路的復(fù)制品；控制電路，其用于基于延遲電路的輸出信 號(hào)，控制至少第二場(chǎng)效應(yīng)晶體管從導(dǎo)電狀態(tài)轉(zhuǎn)變?yōu)榉菍?dǎo)電狀態(tài)的時(shí)序。
根據(jù)本發(fā)明，與制造工藝、電源電壓和接合點(diǎn)溫度(下文一起簡(jiǎn) 稱(chēng)為PVT)變化的特性相關(guān)的、用于讀出放大的MOS晶體管的電特性 的改變被進(jìn)行補(bǔ)償。讀出放大器的操作裕度因此增大，并且存儲(chǔ)讀出 操作得以穩(wěn)定。從相反的觀點(diǎn)看，由于可以增大MOS晶體管的制造過(guò) 程中變化的容許范圍，因此提高了諸如應(yīng)用了本發(fā)明的高容量DRAM 的使用許多讀出放大器的存儲(chǔ)器的制造成品率，并且還可以降低制造 成本。除了 MOS晶體管之外，監(jiān)控用于確定全局位線電壓的鎖存器的
PVT變化特性或者用于存儲(chǔ)單元選擇的MOS晶體管，并且補(bǔ)償由于其 特性而導(dǎo)致的變化。上述的效果因此可以更有效地證實(shí)。由于MOS晶
體管的制造過(guò)程中的變化的容許范圍也可以被增大，因此也可以提供 適于小型化和增大的集成度的存儲(chǔ)器。
結(jié)合附圖，從下面的對(duì)特定優(yōu)選實(shí)施例的描述中，本發(fā)明的上述
特征和優(yōu)點(diǎn)將更清楚，其中
圖1是示出了根據(jù)本實(shí)施例的存儲(chǔ)讀出系統(tǒng)的整體電路結(jié)構(gòu)的圖
示；
圖2是示出了根據(jù)本實(shí)施例的DRAM存儲(chǔ)單元和讀出放大器的結(jié) 構(gòu)的圖示；
圖3是示出了根據(jù)本實(shí)施例的全局讀出放大器的電路結(jié)構(gòu)的圖
示；
圖4是示出了根據(jù)本實(shí)施例的用于RE信號(hào)的復(fù)制延遲電路的結(jié) 構(gòu)的圖示；
圖5是示出了根據(jù)沒(méi)有PVT變化的情況下安裝有RE信號(hào)復(fù)制延 遲電路的本實(shí)施例的PVT變化補(bǔ)償讀出放大器的操作波形的圖示；
圖6是示出了根據(jù)存在PVT變化的情況下安裝有RE信號(hào)復(fù)制延 遲電路的本實(shí)施例的PVT變化補(bǔ)償讀出放大器的操作波形的圖示；
圖7是示出了根據(jù)本實(shí)施例的LTC信號(hào)復(fù)制延遲電路的結(jié)構(gòu)的圖
示；
圖8是示出了根據(jù)沒(méi)有PVT變化的情況下安裝有LTC信號(hào)復(fù)制延 遲電路的本實(shí)施例的PVT變化補(bǔ)償讀出放大器的操作波形的圖示；
圖9是示出了根據(jù)存在PVT變化的情況下安裝有LTC信號(hào)復(fù)制延 遲電路的本實(shí)施例的PVT變化補(bǔ)償讀出放大器的操作波形的圖示；
圖IO是示出了根據(jù)修改方式1的電阻改變存儲(chǔ)單元和讀出放大器 的結(jié)構(gòu)的圖示；
圖ll是示出了在其中利用了根據(jù)修改方式1的電阻改變存儲(chǔ)單元且沒(méi)有PVT變化的情況下，安裝有RE信號(hào)復(fù)制延遲電路的PVT變化 補(bǔ)償讀出放大器的操作波形的圖示；
圖12是示出了在其中利用了根據(jù)修改方式1的電阻改變存儲(chǔ)單元 且存在PVT變化的情況下，安裝有RE信號(hào)復(fù)制延遲電路的PVT變化 11、償讀出放大器的操作波形的圖示；
圖13是示出了在其中利用了根據(jù)修改方式1的電阻改變存儲(chǔ)單元 且沒(méi)有PVT變化的情況下，安裝有LTC信號(hào)復(fù)制延遲電路的PVT變 化補(bǔ)償讀出放大器的操作波形的圖示；
圖14是示出了在其中利用了根據(jù)修改方式1的電阻改變存儲(chǔ)單元 且存在PVT變化的情況下，安裝有LTC信號(hào)復(fù)制延遲電路的PVT變 化補(bǔ)償讀出放大器的操作波形的圖示；
圖15是示出了根據(jù)修改方式2的電阻改變存儲(chǔ)單元和讀出放大器 的結(jié)構(gòu)的圖示；
圖16是示出了根據(jù)修改方式3的電阻改變存儲(chǔ)單元和讀出放大器 的結(jié)構(gòu)的圖示；
圖17是示出了根據(jù)修改方式4的電阻改變存儲(chǔ)單元和讀出放大器 的結(jié)構(gòu)的圖示；
圖18是示出了根據(jù)修改方式5的電阻改變存儲(chǔ)單元和讀出放大器 的結(jié)構(gòu)的圖示。
具體實(shí)施例方式
下文中，將參照附圖來(lái)詳細(xì)地描述本發(fā)明的實(shí)施例。
在此描述的實(shí)施例中的組成元件可以用現(xiàn)有的組成元件等來(lái)替 代，并且包括與其它現(xiàn)有的組成元件的組合的各種變化也是可以的。 因此，如在權(quán)利要求書(shū)中所描述的本發(fā)明的范屈不受在此描述的實(shí)施 例的限制。
<實(shí)施例1>
將利用圖1至圖9來(lái)描述本發(fā)明的實(shí)施例。<整體結(jié)構(gòu)〉
圖1是示出了如本發(fā)明的實(shí)施例的存儲(chǔ)讀出系統(tǒng)的整體結(jié)構(gòu)的電 路框圖。
如圖1所示，包括存儲(chǔ)單元陣列和讀出放大器列的多個(gè)單元沿著 位線方向布置。每個(gè)存儲(chǔ)陣列包括多條字線、多條位線(局部位線) 以及布置在字線和位線的接合點(diǎn)處的多個(gè)存儲(chǔ)單元。位線連接到對(duì)應(yīng) 的讀出放大器，并且讀出放大器將從由字線選擇的存儲(chǔ)單元讀取到位 線的信號(hào)放大，并將信號(hào)輸出到全局位線。
全局讀出放大器列相對(duì)于多對(duì)存儲(chǔ)單元陣列和讀出放大器列對(duì) 齊。由此在本實(shí)施例的存儲(chǔ)讀出系統(tǒng)中采用了分級(jí)位線和分級(jí)讀出放 大器的構(gòu)造。參考標(biāo)號(hào)FX表示字線驅(qū)動(dòng)時(shí)序信號(hào)，該字線驅(qū)動(dòng)時(shí)序信 號(hào)在被輸入到字驅(qū)動(dòng)器并且導(dǎo)通所選擇字線的同時(shí)，被輸入到復(fù)制延 遲電路。復(fù)制延遲電路接收FX信號(hào)，并且如下文所述地指定讀出放大 器或全局讀出放大器的操作時(shí)間段。
<存儲(chǔ)單元和讀出放大器的結(jié)構(gòu)>
圖2是示出了圖1所示的DRAM (動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器)存儲(chǔ)單
元陣列和讀出放大器的具體電路的圖示。
圖2示出了字線WL、位線BL、存儲(chǔ)單元、讀出放大器2、全 局位線GBL以及全局讀出放大器3，其中，存儲(chǔ)單元l被布置在字線 WL和位線BL的接合點(diǎn)處。
本實(shí)施例的結(jié)構(gòu)是與單端讀出放大器相關(guān)的技術(shù)，在該單端讀出 放大器中，輸入單個(gè)信號(hào)，只有一個(gè)信號(hào)被放大并且輸出被放大的信 號(hào)。普通的差分讀出放大器比單端讀出放大器具有更高的增益，抗噪 性也更強(qiáng)。差分讀出放大器的高增益還縮短了用于變化放大的輸出信號(hào)的時(shí)間。另一方面，單端讀出放大器對(duì)噪聲極其敏感，并且為了產(chǎn) 生放大的輸出，需要更高的輸入信號(hào)。與位線相連的上述讀出放大器 是單端讀出放大器。
選擇晶體管Q3是用于連接全局位線和放大器的輸出的控制信號(hào)， 但是控制信號(hào)還可包括用于選擇多個(gè)局部位線和單個(gè)全局位線的地址 信號(hào)或其它選擇信息。通常，由于多個(gè)存儲(chǔ)單元和讀出放大器2連接
到局部位線BL來(lái)形成存儲(chǔ)陣列，因此局部位線BL的布線間距等于或 小于全局位線GBL的布線間距。
"通過(guò)局部位線，用于首先放大作為數(shù)據(jù)信號(hào)的存儲(chǔ)單元1的信 息的單端讀出放大器(讀出放大器2)"被連接到分級(jí)位線結(jié)構(gòu)。讀出 放大器2包括放大器Q1，其是單端讀出放大器；選擇晶體管Q3，其
用于讀取，并將放大器的輸出連接到全局位線。
另外，在本發(fā)明中，通過(guò)用于驅(qū)動(dòng)存儲(chǔ)單元的公共內(nèi)部電壓(例
如，由外部電源降壓而成的內(nèi)部電源電壓)、VSS電源或其它電壓， 而不是通過(guò)利用用于DRAM等中的位線的1/2的預(yù)充電方案(其中， 在對(duì)存儲(chǔ)單元進(jìn)行存取之前的位線控制電壓被控制為與信息1和信息0 對(duì)應(yīng)的相對(duì)電壓之間的1/2的電壓)，來(lái)控制在對(duì)存儲(chǔ)單元進(jìn)行存取之 前用于控制位線的電壓(預(yù)充電電壓)。例如，實(shí)施例的特性特征在 于不管存儲(chǔ)單元信息是"1"還是"0"，在對(duì)存儲(chǔ)單元進(jìn)行存取之 后的位線電壓從內(nèi)部電源電壓或VSS的預(yù)定電勢(shì)沿著(VSS或內(nèi)部電 源電壓的) 一個(gè)方向轉(zhuǎn)變。在半導(dǎo)體器件的外部電源和內(nèi)部電源的電 壓降低到接近1V(接近CM0S型讀出放大器操作的操作點(diǎn)的極限的電 壓)的半導(dǎo)體器件中，位線的控制電壓與利用單端讀出放大器的讀出 方案相結(jié)合，以在更高速度和穩(wěn)定性與由于制造條件的變化導(dǎo)致的電 路穩(wěn)定性之間產(chǎn)生增強(qiáng)的協(xié)同效應(yīng)。
位線BL連接到構(gòu)成讀出放大器的nMOS晶體管Ql的柵極，讀取到位線的信號(hào)電壓被讀出/放大并且被轉(zhuǎn)換為漏電流。預(yù)充電信號(hào)PC
輸入到位線預(yù)充電nMOS晶體管Q2的柵極，并且當(dāng)PC處于高狀態(tài)時(shí)， 位線BL預(yù)充電至接地電勢(shì)VSS。
只要晶體管是場(chǎng)效應(yīng)晶體管(FET)就足夠了，除了 MOS (金屬 氧化物半導(dǎo)體)之外，本發(fā)明也可以應(yīng)用于MIS (金屬-絕緣體半導(dǎo)體) 晶體管和各種其它的FET。 NMOS晶體管(N型溝道MOS晶體管)是 第一導(dǎo)電類(lèi)型晶體管的典型示例，PMOS晶體管(P型溝道MOS晶體 管)是第二導(dǎo)電類(lèi)型晶體管的典型示例。
通過(guò)讀出放大器讀取選擇nMOS晶體管Q3的柵極來(lái)接收選擇信 號(hào)RE，并且當(dāng)選擇信號(hào)RE為高時(shí)，nMOS晶體管Q3處于導(dǎo)電狀態(tài)， 選擇性地連接全局位線GBL和作為讀出放大器的輸出節(jié)點(diǎn)的nMOS晶 體管Ql的漏極。通過(guò)讀出放大器寫(xiě)入選擇nMOS晶體管Q4的柵極接 收選擇信號(hào)RWE，并且當(dāng)選擇信號(hào)RWE為高時(shí)，nMOS晶體管Q4處 于導(dǎo)電狀態(tài)，選擇性地連接位線BL和全局位線GBL。
只要nMOS晶體管Q3和nMOS晶體管Ql串聯(lián)連接就足夠了，它 們的順序關(guān)系不必受限。理想地，由于大量的nMOS晶體管Q3連接到 全局位線GBL，因此如圖l所示，當(dāng)強(qiáng)調(diào)全局位線GBL的低噪聲效應(yīng) 時(shí)，nMOS晶體管Q3應(yīng)該連接到全局位線GBL這一側(cè)。
多個(gè)位線BL和多個(gè)存儲(chǔ)單元通過(guò)附圖中未示出的多個(gè)其它讀出 放大器連接到全局位線GBL，在讀取操作時(shí)，nMOS晶體管Q3僅將所 選擇的存儲(chǔ)單元屬于的讀出反大器連接到全局位線GBL。結(jié)果，nMOS 晶體管Ql根據(jù)讀取到位線BL的信號(hào)來(lái)驅(qū)動(dòng)全局位線GBL，全局讀出 放大器3鎖存?zhèn)鬏數(shù)饺治痪€GBL的信號(hào)，并輸出到外部電路(未示 出)。
在寫(xiě)入操作時(shí)，nMOS晶體管Q4僅將所選擇的存儲(chǔ)單元屬于的讀出放大器連接到全局位線GBL。當(dāng)全局讀出放大器3從外部電路(未
示出)接收寫(xiě)數(shù)據(jù)并驅(qū)動(dòng)全局位線GBL時(shí)，位線BL由nMOS晶體管 Q4驅(qū)動(dòng)，并且這導(dǎo)致數(shù)據(jù)被寫(xiě)入到存儲(chǔ)單元。
存儲(chǔ)單元1由選擇nMOS晶體管Q5和電容器Cs組成，用于通過(guò) 累積的電荷量來(lái)存儲(chǔ)數(shù)據(jù)。nMOS晶體管Q5的柵極連接到字線WL， 漏極連接到位線BL，并且源極連接到電容器Cs的一端。電容器Cs的 另一端連接到單元平板電勢(shì)VPLT。
附圖中未示出的多個(gè)其它存儲(chǔ)單元連接到位線BL，結(jié)果，例如， 在本實(shí)施例中，位線BL的寄生電容Cb是10fF。雖然沒(méi)有具體地限定， 但是本實(shí)施例的電容器Cs的電容是20fF。結(jié)果，通過(guò)在由電容器Cs 和位線寄生電容Cb組成的系統(tǒng)中共享電荷，信號(hào)電壓被讀取到位線 BL。
因此，在讀取過(guò)程中，由于在nMOS晶體管Q5導(dǎo)通且電荷共享 開(kāi)始之后的幾納秒，由電容器中的累積電荷的存在來(lái)產(chǎn)生位線BL的電 勢(shì)中足夠的差，因此通過(guò)將讀出時(shí)間段設(shè)置在該幾納秒內(nèi)，可以具有 裕度地由nMOS晶體管Ql執(zhí)行讀出放大操作。根據(jù)上述的操作原則， 可以設(shè)置與位線BL連接的存儲(chǔ)單元的數(shù)量，從而通過(guò)電荷共享獲得必 要的信號(hào)電壓。
全局位線預(yù)充電pMOS晶體管Q6在其柵極接收預(yù)充電信號(hào)PC的 反相信號(hào)/PC，并且當(dāng)/PC處于低狀態(tài)時(shí)，全局位線GBL被預(yù)充電至電 源電勢(shì)VDD。全局位線的寄生電容被表示為Cgb。
<全局讀出放大器的結(jié)構(gòu)>
圖3是示出了圖2所示的全局讀出放大器的具體電路的圖示。 在全局讀出放大器3中讀取的過(guò)程中，LTC變?yōu)楦?，nMOS晶體管Q7導(dǎo)通(導(dǎo)電)，并且通過(guò)由反相器INV1和INV2組成的全局位 線電壓確定鎖存器，將讀取到全局位線GBL的信號(hào)電壓確定為高或低。
在讀取存儲(chǔ)單元數(shù)據(jù)的過(guò)程中使用的nMOS晶體管Q7，以及用于 在寫(xiě)入過(guò)程中從外部(半導(dǎo)體器件的外部)向存儲(chǔ)單元輸入寫(xiě)數(shù)據(jù)的 nMOS晶體管Qll，被連接到全局位線電壓確定鎖存器的輸入側(cè)。
在讀取過(guò)程中使用的nMOS晶體管Q8，以及用于在寫(xiě)入過(guò)程中將 寫(xiě)數(shù)據(jù)連接到全局位線的nMOS晶體管QIO，被連接到全局位線電壓 確定鎖存器的輸出側(cè)。nMOS晶體管Q10也用在重寫(xiě)入操作中，用于 在讀取過(guò)程中將全局位線電壓確定鎖存器的數(shù)據(jù)(從存儲(chǔ)單元讀取的 數(shù)據(jù))寫(xiě)回到存儲(chǔ)單元。
在全局位線電壓確定鎖存器的輸出RD中獲得全局位線GBL的邏 輯值的反相的電壓，并且當(dāng)全局讀出放大器選擇信號(hào)YS為高時(shí)，通過(guò) 由nMOS晶體管Q8和nMOS晶體管Q9的串聯(lián)電路組成的讀取電路， 電壓被輸出到讀取信號(hào)線/RDL。
在RD的電壓建立之后，當(dāng)LTC變?yōu)榈颓襌ES變?yōu)楦邥r(shí)，nMOS 晶體管Q7截止(不導(dǎo)電)，并且nMOS晶體管Q10導(dǎo)通(導(dǎo)電)，INV1 通過(guò)RD的數(shù)據(jù)來(lái)驅(qū)動(dòng)全局位線GBL，由此由通過(guò)前述nMOS晶體管 Q4的重寫(xiě)數(shù)據(jù)來(lái)驅(qū)動(dòng)位線，并且存儲(chǔ)單元的累積電荷被重新寫(xiě)入。
在寫(xiě)入的過(guò)程中，LTC變?yōu)榈?，RES變?yōu)楦撸瑢?xiě)入信號(hào)WE變?yōu)?高，并且nMOS晶體管Q7截止，nMOS晶體管Q10導(dǎo)通，nMOS晶體 管Qll導(dǎo)通。在該布置中，當(dāng)全局讀出放大器選擇信號(hào)YS為高時(shí)， nMOS晶體管Q12導(dǎo)通，全局位線GBL由通過(guò)nMOS晶體管Q12、nMOS 晶體管Qll、 INV1和nMOS晶體管Q10的路徑的寫(xiě)入信號(hào)線/WDL的 數(shù)據(jù)來(lái)驅(qū)動(dòng)，位線由通過(guò)前述nMOS晶體管Q4的寫(xiě)數(shù)據(jù)來(lái)驅(qū)動(dòng)，并且 累積電荷被寫(xiě)入到存儲(chǔ)單元。<用于RE信號(hào)的復(fù)制延遲電路的結(jié)構(gòu)〉
圖4是示出了作為圖1的實(shí)施例的用于產(chǎn)生RE信號(hào)的復(fù)制延遲
電路的圖示。
在預(yù)充電過(guò)程中，在該電路中，PC是高并且FX是低。因此，RE 是低，位線復(fù)制電容Cbr被放電至接地電壓，并且全局位線復(fù)制電容 Cgbr被充電至VDD。
在讀取過(guò)程中，PC變?yōu)榈停缓驠X變?yōu)楦撸谑荝E立即變?yōu)?高。由于復(fù)制品沒(méi)有被包括在該路徑中，因此沒(méi)有PVT補(bǔ)償?shù)膶?duì)象， 但是在本實(shí)施例的讀出放大器的操作中，這樣也沒(méi)有問(wèn)題。
當(dāng)FX變?yōu)楦邥r(shí)，讀出放大器nMOS的復(fù)制品Q(chēng)3r導(dǎo)通，存儲(chǔ)單 元選擇nMOS晶體管的復(fù)制品Q(chēng)5r導(dǎo)通，并且位線復(fù)制電容Cbr被電 源VBL充電。為了使復(fù)制延遲電路的特性最優(yōu)化，可以將在此的VBL 設(shè)置為任意的正電壓。
當(dāng)通過(guò)電源VBL對(duì)位線復(fù)制電容Cbr進(jìn)行充電時(shí)，讀出放大器 nMOS的復(fù)制品Q(chēng)lr導(dǎo)通，并且全局位線復(fù)制電容Cgbr放電至接地電 勢(shì)。在該過(guò)程中，當(dāng)全局位線電壓確定鎖存器的復(fù)制品確定輸入電壓 為"低"時(shí)，輸出反相，并且RE變?yōu)榈汀?br>
由于在其中RE變?yōu)榈偷穆窂桨ù鎯?chǔ)單元選擇nMOS晶體管的 復(fù)制品Q(chēng)5r、讀出放大器nMOS晶體管的復(fù)制品Q(chēng)lr和Q3r、全局位線 電壓確定鎖存器的復(fù)制品、位線復(fù)制電容Cbr和全局位線復(fù)制電容 Cgbr，因此RE變?yōu)榈偷臅r(shí)序反映出存儲(chǔ)單元1和讀出放大器系統(tǒng)的操 作時(shí)序的PVT變化特性，并以同樣的方式變化。
<當(dāng)沒(méi)有PVT變化時(shí)安裝有用于RE信號(hào)的復(fù)制延遲電路的PVT變化卑卜償讀出放大器的操作波形〉
圖5是示出了在讀取過(guò)程中PVT補(bǔ)償讀出放大器的操作波形的圖示。
橫軸表示時(shí)間，豎軸表示電壓。圖5A示出了從存儲(chǔ)單元讀取高 ["H"]數(shù)據(jù)的情況，圖5B示出了讀取低["L"]數(shù)據(jù)的情況。
首先，在讀取高數(shù)據(jù)時(shí)，在預(yù)充電釋放時(shí)間段內(nèi)，PC為低且/PC 為高，nMOS晶體管Q2和nMOS晶體管Q6均截止，位線BL保持懸 浮在0V，全局位線GBL保持被預(yù)充電至VDD。
隨后，當(dāng)單元選擇時(shí)間段出現(xiàn)時(shí)，F(xiàn)X變?yōu)楦撸⑶耶?dāng)WL和RE 已經(jīng)變?yōu)楦邥r(shí)，"高"信號(hào)電壓從存儲(chǔ)單元1讀取到位線，并且讀出時(shí)間 段開(kāi)始。在讀出時(shí)間段內(nèi)，由于位線的電勢(shì)高于nMOS晶體管Q1的閾 值電壓Vt的分布的上限，因此nMOS晶體管Ql的漏電流較大，并且 由全局位線GBL的寄生電容Cgb充入的電荷被快速抽出。全局位線 BL的電勢(shì)因此快速地從VDD放電至接地電勢(shì)。
電勢(shì)的這種改變被全局位線電壓確定鎖存電路確定為低并被反 相，RD變?yōu)楦?。通過(guò)RE變?yōu)榈筒⑶椅痪€BL和全局位線GBL斷開(kāi)， 該讀出時(shí)間段結(jié)束。nMOS晶體管Ql的閾值電壓Vt的分布表示由于 諸如在制造時(shí)的空間變化、柵極絕緣膜厚度的變化和溝道雜質(zhì)分布的 波動(dòng)的因素而導(dǎo)致的閾值電壓的變化范圍。
在讀取低數(shù)據(jù)的狀態(tài)下，在預(yù)充電釋放時(shí)間段內(nèi)，PC首先為低且 /PC為高，nMOS晶體管Q2和nMOS晶體管Q6均截止，位線BL保 持懸浮在OV，并且局位線GBL保持被預(yù)充電至VDD。
隨后，當(dāng)單元選擇時(shí)間段出現(xiàn)時(shí)，F(xiàn)X變?yōu)楦?，并且?dāng)WL和RE 已經(jīng)變?yōu)楦邥r(shí)，"低"信號(hào)電壓從存儲(chǔ)單元1讀取到位線，并且讀出時(shí)間段開(kāi)始。在讀出時(shí)間段內(nèi)，由于位線的電勢(shì)低于nMOS晶體管Q1 的閾值電壓Vt的分布的下限，因此nMOS晶體管Q1的漏電流不流動(dòng)， 由全局位線GBL的寄生電容Cgb充入的電荷沒(méi)有被抽出，并且全局位 線GBL的電勢(shì)保持在VDD。結(jié)果，通過(guò)全局位線電壓確定鎖存電路進(jìn) 行"高"的確定，反相數(shù)據(jù)的RD保持為低。通過(guò)RE變?yōu)榈颓椅痪€ BL和全局位線GBL斷開(kāi)，該讀出時(shí)間段結(jié)束。
<當(dāng)存在PVT變化時(shí)安裝有用于RE信號(hào)的復(fù)制延遲電路的PVT 變化補(bǔ)償讀出放大器的操作波形〉
圖6是示出了在讀取過(guò)程中通過(guò)圖5所示的PVT補(bǔ)償讀出放大器 的操作波形中的PVT變化而偏移nMOS晶體管Ql的Vt分布時(shí)，操作 的圖示。圖6A示出了當(dāng)Vt沿著高方向偏移時(shí)，以最差的讀出時(shí)序裕 度(sense timing margin)從存儲(chǔ)單元讀取高["H"]數(shù)據(jù)的情況。圖6B 示出了當(dāng)Vt沿著低方向偏移時(shí)，以最差的讀出時(shí)序裕度讀取低["L"]數(shù) 據(jù)的情況。由于基本操作與圖5中的相同，因此只將描述與圖5的情 況不同的部分。
當(dāng)nMOS晶體管Ql的Vt沿著高方向偏移，并且讀取了高數(shù)據(jù)時(shí)， 由于在讀出時(shí)間段內(nèi)的位線的電勢(shì)低于nMOS晶體管Ql的閾值電壓 Vt的分布的上限，因此nMOS晶體管Ql的漏電流減小，并且由全局 位線GBL的寄生電容Cgb充入的電荷以低速率被抽出。結(jié)果，由于全 局位線GBL的電勢(shì)從VDD放電至接地電勢(shì)的速率也較低，因此通過(guò) 全局位線電壓確定鎖存電路確認(rèn)"低"的時(shí)序也被延遲。此時(shí)，由于 RE變?yōu)榈偷臅r(shí)序也被復(fù)制延遲電路適當(dāng)?shù)匮舆t，因此在全局位線電壓 確定鎖存電路確定了 "低"之后，RE變?yōu)榈汀Ｒ虼?，正確地確定了高 讀取。
當(dāng)nMOS晶體管Ql的Vt沿著低方向偏移，并且讀取了低數(shù)據(jù)時(shí)， 由于在讀出時(shí)間段內(nèi)的位線的電勢(shì)高于nMOS晶體管Ql的閾值電壓 Vt的分布的下限，因此nMOS晶體管Q1的漏電流以一定程度流動(dòng)，并且由全局位線GBL的寄生電容Cgb充入的電荷被抽出。結(jié)果，全局位 線GBL的電勢(shì)從VDD放電至接地電勢(shì)，并且通過(guò)全局位線電壓確定 鎖存電路確認(rèn)"高"的時(shí)間段縮短。此時(shí)，由于RE變?yōu)榈偷臅r(shí)序也被 復(fù)制延遲電路適當(dāng)?shù)靥嵩纾虼嗽谌治痪€電壓確定鎖存電路錯(cuò)誤地 確定了 "低"之前，RE變?yōu)榈停⑶艺_地確定了低讀取。
〈LTC信號(hào)復(fù)制延遲電路的結(jié)構(gòu)〉
圖7是示出了用于產(chǎn)生圖1中的LTC信號(hào)的復(fù)制延遲電路的圖示。
在預(yù)充電時(shí)，該電路處于PC為高、FX為低、LTC為高、位線復(fù) 制電容Cbr放電至接地電勢(shì)且全局位線復(fù)制電容Cgbr充電至VDD的 狀態(tài)。
在讀取過(guò)程中，PC變?yōu)榈?，然后FX變?yōu)楦?，于是讀出放大器riMOS 晶體管的復(fù)制品Q(chēng)3r導(dǎo)通，存儲(chǔ)單元選擇nMOS晶體管的復(fù)制品Q(chēng)5r 導(dǎo)通，并且位線復(fù)制電容Cbr被電源VBL充電。為了將復(fù)制延遲電路 的特性最優(yōu)化，可以將在此的VBL設(shè)置成任意的正電壓。
當(dāng)位線復(fù)制電容Cbr被電源VBL充電時(shí)，讀出放大器nMOS晶體 管的復(fù)制品Q(chēng)lr導(dǎo)通，并且全局位線復(fù)制電容Cgbr放電至接地電勢(shì)。 在該過(guò)程中，當(dāng)全局位線電壓確定鎖存器的復(fù)制品確定了輸入電壓是 "低"時(shí)，輸出反相，LTC變?yōu)榈汀Ｓ捎谠谄渲蠰TC變?yōu)榈偷穆窂桨?括存儲(chǔ)單元選擇nMOS晶體管的復(fù)制品Q(chēng)5r、讀出放大器nMOS晶體 管的復(fù)制品Q(chēng)lr和Q3r、全局位線電壓確定鎖存器的復(fù)制品、位線復(fù)制 電容Cbr和全局位線復(fù)制電容Cgbr，因此LTC變?yōu)榈偷臅r(shí)序反映出讀 出放大器系統(tǒng)和存儲(chǔ)單元1的操作時(shí)序的PVT變化特性，并且以相同 的方式變化。
<當(dāng)沒(méi)有PVT變化時(shí)安裝有用于LTC信號(hào)的復(fù)制延遲電路的PVT 變化補(bǔ)償讀出放大器的操作波形>圖8是示出了在讀取過(guò)程中的PVT補(bǔ)償讀出放大器的操作波形的 圖示。
橫軸表示時(shí)間，豎軸表示電壓。圖8A示出了從存儲(chǔ)單元讀取高 ["H"]數(shù)據(jù)的情況，圖8B示出了讀取["L"]數(shù)據(jù)的情況。除了存在RE降 低時(shí)序和LTC之外，圖8的基本操作與圖5中的相同，將不再描述己 經(jīng)描述過(guò)的部分。
在讀取高數(shù)據(jù)的情況下，通過(guò)LTC變?yōu)榈汀⒉⑶胰治痪€GBL 和全局位線電壓確定鎖存電路斷開(kāi)來(lái)結(jié)束讀出時(shí)間段。在讀取低數(shù)據(jù) 的情況下應(yīng)用相同的操作，通過(guò)LTC變?yōu)榈?、并且全局位線GBL和全 周位線電壓確定鎖存電路斷開(kāi)來(lái)結(jié)束讀出時(shí)間段。
<當(dāng)存在PVT變化時(shí)安裝有用于LTC信號(hào)的復(fù)制延遲電路的PVT 變化補(bǔ)償讀出放大器的操作波形>
圖9是示出了在讀取過(guò)程中通過(guò)PVT補(bǔ)償讀出放大器的操作波形 中的PVT變化來(lái)偏移nMOS晶體管Ql的Vt分布的情況下，操作的圖 示。
圖9A示出了當(dāng)Vt沿著高方向偏移時(shí)，以最差的讀出時(shí)序裕度從 存儲(chǔ)單元1讀取高["H"]數(shù)據(jù)的情況。圖9B示出了當(dāng)Vt沿著低方向偏 移時(shí)以最差的讀出時(shí)序裕度來(lái)讀取低["L"]數(shù)據(jù)的情況。由于基本操作 與圖8中的相同，因此下面將僅描述與圖8的情況不同的部分。
當(dāng)nMOS晶體管Ql的Vt沿著高方向偏移，并且讀取了高數(shù)據(jù)時(shí)， 由于LTC變?yōu)榈偷臅r(shí)序被復(fù)制延遲電路適當(dāng)?shù)匮舆t，因此在全局位線 電壓確定鎖存電路確認(rèn)了 "低"之后，LTC變?yōu)榈?，并且正確地確定 了高讀取。當(dāng)nMOS晶體管Ql的Vt沿著低方向偏移，并且讀取了低 數(shù)據(jù)時(shí)，由于LTC變?yōu)榈偷臅r(shí)序被復(fù)制延遲電路適當(dāng)?shù)靥嵩?，因此?全局位線電壓確定鎖存電路錯(cuò)誤地確認(rèn)了 "低"之前，LTC變?yōu)榈?，并且正確地確定了低讀取。
以上給出的描述與為了補(bǔ)償PVT變化的用于LTC信號(hào)的復(fù)制延遲
電路和用于RE信號(hào)的復(fù)制延遲電路的操作和結(jié)構(gòu)有關(guān)，但是這些電路
沒(méi)有必要一起操作，通過(guò)只操作這些電路中的一個(gè)，可以充分地補(bǔ)償
PVT變化。
因此，根據(jù)本實(shí)施例，伴隨著PVT變化特性的用于讀出放大的 MOS晶體管的電特性的變化得以補(bǔ)償。讀出放大器的操作裕度因此增 大，并且存儲(chǔ)讀出操作得以穩(wěn)定。除了MOS晶體管之外，用于確定全 局讀出放大器中的全局位線電壓的鎖存器的PVT變化特性，或者用于 存儲(chǔ)單元選擇的MOS晶體管受到監(jiān)控，并且由于其特性而導(dǎo)致的變化 被補(bǔ)償。因此，上述的效果可以被進(jìn)一步更有效地證明。
<修改方式1>
在本修改方式中用電阻改變存儲(chǔ)單元來(lái)替代圖2所示的電容器型
存儲(chǔ)單元，并且圖io是示出了根據(jù)本修改方式的電阻改變存儲(chǔ)單元陣
列和讀出放大器的具體電路的圖示。除了存儲(chǔ)單元的結(jié)構(gòu)之外，電路 與圖2中的相同，因此以下將只描述不同的部分。
如圖IO所示，存儲(chǔ)單元4由選擇nMOS晶體管Q5和電阻器元件 Rs組成，用于基于電阻值的大小來(lái)存儲(chǔ)數(shù)據(jù)。nMOS晶體管Q5的柵極 連接到字線WL、漏極連接到位線BL、并且源極連接到電阻器元件Rs 的一端。電阻器元件Rs的另一端連接到電源電勢(shì)VDD。
附圖中沒(méi)有示出的多個(gè)其它存儲(chǔ)單元連接到位線BL，結(jié)果，例如， 在本實(shí)施例中，位線BL的寄生電容Cb是10fF。雖然沒(méi)有特別地限定， 但是本實(shí)施例的電阻器元件Rs中的高阻狀態(tài)的電阻分布的下限 Rs[H]min是100MQ,低阻狀態(tài)的電阻分布的上限Rs[L]max是100KQ。 結(jié)果，由電阻器元件Rs和位線寄生電容Cb組成的系統(tǒng)的時(shí)間常數(shù)t當(dāng)電阻器元件處于高阻狀態(tài)時(shí)是1微秒或更高，當(dāng)電阻器元件處于低 阻狀態(tài)時(shí)是1納秒或更低。
因此，在讀取的過(guò)程中，由于在nMOS晶體管Q5導(dǎo)通并且位線 BL開(kāi)始充電和放電之后的幾納秒，由電阻器元件的電阻值的大小來(lái)產(chǎn) 生位線BL的電勢(shì)中足夠的差，因此通過(guò)將讀出時(shí)間段設(shè)置在該幾納秒 內(nèi)，可以具有裕度地由nMOS晶體管Ql執(zhí)行讀出放大操作。根據(jù)上述 的操作原則，可以將與位線BL連接的存儲(chǔ)單元的數(shù)量設(shè)置為不同的 數(shù)，從而獲得根據(jù)存儲(chǔ)單元的電阻值而計(jì)算的寄生電容和計(jì)劃的讀出 時(shí)間段的維持時(shí)間。
<當(dāng)沒(méi)有PVT變化且使用了電阻改變存儲(chǔ)單元時(shí)安裝有用于RE 信號(hào)的復(fù)制延遲電路的PVT變化補(bǔ)償讀出放大器的操作波形〉
圖11是示出了在安裝有用于RE信號(hào)的復(fù)制延遲電路的讀出放大 器中進(jìn)行讀取的過(guò)程中的操作波形的圖示。橫軸表示時(shí)間，豎軸表示 電壓。圖IIA示出了讀取存儲(chǔ)單元的低阻狀態(tài)的情況，圖11B示出了 讀取高阻狀態(tài)的情況。除了讀取到位線BL的信號(hào)電壓的波形之外，圖 11中的操作與圖5的操作相同，并且將不再描述已經(jīng)描述過(guò)的操作。
在讀取低阻狀態(tài)的情況下，由于讀出時(shí)間段內(nèi)的位線的電勢(shì)增大 為超出nMOS晶體管Ql的闞值電壓Vt的分布的上限，因此nMOS晶 體管Ql的漏電流較大，并且由全局位線GBL的寄生電容Cgb充入的 電荷被快速抽出。全局位線GBL的電勢(shì)因此從VDD快速放電至接地 電勢(shì)。
在讀取高阻狀態(tài)的情況下，由于讀出時(shí)間段內(nèi)的位線的電勢(shì)保持 為低于nMOS晶體管Ql的閾值電壓Vt的分布的下限，因此nMOS晶 體管Q1的漏電流不流動(dòng)，并且由全局位線GBL的寄生電容Cgb充入 的電荷不被抽出。全局位線GBL的電勢(shì)因此停留在VDD。<當(dāng)存在PVT變化且使用了電阻改變存儲(chǔ)單元時(shí)安裝有用于RE 信號(hào)的復(fù)制延遲電路的PVT變化補(bǔ)償讀出放大器的操作波形〉
圖12是示出了讀取的過(guò)程中，在圖11所示的PVT補(bǔ)償讀出放大 器的操作波形中通過(guò)PVT變化而偏移nMOS晶體管Ql的Vt分布時(shí)， 操作的圖示。圖12A示出了當(dāng)Vt沿著高方向偏移時(shí)，以最差的讀出時(shí) 序裕度讀取存儲(chǔ)單元4的低阻狀態(tài)數(shù)據(jù)的情況。圖12B示出了當(dāng)Vt沿 著低方向偏移時(shí)，以最差的讀出時(shí)序裕度讀取高阻狀態(tài)數(shù)據(jù)的情況。 由于基本操作與圖11中的相同，因此下面只將描述不同的部分。
當(dāng)nMOS晶體管Ql的Vt沿著高方向偏移，并且讀取了低阻狀態(tài) 數(shù)據(jù)時(shí)，讀出時(shí)間段內(nèi)的位線的電勢(shì)隨后超過(guò)nMOS晶體管Q1的閾值 電壓Vt的分布的上限。nMOS晶體管Ql的漏電流因此減小，并且由 全局位線GBL的寄生電容Cgb充入的電荷的抽出速率降低。結(jié)果，由 于全局位線GBL的電勢(shì)從VDD放電至接地電勢(shì)的速率也較低，因此， 由全局位線電壓確定鎖存電路確定"低"的時(shí)序也被延遲。此時(shí)，由 于RE變?yōu)榈偷臅r(shí)序被復(fù)制延遲電路適當(dāng)?shù)匮舆t，因此在全局位線電壓 確定鎖存電路確定了 "低"之后，RE變?yōu)榈?。因此，正確地確定了低 阻狀態(tài)的讀取。
當(dāng)nMOS晶體管Ql的Vt沿著低方向偏移，并且讀取了高阻狀態(tài) 的數(shù)據(jù)時(shí)，由于讀出時(shí)間段內(nèi)的位線的電勢(shì)高于nMOS晶體管Ql的閾 值電壓Vt的分布的下限，因此nMOS晶體管Q1的漏電流以一定程度 流動(dòng)，并且由全局位線GBL的寄生電容Cgb充入的電荷被抽出。結(jié)果， 全局位線GBL的電勢(shì)從VDD放電至接地電勢(shì)，并且在其中由全局位 線電壓確定鎖存電路確定"高"的時(shí)間段縮短。此時(shí)，由于RE變?yōu)榈?的時(shí)序被復(fù)制延遲電路適當(dāng)?shù)靥嵩?，因此在全局位線電壓確定鎖存電 路錯(cuò)誤確定"低"之前，RE變?yōu)榈?，并且高阻狀態(tài)的讀取被正確地確 定。
<當(dāng)沒(méi)有PVT變化且使用了電阻改變存儲(chǔ)單元時(shí)安裝有用于LTC信號(hào)的復(fù)制延遲電路的PVT變化補(bǔ)償讀出放大器的操作波形〉
圖13是示出了在電阻改變存儲(chǔ)單元的情況下安裝有用于LTC信 號(hào)的復(fù)制延遲電路的讀出放大器中的讀取過(guò)程中的操作波形的圖示。
橫軸表示時(shí)間，豎軸表示電壓。圖13A示出了讀取存儲(chǔ)單元的低阻狀 態(tài)的情況，圖13B示出了讀取高阻狀態(tài)的情況。除了讀取到位線BL 的信號(hào)電壓的波形之外，圖13中的操作與圖8中的相同，將不再描述 已經(jīng)描述過(guò)的操作。
在讀取低阻狀態(tài)的情況下，由于在讀出時(shí)間段內(nèi)的位線的電勢(shì)增 大得超過(guò)nMOS晶體管Ql的閾值電壓Vt的分布的上限，因此nMOS 晶體管Ql的漏電流較大，并且由全局位線GBL的寄生電容Cgb充入 的電荷被快速抽出。全局位線GBL的電勢(shì)因此從VDD快速放電至接 地電勢(shì)。
在讀取高阻狀態(tài)的情況下，由于讀出時(shí)間段內(nèi)的位線的電勢(shì)保持 為低于nMOS晶體管Ql的閾值電壓Vt的分布的下限，因此nMOS晶 體管Q1的漏電流不流動(dòng)，并且由全局位線GBL的寄生電容Cgb充入 的電荷沒(méi)有被抽出。全局位線GBL的電勢(shì)因此停留在VDD。
<當(dāng)存在PVT變化且使用了電阻改變存儲(chǔ)單元時(shí)安裝有用于LTC 信號(hào)的復(fù)制延遲電路的PVT變化補(bǔ)償讀出放大器的操作波形〉
圖14是示出了在圖13所示的PVT補(bǔ)償讀出放大器的讀取過(guò)程的 操作波形中通過(guò)PVT變化而偏移nMOS晶體管Q1的Vt分布時(shí)，操作 的圖示。圖14A示出了當(dāng)Vt沿著高方向偏移時(shí)，以最差的讀出時(shí)序裕 度讀取存儲(chǔ)單元的低阻狀態(tài)數(shù)據(jù)的情況。圖14B示出了當(dāng)Vt沿著低方 向偏移時(shí)，以最差的讀出時(shí)序裕度讀取高阻狀態(tài)數(shù)據(jù)的情況。由于基 本操作與圖13中的相同，因此下面將只描述不同的部分。
當(dāng)nMOS晶體管Q1的Vt沿著高方向偏移，并且讀取了低阻狀態(tài) 數(shù)據(jù)時(shí)，由于LTC變?yōu)榈偷臅r(shí)序被復(fù)制延遲電路適當(dāng)?shù)匮舆t，因此在全局位線電壓確定鎖存電路確定了 "低"之后，LTC變?yōu)榈?，并且?br>
確地確定了讀取低阻狀態(tài)。當(dāng)nMOS晶體管Ql的Vt沿著低方向偏移， 并且讀取了高阻狀態(tài)時(shí)，由于LTC變?yōu)榈偷臅r(shí)序被復(fù)制延遲電路適當(dāng) 地提早，因此在通過(guò)全局位線電壓確定鎖存電路錯(cuò)誤地確定了"低" 之前，LTC變?yōu)榈?，并且正確地確定了高阻狀態(tài)的讀取。
如上所述，即使在低阻狀態(tài)下，電阻改變存儲(chǔ)單元具有幾百KQ 的高阻，因此通過(guò)位線電容等的效應(yīng)減小了讀取電壓的幅值。當(dāng)存在 PVT變化時(shí)，進(jìn)一步減小讀出放大器的操作裕度。然而，通過(guò)本修改 方式，用于確定全局讀出放大器中的全局位線電壓的鎖存器的PVT變 化特性，或者存儲(chǔ)單元選擇的MOS晶體管受到監(jiān)控，并且由于其特性 導(dǎo)致的變化被補(bǔ)償。因此即使存儲(chǔ)單元為電阻改變存儲(chǔ)單元，也可以 防止讀出放大器的操作裕度減小。
<修改方式2>
圖15是示出了本發(fā)明中的讀出放大器電路2和包括作為存儲(chǔ)單元 的電阻改變存儲(chǔ)單元的修改方式的存儲(chǔ)單元5的圖示。由于基本結(jié)構(gòu) 與圖10中的相同，因此將只描述存儲(chǔ)單元部分，并且相同的部分將不 作描述。
存儲(chǔ)單元5由選擇nMOS晶體管Q5和電阻器元件Rs組成，用于 基于電阻值的大小來(lái)存儲(chǔ)數(shù)據(jù)。nMOS晶體管Q5的柵極連接到字線 WL、漏極連接到電阻器元件Rs的一端、并且源極連接到電源電勢(shì) VDD。電阻器元件Rs的另一端連接到位線BL。
<修改方式3>
圖16是示出了本發(fā)明中的讀出放大器電路2和包括作為存儲(chǔ)單元 的電阻改變存儲(chǔ)單元的修改方式的存儲(chǔ)單元6的圖示。由于基本結(jié)構(gòu) 與圖10中的相同，因此將只描述存儲(chǔ)單元部分，并且相同的部分將不 作描述。用于存儲(chǔ)單元選擇的nMOS晶體管Q5具有浮體結(jié)構(gòu)，nMOS晶體 管Q5的柵極連接到字線WL，源極連接到電源電勢(shì)VDD，并且漏極連 接到位線BL。在浮體中累積了空穴的狀態(tài)下，nMOS晶體管Q5的閾 值電壓Vt減小，并且"導(dǎo)通"(on)電阻減小。例如，此時(shí)的"導(dǎo)通" 電流的下限i(H)min是10pA。當(dāng)在iiMOS晶體管Q5的浮體中沒(méi)有累 積空穴時(shí)，nMOS晶體管Q5的閾值電壓Vt增大，并且"導(dǎo)通"電阻 也增大。例如，此時(shí)的"導(dǎo)通"電流的上限i(L)max為10nA。
由于在圖ll、圖12、圖13及圖"所示的存儲(chǔ)單元的操作中流過(guò) 電阻器元件的電流與上述修改方式中的nMOS晶體管Q5的"導(dǎo)通"電 流基本上相等，因此利用與圖ll、圖12、圖13及圖14所示的基本上 相同控制方法，可以利用修改方式的存儲(chǔ)單元進(jìn)行操作。
當(dāng)如本修改方式中的存儲(chǔ)單元由浮體MOS晶體管組成時(shí)，MOS 晶體管的閾值電壓Vt根據(jù)浮體中的空穴累積的狀態(tài)來(lái)變化。因此，通 過(guò)MOS晶體管的PVT變化來(lái)減小讀出放大器的操作裕度。然而，由 于存儲(chǔ)單元選擇MOS晶體管的PVT變化特性受監(jiān)控，且在本修改方 式中也補(bǔ)償了由于特性而導(dǎo)致的變化，因此即使當(dāng)存儲(chǔ)單元由浮體 MOS晶體管組成時(shí)，也可以防止讀出放大器的操作裕度減小。
<修改方式4>
圖17是示出了包括讀出放大器和作為本發(fā)明中的存儲(chǔ)單元的電 阻改變存儲(chǔ)單元的修改的存儲(chǔ)單元的電路的圖示。由于基本結(jié)構(gòu)與圖 10中的相同，因此將只描述存儲(chǔ)單元部分，并且相同的部分將不作描 述。
存儲(chǔ)單元7由nMOS晶體管Q5組成，在nMOS晶體管Q5中，在 柵極絕緣膜中設(shè)置了電荷捕獲區(qū)，根據(jù)在其中電子累積在nMOS晶體 管Q5的電荷捕獲區(qū)中的狀態(tài)和在其中沒(méi)有電子累積在nMOS晶體管Q5的電荷捕獲區(qū)中的狀態(tài)來(lái)存儲(chǔ)信息。nMOS晶體管Q5的柵極連接 到字線WL，源極連接到電源電勢(shì)VDD，并且漏極連接到位線BL。
在nMOS晶體管Q5的電荷捕獲區(qū)中沒(méi)有累積電子的狀態(tài)下， nMOS晶體管Q5的閾值電壓Vt減小，并且"導(dǎo)通"電阻減小。例如， 此時(shí)的"導(dǎo)通"電流的下限i (H)min為10|iA。當(dāng)在nMOS晶體管Q5 的電荷捕獲區(qū)中累積電子時(shí)，nMOS晶體管Q5的閾值電壓Vt增大， 并且"導(dǎo)通"電阻也增大。例如，此時(shí)的"導(dǎo)通"電流的上限i(L)max 為10nA。
由于在圖U、圖12、圖13及圖14所示的存儲(chǔ)單元的操作中流過(guò) 電阻器元件的電流與上述修改方式中的nMOS晶體管Q5的"導(dǎo)通"電 流基本上相等，因此利用與圖IIA和圖IIB、圖12A和圖12B、圖13A 和圖13B及圖14A和圖14B所示的基本相同的控制方法，可以利用修 改方式的存儲(chǔ)單元進(jìn)行操作。
當(dāng)如在本修改方式中的存儲(chǔ)單元由在柵極絕緣膜中設(shè)置有電荷捕 獲區(qū)的MOS晶體管組成時(shí)，MOS晶體管的閾值電壓Vt根據(jù)電荷捕獲 區(qū)中的電子的累積狀態(tài)而改變。因此，通過(guò)MOS晶體管的PVT變化 來(lái)減小讀出放大器的操作裕度。然而，由于存儲(chǔ)單元選擇MOS晶體管 的PVT變化特性受監(jiān)控，且在本修改方式中也補(bǔ)償了由于特性而導(dǎo)致 的變化，因此即使當(dāng)存儲(chǔ)單元由柵極絕緣膜中設(shè)置了電荷捕獲區(qū)的 MOS晶體管組成時(shí)，也可以防止讀出放大器的操作裕度減小。
<修改方式5>
圖18是示出了本發(fā)明中的讀出放大器2和包括作為存儲(chǔ)單元的電 阻改變存儲(chǔ)單元的修改方式的存儲(chǔ)單元8的電路的圖示。由于基本結(jié) 構(gòu)與圖10中的相同，因此將只描述存儲(chǔ)單元部分，并且相同的部分將 不作描述。存儲(chǔ)單元8由nMOS晶體管Q5組成，nMOS晶體管Q5具有在柵 極絕緣膜中使用了鐵電物質(zhì)的結(jié)構(gòu)，并且根據(jù)鐵電膜的極性的方向來(lái) 存儲(chǔ)信息。nMOS晶體管Q5的柵極連接到字線WL,源極連接到電源 電勢(shì)VDD，并且漏極連接到位線BL。
當(dāng)nMOS晶體管Q5的鐵電膜的極化方向處于溝道側(cè)為正的狀態(tài) 時(shí)，nMOS晶體管Q5的閾值電壓Vt減小，并且"導(dǎo)通"電阻也減小。 例如，此時(shí)的"導(dǎo)通"電流的下限i(H)min為10|iA。當(dāng)nMOS晶體管 Q5的鐵電膜的極化方向處于溝道側(cè)為負(fù)的狀態(tài)時(shí)，nMOS晶體管Q5 的閾值電壓Vt增大，并且"導(dǎo)通"電阻也增大。例如，此時(shí)的"導(dǎo)通" 電流的上限i (L)max為10nA。
由于在圖ll、圖12、圖13及圖14所示的存儲(chǔ)單元的操作中流過(guò) 電阻器元件的電流與上述修改方式中的nMOS晶體管Q5的"導(dǎo)通"電 流基本上相等，因此利用與圖U、圖12、圖13及圖14所示的基本相 同的控制方法，可以利用修改方式的存儲(chǔ)單元8進(jìn)行操作。
當(dāng)如在本修改方式中的存儲(chǔ)單元由柵極絕緣膜中使用了鐵電物質(zhì) 的MOS晶體管組成時(shí)，MOS晶體管的"導(dǎo)通"電阻根據(jù)鐵電膜的極 化方向是使得溝道側(cè)為正還是為負(fù)來(lái)變化。因此，通過(guò)MOS晶體管的 PVT變化來(lái)減小讀出放大器的操作裕度。然而，由于存儲(chǔ)單元選擇MOS 晶體管的PVT變化特性受監(jiān)控，且在本修改方式中也補(bǔ)償了由于特性 而導(dǎo)致的變化，因此即使當(dāng)存儲(chǔ)單元由柵極絕緣膜中使用了鐵電物質(zhì) 的MOS晶體管組成時(shí)，也可以防止讀出放大器的操作裕度減小。
根據(jù)本實(shí)施例的讀出電路補(bǔ)償了如上所述的制造工藝、電源電壓、 接合點(diǎn)溫度和造成變化的其它因素。由于讀出電路的操作裕度由此增 強(qiáng)，且存儲(chǔ)器的讀出操作得以穩(wěn)定，因此也可以在高精度數(shù)據(jù)處理系 統(tǒng)等中使用讀出電路。雖然以上參照附圖詳細(xì)描述了本發(fā)明的實(shí)施例，但是本發(fā)明的具 體構(gòu)造不受實(shí)施例限制，并且本發(fā)明還包含沒(méi)有脫離本發(fā)明的預(yù)期范 圍的范圍內(nèi)的設(shè)計(jì)等。
例如，在當(dāng)前的實(shí)施例中，可以如上構(gòu)造MOS晶體管的極性，但 是也可以形成在其中MOS晶體管的極性全部顛倒的電路。在這種情況 下，電源電勢(shì)和地的關(guān)系被顛倒，控制信號(hào)的極性也被顛倒。
權(quán)利要求
1.一種半導(dǎo)體器件，包括單端讀出放大器，所述單端讀出放大器至少包括第一場(chǎng)效應(yīng)晶體管、第二場(chǎng)效應(yīng)晶體管和全局位線電壓確定電路，其中，所述第一場(chǎng)效應(yīng)晶體管用于放大從存儲(chǔ)單元提供到位線的信號(hào)，所述第二場(chǎng)效應(yīng)晶體管用于將所述第一場(chǎng)效應(yīng)晶體管的輸出信號(hào)提供到全局位線；以及控制電路，所述控制電路用于基于延遲電路的輸出信號(hào)，來(lái)至少控制所述第二場(chǎng)效應(yīng)晶體管從導(dǎo)電狀態(tài)到非導(dǎo)電狀態(tài)的轉(zhuǎn)變的時(shí)序、或者全局讀出放大器的讀取時(shí)序，所述全局放大器包括所述全局位線電壓確定電路，所述延遲電路包括所述第一場(chǎng)效應(yīng)晶體管的復(fù)制品和所述全局位線電壓確定電路的復(fù)制品。
2. 如權(quán)利要求l所述的半導(dǎo)體器件，其中，所述延遲電路還包括用于選擇所述存儲(chǔ)單元的第三場(chǎng)效應(yīng)晶體管的復(fù)制品。
3. 如權(quán)利要求l所述的半導(dǎo)體器件，其中，所述延遲電路還包括所述第二場(chǎng)效應(yīng)晶體管的復(fù)制品。
4. 如權(quán)利要求l所述的半導(dǎo)體器件，其中，所述延遲電路還包括用于選擇所述存儲(chǔ)單元的第三場(chǎng)效應(yīng)晶體管的復(fù)制品和所述第二場(chǎng)效應(yīng)晶體管的復(fù)制品，所述第三場(chǎng)效應(yīng)晶體管的復(fù)制品的輸出被提供到所述第一場(chǎng)效應(yīng)晶體管的復(fù)制品，所述第一場(chǎng)效應(yīng)晶體管的復(fù)制品的輸出被提供到所述第二場(chǎng)效應(yīng)晶體管的復(fù)制品，所述第二場(chǎng)效應(yīng)晶體管的復(fù)制品的輸出被提供到所述全局位線電壓確定電路的復(fù)制品。
5. 如權(quán)利要求1所述的半導(dǎo)體器件，其中，所述延遲電路還包括所述位線的電容的復(fù)制品。
6. 如權(quán)利要求1所述的半導(dǎo)體器件，其中，所述延遲電路還包括所述全局位線的電容的復(fù)制品。
7. 如權(quán)利要求4所述的半導(dǎo)體器件，其中，所述延遲電路還包括所述位線的電容的復(fù)制品和所述全局位線的電容的復(fù)制品，所述位線的電容的復(fù)制品連接到所述第三場(chǎng)效應(yīng)晶體管的復(fù)制nPB ，所述全局位線的電容的復(fù)制品連接到所述第二場(chǎng)效應(yīng)晶體管的復(fù)偉廿品。
8. 如權(quán)利要求1所述的半導(dǎo)體器件，其中，所述存儲(chǔ)單元包括電容器和場(chǎng)效應(yīng)晶體管。
9. 如權(quán)利要求1所述的半導(dǎo)體器件，其中，所述存儲(chǔ)單元包括電阻器和場(chǎng)效應(yīng)晶體管。
10. 如權(quán)利要求1所述的半導(dǎo)體器件，其中，所述存儲(chǔ)單元包括浮體場(chǎng)效應(yīng)晶體管。
11. 如權(quán)利要求1所述的半導(dǎo)體器件，其中，所述存儲(chǔ)單元包括有在柵極絕緣膜中設(shè)置有電荷捕獲區(qū)的場(chǎng)效應(yīng)晶體管。
12. 如權(quán)利要求1所述的半導(dǎo)體器件，其中，所述存儲(chǔ)單元包括在柵極絕緣膜中具有鐵電材料的場(chǎng)效應(yīng)晶體管。
13. 如權(quán)利要求1所述的半導(dǎo)體器件，其中，所述讀出放大器還包括第四場(chǎng)效應(yīng)晶體管和第五場(chǎng)效應(yīng)晶體管，其中，所述第四場(chǎng)效應(yīng)晶體管用于將所述全局位線電壓確定電路的輸出提供至所述全局位線，所述第五場(chǎng)效應(yīng)晶體管用于將所述全局位線上的數(shù)據(jù)提供至所述位線，以及所述第四場(chǎng)效應(yīng)晶體管和所述第五場(chǎng)效應(yīng)晶體管是用于對(duì)所述全局位線電壓確定電路的輸出的讀數(shù)據(jù)進(jìn)行寫(xiě)入的、或者從所述半導(dǎo)體器件的外部向所述存儲(chǔ)單元寫(xiě)入寫(xiě)數(shù)據(jù)的場(chǎng)效應(yīng)晶體管。
14. 一種半導(dǎo)體器件，包括存儲(chǔ)元件，所述存儲(chǔ)元件用于存儲(chǔ)信息；第三場(chǎng)效應(yīng)晶體管，所述第三場(chǎng)效應(yīng)晶體管用于將所述存儲(chǔ)元件連接到位線；第一場(chǎng)效應(yīng)晶體管，所述第一場(chǎng)效應(yīng)晶體管用作單端讀出放大器，該第一場(chǎng)效應(yīng)晶體管包括與所述位線連接的柵極，用于放大所述位線上的數(shù)據(jù)信號(hào)；第二場(chǎng)效應(yīng)晶體管，所述第二場(chǎng)效應(yīng)晶體管連接到所述第一場(chǎng)效應(yīng)晶體管，用于將所述第一場(chǎng)效應(yīng)晶體管的輸出信號(hào)提供至所述全局位線；全局位線電壓確定電路，所述全局位線電壓確定電路連接到所述全周位線，用于確定所述全局位線上的信號(hào)；延遲電路，所述延遲電路包括所述第一場(chǎng)效應(yīng)晶體管的復(fù)制品和所述全局位線電壓確定電路的復(fù)制品；以及控制電路，所述控制電路用于基于所述延遲電路的輸出信號(hào)，來(lái)至少控制所述第二場(chǎng)效應(yīng)晶體管從導(dǎo)電狀態(tài)到非導(dǎo)電狀態(tài)的轉(zhuǎn)變的時(shí)序。
15.如權(quán)利要求14所述的半導(dǎo)體器件，其中，所述全局位線電壓確定電路包括第六場(chǎng)效應(yīng)晶體管，所述第六場(chǎng)效應(yīng)晶體管用于連接所述全局位線電壓確定電路的輸入節(jié)點(diǎn)和所述全局位線，以及所述控制電路基于所述延遲電路的輸出信號(hào)來(lái)控制所述第六場(chǎng)效應(yīng)晶體管從導(dǎo)電狀態(tài)到非導(dǎo)電狀態(tài)的轉(zhuǎn)變的時(shí)序。
16. 如權(quán)利要求15所述的半導(dǎo)體器件，其中，所述全局位線電壓確定電路還包括第四場(chǎng)效應(yīng)晶體管，所述第四場(chǎng)效應(yīng)晶體管用于連接所述全局位線電壓確定電路的輸出節(jié)點(diǎn)和所述全局位線，以及在所述第六場(chǎng)效應(yīng)晶體管從導(dǎo)電狀態(tài)轉(zhuǎn)變?yōu)榉菍?dǎo)電狀態(tài)之后，通過(guò)所述第四場(chǎng)效應(yīng)晶體管從非導(dǎo)電狀態(tài)到導(dǎo)電狀態(tài)的轉(zhuǎn)變，所述全局位線電壓確定電路將所述全局位線電壓確定電路的數(shù)據(jù)信息寫(xiě)入到所述全局位線。
17. 如權(quán)利要求15所述的半導(dǎo)體器件，還包括第五場(chǎng)效應(yīng)晶體管，所述第五場(chǎng)效應(yīng)晶體管連接在所述全局位線和所述位線之間，用于向所述存儲(chǔ)元件寫(xiě)入數(shù)據(jù)，其中，通過(guò)所述全局位線電壓確定電路的寫(xiě)入，所述全局位線的電壓從當(dāng)所述第六場(chǎng)效應(yīng)晶體管處于導(dǎo)電狀態(tài)時(shí)的所述全局位線的電壓轉(zhuǎn)變?yōu)橹貙?xiě)數(shù)據(jù)電壓，其中，所述重寫(xiě)數(shù)據(jù)電壓表示不同的反相電壓。
18. 如權(quán)利要求14所述的半導(dǎo)體器件，還包括第四場(chǎng)效應(yīng)晶體管，該第四場(chǎng)效應(yīng)晶體管用于連接所述全局位線電壓確定電路的輸出節(jié)點(diǎn)和所述全局位線，其中，所述全局位線電壓確定電路包括第六場(chǎng)效應(yīng)晶體管，所述第六場(chǎng)效應(yīng)晶體管用于連接所述全局位線電壓確定電路的輸入節(jié)點(diǎn)和所述全局位線；第七場(chǎng)效應(yīng)晶體管，所述第七場(chǎng)效應(yīng)晶體管用于連接所述全局位線電壓確定電路的輸入節(jié)點(diǎn)和來(lái)自外部的寫(xiě)數(shù)據(jù)線；以及第五場(chǎng)效應(yīng)晶體管，所述第五場(chǎng)效應(yīng)晶體管用于連接所述全局位線和所述位線，并將數(shù)據(jù)寫(xiě)入到所述存儲(chǔ)元件，其中，在寫(xiě)入時(shí)，所述第六場(chǎng)效應(yīng)晶體管處于非導(dǎo)電狀態(tài)，并且所述第七場(chǎng)效應(yīng)晶體管、所述第四場(chǎng)效應(yīng)晶體管和所述第五場(chǎng)效應(yīng)晶體管都 處于導(dǎo)電狀態(tài)，由此，所述全局位線電壓確定電路的寫(xiě)數(shù)據(jù)通過(guò)所述 全局位線和所述位線被寫(xiě)入到所述存儲(chǔ)元件。
19. 如權(quán)利要求14所述的半導(dǎo)體器件，其中，所述延遲電路還包括所述第三場(chǎng)效應(yīng)晶體管的復(fù)制品和所述第二場(chǎng)效應(yīng)晶體管的復(fù)制 n
20. 如權(quán)利要求14所述的半導(dǎo)體器件，其中， 所述延遲電路還包括所述第三場(chǎng)效應(yīng)晶體管的復(fù)制品和所述第二場(chǎng)效應(yīng)晶體管的復(fù)制 品，所述第三場(chǎng)效應(yīng)晶體管的復(fù)制品的輸出被提供到所述第一場(chǎng)效應(yīng) 晶體管的復(fù)制品，所述第一場(chǎng)效應(yīng)晶體管的復(fù)制品的輸出被提供到所述第二場(chǎng)效應(yīng) 晶 體管的復(fù)制品，以及所述第二場(chǎng)效應(yīng)晶體管的復(fù)制品的輸出被提供到所述全局位線電壓確定電路的復(fù)制品。
全文摘要
本發(fā)明提供了一種具有單端讀出放大器的半導(dǎo)體器件。補(bǔ)償了制造工藝、電源電壓、接合點(diǎn)溫度和造成變化的其它因素，并防止了讀出放大器的操作裕度減小。具有分級(jí)位線結(jié)構(gòu)的半導(dǎo)體存儲(chǔ)器件中的單端讀出放大器包括第一MOS晶體管，其用于放大從存儲(chǔ)單元輸出到位線的信號(hào)；第二MOS晶體管，其用于將第一MOS晶體管的輸出供給到全局位線；以及全局位線電壓確定電路；并且通過(guò)包括第一MOS晶體管的復(fù)制品和全局位線電壓確定電路的復(fù)制品的延遲電路的輸出信號(hào)，來(lái)控制至少第二MOS晶體管的導(dǎo)通/截止時(shí)序或者包括全局位線電壓確定電路的全局讀出放大器的讀取時(shí)序。
文檔編號(hào)G11C7/08GK101540190SQ20091012894
公開(kāi)日2009年9月23日 申請(qǐng)日期2009年3月17日 優(yōu)先權(quán)日2008年3月17日
發(fā)明者吉田宗一郎, 梶谷一彥 申請(qǐng)人:爾必達(dá)存儲(chǔ)器株式會(huì)社