專利名稱：具有單端讀出放大器的半導(dǎo)體器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種用于半導(dǎo)體器件中的讀出放大器，更具體來說， 涉及一種具有可變電阻存儲(chǔ)單元的半導(dǎo)體器件中的合適的讀出放大器
以及一種數(shù)據(jù)處理系統(tǒng)。
背景技術(shù)：
公知的是，傳統(tǒng)的存儲(chǔ)單元基于晶體管的"導(dǎo)通(on)"電流或 電阻值的大小來存儲(chǔ)信息。該類型的存儲(chǔ)單元甚至在低存儲(chǔ)狀態(tài)下都 具有從lOkQ至幾百千歐的相對較高的電阻值，由此通常利用高靈敏度 的差分電流讀出放大器來進(jìn)行讀出放大(參見第2004-39231號(hào)日本專 利申請?zhí)亻_)。
發(fā)明內(nèi)容
然而，傳統(tǒng)的差分電流讀出放大器具有較大的專用的表面積，并 且具有以下的缺陷，即當(dāng)對所有的位線提供該類型的讀出放大器時(shí)，
芯片面積顯著增大。
因此，根據(jù)上述缺陷來開發(fā)本發(fā)明，本發(fā)明的目的在于提供一種 讀出放大器和數(shù)據(jù)處理系統(tǒng)，由此通過單個(gè)MOS晶體管來放大信號(hào)電 壓，由此防止了芯片面積的增大。
用于克服上述缺陷的本發(fā)明包括下述方面。
(1)本發(fā)明提供了一種半導(dǎo)體器件，該半導(dǎo)體器件包括存儲(chǔ)單
元，其用于基于輸入/輸出端和電源端之間的電阻值或者與輸入/輸出端
連接的單元晶體管的導(dǎo)通電流值來存儲(chǔ)信息；位線，其連接到輸入/輸出端，用于將信息輸入到存儲(chǔ)單元或者從存儲(chǔ)單元輸出信息；第一場 效應(yīng)晶體管，其用作具有與位線連接的柵極的單端讀出放大器，用于 放大位線上的數(shù)據(jù)信號(hào)；第二場效應(yīng)晶體管，其連接到位線，用于將 位線的電勢控制成第一預(yù)定電勢；第三場效應(yīng)晶體管，其用于向全局 位線提供第一場效應(yīng)晶體管的輸出信號(hào)；以及全局位線讀出放大器， 其連接到全局位線，用于檢測全局位線上的信號(hào)，其中，位線的第一 預(yù)定電勢根據(jù)流經(jīng)存儲(chǔ)單元的電流而變化，并且第一場效應(yīng)晶體管根 據(jù)位線的變化電勢來使電流流動(dòng)。
(2) 本發(fā)明還提供了一種半導(dǎo)體器件，該半導(dǎo)體器件包括存儲(chǔ) 單元，其用于基于輸入/輸出端和電源端之間的電阻值，或者與輸入/輸
出端連接的單元晶體管的導(dǎo)通電流值來存儲(chǔ)信息；位線，其連接到輸 入/輸出端，用于將信息輸入到存儲(chǔ)單元或者從存儲(chǔ)單元輸出信息；第 一場效應(yīng)晶體管，其用作具有與位線連接的柵極的單端讀出放大器， 用于放大位線上的數(shù)據(jù)信號(hào)；第二場效應(yīng)晶體管，其連接到位線，用 于將位線的電勢控制成第一預(yù)定電勢；第三場效應(yīng)晶體管，其用于向 全局位線提供第一場效應(yīng)晶體管的輸出信號(hào)；以及全局位線讀出放大 器，其連接到全局位線，用于檢測全局位線上的信號(hào)，其中，使第二 場效應(yīng)晶體管成為導(dǎo)通狀態(tài)，以便于在對存儲(chǔ)單元進(jìn)行存取之前將位 線設(shè)置成第一預(yù)定電勢，并且在對存儲(chǔ)單元進(jìn)行存取之后，位線的第 一預(yù)定電勢根據(jù)流經(jīng)存儲(chǔ)單元的電流而變化，第一場效應(yīng)晶體管根據(jù) 位線的變化電勢來使電流流動(dòng)。
(3) 本發(fā)明還提供了一種半導(dǎo)體器件，該半導(dǎo)體器件包括存儲(chǔ) 單元，其用于基于輸入/輸出端和電源端之間的電阻值，或者與輸入/輸 出端連接的竿-元晶體管的導(dǎo)通電流值來存儲(chǔ)信息；位線，其連接到輸 入/輸出端，用于將信息輸入到存儲(chǔ)單元或者從存儲(chǔ)單元輸出信息；第 一場效應(yīng)晶體管，其用作具有與位線連接的柵極的單端讀出放大器， 用于放大位線上的數(shù)據(jù)信號(hào)；第二場效應(yīng)晶體管，其連接到位線，用 于將位線的電勢控制成第一預(yù)定電勢；第三場效應(yīng)晶體管，其用于向全局位線提供第一場效應(yīng)晶體管的輸出信號(hào)；以及全局位線讀出放大 器，其連接到全局位線，用于檢測全局位線上的信號(hào)，其中，位線的 第一預(yù)定電勢根據(jù)流經(jīng)存儲(chǔ)單元的電流和流經(jīng)第二場效應(yīng)晶體管的電 流而變化，并且第一場效應(yīng)晶體管根據(jù)位線的變化電勢來使電流流動(dòng)。
通過本發(fā)明，采用的構(gòu)造使得當(dāng)從存儲(chǔ)單元讀取信號(hào)時(shí)，位線電 容減小，并且因此即使通過具有高電阻的可變電阻存儲(chǔ)單元也可以進(jìn)
行快速地充電和放電。由此，信號(hào)被單個(gè)MOS晶體管放大，并且讀出
放大器的表面積能夠因此顯著地減小。
由于通過利用分級位線結(jié)構(gòu)，讀出放大器可以應(yīng)用到所有的位線，
因此基于開頁(page-open)策略提供了與DRAM兼容的存儲(chǔ)器。
另外，通過利用在其中多個(gè)讀出放大器連接到全局位線的分級位 線結(jié)構(gòu)，并且通過全局讀出放大器來進(jìn)行信息讀取和寫入控制，在防 止了芯片面積和電流損耗增大的同時(shí)可以保持與DRAM的兼容。
結(jié)合附圖，從下面對特定優(yōu)選實(shí)施例的描述中，本發(fā)明的以上特 征和優(yōu)點(diǎn)將更清楚，其中
圖1是示出了根據(jù)實(shí)施例1的可變電阻存儲(chǔ)單元和讀出放大器的 結(jié)構(gòu)的圖示；
圖2是示出了根據(jù)實(shí)施例1的讀出放大器中的操作波形的圖示； 圖3是示出了根據(jù)實(shí)施例2的可變電阻存儲(chǔ)單元和讀出放大器的 結(jié)構(gòu)的圖示；
圖4是示出了根據(jù)實(shí)施例2的讀出放大器中的操作波形的圖示； 圖5是示出了根據(jù)實(shí)施例3的可變電阻存儲(chǔ)單元和讀出放大器的 結(jié)構(gòu)的圖示；
圖6是示出了根據(jù)實(shí)施例3的讀出放大器中的操作波形的圖示； 圖7是示出了根據(jù)實(shí)施例4的可變電阻存儲(chǔ)單元和讀出放大器的結(jié)構(gòu)的圖示；
圖8是示出了根據(jù)實(shí)施例4的讀出放大器中的操作波形的圖示； 圖9是示出了根據(jù)修改1的讀出放大器和存儲(chǔ)單元的結(jié)構(gòu)的圖示; 圖10是示出了根據(jù)修改2的讀出放大器和存儲(chǔ)單元的結(jié)構(gòu)的圖
示；
圖11是示出了根據(jù)修改3的讀出放大器和存儲(chǔ)單元的結(jié)構(gòu)的圖
示；
圖12是示出了根據(jù)修改4的讀出放大器和存儲(chǔ)單元的結(jié)構(gòu)的圖示。
具體實(shí)施例方式
下文中，將參照附圖來詳細(xì)描述本發(fā)明的實(shí)施例。
在此描述的實(shí)施例中的組成元件可以用現(xiàn)有的組成元件等來替 代，并且包括與其它現(xiàn)有的組成元件的組合的各種變化也是可以的。 因此，所描述的本發(fā)明的范圍不受在此描述的實(shí)施例的限制。
<實(shí)施例1>
將利用圖1以及圖2來描述本發(fā)明的實(shí)施例1。在本實(shí)施例中，將 描述作為半導(dǎo)體器件的具有分級位線結(jié)構(gòu)的存儲(chǔ)陣列的示例。在分級 位線結(jié)構(gòu)的情況下，可以縮短作為與多個(gè)存儲(chǔ)單元連接的局部位線的 位線的長度，山此減小位線電容，并且可以增大從存儲(chǔ)單元讀取的信 號(hào)的幅值。因此，分級位線結(jié)構(gòu)是優(yōu)選的示例，但是本發(fā)明不限于該 示例。
本實(shí)施例的結(jié)構(gòu)是與單端讀出放大器相關(guān)的技術(shù)，在該單端讀出 放大器中，輸入單個(gè)信號(hào)，只有一個(gè)信號(hào)被放大，并且輸出被放大的 信號(hào)。普通的差分讀出放大器比單端讀出放大器具有更高的增益，抗 噪性也更強(qiáng)。差分讀出放大器的高增益還縮短了用于變化放大的輸出 信號(hào)的時(shí)間。另一方面，單端讀出放大器對噪聲及其敏感，為了產(chǎn)生放大的輸出，需要更高的輸入信號(hào)。與位線相連的上述讀出放大器是 單端讀出放大器。
另外，只要晶體管是場效應(yīng)晶體管(FET)就足夠了，除了 MOS (金屬氧化物半導(dǎo)體)之外，本發(fā)明也可以應(yīng)用于MIS (金屬-絕緣體 半導(dǎo)體)晶體管和各種其它的FET。 NMOS晶體管是第一導(dǎo)電類型晶 體管的典型示例，PMOS晶體管是第二導(dǎo)電類型晶體管的典型示例。
此外，在本發(fā)明中，通過用于驅(qū)動(dòng)存儲(chǔ)單元的公共內(nèi)部電壓(例 如，從外部電源降壓而得的內(nèi)部電源電壓)、VSS電源或其它電壓來 控制位線電壓。例如，本實(shí)施例的特性特征在于不管存儲(chǔ)單元信息 是"1"還是"0"，在對存儲(chǔ)單元進(jìn)行存取之后的位線電壓從內(nèi)部電 源電壓或VSS的預(yù)定電勢沿著(VSS或內(nèi)部電源電壓的) 一個(gè)方向轉(zhuǎn) 變。在半導(dǎo)體器件的外部電源和內(nèi)部電源的電壓降低到接近IV (接近 CMOS型讀出放大器操作的操作點(diǎn)的極限的電壓)的半導(dǎo)體器件中， 位線的控制電壓與利用單端讀出放大器的讀出方案相結(jié)合，以在更高 速度和穩(wěn)定性與由于制造條件的變化導(dǎo)致的電路穩(wěn)定性之間產(chǎn)生增強(qiáng) 的協(xié)同效應(yīng)。
<存儲(chǔ)單元和讀出放大器的結(jié)構(gòu)〉
圖1是示出了根據(jù)本實(shí)施例的包括與可變電阻存儲(chǔ)單元相對應(yīng)的 讀出放大器的可變電阻存儲(chǔ)單元的一部分的電路的圖示。
圖1示出了字線WL、位線BL、存儲(chǔ)單元10、讀出放大器20、 全局位線GBL以及全局位線讀出和寫入電路30，其中，存儲(chǔ)單元10 設(shè)置在字線WL和位線BL的交叉點(diǎn)。
在該布置中，位線BL連接到構(gòu)成讀出放大器的nMOS晶體管Q1 的柵極，讀取到位線的信號(hào)電壓被讀出/放大并轉(zhuǎn)換為漏電流。將預(yù)充 電信號(hào)PC輸入到位線預(yù)充電nMOS晶體管Q2的柵極，并且當(dāng)PC處于高狀態(tài)時(shí)，位線BL被預(yù)充電至接地電勢VSS。
通過讀出放大器讀取選擇nMOS晶體管Q3的柵極來接收選擇信 號(hào)RE，并且將全局位線GBL和作為讀出放大器的輸出節(jié)點(diǎn)的nMOS 晶體管Ql的漏極選擇性地連接。通過讀出放大器寫入選擇nMOS晶體 管Q4的柵極來接收選擇信號(hào)WE，并且將位線BL和全局位線GBL選 擇性地連接。
只要nMOS晶體管Q3和nMOS晶體管Ql串聯(lián)連接就足夠了，它 們的連續(xù)順序不必受限。理想地，由于大量的nMOS晶體管Q3連接到 全局位線GBL，因此如圖l所示，當(dāng)強(qiáng)調(diào)全局位線GBL的低噪聲效應(yīng) 時(shí)，nMOS晶體管Q3應(yīng)該連接到全局位線GBL這一側(cè)。
多個(gè)位線BL和多個(gè)存儲(chǔ)單元通過附圖中未示出的多個(gè)其它讀出 放大器而連接到全局位線GBL，并且在讀取操作時(shí)，nM0S晶體管Q3 僅將所選擇的存儲(chǔ)單元屬于的讀出反大器連接到全局位線GBL。結(jié)果， nMOS晶體管Ql根據(jù)讀取到位線BL的信號(hào)來驅(qū)動(dòng)全局位線GBL，并 且全局位線讀出和寫入電路30鎖存?zhèn)鬏數(shù)饺治痪€GBL的信號(hào)，并 輸出到外部電路(未示出)。
"通過局部位線，用于首先放大作為數(shù)據(jù)信號(hào)的存儲(chǔ)單元10的信 息的單端讀出放大器(讀出放大器20)"連接到分級位線結(jié)構(gòu)。讀出 放大器20包括放大器Q1，其是單端讀出放大器；選擇晶體管Q3， 其用于讀取，并將放大器的輸出連接到全局位線。
選擇晶體管Q3是用于連接全局位線和放大器的輸出的控制信號(hào)， 但是控制信號(hào)還可以包括用于選擇多個(gè)局部位線和單個(gè)全局位線的地 址信號(hào)或其它選擇信息。通常，由于多個(gè)存儲(chǔ)單元和讀出放大器20連 接到局部位線BL來形成存儲(chǔ)陣列，因此局部位線BL的布線間距等于 或小于全局位線GBL的布線間距。在寫入操作時(shí)，nMOS晶體管Q4僅將所選擇的存儲(chǔ)單元屬于的讀 出放大器連接到全局位線GBL。當(dāng)全局位線讀出和寫入電路30從附圖 未示出的外部電路接收寫入數(shù)據(jù)，并驅(qū)動(dòng)全局位線GBL時(shí)，位線BL 由nMOS晶體管Q4驅(qū)動(dòng)，這導(dǎo)致數(shù)據(jù)被寫入到存儲(chǔ)單元。
存儲(chǔ)單元10由選擇nMOS晶體管Q5和電阻器元件Rs組成，用 于基于電阻值的大小來存儲(chǔ)數(shù)據(jù)。nMOS晶體管Q5的柵極連接到字線 WL，漏極連接到位線BL，源極連接到電阻器元件Rs的一端。電阻器 元件Rs的另一端連接到電源電勢.VDD。
附圖中未示出的多個(gè)存儲(chǔ)單元連接到位線BL，結(jié)果，例如，在本 實(shí)施例中，位線BL的寄生電容Cb是10ff。雖然沒有具體地限定，但 是本實(shí)施例的電阻器元件Rs中的高阻狀態(tài)的電阻分布的下限Rs[H]min 是IOOMQ，并且低阻狀態(tài)的電阻分布的上限Rs[L]max是IOOKQ。結(jié)
果，由電阻器元件Rs和位線寄生電容Cb組成的系統(tǒng)的時(shí)間常數(shù)t當(dāng) 電阻器元件處于高阻狀態(tài)時(shí)是lps或更高，并且當(dāng)電阻器元件處于低阻 狀態(tài)時(shí)是1納秒或更低。
使電流流向存儲(chǔ)單元是第一電源(VDD)的自然產(chǎn)生的結(jié)果，其 中，第一電源是存儲(chǔ)單元10的電源并與作為iiMOS晶體管Q2的電源 的第三電源(VSS)具有不同的電壓值，并且關(guān)于與前述時(shí)間常數(shù)的差 一致的位線電壓，其中，所述時(shí)間常數(shù)的差至少是根據(jù)存儲(chǔ)單元信息 的差，可以將由nMOS晶體管Ql供給的每個(gè)電流之間的差調(diào)節(jié)成與位 線電壓相對應(yīng)。具體來說，當(dāng)高阻狀態(tài)的電阻分布的下限Rs[H]min是 IOMH時(shí)，通過略微增大第一電源(VDD)，可以保持nMOS晶體管 Ql供給的電流。例如，這可以通過改變第一電源(VDD)和第三電源 (VSS)之間的差分電壓的值(相對值)來做到，并且其具有以下效果， 即，使得可以提供與存儲(chǔ)單元供給的電流值波動(dòng)一致的最佳讀出，其 中，該存儲(chǔ)單元供給的電流值波動(dòng)是由于存儲(chǔ)單元的寫入特性等而導(dǎo)致的。此外，下文描述的與nMOS晶體管Ql連接的第二電源(VSS) 和與nMOS晶體管Q6連接的第四電源(VDD)之間的電壓值的差具 有與前述相同的效果。第三電源和第四電源之間的電壓值的差也具有 相同的效果。另一方面，使第三電源和第四電源具有相同的電壓值， 使得可以在由多個(gè)存儲(chǔ)單元組成的存儲(chǔ)陣列中共享布置成網(wǎng)(mesh) 的兩個(gè)電源的電源布線。
因此，在讀取的過程中，由于在nMOS晶體管Q5導(dǎo)通且位線BL 開始充電和放電之后幾納秒，由電阻器元件的電阻值的大小來產(chǎn)生位 線BL的電勢中足夠的差，因此通過將讀出時(shí)間段設(shè)置在該幾納秒內(nèi)， 可以具有裕度地由nMOS,晶體管Ql執(zhí)行讀出放大操作。根據(jù)上述的操 作原則，可以將與位線BL連接的存儲(chǔ)單元的數(shù)量設(shè)置為不同的數(shù)，從 而獲得根據(jù)存儲(chǔ)單元的電阻值而計(jì)算的寄生電容和讀出時(shí)間段的計(jì)劃 維持時(shí)間。
全局位線預(yù)充電pMOS晶體管Q6在其柵極接收預(yù)充電信號(hào)PC的 反相信號(hào)/PC，并且當(dāng)/PC處于低狀態(tài)時(shí)，全局位線GBL被預(yù)充電至電 源電勢VDD。全局位線的寄生電容被表示為Cgb。
<在讀取過程中的讀出放大器的操作波形>
圖2是示出了在讀取過程中讀出放大器的操作波形的圖示。橫軸 表示時(shí)間，豎軸表示電壓。圖2A示出了讀取存儲(chǔ)單元的低阻狀態(tài)的情 況，圖2B示出了讀取高阻狀態(tài)的情況。
首先，在讀取低阻狀態(tài)的情況下，在預(yù)充電釋放時(shí)間段內(nèi)PC為低 且/PC為高，nMOS晶體管Q2和pMOS晶體管Q6均截止(變?yōu)椴粚?dǎo) 通)，位線BL和全局位線GBL在分別被預(yù)充電至VSS和VDD的狀 態(tài)下而懸浮。換言之，在信息從存儲(chǔ)單元輸出到位線之前，nMOS晶體 管Q2將位線控制成第一預(yù)定電勢(VSS)。該操作至少具有以下效果， 即，清除前面的周期內(nèi)讀取的不同存儲(chǔ)單元的歷史信息。隨后，當(dāng)單元選擇時(shí)間段出現(xiàn)時(shí)，在字線WL己經(jīng)變?yōu)楦?nMOS 晶體管已經(jīng)變?yōu)閷?dǎo)通)時(shí)，以對應(yīng)于存儲(chǔ)單元IO的低阻狀態(tài)的時(shí)間常 數(shù)，信號(hào)電壓被讀取到位線BL，并且當(dāng)選擇信號(hào)RE變?yōu)楦?nMOS 晶體管Q3變?yōu)閷?dǎo)通)時(shí)，讀出時(shí)間段開始，當(dāng)RE變?yōu)榈?nMOS晶 體管Q3變?yōu)椴粚?dǎo)通)時(shí)，讀出時(shí)間段結(jié)束。
在讀出時(shí)間段內(nèi)，由于位線的電勢高于nMOS晶體管Ql的閾值 電壓Vt的分布的上限，因此nMOS晶體管Ql的漏電流較大，并且由 全局位線GBL的寄生電容Cgb充入的電荷被快速抽出。由此，全局位 線GBL的電勢快速從VDD放電至VSS。
換言之，在對存儲(chǔ)單元進(jìn)行存取之后，nMOS晶體管Q3在預(yù)定的 時(shí)間處于導(dǎo)通狀態(tài)，nMOS晶體管Q1根據(jù)位線電壓的轉(zhuǎn)變來供給電流，
并且全局位線的電勢發(fā)生轉(zhuǎn)變。
使導(dǎo)通狀態(tài)保持預(yù)定時(shí)間的原因在于，至少位線的電勢以根據(jù)存 儲(chǔ)單元信息的不同時(shí)間常數(shù)而發(fā)生轉(zhuǎn)變，并且在非常長的時(shí)間之后， 對于所有的信息，位線電壓達(dá)到VDD。換言之，必須在將時(shí)間常數(shù)的 差表示為位線電壓的差的時(shí)間之內(nèi)，執(zhí)行與存儲(chǔ)單元信息對應(yīng)的到全 局位線的信號(hào)傳輸操作。在預(yù)定時(shí)間使nMOS晶體管Q3導(dǎo)通，其表示 僅僅在最佳位線電壓狀態(tài)(通過單個(gè)讀出放大器nMOS晶體管Ql供給 電流的狀態(tài))的時(shí)間內(nèi)，將作為存儲(chǔ)單元信息的電壓施加到全部位線， 并具有防止在全局位線上的讀出放大器誤操作的效果。
在讀出時(shí)間段的末端，全局位線GBL的電勢是VSS，該電勢被全 局位線讀出和寫入電路30檢測為低，并被讀取為低數(shù)據(jù)。nMOS晶體 管Ql的閾值電壓Vt的分布表示由于諸如在制造時(shí)的空間變化、柵極 絕緣膜厚度的變化和溝道雜質(zhì)分布的波動(dòng)的因素而導(dǎo)致的閾值電壓的 變化范圍。在讀取高阻狀態(tài)的情況下，在預(yù)充電釋放時(shí)間段內(nèi)，PC首先為低 且/PC為高，nMOS晶體管Q2和pMOS晶體管Q6均截止，位線BL 和全局位線GBL在分別被預(yù)充電至VSS和VDD的狀態(tài)下懸浮。
隨后，當(dāng)單元選擇時(shí)間段出現(xiàn)時(shí)，在字線WL已經(jīng)變?yōu)楦邥r(shí)，以 對應(yīng)于存儲(chǔ)單元10的高阻狀態(tài)的時(shí)間常數(shù)，信號(hào)電壓被讀取到位線 BL，并且當(dāng)選擇信號(hào)RE變?yōu)楦邥r(shí)，讀出時(shí)間段開始，當(dāng)RE變?yōu)榈蜁r(shí)， 讀出時(shí)間段結(jié)束。
在讀出時(shí)間段內(nèi)，由于位線的電勢保持低于nMOS晶體管Ql的 閾值電壓Vt的分布的下限，因此nMOS晶體管Ql的漏電流較小，并 且由全局位線GBL的寄生電容Cgb充入的電荷幾乎沒有被抽出。由于 讀出時(shí)間段的末端的全局位線GBL的電勢基本上保持為VDD，因此電 勢被全局位線讀出和寫入電路30檢測為高并被讀取為高數(shù)據(jù)。
通過預(yù)充電信號(hào)PC使nMOS晶體管Q2為導(dǎo)通狀態(tài)的時(shí)間段可能 與存儲(chǔ)單元的導(dǎo)通時(shí)間段重疊。這使得在單端讀出放大器中提供穩(wěn)定 的讀取特性。具體來說，根據(jù)存儲(chǔ)單元供給的電流和nMOS晶體管Q2 供給的電流，位線的第一預(yù)定電勢受到轉(zhuǎn)變，并且nMOS晶體管Ql 根據(jù)位線的轉(zhuǎn)變電壓來供給電流，由此可以消除前述的懸浮時(shí)間段， 并可以進(jìn)行抗噪聲讀出。另外，通過預(yù)充電信號(hào)PC的反相信號(hào)/PC使 pMOS晶體管Q6為導(dǎo)通狀態(tài)的時(shí)間段可以與nMOS晶體管Ql的導(dǎo)通 狀態(tài)的時(shí)間段重疊。該重疊的效果與前述的效果相同。
<實(shí)施例2>
將利用圖3以及圖4來描述本發(fā)明的實(shí)施例2。
圖3示出了根據(jù)本實(shí)施例的包括與可變電阻存儲(chǔ)單元對應(yīng)的讀出 放大器的可變電阻存儲(chǔ)單元的一部分的電路的圖示。所示的基本結(jié)構(gòu)與實(shí)施例l的相同，下面僅將描述不同的組件。 <存儲(chǔ)單元和讀出放大器的結(jié)構(gòu)>
預(yù)充電信號(hào)PC的反相信號(hào)/PC被輸入到位線預(yù)充電pMOS晶體管
Q2的柵極，并且當(dāng)/PC處于低狀態(tài)時(shí)，位線BL被預(yù)充電至電源電勢 VDD。
存儲(chǔ)單元11由選擇nMOS晶體管Q5和電阻器元件Rs組成，用 于基于電阻值的大小來存儲(chǔ)數(shù)據(jù)。nMOS晶體管Q5的柵極連接到字線 WL，漏極連接到位線BL，源極連接到電阻器元件Rs的一端。電阻器 元件Rs的另一端連接到接地電勢VSS。
<在讀取過程中的讀出放大器的操作波形〉
圖4是示出了在讀取過程中的讀出放大器的操作波形的圖示。由 于基本操作與實(shí)施例1的相同，因此下面只將描述不同的部分。
首先，在讀取低阻狀態(tài)的情況下，在預(yù)充電釋放時(shí)間段內(nèi)，/PC 變?yōu)楦?，pMOS晶體管Q2和pMOS晶體管Q6均截止，位線BL和全 局位線GBL在被預(yù)充電至VDD的狀態(tài)下懸浮。
隨后，當(dāng)單元選擇時(shí)間段出現(xiàn)時(shí)，在字線WL已經(jīng)變?yōu)楦邥r(shí)，以 對應(yīng)于存儲(chǔ)單元11的低阻狀態(tài)的時(shí)間常數(shù)，信號(hào)電壓被讀取到位線 BL。當(dāng)隨后選擇信號(hào)RE變?yōu)楦邥r(shí)，讀出時(shí)間段開始，并且當(dāng)RE變?yōu)?低時(shí)，讀出時(shí)間段結(jié)束。
在讀出時(shí)間段內(nèi)，由于位線的電勢低于nMOS晶體管Ql的閾值 電壓Vt的分布的下限，因此nMOS晶體管Ql的漏電流較小，并且由 全局位線GBL的寄生電容Cgb充入的電荷幾乎沒有被抽出。
由于在讀出時(shí)間段的末端，全局位線GBL的電勢基本上保持為VDD，因此電勢被全局位線讀出和寫入電路30檢測為高，被反相電路
(未示出)反相并被讀取為低數(shù)據(jù)。
在讀取高阻狀態(tài)的情況下，在預(yù)充電釋放時(shí)間段內(nèi)，/PC首先變?yōu)?高，pMOS晶體管Q2和pMOS晶體管Q6均截止，位線BL和全局位 線GBL在被預(yù)充電至VDD的狀態(tài)下懸浮。
隨后，當(dāng)單元選擇時(shí)間段出現(xiàn)時(shí)，在字線WL己經(jīng)變?yōu)楦邥r(shí)，以 對應(yīng)于存儲(chǔ)單元11的高阻狀態(tài)的時(shí)間常數(shù)，信號(hào)電壓被讀取到位線 BL。當(dāng)隨后選擇信號(hào)RE變?yōu)楦邥r(shí)，讀出時(shí)間段開始，并且當(dāng)RE變?yōu)?低時(shí)，讀出時(shí)間段結(jié)束。
在讀出時(shí)間段內(nèi)，由于位線BL的電勢保持高于nMOS晶體管Ql 的閾值電壓Vt的分布的上限，因此nMOS晶體管Ql的漏電流較大， 并且由全局位線GBL的寄生電容Cgb充入的電荷被快速抽出。全局位 線GBL的電勢由此快速放電至VSS。在讀出時(shí)間段的末端的全局位線 GBL的電勢為VSS，該電勢被全局位線讀出和寫入電路30檢測為低， 被反相電路(未示出)反相并被讀取為高數(shù)據(jù)。
<實(shí)施例3>
將利用圖5以及圖6A和6B來描述本發(fā)明的實(shí)施例3。
圖5示出了根據(jù)本實(shí)施例的包括與可變電阻存儲(chǔ)單元相對應(yīng)的讀 出放大器的可變電阻存儲(chǔ)單元的一部分的電路的圖示。所示的基本結(jié) 構(gòu)與實(shí)施例1的基本結(jié)構(gòu)相同，下面僅將描述不同的組件。
<存儲(chǔ)單元和讀出放大器的結(jié)構(gòu)>
位線BL連接到構(gòu)成讀出放大器的pMOS晶體管Ql的柵極，pMOS 晶體管Ql讀出/放大讀取到位線的信號(hào)電壓，并將該信號(hào)電壓轉(zhuǎn)換成 漏電流。讀出放大器讀取選擇pMOS晶體管Q3在其柵極接收選擇信號(hào)的反相信號(hào)/RE，并且選擇性地連接全局位線GBL和作為讀出放大器 的輸出節(jié)點(diǎn)的pMOS晶體管Ql的漏極。全局位線預(yù)充電nMOS晶體 管Q6在其柵極接收預(yù)充電信號(hào)PC，并且當(dāng)PC處于高狀態(tài)時(shí)，全局位 線GBL被預(yù)充電至接地電勢VSS。
<在讀取過程中的讀出放大器的操作波形>
圖6是示出了在讀取過程中的讀出放大器的操作波形的圖示。由 于基本操作與實(shí)施例1的相同，因此下面只將描述不同的部分。
首先，在讀取低阻狀態(tài)的情況下，在預(yù)充電釋放時(shí)間段內(nèi)，PC變 為低，并且nMOS晶體管Q2和nMOS晶體管Q6均截止，位線BL和 全局位線GBL在被預(yù)充電至VSS的狀態(tài)下懸浮。
隨后，當(dāng)單元選擇時(shí)間段出現(xiàn)時(shí)，在字線WL已經(jīng)變?yōu)楦邥r(shí)，以 對應(yīng)于存儲(chǔ)單元12的低阻狀態(tài)的時(shí)間常數(shù)，信號(hào)電壓被讀取到位線 BL。當(dāng)隨后選擇信號(hào)RE的反相信號(hào)/RE變?yōu)榈蜁r(shí)，讀出時(shí)間段開始， 并且當(dāng)/RE變?yōu)楦邥r(shí)，讀出時(shí)間段結(jié)束。
在讀出時(shí)間段內(nèi)，由于位線BL的電勢高于pMOS晶體管Q1的閾 值電壓Vt的分布的上限，因此pMOS晶體管Ql的漏電流較小，并且 由全局位線GBL的寄生電容Cgb充入的電荷幾乎沒有被抽出。
由于在讀出時(shí)間段的末端，全局位線GBL的電勢基本上保持為 VSS，因此該電勢被全局位線讀出和寫入電路30檢測為低，并被讀取 為低數(shù)據(jù)。
在讀取高阻狀態(tài)的情況下，在預(yù)充電釋放時(shí)間段內(nèi)，PC首先變?yōu)?低，并且nMOS晶體管Q2和nMOS晶體管Q6均截止，位線BL和全 局位線GBL在被預(yù)充電至VSS的狀態(tài)下懸浮。隨后，當(dāng)單元選擇時(shí)間段出現(xiàn)時(shí)，在字線WL已經(jīng)變?yōu)楦邥r(shí)，以 對應(yīng)于存儲(chǔ)單元12的高阻狀態(tài)的時(shí)間常數(shù)，信號(hào)電壓被讀取到位線
BL。當(dāng)隨后選擇信號(hào)RE的反相信號(hào)/RE變?yōu)榈蜁r(shí)，讀出時(shí)間段開始， 當(dāng)/RE變?yōu)楦邥r(shí)，讀出時(shí)間段結(jié)束。
在讀出時(shí)間段內(nèi)，由于位線BL的電勢保持低于pMOS晶體管Ql 的閾值電壓Vt的分布的下限，因此pMOS晶體管Q1的漏電流較大， 并且全局位線GBL的寄生電容Cgb被快速充電。全局位線GBL的電 勢由此快速從VSS充電至VDD。在讀出時(shí)間段的末端，全局位線GBL 的電勢為VDD，該電勢被全局位線讀出和寫入電路30檢測為高，并被 讀取為高數(shù)據(jù)。
<實(shí)施例4>
將利用圖7以及圖8A和8B來描述本發(fā)明的實(shí)施例4。
圖7示出了報(bào)據(jù)本實(shí)施例的包括與可變電阻存儲(chǔ)單元相對應(yīng)的讀 出放大器的可變電阻存儲(chǔ)單元的一部分的電路的圖示。所示的基本結(jié) 構(gòu)與實(shí)施例1的基本結(jié)構(gòu)相同，下面僅將描述不同的組件。
<存儲(chǔ)單元和讀出放大器的結(jié)構(gòu)>
位線B L連接到構(gòu)成讀出放大器的pMO S晶體管Q1的柵極，pMO S 晶體管Ql讀出/放大讀取到位線的信號(hào)電壓，并將該信號(hào)電壓轉(zhuǎn)換成 漏電流。預(yù)充電信號(hào)PC的反相信號(hào)/PC被輸入到位線預(yù)充電pMOS晶 體管Q2的柵極，并且當(dāng)/PC處于低狀態(tài)時(shí)，位線BL被預(yù)充電至電源 電勢VDD。
讀出放大器讀取選擇pMOS晶體管Q3在其柵極接收選擇信號(hào)RE 的反相信號(hào)/RE，并且選擇性地連接全局位線GBL和作為讀出放大器 的輸出節(jié)點(diǎn)的pMOS晶體管Ql的漏極。存儲(chǔ)單元13由選擇nMOS晶體管Q5和電阻器元件Rs組成，用 于基于電阻值的大小來存儲(chǔ)數(shù)據(jù)。nMOS晶體管Q5的柵極連接到字線 WL，漏極連接到位線BL,并且源極連接到電阻器元件Rs的一端。電 阻器元件Rs的另一端連接到接地電勢VSS。
全局位線預(yù)充電nMOS晶體管Q6在其柵極接收預(yù)充電信號(hào)PC， 并且當(dāng)PC處于高狀態(tài)時(shí)，全局位線GBL被預(yù)充電至接地電勢VSS。
<在讀取過程中的讀出放大器的操作波形>
圖8是示出了在讀取過程中的讀出放大器的操作波形的圖示。由 于基本操作與實(shí)施例1的相同，因此下面只將描述不同的部分。
首先，在讀取低阻狀態(tài)的情況下，在預(yù)充電釋放時(shí)間段內(nèi)，PC變 為低且/PC變?yōu)楦?，pMOS晶體管Q2和nMOS晶體管Q6均截止，并 且位線BL和全局位線GBL在分別被預(yù)充電至VDD和VSS的狀態(tài)下懸浮。
隨后，當(dāng)單元選擇時(shí)間段出現(xiàn)時(shí)，在字線WL已經(jīng)變?yōu)楦邥r(shí)，以 對應(yīng)于存儲(chǔ)單元13的低阻狀態(tài)的時(shí)間常數(shù)，信號(hào)電壓被讀取到位線 BL。當(dāng)隨后選擇信號(hào)的反相信號(hào)/RE變?yōu)榈蜁r(shí)，讀出時(shí)間段開始，當(dāng)/RE 變?yōu)楦邥r(shí)，讀出時(shí)間段結(jié)束。
在讀出時(shí)間段期間，由于位線BL的電勢保持低于pMOS晶體管 Q1的閾值電壓V t的分布的下限，因此p M O S晶體管Q1的漏電流較大， 并且全局位線GBL的電勢快速從VSS變?yōu)閂DD。
在讀出時(shí)間段的末端，全局位線GBL的電勢為VDD，該電勢被 全局位線讀出和寫入電路30檢測為高，被反相電路(未示出)反相并 被讀取為低數(shù)據(jù)。在讀取高阻狀態(tài)的情況下，在預(yù)充電釋放時(shí)間段內(nèi)，PC首先變?yōu)?br>
低且/PC變?yōu)楦?，pMOS晶體管Q2和nMOS晶體管Q6均截止，并且 位線BL和全局位線GBL在分別被預(yù)充電至VDD和VSS的狀態(tài)下懸 浮。
隨后，當(dāng)單元選擇時(shí)間段出現(xiàn)時(shí)，在字線WL已經(jīng)變?yōu)楦邥r(shí)，以 對應(yīng)于存儲(chǔ)單元13的高阻狀態(tài)的時(shí)間常數(shù)，信號(hào)電壓被讀取到位線 BL。當(dāng)隨后選擇信號(hào)的反相信號(hào)/RE變?yōu)榈蜁r(shí)，讀出時(shí)間段開始，并 且當(dāng)/RE變?yōu)楦邥r(shí)，讀出時(shí)間段結(jié)束。
在讀出時(shí)間段內(nèi)，由于位線BL的電勢保持高于pMOS晶體管Ql 的閾值電壓Vt的分布的上限，因此pMOS晶體管Ql的漏電流較小， 并且全局位線GBL的寄生電容幾乎沒有被充電。由于在讀出時(shí)間段的 末端，全局位線GBL的電勢基本上保持為VSS，因此該電勢被全局位 線讀出和寫入電路30檢測為低，被反相電路(未示出)反相并被讀取 為高數(shù)據(jù)。
根據(jù)上述的實(shí)施例，采用的構(gòu)造使得當(dāng)從存儲(chǔ)單元讀取信號(hào)時(shí)， 位線的電容減小，并且因此甚至通過具有高電阻的可變電阻存儲(chǔ)單元 都可以進(jìn)行快速地充電和放電。因此，信號(hào)被單個(gè)MOS晶體管放大， 并且讀出放大器的表面積因此顯著地降低。通過利用在其中多個(gè)讀出 放大器連接到全局位線的分級位線結(jié)構(gòu)，通過全局讀出放大器來進(jìn)行 信息讀取和寫入控制，在防止芯片面積和電流消耗增大的同時(shí)可以保 持與DRAM的兼容性。
<修改1>
圖9示出了可變電阻存儲(chǔ)單元的修改1。由于讀出放大器部分的結(jié) 構(gòu)與圖l中的相同，因此該結(jié)構(gòu)也可以應(yīng)用于圖3、圖5和圖7所示的 電路。本修改的存儲(chǔ)單元14由選擇nMOS晶體管Q5和電阻器元件Rs 組成，用于基于電阻值的大小來存儲(chǔ)數(shù)據(jù)。nMOS晶體管Q5的柵極連 接到字線WL，漏極連接到電源電勢VDD，并且源極連接到電阻器元 件Rs的一端。電阻器元件Rs的另一端連接到位線BL。當(dāng)利用本修改 的存儲(chǔ)單元14時(shí)的操作與圖1中的基本上相同，并且當(dāng)存儲(chǔ)單元14 應(yīng)用到圖3、圖5和圖7中所示的電路時(shí)的操作與當(dāng)利用圖3、圖5和 圖7中所示的存儲(chǔ)單元時(shí)的操作基本上相同。
<修改2>
圖10示出了可變電阻存儲(chǔ)單元的修改2。由于讀出放大器部分的 結(jié)構(gòu)與圖l中的相同，因此該結(jié)構(gòu)也可以應(yīng)用于圖3、圖5和圖7所示 的電路。
本修改的存儲(chǔ)單元15由浮體(floating-body) nMOS晶體管Q5組 成，其中，nMOS晶體管Q5的柵極連接到字線WL，漏極連接到電源 電勢VDD，并且源極連接到位線BL。
在nMOS晶體管Q5的浮體中累積空穴的狀態(tài)下，nMOS晶體管 Q5的閾值電壓Vt減小，并且"導(dǎo)通"(on)電阻減小。例如，此時(shí) 的"導(dǎo)通"電流的下限i (H)min為10pA。當(dāng)在nMOS晶體管Q5的浮 體中沒有累積空穴時(shí)，nMOS晶體管Q5的閾值電壓Vt增大，并且"導(dǎo) 通"電阻增大。例如，此時(shí)的"導(dǎo)通"電流的上限i(L)max為10nA。 由于在圖l、圖3、圖5和圖7所示的存儲(chǔ)單元的操作中流經(jīng)電阻器元 件的電流與本修改中的nMOS晶體管Q5的"導(dǎo)通"電流基本上相等， 因此利用與圖2A和2B、圖4A和4B、圖6 A和6B、以及圖8A和 8 B所示的相同控制方法，可以進(jìn)行利用本修改的操作。
<修改3>
圖11示出了可變電阻存儲(chǔ)單元的修改3。由于讀出放大器部分的 結(jié)構(gòu)與圖l中的相同，因此該結(jié)構(gòu)也可以應(yīng)用于圖3、圖5和圖7所示的電路。
本修改的存儲(chǔ)單元16由nMOS晶體管Q5組成，在nMOS晶體管 Q5中，在柵極絕緣膜中設(shè)置了電荷捕獲區(qū)，并且根據(jù)在其中電子累積 在nMOS晶體管Q5的電荷捕獲區(qū)中的狀態(tài)，以及在其中沒有電子累積 在nMOS晶體管Q5的電荷捕獲區(qū)中的狀態(tài)來存儲(chǔ)信息。nMOS晶體管 Q5的柵極連接到字線WL，漏極連接到電源電勢VDD，并且源極連接 到位線BL。
在沒有電子累積在nMOS晶體管Q5的電荷捕獲區(qū)中的狀態(tài)下， nMOS晶體管Q5的閾值電壓Vt減小，并且"導(dǎo)通"電阻減小。例如， 此時(shí)的"導(dǎo)通"電流的下限i(H)min為10nA。當(dāng)電子累積在nMOS晶 體管Q5的電荷捕獲區(qū)中時(shí)，nMOS晶體管Q5的閾值電壓Vt增大，并 且"導(dǎo)通"電阻增大。例如，此時(shí)的"導(dǎo)通"電流的上限i (L)max為 10nA。由于在圖1、圖3、圖5和圖7所示的存儲(chǔ)單元的操作中流經(jīng)電 阻器元件的電流與本修改中的nMOS晶體管Q5的"導(dǎo)通"電流基本上 相等，因此利用與圖2A和2B、圖4A和4B、圖6A和6B、以及圖8 A和8B所示的相同控制方法，可以進(jìn)行利用本修改的操作。
<修改4>
圖12示出了可變電阻存儲(chǔ)單元的修改4。由于讀出放大器部分的 結(jié)構(gòu)與圖l中的相同，因此該結(jié)構(gòu)也可以應(yīng)用于圖3、圖5和圖7所示 的電路。
本修改的存儲(chǔ)單元17由nMOS晶體管Q5組成，該nMOS晶體管 Q5具有在柵極絕緣膜中使用了鐵電物質(zhì)的結(jié)構(gòu)，并且根據(jù)鐵電膜的極 性的方向來存儲(chǔ)信息。nMOS晶體管Q5的柵極連接到字線WL，漏極 連接到電源電勢VDD，并且源極連接到位線BL。
當(dāng)nMOS晶體管Q5的鐵電膜的極化方向處于在其中溝道側(cè)為正的狀態(tài)時(shí)，nMOS晶體管Q5的閾值電壓Vt減小，并且"導(dǎo)通"電阻 減小。例如，此時(shí)的"導(dǎo)通"電流的下限i(H)min為10pA。當(dāng)nMOS 晶體管Q5的極化方向處于在其中溝道側(cè)為負(fù)的狀態(tài)時(shí)，nMOS晶體管 Q5的閾值電壓Vt增大，并且"導(dǎo)通"電阻增大。例如，此時(shí)的"導(dǎo) 通"電流的上限i (L)max為10nA。由于在圖1、圖3、圖5和圖7所 示的存儲(chǔ)單元的操作中流經(jīng)電阻器元件的電流與本修改中的nMOS晶 體管Q5的"導(dǎo)通"電流基本上相等，因此利用與圖2A和2B、圖4A 和4B、圖6A禾卩6B、以及圖8 A和8B所示的相同控制方法，可以進(jìn) 行利用本修改的操作。
根據(jù)上述的修改，當(dāng)存儲(chǔ)單元由電阻器和MOS晶體管組成、由浮 體MOS晶體管組成、由在其中電荷捕獲區(qū)設(shè)置在柵極絕緣膜中的MOS 晶體管組成、或者由在其中在柵極絕緣膜中使用鐵電物質(zhì)的MOS晶體 管組成時(shí)，可以通過與實(shí)施例中的上述的單端讀出放大器的控制方法 相同的控制方法來控制存儲(chǔ)單元。
在根據(jù)如上所述的實(shí)施例的讀出電路中，通過單個(gè)MOS晶體管來 放大信號(hào)電壓，由此防止了芯片面積的增大。因此，讀出電路還可以 用在具有高的集成度的數(shù)據(jù)處理系統(tǒng)等中。
雖然以上參照附圖詳細(xì)描述了本發(fā)明的實(shí)施例，但是本發(fā)明的具 體構(gòu)造不受限于實(shí)施例，并且本發(fā)明還包含沒有脫離本發(fā)明的預(yù)期范 圍外的范圍內(nèi)的設(shè)計(jì)等。
例如，在當(dāng)前的實(shí)施例中，如上述構(gòu)造MOS晶體管的極性，但是 也可以形成在其中MOS晶體管的極性全部顛倒的電路。在這種情況下， 電源電勢和地的關(guān)系被顛倒，控制信號(hào)的極性也被顛倒。
權(quán)利要求
1、一種半導(dǎo)體器件，包括存儲(chǔ)單元，其用于基于輸入/輸出端和電源端之間的電阻值，或者與輸入/輸出端連接的單元晶體管的導(dǎo)通電流值來存儲(chǔ)信息；位線，其連接到所述輸入/輸出端，用于將所述信息輸入到所述存儲(chǔ)單元或者從所述存儲(chǔ)單元輸出所述信息；第一場效應(yīng)晶體管，其用作單端讀出放大器，該第一場效應(yīng)晶體管具有與所述位線連接的柵極，用于放大所述位線上的數(shù)據(jù)信號(hào)；第二場效應(yīng)晶體管，其連接到所述位線，用于將所述位線的電勢控制成第一預(yù)定電勢；第三場效應(yīng)晶體管，其用于向全局位線提供所述第一場效應(yīng)晶體管的輸出信號(hào)；以及全局位線讀出放大器，其連接到所述全局位線，用于檢測所述全局位線上的信號(hào)，其中，所述位線的所述第一預(yù)定電勢根據(jù)流經(jīng)所述存儲(chǔ)單元的電流而變化，并且所述第一場效應(yīng)晶體管根據(jù)所述位線的變化電勢來使電流流動(dòng)。
2. 如權(quán)利要求l所述的半導(dǎo)體器件，其中，在從所述存儲(chǔ)單元到 所述位線輸出信息之前，所述第二場效應(yīng)晶體管將所述位線的電勢控 制成所述第一預(yù)定電勢。
3. 如權(quán)利要求l所述的半導(dǎo)體器件，其中，在對所述存儲(chǔ)單元進(jìn) 行存取之后，在預(yù)定時(shí)間使所述第三場效應(yīng)晶體管處于導(dǎo)通狀態(tài)，由 此，所述第一場效應(yīng)晶體管根據(jù)所述位線的變化電勢來使所述電流流 動(dòng)。
4. 如權(quán)利要求l所述的半導(dǎo)體器件，其中， 所述位線和所述全局位線構(gòu)成分級結(jié)構(gòu)，所述存儲(chǔ)單元具有與所述字線相連接的選擇端， 所述電源端連接到第一電源，所述第一場效應(yīng)晶體管具有與第二電源相連接的源極， 所述第二場效應(yīng)晶體管具有與第一信號(hào)線相連接的柵極、與第三電源相連接的源極以及與所述位線相連接的漏極，所述第三場效應(yīng)晶體管具有與第二信號(hào)線相連接的柵極、與所述第一場效應(yīng)晶體管的漏極相連接的源極以及與所述全局位線相連接的漏極，以及所述第一電源和所述第三電源具有不同的電壓值，由此，所述第 一預(yù)定電勢被供給到所述位線，并且所述第一預(yù)定電勢根據(jù)流經(jīng)所述 存儲(chǔ)單元的電流而變化。
5. 如權(quán)利要求l所述的半導(dǎo)體器件，其中，第一時(shí)間常數(shù)基于與 所述存儲(chǔ)單元的第一信息對應(yīng)的相對高的電阻值和所述位線的電容， 第二時(shí)間常數(shù)基于與所述存儲(chǔ)單元的第二信息對應(yīng)的相對低的電阻值 和所述位線的電容，所述第一時(shí)間常數(shù)大約是所述第二時(shí)間常數(shù)的IOOO倍或更多倍。
6. 如權(quán)利要求l所述的半導(dǎo)體器件，還包括第四場效應(yīng)晶體管， 所述第四場效應(yīng)晶體管連接在所述位線和所述全局位線之間，用于向 所述存儲(chǔ)單元寫入信息。
7. 如權(quán)利要求l所述的半導(dǎo)體器件，其中， 所述存儲(chǔ)單元的所述電源端連接到第一電源， 所述第一場效應(yīng)晶體管具有與第二電源相連接的源極和通過所述第三場效應(yīng)晶體管與所述全局位線相耦合的漏極，以及所述第二場效應(yīng)晶體管具有與第三電源相連接的源極和與所述位線相連接的漏極，所述半導(dǎo)體器件還包括第五場效應(yīng)晶體管，所述第五場效應(yīng)晶體管連接在所述全局位線和第四電源之間，用于將所述全局位線的電勢控制為第二預(yù)定電勢，其中，所述第一電源和所述第三電源具有不同的電壓值，由此，所述第 一預(yù)定電勢供給到所述位線，并且所述第一預(yù)定電勢根據(jù)流經(jīng)所述存 儲(chǔ)單元的電流而變化，所述第二電源和所述第四電源具有不同的電壓值，由此，所述第 二預(yù)定電勢供給到所述全局位線，并且所述第二預(yù)定電勢根據(jù)流經(jīng)所 述第一場效應(yīng)晶體管的電流而變化。
8. 如權(quán)利要求7所述的半導(dǎo)體器件，其中，所述第三電源和所述 第四電源具有不同的電壓值。
9. 如權(quán)利要求7所述的半導(dǎo)體器件，其中，所述第三電源和所述 第四電源具有相同的電壓值。
10. 如權(quán)利要求1所述的半導(dǎo)體器件，其中，所述存儲(chǔ)單元包括 電阻器和場效應(yīng)晶體管，其中，所述電阻器的電阻值根據(jù)所存儲(chǔ)的信 息而不同。
11. 如權(quán)利要求1所述的半導(dǎo)體器件，其中，所述存儲(chǔ)單元包括 浮體場效應(yīng)晶體管、在柵極絕緣膜中設(shè)置有電荷捕獲區(qū)的場效應(yīng)晶體 管以及在柵極絕緣膜中具有鐵電材料的場效應(yīng)晶體管中的任意一種。
12. 一種半導(dǎo)體器件，包括存儲(chǔ)單元，其用于基于輸入/輸出端和電源端之間的電阻值，或者 與輸入/輸出端連接的單元晶體管的導(dǎo)通電流值來存儲(chǔ)信息；位線，其連接到所述輸入/輸出端，用于將所述信息輸入到所述存儲(chǔ)單元或者從所述存儲(chǔ)單元輸出所述信息；第一場效應(yīng)晶體管，其用作單端讀出放大器，該第一場效應(yīng)晶體管具有與所述位線相連接的柵極，用于放大所述位線上的數(shù)據(jù)信號(hào)；第二場效應(yīng)晶體管，其連接到所述位線，用于將所述位線的電勢控制成第一預(yù)定電勢；第三場效應(yīng)晶體管，其用于向全局位線提供所述第一場效應(yīng)晶體 管的輸出信號(hào)；以及，全局位線讀出放大器，其連接到所述全局位線，用于檢測所述全 局位線上的信號(hào)，其中，在對所述存儲(chǔ)單元進(jìn)行存取之前，使所述第二場效應(yīng)晶體管成為 導(dǎo)通狀態(tài)，以便于將所述位線設(shè)置成所述第一預(yù)定電勢，以及在對所述存儲(chǔ)單元進(jìn)行存取之后，所述位線的所述第一預(yù)定電勢 根據(jù)流經(jīng)所述存儲(chǔ)單元的電流而變化，并且所述第一場效應(yīng)晶體管根 據(jù)所述位線的變化電勢來使電流流動(dòng)。
13. 如權(quán)利要求12所述的半導(dǎo)體器件，其中，在對所述存儲(chǔ)單元 進(jìn)行存取之后，在預(yù)定時(shí)間使所述第三場效應(yīng)晶體管處于導(dǎo)通狀態(tài)， 由此，所述第一場效應(yīng)晶體管根據(jù)所述位線的變化電勢來使電流流動(dòng)。
14. 如權(quán)利要求12所述的半導(dǎo)體器件，還包括第五場效應(yīng)晶體管， 所述第五場效應(yīng)晶體管連接在所述全局位線和第四電源之間，用于將 所述全局位線控制為第二預(yù)定電勢，其中，在對所述存儲(chǔ)單元進(jìn)行存取之前，使所述第五場效應(yīng)晶體管處于 導(dǎo)通狀態(tài)，以將所述全局位線設(shè)置成所述第二預(yù)定電勢，以及在對所述存儲(chǔ)單元進(jìn)行存取之后，所述全局位線的所述第二預(yù)定 電勢根據(jù)流經(jīng)所述第一場效應(yīng)晶體管的電流而變化。
15. 如權(quán)利要求13所述的半導(dǎo)體器件，其中，當(dāng)在所述預(yù)定吋間 使所述第三場效應(yīng)晶體管處于導(dǎo)通狀態(tài)之時(shí)，根據(jù)以與所述存儲(chǔ)單元 的第 一 信息對應(yīng)的相對高的電阻值流動(dòng)的電流，所述位線的電壓變得 低于所述第一場效應(yīng)晶體管的閾值電壓，并且，根據(jù)以與所述存儲(chǔ)單 元的第二信息對應(yīng)的相對低的電阻值流動(dòng)的電流，所述位線的電壓變 得高于所述第 一 場效應(yīng)晶體管的閾值電壓。
16. 一種半導(dǎo)體器件，包括存儲(chǔ)單元，其用于基于輸入/輸出端和電源端之間的電阻值，或者與輸入/輸出端連接的單元晶體管的導(dǎo)通電流值來存儲(chǔ)信息；位線，其連接到所述輸入/輸出端，用于將所述信息輸入到所述存儲(chǔ)單元或者從所述存儲(chǔ)單元輸出所述信息；第一場效應(yīng)晶體管，其用作單端讀出放大器，該所述第一場效應(yīng)晶體管具有與所述位線相連接的柵極，用于放大所述位線上的數(shù)據(jù)信號(hào)，第二場效應(yīng)晶體管，其連接到所述位線，用于將所述位線的電勢 控制成第一預(yù)定電勢；第三場效應(yīng)晶體管，其用于向全局位線提供所述第一場效應(yīng)晶體 管的輸出信號(hào)；以及，全局位線讀出放大器，其連接到所述全局位線，用于檢測所述全 局位線上的信號(hào)，其中，所述位線的所述第一預(yù)定電勢根據(jù)流經(jīng)所述存儲(chǔ)單元的電流和流 經(jīng)所述第二場效應(yīng)晶體管的電流而變化，并且所述第一場效應(yīng)晶體管 根據(jù)所述位線的變化電勢來使電路流動(dòng)。
17. 如權(quán)利要求16所述的半導(dǎo)體器件，其中，在對所述存儲(chǔ)單元 進(jìn)行存取之后，在預(yù)定時(shí)間使所述第三場效應(yīng)晶體管處于導(dǎo)通狀態(tài)， 由此，所述第一場效應(yīng)晶體管根據(jù)所述位線的變化電勢來使電流流動(dòng)。
18. 如權(quán)利要求16所述的半導(dǎo)體器件，還包括第五場效應(yīng)晶體管， 所述第五場效應(yīng)晶體管連接在所述全局位線和第四電源之間，用于將 所述全局位線控制為第二預(yù)定電勢，其中，所述全局位線的所述第二預(yù)定電勢根據(jù)流經(jīng)所述第一場效應(yīng)晶體 管的電路和流經(jīng)所述第五場效應(yīng)晶體管的電流而變化。
19. 如權(quán)利要求17所述的半導(dǎo)體器件，其中，當(dāng)在預(yù)定時(shí)間使所 述第三場效應(yīng)晶體管處于導(dǎo)通狀態(tài)之時(shí)，根據(jù)以與所述存儲(chǔ)單元的第一信息對應(yīng)的相對高的電阻值而流動(dòng)的電流，所述位線的電壓變得低 于所述第一場效應(yīng)晶體管的閾值電壓，并且，根據(jù)以與所述存儲(chǔ)單元 的第二信息對應(yīng)的相對低的電阻值而流動(dòng)的電流，所述位線的電壓變 得高于所述第一場效應(yīng)晶體管的閾值電壓。
20.如權(quán)利要求16所述的半導(dǎo)體器件，還包括第四場效應(yīng)晶體管，所述第四場效應(yīng)晶體管連接在所述位線和所述全局位線之間，用于向 所述存儲(chǔ)單元寫入信息。
全文摘要
本發(fā)明涉及具有單端讀出放大器的半導(dǎo)體器件。通過單個(gè)MOS晶體管放大信號(hào)電壓，由此防止了芯片面積的增大。半導(dǎo)體存儲(chǔ)器件中的讀出放大器具有存儲(chǔ)單元，存儲(chǔ)單元用于基于信號(hào)輸入/輸出端和電源端之間的電阻值的大小來存儲(chǔ)信息，半導(dǎo)體存儲(chǔ)器件具有以下結(jié)構(gòu)，在該結(jié)構(gòu)中，在從存儲(chǔ)單元讀取信號(hào)的過程中位線電容減小，其中，放大器通過利用具有單端結(jié)構(gòu)的單個(gè)MOS晶體管將從輸入/輸出端輸出的信號(hào)放大。
文檔編號(hào)G11C7/06GK101540189SQ20091012894
公開日2009年9月23日 申請日期2009年3月17日 優(yōu)先權(quán)日2008年3月17日
發(fā)明者梶谷一彥 申請人:爾必達(dá)存儲(chǔ)器株式會(huì)社