專利名稱：移位寄存器的制作方法
技術領域：
本發(fā)明是有關于一種移位寄存器，且特別是有關于一種具有多級的移位 寄存器，并且每相鄰二級共用一下拉控制電路。
背景技術：
液晶顯示器(LCD)具有一液晶顯示面板，其中液晶顯示面板是由液晶單元 與其關連對應的像素所組成。而這些像素的配置排列則是以矩陣的方式，其 具有水平與垂直排列的信號線(data lines)與柵線(gate lines)。液晶顯示面 板是通過驅動電路來驅動，其中驅動電路包含柵驅動器與信號驅動器。柵驅 動器將產生多個連續(xù)柵信號(掃描信號)，并作用于柵線上，以一列一列地方式 連續(xù)啟動像素。信號驅動器則產生多個源信號(數(shù)據(jù)信號)，例如，連續(xù)地對圖 像信號進行取樣，并同時適用于信號線，且與柵信號相關，其中柵信號作用 于柵線以調整液晶顯示面板上的液晶單元的狀態(tài)，故將得以控制透光度，從 而顯示畫面于液晶顯示器上。
因此，于這樣的驅動電路中，移位寄存器是用于柵驅動器，以產生多個 柵信號，進而連續(xù)驅動柵線。欲降低制造成本，目前于移位寄存器與柵驅動 器的整合上，己有一些成果來達成的。例如，將移位寄存器與柵驅動器整合 制造于液晶顯示面板的玻璃基材上，換言的，即通過使用非晶硅(a-Si)薄膜晶 體管(TFTs)，且域低溫多晶硅(LTPS)薄膜晶體管，來達成柵極驅動芯片整合 于液晶面板(GOA)的配置。
一般而言，移位寄存器具有多級，而其設計是使于實施過程中，部分薄 膜晶體管將啟動一段時間，以達到放電目的。另外，通常也提供兩個或兩個以上的時序信號，至此種移位寄存器上，以自一級的輸入信號平移其對應的 輸出信號，其中此輸入信號為前級的輸出信號。因此將產生多個連續(xù)移位輸 出信號。當這兩個或兩個以上的時序信號具有相同的高頻時，將會于實施操 作過程中，頻繁地啟動移位寄存器上的部分薄膜晶體管。然而，若電壓連續(xù)
或頻繁地實施于，由非晶硅(a-Si)或低溫多晶硅(LTPS)材質所組成的薄膜晶體 管上，于一段時間后，薄膜晶體管的特性將因其應力作用而產生退化，進而 導致薄膜晶體管無法正常運作，使降低移位寄存器的可靠度。因此，若欲使
移位寄存器可以確實正常地運作，可通過實施多個下拉電路以降低其所產生 的應力，然而，這將使得液晶顯示器中的液晶顯示面板設計，變得相對繁雜 許多。
因而，迄今為止，本領域技術人員無不窮其努力找尋其解決的道，以改 善上述的問題癥結。

發(fā)明內容
依照本發(fā)明一實施例， 一種移位寄存器，包含多級^丄n-l，2，…,N， N為 一正整數(shù)。每級&包含一第一輸入端IN1、一第二輸入端IN2、 一第三輸入端 IN3、 一第四輸入端IN4、一第五輸入端IN5、一第六輸入端IN6、 一第七輸 入端IN7與一第八輸入端IN8。其中第一輸入端IN1，用以接收一第一時序信 號CK1與一第二時序信號XCK1中的一信號。第二輸入端IN2，用以當?shù)谝?輸入端IN1接收第一時序信號CK1時，接收一第三時序信號CK2，而當?shù)谝?輸入端IN1接收第二時序信號XCK1時，接收一第四時序信號XCK2。第三 輸入端IN3，則用以接收一供應電壓VSS。
再者，每一級5 包含第一輸出端0UT1與一第二輸出端OUT2，其中第 一輸出端0UT1，用以輸出一輸出信號0 ，而第二輸出端OUT2，用以輸出一 下拉信號&。
此外，每一級5 包含一上拉電路、 一上拉控制電路、 一第一下拉電路、一第二下拉電路與一第三下拉電路。其中，上拉電路電性耦接于第一 輸入端
IN1與第一輸出端0UT1之間，而上拉控制電路電性耦接于第五輸入端IN5 與上拉電路之間。第一下拉電路電性耦接上拉電路，而第一下拉控制電路電 性耦接第二輸入端IN2、第二輸出端OUT2與第一下拉電路。第二下拉電路電 性耦接第四輸入端IN4、第一下拉控制電路與上拉電路。第三下拉電路則電性 耦接第六輸入端IN6、第二下拉電路與上拉電路。
而多級{《,}串行電性耦接，因此第n級A中的第四輸入端IN4電性耦接 第n-l級^_,的第二輸出端OUT2，用以從中接收相對應的下拉輸出信號^—,， 或電性耦接第n+l級^，用以從中接收相對應的下拉輸出信號A^。第n級^ 中的第五輸入端IN5電性耦接第n-l級L的第一輸出端OUTl，用以從中接 收相對應的輸出信號CU 。第n級^中的第六輸入端IN6電性耦接第n+l 的第一輸出端OUTl，用以從中接收相對應的輸出信號0 +1。第n級^中的第 七輸入端IN7電性耦接第n+2級5。+2的第一輸出端OUT1 ，用以從中接收相對 應的輸出信號化+2 。第n級S。中的第八輸入端IN8電性耦接該第n-2級5 —2的 第一輸出端OUTl，用以從中接收相對應的輸出信號《_2。
依照本發(fā)明另一實施例，一種移位寄存器，包含多級，{S"}，n=l，2，...，N， N為一正整數(shù)。
每級包含一第一輸入端IN1、 一第二輸入端IN2、一第三輸入端IN3、 一 第四輸入端IN4、 一第五輸入端IN5、 一第六輸入端IN6、 一第一輸出端OUT1 與一第二輸出端OUT2。其中，第一輸入端IN1，用以接收第一時序信號CK1 與第二時序信號XCK1其中的一信號。第二輸入端IN2，用以當?shù)谝惠斎攵?IN1接收到第一時序信號CK1時，接收一第三時序信號CK2，而當?shù)谝惠斎?端IN1接收第二時序信號XCK1時，接收一第四時序信號XCK2。第三輸入 端IN3，用以接收一供應電壓VSS。第四輸入端IN4，用以接收一第四輸入信 號。第五輸入端IN5，用以接收一第五輸入信號。第六輸入端IN6，用以接收一第六輸入信號。第一輸出端0UT1，用以輸出一輸出信號化。第二輸出端
OUT2，則用以輸出一下拉信號尺。。
每級S，,還包含一上拉電路、一上拉控制電路、 一第一下拉電路、 一第一 下拉控制電路、一第二下拉電路與一第三下拉電路。其中上拉電路電性耦接 于第一輸入端IN1與第一輸出端OUT1之間。上拉控制電路電性耦接于第一 輸入端IN5與第上拉電路之間。第一下拉電路電性耦接上拉電路。第一下拉 控制電路電性耦接第二輸入端IN2、第二輸出端OUT2與第一下拉電路。第二 下拉電路電性耦接第四輸入端IN4、第一下拉控制電路與上拉電路。而第三下 拉電路則電性耦接第八輸入端IN8、第二下拉電路與上拉電路。依照本發(fā)明一 實施例，第四輸入信號相對應于第n-l級^的下拉輸出信號、，與第n+l級 L的下拉輸出信號、其中之一，其中第五信號相對應于第n-l級^,的輸出 信號a—,，而其中第六信號相對應于第n+l級5 +|的輸出信號0 +1 。
依照本發(fā)明另一實施例， 一種移位寄存器，包含多級，(S丄n-l,2,…，N， N為一正整數(shù)。依照本發(fā)明一實施例，每級包含一上拉電路、一上拉控制電 路、 一下拉電路、 一下拉控制電路與一關鍵下拉電路。其中，上拉電路具有 一輸入端，用以接收一第一時序信號CK1或一第二時序信號XCK1， 一輸出 端用以響應輸出一輸出信號0 ，與一輸入節(jié)點a。上拉控制電路電性耦接于
上拉電路的輸入節(jié)點a并配置以當接收—第一信號時，上拉控制電路將響應 產生一信號，提供至上拉電路的輸入節(jié)點a，進而開啟上拉電路。下拉電路
電性耦接上拉電路的輸入節(jié)點&并配置以提供一第一 電壓至輸入節(jié)點a與上
拉電路的輸出端其中之一。下拉控制電路配置以接收一第三信號CK2與一第 四信號XCK2其中之一，并響應產生第一電壓，使開啟^級的下拉電路與^V, 級和^+|級其中之一的下拉電路。而關鍵下拉電路則配置以接收第二輸入信 號。其中第一信號相對應于第n-l級S^的輸出信號0"，并且其中第二輸入 信號相對應于第n+l級&+|的輸出信號化+1 。依照本發(fā)明另一實施例，一種移位寄存器，包含多級，(S丄n-l，2,…,N， N為一正整數(shù)。依照本發(fā)明一實施例。每級包含一上拉電路、 一上拉控制電 路、 一第一下拉電路、一第二下拉電路、一第三下拉電路與一第四下拉電路。 其中，上拉電路具有一輸入端，用以接收一相對應的時序信號Cn， 一輸出端
用以響應輸出一輸出信號O"，與一輸入節(jié)點a介于輸入端與輸出端之間。上 拉控制電路電性耦接于上拉電路的輸入節(jié)點a，并配置用以當接收一第一輸
入信號時，上拉控制電路將響應產生與第一信號相同的信號，并提供至上拉
電路的輸入節(jié)點a，進而開啟上拉電路。第一下拉電路電性耦接輸入節(jié)點a與 上拉電路的輸出端，并且配置以接收下拉信號&。第二下拉電路電性耦接輸 入端a與上拉電路的輸出端，并且配置以接收第二輸入信號。第三下拉電路
電性耦接輸入端a與上拉電路的輸出端，并且配置以接收第三輸入信號。第 四下拉電路配置以接收第四輸入信號與響應產生下拉信號A，分別提供至第
n級5 的第一下拉電路、第n-l級&一的第二下拉電路和第n+l級5 +1的第二下 拉電路。
依據(jù)上述實施例，不僅能簡化移位寄存器的電路設計，并將確切地使其 正常運作，進而改善與提升移位寄存器的可靠度。


為讓本發(fā)明的上述和其他目的、特征、優(yōu)點與實施例能更明顯易懂，所
附附圖的說明如下-
圖1是繪示依照本發(fā)明的一實施例的移位寄存器；
圖2是繪示依照本發(fā)明另一實施例的一種移相寄存器；
圖3是繪示依照本發(fā)明一實施例的一種移相寄存器的柵極驅動芯片整合
于液晶面板結構；
圖4是繪示移向寄存器的相鄰二級的電路圖；圖5是繪示圖4中的移向寄存器的各輸入與輸出信號時序圖； 圖6是繪示根據(jù)本發(fā)明另一實施例的一種柵極驅動芯片整合于液晶面板 結構；
圖7是繪示移向寄存器的相鄰二級的電路圖8是繪示根據(jù)本發(fā)明另一實施例的一移向寄存器的柵極驅動芯片整合 于液晶面板結構；
圖9是繪示移向寄存器的相鄰二級的電路圖10是繪示圖9中的移向寄存器的各輸入與輸出信號時序圖11是繪示依照本發(fā)明一實施例的一種移位寄存器；
圖12是繪示依照本發(fā)明一實施例的一種移位寄存器的相鄰二級的電路圖13是繪示圖12中的移向寄存器的各輸入與輸出信號時序圖M是繪示根據(jù)本發(fā)明一實施例的寄存器的電路圖15是繪示依照本發(fā)明一實施例的一種移位寄存器的相鄰二級的電路圖16是繪示依照本發(fā)明一實施例的一種移位寄存器；
圖17是繪示依照本發(fā)明另一實施例的一種移位寄存器的相鄰二級的電路
圖18是繪示圖17中的移向寄存器的各輸入與輸出信號時序圖19是繪示依照本發(fā)明一實施例的一 種移位寄存器；
圖20依照本發(fā)明另一實施例的一種移位寄存器的相鄰二級的電路圖。
附圖標號
100:移位寄存器
111:第一時序信號線
112:第二時序信號線
113:第三時序信號線
114:第四時序信號線
115:參考線
18200:移位寄存器
300:移《立寄存器
310:上拉電路
320:上拉控制電路
330:第一下拉電路
340:第一下拉控制電路
350:第二下拉電路
360:關鍵下拉電路
380:第一列
3卯第二列
400:移位寄存器
500:移^立寄存器
510a:上拉電路
510b:上拉電路
520a:上拉控制電路
520b:上拉控制電路
530a:下拉電路
530b:下拉電路
530c:下拉電路
530d:下拉電路
540a:下拉控制電路
540b:下拉控制電路
560a:關鍵下拉電路
560b:關鍵下拉電路
600:移位寄存器
700:移位寄存器710:上拉電路
720:上拉控制電路
730:第一下拉電路
740:第一下拉控制電路
750:第二下拉電路
760:第三下拉電路
800:移位寄存器
810:上拉電路
900:移位寄存器
1000:移位寄存器
1010:上拉電路
1020:上拉控制電路
1100:移位寄存器
1200:移位寄存器
1300:移^立寄存器
具體實施方式
下列揭露提供幾種不同的實施例，以實行本發(fā)明的各種不同特征。下列 范例中，所描述的組成與配置，皆是用來簡化本揭露。當然，范例中的組成 與配置僅為示范，在實際運用時，并不受限于這些示范。此外，本揭露可能 在不同的范例中，重復引用相同的參考數(shù)字和域字母。而為了使本發(fā)明的敘 述更加詳盡與完備，可參照所附的附圖及以下所述各種實施例，附圖中相同 的號碼代表相同或相似的元件。
請參照圖1，如圖所示是根據(jù)本發(fā)明的一實施例的移位寄存器100。移位 寄存器包含第一時序信號線111用以提供第一時序信號CK1、第二時序信號 線112用以提供第二時序信號XCK1 、第三時序信號線113用以提供第三時序信號CK2、第四時序信號線114用以提供第四時序信號XCK2與參考線115 用以提供供給電壓VSS。
于一實施例中，第一時序信號、第二時序信號、第三時序信號與第四時 序信號皆分別具有一頻率及一相位，其中第一信號的頻率與第二信號的頻率 于大致上相同，而第一信號的相位與第二信號的相位則于大致上相反，并且 第三信號的頻率與第四信號的頻率于大致上相同，該第三信號的相位與第四 信號的相位則于大致上相反。于一實施例中，第一時序信號的頻率高于第三 時序信號的頻率。
移位寄存器100,包含多級{5"}，11=1，2,...，>1， N為一正整數(shù)。
每級包含一第一輸入端IN1、 一第二輸入端IN2、 一第三輸入端IN3、 一 第四輸入端IN4、 一第五輸入端IN5、一第六輸入端IN6、一第七輸入端IN7 與一第八輸入端IN8。其中第一輸入端IN1，用以接收一第一時序信號CK1 與一第二時序信號XCK1中的一信號。第二輸入端IN2，用以當?shù)谝惠斎攵?接收第一時序信號CK1時，接收一第三時序信號CK2，而當?shù)谝惠斎攵私邮?第二時序信號XCK1時，接收一第四時序信號XCK2。第三輸入端IN3，則用 以接收一供應電壓VSS。
每一級&包含第一輸出端0UT1與一第二輸出端OUT2，其中第一輸出 端OUTl,用以輸出一輸出信號O"而第二輸出端OUT2，用以輸出一下拉信號、。
多級(SJ串行電性耦接。如圖1所示，第n級&中的第四輸入端IN4電 性耦接第n-l級乙的第二輸出端OUT2，用以從中接收相對應的下拉輸出信 號《，-,，或電性耦接第n+l級&,，用以從中接收相對應的下拉輸出信號&+|。 第n級&中的第五輸入端IN5電性耦接第n-l級^_,的第一輸出端0UT1 ，用 以從中接收相對應的輸出信號a—,。第n級&中的第六輸入端IN6電性耦接第 n+l級5 +1的第一輸出端0UT1，用以從中接收相對應的輸出信號0 +1。第n級&中的第七輸入端IN7電性耦接第n+2級S^的第一輸出端OUTl，用以從 中接收相對應的輸出信號0 +2。第n級S,，中的第八輸入端IN8電性耦接該第 n-2級^—2的第一輸出端OUTl，用以從中接收木目對應的輸岀信號0。一2。
請參照圖2，圖2是依照本發(fā)明另一實施例的一種移相寄存器200。移相 寄存器200具有與移相寄存器100相同的設計，除了第n級5 中的第四輸入 端IN4電性耦接第n-l級S^的第二輸出端0UT2，用以從中接收相對應的下 拉輸出信號&_,。
請參照圖3，圖3是依照本發(fā)明一實施例的一種移相寄存器300的柵極驅 動芯片整合于液晶面板結構。移相寄存器300具有多級{&}，分別沉積或型 成于玻璃基材上。而圖3僅繪示4級&、 S +1、 &+2與^3。每級具有一上拉控 制電路320與一上拉電路310形成于玻璃基材的第一列380上，其中上拉電 路310鄰接上拉控制電路320。每級更具有一第一下拉控制電路340、 一第一 下拉電路330、 一第二下拉電路350與一關鍵下拉電路360依次形成于第二列 390，其中第二列390鄰接第一列380。
由于第一時序信號CK1、第二時序信號XCK1、第三時序信號CK2與第 一時序信號XCK1為一級的輸入信號，所以第一下拉電路340可為一CK下 拉控制電路或一XCK下拉電路；第二下拉電路350可為一XCK下拉控制電 路或一 CK下拉電路。例如，若第一時序信號CK1與第三時序信號CK2分別 為一級的第一輸入信號N1與第二輸入信號N2，又例如，于&級中，第一下 拉控制電路340、第一下拉電路330與第二下拉電路350分別對應于一 CK下 拉控制電路、一CK下拉電路與一 XCK下拉控審!J電路。若第二時序信號XCK1 與第四時序信號XCK2分別為一級的第一輸入f言號Nl與第二輸入信號N2， 又例如，于5 +1級中，第一下拉控制電路340、第一下拉電路330與第二下拉 電路350分別對應于一 XCK下拉控制電路、一 XCK下拉電路與一 CK下拉 控制電路。對于此上述此種設計方式，單一下拉控制電路340是用以控制5 級的第 —上拉電路與S"級的上拉電路。
請參照圖4，其是繪示移向寄存器300的相鄰二級S,，與S^的電路圖。每 級包含一第一輸入端IN1、 一第二輸入端IN2、 一第三輸入端IN3、 一第四輸 入端IN4、 一第五輸入端IN5、 一第六輸入端IN6、一第一輸出端OUTl與一 第二輸出端OUT2。其中第一輸入端IN1，用以接收一第一時序信號CK1與 一第二時序信號XCK1中的一信號。第二輸入端IN2,用以當?shù)谝惠斎攵私?收第一時序信號CK1時，接收一第三時序信號CK2，而當?shù)谝惠斎攵私邮盏?二時序信號XCK1時，接收一第四時序信號XCK2。第三輸入端IN3，則用以 接收一供應電壓VSS。第五輸入端IN5用以接收一第五信號，而第六輸入端 IN6用以接收一第六信號。第一輸出端OUTl與第二輸出端OUT2，則分別用 以輸出一輸出信號a與一下拉信號、。
每級&包含一上拉電路310、一上拉控制電路320、一第一下拉電路330、 一第一下拉控制電路340、 一第二下拉電路350與一第三下拉電路360。其中 上拉電路電性耦接于第一輸入端IN1與第一輸出端OUT1之間。上拉控制電 路320電性耦接于第五輸入端IN5與上拉電路310之間。第一下拉電路330 電性耦接上拉電路310。第一下拉控制電路340電性耦接第二輸入端IN2、第 二輸出端OUT2與第一下拉電路330。第二下拉電足各350電性耦接第四輸入端 IN4、第一下拉控制電路340與上拉電路310。而第三下拉電路360則電性耦 接第八輸入端IN8、第二下拉電路350與上拉電路310。如圖3所示，第四輸 入信號相對應于第n+l級5 +|的下拉輸出信號&+1 ，而第五信號相對應于第n-l 級L的輸出信號0"一，第六信號則相對應于第n+l級^+,的輸出信號0。+,。
具體而言，上拉控制電路320包含一第一晶體管Tl具有一柵極電性耦接 第五輸入端IN5，用以接收第n-l級^的輸出信號化一、 一源極電性耦接柵極
與一漏極電性耦接一節(jié)點Q。
23上拉電路310包含一第二晶體管T2具有一柵極電性耦接一節(jié)點Q、 一源 極電性耦接第一輸入端IN1，用以接收第一時序f言號CK1或第二時序信號 XCK1、與一漏極電性耦接第一輸出端OUTl,用以輸出一級輸出信號A，來 相對應于源極所接收的第一時序信號CK1或第二時序信號XCK1。此外，上 拉電路310還包含兩個串接電容，電性耦接于第二晶體管T2的源極與漏極之 間。
第一下拉控制電路340包含第四晶體管T4與第八晶體管T8。其中，第 四晶體管T4具有一柵極電性耦接第二輸入端IN2，用以當?shù)诙w管T2的 源極接收第一時序信號CK1時，接收第三時序信號CK2，而當?shù)诙w管T2 的源極接收第二時序信號XCKr時，則接收第四時序信號XCK2、 一源極電 性耦接柵極與一漏極電性耦接第二輸出端OUT2，用以輸出下拉信號&至S"或 5 +1級的第二下拉電路350。第一下拉控制電路340還包含一第八晶體管T8 具有一柵極電性耦接至節(jié)點e，其中節(jié)點2電性耦接上拉電路310的第二晶體 管T2的柵極、 一源極電性耦接第四晶體管T4的源極與一漏極配置以接收供 應電壓VSS。
第一下拉電路330包含第六晶體管T6與第七晶體管T7。其中，第六晶 體管T6具有一柵極電性耦接第一下拉控制電路340的第四晶體管T4的漏極、 一源極電性耦接節(jié)點2或上拉電路310的第二晶體管T2的柵極與一漏極電性 耦接上拉電路310的第二晶體管T2的漏極，其中上拉電路310的第二晶體管 T2的漏極電性耦接至第一輸出0UT1。第七晶體管T7具有一柵極電性耦接第 一下拉控制電路340的第四晶體管T4的漏極、 一源極電性耦接上拉電路310 的第二晶體管T2的漏極與一漏極配置以接收供應電壓VSS。
第二下拉電路350包含一第九晶體管T9、一第十晶體管T10與一第H"— 晶體管T11。其中，第九晶體管T9具有一柵極電性耦接第四輸入端IN4，用 以接收第n+l級^,的下拉信號L,或第n-l級&—，的下拉信號尺。一、 一源極電 性耦接上拉電路310的第二晶體管T2的漏極與一漏極配置以接收供應電壓VSS。第十晶體管T10具有一柵極電性耦接第四輸入端IN4，用以接收第n+l 級S^的下拉信號i^+,或第級L的下拉信號^—。一源極電性耦接節(jié)點2 或上拉電路310的第二晶體管T2的柵極與一漏極電性耦接上拉電路310的第 二晶體管T2的漏極。而第十一晶體管Tll則具有一柵極電性耦接上拉電路 310的第二晶體管T2的柵極、 一源極電性耦接第四輸入端IN4與一漏極配置 以接收供應電壓VSS。
第三下拉電路360包含一第十二晶體管T12與一第十三晶體管T13。其 中，第十二晶體管T12具有一柵極電性耦接第六輸入端IN6，用以接收第n+l 級&+1的輸出信號0 +1、 一源極電性耦接節(jié)點e或上拉電路310的第二晶體管 T2的柵極與一漏極置以接收供應電壓VSS。而第十三晶體管T13具有一柵極 電性耦接第六輸入端IN6或接收第n+l級&,的輸出信號、 一源極電性耦 接上拉電路310的第二晶體管T2的漏極與一漏極配置以接收供應電壓VSS。
此外，每級^還包含一第七輸入端IN7，用以接收一第七輸入信號、一第 八輸入端IN8，用以接收一第八輸入信號、 一第三晶體管T3與一第五晶體管 T5。其中，第七輸入信號相對應于第11+2級5 +2的輸出信號《+2，而第八輸入 信號則相對應于第n-2級&_2的輸出信號0 _2 。第三晶體管T3具有一柵極電性 耦接第七輸入端IN7、 一源極配置以接收供應電壓VSS與一漏極電性耦接上 拉控制電路320的第一晶體管Tl的漏極。而第五晶體管T5則具有一柵極電 性耦接第八輸入端IN8、 一源極配置以接收供應電壓VSS與一漏極電性耦接 上拉控制電路320的第一晶體管Tl的漏極。
當?shù)谝粫r序信號CK1與第二時序信號XCK1分別為第一輸入端Nl與第 二輸入端N2的輸入信號時，第一下拉控制電路340、第一下拉電路330、第 二下拉電路350與第三下拉電路360分別對應于如圖3所示的XCK下拉控制 電路、XCK下拉電路、CK下拉電路與關鍵下拉電路。
請參照圖5，其是繪示圖4中的移向寄存器的各輸入與輸出信號時序圖。第一時序信號CK1、第二時序信號XCK1、第三時序信號CK2與第四時序信 號XCK2皆為輸入信號。而第一時序信號CK1、第二時序信號XCK1、第三 時序信號CK2與第四時序信號XCK2皆具有一頻率及一相位特性。其中第一 信號CK1的頻率與第二信號XCK1的頻率于大致上相同，而第一信號CK1 的相位與第二信號XCK1的相位則于大致上相反，并且第三信號CK2的頻率 與第四信號XCK2的頻率于大致上相同，該第三信號CK2的相位與第四信號 XCK2的相位則于大致上相反。于一實施例中，第一時序信號CK1的頻率高 于第三時序信號CK2的頻率。
信號0 與《_,分別為S 級與5* _,級的輸出信號，對應于&級與級所接 收的輸入信號。信號Kl為5 _,級或5 +|級的輸出端OUT2所輸出的下拉信號。
信號2 與分別為S 級或S +l級的節(jié)點Q上的電壓值。
請參照圖6,其是繪示根據(jù)本發(fā)明另一實施例的一種柵極驅動芯片整合于 液晶面板結構。移向寄存器400的通用開放式電路結構與圖3戶萬示的通用開 放式電路結構相同，除了一單一CK/XCK上拉控制電路是用于控制5 級的 CK/XCK上拉電路與^+1級的一 XCK/CK上拉電路。
請參照圖7，其是繪示移向寄存器400的二相鄰&級與&+|級的電路圖。 此電路圖與圖4所示的移向寄存器300相同，除了第四輸入信號是對應于n-l 級L的下拉信號i^—,。
請參照圖8，其是繪示根據(jù)本發(fā)明另一實施例的一移向寄存器500的柵極 驅動芯片整合于液晶面板結構。
請參照圖9，其是繪示移向寄存器500的一對相鄰5 級與^+|級的電路圖。
此對相鄰5 級與^+1級包含上拉電路510a與510b、上拉控制電路520a與520b、 下拉控制電路540a與540b、下拉電路530a、 530b、 530c與530d和關鍵下拉 電路560a與560b。
更具體而言，上拉電路510a包含一第一晶體管Tl具有一柵極電性耦接節(jié)點a、 一源t及電性耦接輸入端，用以接收第一時序信號cKi與一漏極電性
耦接輸出端，用以輸出輸出信號O,，。上拉電路510b包含一第一晶體管T2具 有一柵極電性耦接節(jié)點込+,、一源極電性耦接輸入端，用以接收第二時序信號 XCK1與一漏極電性耦接輸出端，用以輸出輸出信號0 +|。
上拉控制電路520a包含一第三晶體管T3與一第四晶體管T4。第三晶體 管T3具有一珊極、 一源極電性耦接S,，-，級的輸入端，用以從中接收輸出信號 0 —,、與一漏極電性耦接輸入節(jié)點a或上拉電路510a的柵極。第四晶體管T4
具有一柵極電性耦接S"級的輸入節(jié)點a-,、 一源極配置以接收第二時序信號 XCK1與一漏極電性耦接第三晶體管T3的柵極。上拉控制電路520b包含一 第五晶體管T5與一第六晶體管T6。第五晶體管T5具有一柵極、一源極電性 耦接&級的輸入端，用以從中接收輸出信號化、與一漏極電性耦接輸入節(jié)點 a+1或上拉電路51 Ob的柵極。第六晶體管T6具有一柵極電性耦接S 級的輸入 節(jié)點a、 一源極配置以接收第一時序信號CK1與一漏極電性耦接第五晶體管 T5的柵極。
下拉控制電路540a包含一第七晶體管T7、 一第八晶體管T8與一第九晶 體管T9。其中，第七晶體管T7具有一柵極配置以接收第三時序信號CK2、 一源極電性耦接至柵極與一漏極電應耦接一節(jié)點K。第八晶體管T8具有一柵 極電性耦接輸入節(jié)點a或第n+l的上拉電路510b的第二晶體管的T2 柵極、 一源極電性耦接節(jié)點K與一漏極配置以接收一供應電壓VSS。第九晶 體管T9具有一柵極電性耦接輸入節(jié)點仏、 一源極電性耦接節(jié)點K與一漏極 配置以接收供應電壓VSS。下拉控制電路540b包含一第十晶體管T10、一第 十一晶體管Tll與一第十二晶體管T12。其中，第十晶體管T10具有一柵極 配置以接收第四時序信號XCK2、一源極電性耦接至柵極與一漏極電應耦接一 節(jié)點P。第十一晶體管T11具有一柵極電性耦接輸入節(jié)點a+,或第n+l級&+|的 上拉電路510b的第二晶體管T2的柵極、 一源極電性耦接節(jié)點P與一漏極配置以接收一供應電壓VSS。第十二晶體管T12具有一柵極電性耦接輸入節(jié)點 ^或第n級^的上拉電路510a的第一晶體管Tl的柵極、 一源極電性耦接節(jié)
點P與一漏極配置以接收供應電壓VSS。
下拉電路530a包含一第十三晶體管T13與一第十四晶體管T14。其中， 第十三晶體管T13具有一柵電性耦接下拉控制電路540a的節(jié)點K、一源極電 性耦接輸入節(jié)點a與一漏極配置以接收供應電壓VSS。而第十四晶體管T14 具有一柵極電性耦接下拉控制電路540a的節(jié)點K、 一源極電性耦接上拉電路 510a的輸出端與一漏極配置以接收供應電壓VSS。
下拉電路530b包含一第十五晶體管T15與一第十六晶體管T16。其中， 第十五晶體管T15具有一柵電性耦接下拉控制電路540a的節(jié)點K、一源極電 性耦接輸入節(jié)點a+,與一漏極配置以接收供應電壓VSS。而第十六晶體管T16 具有一柵極電性耦接下拉控制電路540a的節(jié)點K、一源極電性耦接上拉電路 510b的輸出端與一漏極配置以接收供應電壓VSS。
下拉電路530c包含一第十七晶體管T17與一第十八晶體管T18。其中， 第十七晶體管T17具有一柵電性耦接下拉控制電路540b的節(jié)點P、 一源極電 性耦接&級的輸入節(jié)點^與一漏極。而第十八晶體管T18具有一柵極電性耦 接下拉控制電路540b的節(jié)點P、一源極電性耦接S。+,級的輸入節(jié)點或從中接收 輸出信號0 +1與一漏極電性耦接第十七晶體管丁17的漏極。
下拉電路530d包含一第十九晶體管T19與一第二十晶體管T20。其中， 第十九晶體管T19具有一柵電性耦接下拉控制電路540b的節(jié)點P、 一源極電 性耦接5 級的輸入節(jié)點^與一漏極配置以接收供應電壓VSS。而第二十晶體 管T20具有一柵極電性耦接下拉控制電路540b的節(jié)點P、一源極電性耦接^ 級的輸岀節(jié)點或從中接收輸出信號0^與一漏極配置以接收供應電壓VSS。
關鍵下拉電路560a包含一第二"i~一晶體管T21與一第二十二晶體管T22。 其中，第二H~—晶體管T21具有一柵極電性耦接第n+l級^+,的輸出端，用以從中接收輸出信號c^、一源極電性耦接&級的輸入節(jié)點a與一漏極配置以接
收供應電壓VSS。而第二十二晶體管T22則具有一柵極電性耦接第n+l級S。+, 的輸出端，用以從中接收輸出信號<9,,+1、 一源極電性耦接上拉電路510a的輸 出端，用以從中接收輸出信號0 與一漏極配置以接收供應電壓VSS。
關鍵下拉電路560b包含一第二十三晶體管T23與一第二十四晶體管T24。 其中，第二十三晶體管T23具有一柵極電性耦接S^級的輸出端，用以從中接 收輸出信號0 +2、 一源極電性耦接下拉電路530b的第十六晶體管T16的柵極
與一漏極配置以接收供應電壓VSS。而第二十四晶體管T24則具有一柵極電 性耦接第n+2級^2的輸出端，用以從中接收輸出信號0 +2、一源極電性耦接
&+|級的輸出端，用以從中接收輸出信號0 +,與一漏極配置以接收供應電壓
vss。
此外，5 級還包含一第二十五晶體管T25與一第二十六晶體管T26。其 中，第二十五晶體管T25具有一柵極配置以接收第n-2級&—2的輸出信號0 —2 、
一源極配置以接收供應電壓vss與一漏極電性耦接輸入節(jié)點a或上拉電路
510a的第一晶體管Tl的柵極。而第二十六晶體管T26具有一柵極配置以接 收第n+2級5 +2的輸出信號0 +2、一源極配置以接收供應電壓VSS與一漏極電 性耦接輸入節(jié)點a或上拉電路510a的第一晶體管T1的柵極。5 +|級還包含一
第二十七晶體管T27與一第二十八晶體管T28。其中，第二十七晶體管T27 具有一柵極配置以接收第n+3級5 +3的輸出信號0 +3、一源極配置以接收供應
電壓VSS與一漏極電性耦接輸入節(jié)點a+,或上拉電路510b的第二晶體管T2 的柵極。而第二十八晶體管T28具有一柵極配置以接收第n-l級S"—,的輸出信 號0,,—,、一源極配置以接收供應電壓VSS與一漏極電性耦接輸入節(jié)點^+,或上 拉電路510b的第二晶體管T2的柵極。
請參照圖10，其是繪示圖9中的移向寄存器的各輸入與輸出信號時序圖。 第一時序信號CK1、第二時序信號XCK1、第三時序信號CK2與第四時序信號XCK2皆為輸入信號。信號《與0^分別為&級與^—,級的輸出信號，對應 于&級與A一，級所接收的輸入信號。信號K與P分別為于節(jié)點K與P的電壓
值。而信號么與a+,分別為&級或5 +1級的節(jié)點上的電壓值。
請參照圖11，圖11是繪示依照本發(fā)明一實施例的一種移位寄存器600。 移位寄存器600包含多級K),n-l,2,…,N， N為大于l的正整數(shù)。而這些多級 K }相互串行電性耦接。圖11僅顯示移位寄存器600的第一級&至第四級^ 。 其中，每一級S，、 S2、 53與54皆配置以接收相對應的時序信號Cl、 C2、 C3 或C4與一供應電壓VDDa或VDDb，并且對應輸出一輸出信號O, 、 02 、 03或 04。再者，每一級S"也配置以接收S。—,級的輸出信號0^與L級的輸出信號 0 +2。例如，A級電性耦接S,級，且A級是用以分別從中接收輸出信號Ol與 04。至于第一級S,， 一啟始信號ST級應用于此。此外，每一級S,、 S2、 53或 ^也輸出一相對應的下拉信號《、&、 &或尺4，用以提供至下一級。
請參照圖12，圖12是繪示依照本發(fā)明一實施例的一種移位寄存器700的 第一級&與第二級^的電路圖。其中，S級或A級各包含一上拉電路710、 一
拉控制電路720、 一第一下拉電路730、一第二下拉電S各750、 一第三下拉電 路760與一第一下拉控制電路740彼此相互間電性耦接。
至于5",級，上拉電路710配置以接收一第一時序信號C1并對應輸出一輸 出信號O,。上拉控制電路720的配置是用以，當接收啟始信號ST時，上拉控 制電路720將產生一信號并傳送至上拉電路710，來開啟上拉電路710。下拉 控制電路740的配置是用以接收第一供給電壓信號VDDa并對應產生下拉信 號尺,，提供至此級的第一下拉電路730與下一級52的第二下拉電路750。 S,級 的第三下拉電路760是配置以接收53級的輸出信號03。
至于52級，上拉電路710配置以接收一第二時序信號C2并對應輸出一輸 出信號02。上拉控制電路720的配置是用以，當接收S,級的輸出信號O,時， 上拉控制電路720將產生一信號并傳送至上拉電路710，來開啟上拉電路710。下拉控制電路740的配置是用以接收第一供給電壓信號VDDb并對應產生下 拉信號A,提供至此級的第一下拉電路730與下一級&的第二下拉電路750。 S:級的第二下拉電路750是配置以接收S,級的下拉信號0,。第三下拉電路760 是配置以接收&級的下拉信號<94 。
如圖12所示，至于A級，更具體而言，上拉控制電路720包含一第一晶 體管T具有一柵極用以接收起始信號ST、 一源極電性耦接柵極與一漏極電 性耦接節(jié)點2,。
上拉電路710包含一第二晶體管T2，第二晶體管T2具有一柵極，電性 耦接輸入節(jié)點2 、 一源極用以接收第一時序信號Cl與一漏極電性耦接至輸出 端，以輸出對應于源極所接收的第一時序信號C1的輸出信號O,。此外，上拉 電路710還包含兩串接電容，電性耦接于第二晶體管T2的源極與漏極之間。
下拉控制電路740包含一第四晶體管T4具有一柵極，用以接收第一供應 電壓信號VDDa、 一源極電性耦接至柵極與一漏極，用以輸出下拉信號《， 其中下拉信號&提供至52級的第二下拉電路750。下拉控制電路740還包含 一第八晶體管T8具有一柵極電性耦接至節(jié)點^ ,其中節(jié)點^電性耦接上拉電 路710的第二晶體管T2的柵極、一源極電性耦接第四晶體管T4的漏極與一 極極配置以接收供應電壓VSS。
第一上拉電路730包含一第六晶體管T6與一第七晶體管T7。第六晶體 管T6具有一柵極，電性耦接第一上拉控制電路740的第四晶體管T4的漏極、 —源極電性耦接節(jié)點^或上拉電路710的第二晶體管T2的柵極與一 漏極電性 耦接節(jié)點^或上拉電路710的第二晶體管T2的漏極。第七晶體管T6具有一 柵極，電性耦接第一上拉控制電路740的第四晶體管T4的漏極、一源極電性 耦接上拉電路710的第二晶體管T2的漏極與一漏極配置以接收供應電壓VSS。
第二上拉電路750包含一第九晶體管T9、一第十晶體管T10與一第H^— 晶體管Tll。第九晶體管T9具有一柵極、 一源極電性耦接上拉電路710的第
31二晶體管T2的漏極與一漏極配置以接收供應電壓VSS。第十晶體管T10具有 —柵極、 一源極電性耦接節(jié)點^或上拉電路710的第二晶體管T2的柵極與一 漏極電性耦接上拉電路710的第二晶體管T2的漏極。第十一晶體管Tl 1具有 —柵極電性耦接上拉電路710的第二晶體管T2的柵極、一源極電性耦接第四 輸入端IN4與一漏極配置以接收供應電壓VSS。
第三上拉電路760包含一第十二晶體管T12與一第十三晶體管T13。第 十二晶體管T12具有一柵極，用以接收53級的輸出信號03、一源極電性耦接 節(jié)點0或上拉電路71O的第二晶體管T2的柵極與一漏極配置以接收供應電壓 VSS。第十三晶體管T13具有一柵極，用以接收&級的輸出信號03、 一源極 電性耦接上拉電路710的第二晶體管T2的柵極與一漏極配置以接收供應電壓 VSS。
至于52級，其電路圖與S,級的電路圖相同，除了上拉控制電路720的第 一晶體管T1的柵極是用以接收《級的輸出信號^。于^級中，上拉電路710 的第二晶體管T2的源極則配置以接收第二時序信號C2，而第一下拉控制電 路740的第四晶體管T4的柵極是配置以接收供鄉(xiāng)合電壓VDDb。第三下拉控制 電路760的晶體管T12與T13的柵極是配置以接收54級的輸出信號04 。此外， S,級的第一下拉控制電路740產生下拉信號^ ，以提供至^級的第二下拉控 制電路750的晶體管T9與T10的柵極。
請參照圖13，其是繪示圖12中的移向寄存器的各輸入與輸出信號時序圖。 啟始信號ST供給至&級的上拉控制電路720的晶體管Tl的柵極。時序信號 Cl、 C2、 C3與C4則分別供給至&級、52級、53級與54級的上拉電路710的 晶體管T2的源極。時序信號C1、 C2、 C3與C4具有相同，而時序信號C1、 C2、 C3與C4的相位則相互遞移。當?shù)诙妷盒盘朧DDb供給至^級與 54級的第一下拉控制電路740的晶體管T4的柵極，第一供應電壓信號VDDa 供給至&級與&級的第一下拉控制電路740的晶體管T4的柵極。第一供應電壓信號VDDa的頻率與第二供應電壓信號VDDb的頻率大致上相同，第一供 應電壓信號VDDa的相位與第二供應電壓信號VDDb的相位大致上相異。
信號O,、 02、 03與04分別為5,級、52級、^級與A級的輸出信號。信號 &與尺2為S，或52級的第一下拉控制電路740所輸出的下拉信號。信號^ 、 Q 、 "與込分別為A級的節(jié)點G、 A級的節(jié)點込、53級的節(jié)點込與54級的節(jié)點込 上的電壓。
請參照圖14，其根據(jù)本發(fā)明一實施例的寄存器的電路圖。如同圖6中的 移相寄存器600，移相寄存器800包含多級(Sj，n-l,2,…，N， N為大于1的正
整數(shù)，其中這些多級{5 }相互串行電性耦接。每一級S,、 S2、 53與54皆配置 以接收相對應的時序信號C1、 C2、 C3或C4與一供應電壓VDDa或VDDb， 并且對應輸出一輸出信號O,、 02、 03或04。再者，每一級5 也配置以接收5 —, 級的輸出信號(^與S^級的輸出信號0^。例如，A級電性耦接S,級，且52級 是用以分別從中接收輸出信號O,與A。至于第一級《， 一啟始信號ST級也應 用于此。然而，于移相寄存器800中，每一級52、 &或^也輸出一相對應的 下拉信號A、 A或A，用以分別立即反饋至前級。
請參照圖15，圖15是繪示依照本發(fā)明一實施例的一種移位寄存器900的 第一級S,與第二級^的電路圖。移位寄存器900的電路與圖12中的移位寄存 器900的電路相同，除了第二級^的第一下拉控制電路所產生的下拉信號^， 提供至第一級S,的第二下拉電路的晶體管T9與T10的至柵極。由于如此的電 路配置，移位寄存器900的輸入信號與輸出信號具有相同時序圖，如圖13。
請參照圖16，圖16是依照本發(fā)明一實施例的一種移位寄存器1000。移 位寄存器1000包含多級{5,,}，其中這些多級{5 }相互串行電性耦接。圖16 中，僅顯示移位寄存器1000中的第一級至第四級《、A、 A及A。每一級《、 & 、 &及&是配置以接收對應時序信號Cl、 C2、 C3或C4與一供應電壓VDDa 或VDDb，并且對應輸出一輸出信號O,、 02、 03或04。再者，每一級5 也配置以接收5 _2級的輸出信號《_2(11=3及4)。例如，A級電性耦接《級，且^級
是用以分別從中接收輸出信號O,。至于第一級5,與第二級52， 一啟始信號ST 級也應用于此。然而，每一級S。 S2、 53或54也輸出一相對應的下拉信號《、 &、 A或A，用以分別立即反饋至前級。
請參照圖17，圖17是依照本發(fā)明另一實施例的一種移位寄存器1100的 第一級S,與第二級^的電路圖。移位寄存器1100的電路與圖12中的移位寄 存器700的電路相同，除了啟始信號ST分別實施于第一級S,與第二級52的上 拉控制電路的晶體管T1的柵極。而至于『3，4，5，…,及N，其所對應的輸出信 號化—2則分別提供至5 _2級，其中信號提供至5 級的上拉控制電路的晶體管丁1
的柵極。
請參照圖18，其是繪示圖17中的移向寄存器1100的各輸入與輸出信號 時序圖。啟始信號ST供給至《級的上拉控制電路的晶體管T1的柵極。時序 信號C1、 C2、 C3與C4則分別供給至S,級、52級、53級與54級的上拉電路的 晶體管T2的源極。時序信號C1、 C2、 C3與C4具有相同頻率，而時序信號 Cl、 C2、 C3與C4的相位則相互遞移。當?shù)诙妷盒盘朧DDb供給至^ 級與54級的第一下拉控制電路的晶體管T4的柵極，第一供應電壓信號VDDa 供給至S,級與&級的第一下拉控制電路的晶體管T4的柵極。第一供應電壓信 號VDDa的頻率與第二供應電壓信號VDDb的頻率大致上相同，第一供應電 壓信號VDDa的相位與第二供應電壓信號VDDb的相位大致上相反。
信號O,、 02、 03或04分別為5,級、52級、53級與54級的輸出信號。信號K, 與A則是《級與S2級的第一下拉控制電路的下拉信號。信號0,、込、込與込分 別為&級的節(jié)點^、 ^級的節(jié)點込、&級的節(jié)點込與54級的節(jié)點込上的電壓。
請參照圖19，圖19是繪示依照本發(fā)明一實施例的一種移位寄存器1200。 相似于圖16中的移位寄存器1000，移位寄存器1200具有四級S, 、 S2 、 53及54 ， 其中彼此相互串行電性耦接。每一級《、S2、 53及54是配置以接收對應時序信號C1、 C2、 C3或C4與一供應電壓VDDa或VDDb，并且對應輸出一輸出 信號O,、 02、 03或04。再者，每一級5 也配置以接收^2級的輸出信號0 _2(11=3 及4)。例如，&級電性耦接1 ,級，且A級是用以分別從中接收輸出信號O,。 至于第一級5,與第二級52， 一啟始信號ST級也實施于此。然而，每一級S,、 S2、 53或54也輸出一相對應的下拉信號A:,、尺2、 &或尺4，用以分別立即反 饋至前級。
請參照圖20，圖20是依照本發(fā)明另一實施例的一種移位寄存器1300的 第一級S,與第二級^的電路圖。移位寄存器1300的電路與圖17中的移位寄 存器1100的電路相同，除了第二級A的第一下拉控制電路所產生的下拉信號 《，供給至第一級S,的第二下拉電路的晶體管T9與T10的柵極。由于上述 如此的電路配置，移位寄存器1300的輸入信號與輸出信號具有相同時序圖， 如圖13所顯示。
總而言之，本發(fā)明揭露一種移位寄存器，包含多級{^},11=1，2,...凡其中
N為一正整數(shù)。每一對相鄰的^級與5 +|級或^_,級與5 級共用一單一下拉控
制電路，因此將能夠簡化GOA的電路設計，并且減少液晶顯示器的面板制造 成本。此外，本發(fā)明也能降低應力與改善液晶顯示器的面板的操作可靠度。
雖然本發(fā)明已以實施例揭露如上，然其并非用以限定本發(fā)明，任何本領 域技術人員，在不脫離本發(fā)明的精神和范圍內，當可作各種的更動與潤飾， 因此本發(fā)明的保護范圍當視前附的權利要求書范圍所界定為準。
權利要求
1.一種移位寄存器，其特征在于，所述移位寄存器包含多級，{Sn}，n＝1，2，...，N，N為一正整數(shù)，其中所述每級包含一第一輸入端IN1，用以接收一第一時序信號CK1與一第二時序信號XCK1中的一信號；一第二輸入端IN2，用以當所述第一輸入端接收所述第一時序信號CK1時，接收一第三時序信號CK2，當所述第一輸入端接收所述第二時序信號XCK1時，接收一第四時序信號XCK2；一第三輸入端IN3，用以接收一供應電壓VSS；一第四輸入端IN4；一第五輸入端IN5；一第六輸入端IN6；一第七輸入端IN7；一第八輸入端IN8；一第一輸出端OUT1，用以輸出一輸出信號On；一第二輸出端OUT2，用以輸出一下拉信號Kn；一上拉電路電性耦接于所述第一輸入端IN1與所述第一輸出端OUT1之間；一上拉控制電路電性耦接于所述第一輸入端IN5與所述上拉電路之間；一第一下拉電路電性耦接所述上拉電路；一第一下拉控制電路電性耦接所述第二輸入端IN2、所述第二輸出端OUT2與所述第一下拉電路；一第二下拉電路電性耦接所述第四輸入端IN4、所述第一下拉控制電路與所述上拉電路；以及一第三下拉電路電性耦接所述第六輸入端IN6、所述第二下拉電路與所述上拉電路，其中由于所述這些多級{Sn}串行電性耦接，因此所述第n級Sn中的第四輸入端IN4電性耦接所述第n-1級Sn-1的第二輸出端OUT2，用以從中接收相對應的下拉輸出信號Kn-1，或電性耦接所述第n+1級Sn+1，用以從中接收相對應的下拉輸出信號Kn+1；所述第n級Sn中的第五輸入端IN5電性耦接所述第n-1級Sn-1的第一輸出端OUT1，用以從中接收相對應的輸出信號On-1；所述第n級Sn中的第六輸入端IN6電性耦接所述第n+1級Sn+1的第一輸出端OUT1，用以從中接收相對應的輸出信號On+1；所述第n級Sn中的第七輸入端IN7電性耦接所述第n+2級Sn+2的第一輸出端OUT1，用以從中接收相對應的輸出信號On+2；所述第n級Sn中的第八輸入端IN8電性耦接所述第n-2級Sn-2的第一輸出端OUT1，用以從中接收相對應的輸出信號On-2。
2. 如權禾頓求1所述的移位寄存器，其特征在于，所述移位寄存器還包含 —第一時序信號線，用以提供所述第一時序信號CK1; 一第二時序信號線，用以提供所述第二時序信號XCK2; 一第三時序信號線，用以提供所述第三時序信號CK1; 一第四時序信號線，用以提供所述第四時序信號XCK2;以及 一參考線，用以提供一供應電壓VSS。
3. 如權利要求2所述的移位寄存器，其特征在于，所述第一時序信號、 所述第二時序信號、所述第三時序信號與所述第四時序信號皆分別具有一步員 率及一相位，其中所述第一信號的頻率與所述第二信號的頻率大致上相同， 而所述第一信號的相位與所述第二信號的相位則大致上相反，并且所述第三 信號的頻率與所述第四信號的頻率大致上相同，而所述第三信號的相位與所 述第四信號的相位則大致上相反。
4. 如權利要求3所述的移位寄存器，其特征在于，所述第一時序信號的 頻率高于所述第三時序信號的頻率。
5. 如權利要求2所述的移位寄存器，其特征在于，所述上拉控制電路包 含一第一晶體管Tl,所述晶體管T1的柵極電性耦接所述第五輸入端IN5，而 所述晶體管T1的源極電性耦接所述柵極與一漏極。
6. 如權利要求5所述的移位寄存器，其特征在于，所述上拉電路包含 —第二晶體管T2具有一柵極電性耦接所述上拉控制電路的第一晶體管Tl的漏極、一源極電性耦接所述第一輸出端IN1與一漏極電性耦接所述第一 輸出端OUTh以及至少一電容電性耦接于所述第二晶體管T2的源極與漏極。
7. 如權利要求6所述的移位寄存器，其特征在于，所述第一下拉控制電 路包含一第四晶體管T4具有一柵極電性耦接戶; 述第二輸入端IN2、 一源極電 性耦接所述柵極與一漏極電性耦接所述第二輸出端OUT2;以及一第八晶體管T8具有一柵極電性耦接0f述上拉電路的第二晶體管T2 的柵極、一源極電性耦接所述第四晶體管T4的漏極與一漏極電性耦接所述參 考線。
8. 如權利要求7所述的移位寄存器，其特征在于，所述第一下拉電路包含一第六晶體管T6具有一柵極電性耦接所述第一下拉控制電路的第四晶體 管T4的漏極、 一源極電性耦接所述上拉電路的第二晶體管T2的柵極與一漏 極電性耦接所述上拉電路的第二晶體管T2的、漏極；以及—第七晶體管T7具有一柵極電性耦接所述第一下拉控制電路的第四晶 體管T4的漏極、一源極電性耦接所述上拉電路的第二晶體管T2的漏極與一 漏極電性耦接所述參考線。
9. 如權利要求8所述的移位寄存器，其特征在于，所述第二下拉電路包含 一第九晶體管T9具有一柵極電性耦接所述第四輸入端IN4、一源極電性耦接所述上拉電路的第二晶體管T2的漏極與一漏極電性耦接所述參考線； 一第十晶體管TIO具有一柵極電性耦接戶萬述第四輸入端IN4、 一源極電性耦接所述上拉電路的第二晶體管T2的柵極與一漏極電性耦接所述上拉電路的第二晶體管T2的漏極；以及一第十一晶體管Tll具有一柵極電性耦接戶萬述上拉電路的第二晶體管T2的柵極、一源極電性耦接所述第四輸入端IN4與一漏極電性耦接所述參考線。
10. 如權利要求9所述的移位寄存器，其特征在于，所述第三下拉電路包含 —第十二晶體管T12具有一柵極電性耦接戶萬述第六輸入端IN6、 一源極電性耦接所述上拉電路的第二晶體管T2的柵極與一漏極電性耦接所述參考 線；以及一第十三晶體管T13具有一柵極電性耦接戶萬述第六輸入端IN6、一源極 電性耦接所述上拉電路的第二晶體管T2的漏極與一漏極電性耦接所述參考 線。
11. 如權利要求IO所述的移位寄存器，其特征在于，所述每級5 還包含一第三晶體管T3具有一柵極電性耦接所述第七輸入端IN7、一源極電性 耦接所述參考線與一漏極電性耦接所述上拉控制電路的第一晶體管Tl的漏 極；以及—第五晶體管T5具有一柵極電性耦接所述第八輸入端IN8、一源極電性 耦接所述參考線與一漏極電性耦接所述上拉控制電路的第一晶體管的漏極。
12. —種移位寄存器，其特征在于，所述移位寄存器包含多級， {S },n=l,2，...,N， N為一正整數(shù)，其中所述每級包含一第一輸入端IN1，用以接收一第一時序信號CK1與一第二時序信號 XCK1中的一信號；一第二輸入端IN2，用以當所述第一輸入5龍IN1接收到所述第一時序信號 CK1時，接收一第三時序信號CK2，而當所述第一輸入端IN1接收一第二時 序信號XCK1時，接收一第四時序信號XCK2;—第三輸入端IN3，用以接收一供應電壓VSS; 一第四輸入端IN4，用以接收一第四輸入信號； —第五輸入端IN5，用以接收一第五輸入信號； —第六輸入端IN6，用以接收一第六輸入信號； 一第一輸出端0UT1，用以輸出一輸出信號O,，； 一第二輸出端OUT2，則用以輸出一下拉信號it,，；一上拉電路電性耦接于所述第一輸入端IN1與所述第一輸出端0UT1之間；一上拉控制電路電性耦接于所述第一輸入端IN5與所述第上拉電路之間； 一第一下拉電路電性耦接所述上拉電路；一第一下拉控制電路電性耦接所述第二輸入端IN2、所述第二輸出端 OUT2與所述第一下拉電路；—第二下拉電路電性耦接所述第四輸入端IN4、所述第一下拉控制電路與 所述上拉電路；以及一第三下拉電路則電性耦接所述第八輸入端IN8、所述第二下拉電路與所 述上拉電路，其中，所述第四輸入信號相對應于所述第n-l級的下拉輸出信號與 所述第n+l級5 +1的下拉輸出信號^+,其中之一，其中所述第五信號相對應于 所述第n-l級^的輸出信號0"，而其中所述第六信號相對應于第n+l級5 +, 的輸出信號0 +1。
13. 如權利要求12所述的移位寄存器，其特征在于，所述上拉控制電路 包含一第一晶體管T1具有一柵極電性耦接所述第五輸入端IN5、 一源極電性 耦接所述柵極與一漏極。
14. 如權利要求13所述的移位寄存器，其特征在于，所述上拉電路包含 一第二晶體管T2具有一柵極電性耦接所述上拉控制電路的第一晶體管的漏極、一源極電性耦接所述第一輸出端IN1與一漏極電性耦接所述第一輸出 端OUTl;以及至少一電容電性則耦接于所述第二晶體管T2的源極與漏極。
15. 如權利要求14所述的移位寄存器，其特征在于，所述第一下拉控制 電路包含一第四晶體管T4有一柵極電性耦接所述第二輸入端IN2、 一源極電性耦 接所述柵極與一漏極電性耦接所述第二輸出端OUT2;以及—第八晶體管T8具有一柵極電性耦接所述上拉電路的第二晶體管T2的 柵極、一源極電性耦接所述第四晶體管T4的漏極與一漏極配置以接收所述供 應電壓VSS。
16. 如權利要求15所述的移位寄存器，其特征在于，所述第一下拉電路 包含—第六晶體管T6具有一柵極電性耦接所述第一下拉控制電路的第四晶體 管T4的漏極、 一源極電性耦接所述上拉電路的第二晶體管T2的柵極與一漏 極電性耦接所述上拉電路的第二晶體管T2的漏極；以及—第七晶體管T7具有一柵極電性耦接所述第一下拉控制電路的第四晶體 管T4的漏極、一源極電性耦接所述上拉電路的第二晶體管T2的漏極與一漏 極配置以接收所述供應電壓VSS。
17. 如權利要求16所述的移位寄存器，其特征在于，所述第二下拉電路 包含一第九晶體管T9具有一柵極電性耦接所述第四輸入端IN4、 一源極電性 耦接所述上拉電路的第二晶體管T2的漏極與一漏極配置以接收所述供應電壓VSS;一第十晶體管T10具有一柵極電性耦接所述第四輸入端IN4、 一源極電 性耦接所述上拉電路的第二晶體管T2的柵極與一漏極電性耦接所述上拉電路 的第二晶體管T2的漏極；以及—第十一晶體管Tll具有一柵極電性耦接所述上拉電路的第二晶體管T2 的柵極、 一源極電性耦接所述第四輸入端IN4與一漏極配置以接收所述供應 電壓VSS。
18. 如權利要求17所述的移位寄存器，其特征在于，所述第三下拉電路 包含一第十二晶體管T12具有一柵極電性耦接所述第六輸入端IN6、一源極 電性耦接所述上拉電路的第二晶體管T2的柵極與一漏極配置以接收所述供應 電壓VSS;以及一第十三晶體管T13則具有一柵極電性耦接所述第六輸入端IN6、一源 極電性耦接所述上拉電路的第二晶體管T2的漏極與一 漏極配置以接收所述供 應電壓VSS。
19. 如權利要求18所述的移位寄存器，其特征在于，所述每級&還包含 一第七輸入端IN7，用以接收一第七輸入信號； 一第八輸入端IN8，則用以接收一第八輸入信號；一第三晶體管T3具有一柵極電性耦接所述第七輸入端IN7、 一源極配置 以接收所述供應電壓VSS與一漏極電性耦接所述上拉控制電路的第一晶體管 Tl的漏極；以及一第五晶體管T5具有一柵極電性耦接所述第八輸入端IN8、 一源極配置 以接收所述供應電壓VSS與一漏極電性耦接所述上拉控制電路的第一晶體管 Tl的漏極，其中，所述第七輸入信號相對應于所述第11+2級&+2的輸出信號化+2,且 所述第八輸入信號相對應于所述第n-2級5 —2的輸出信號0 _2 。
20. —種移位寄存器，其特征在于，所述移位寄存器包含多級， (5^,n-l,2，…,N， N為一正整數(shù),其中所述每級包含—上拉電路具有一輸入端，用以接收一第一時序信號CK1、 一輸出端，用以響應輸出一輸出信號o"與一輸入節(jié)點a;一上拉控制電路電性耦接于所述上拉電路的輸入節(jié)點仏并配置以當接收 一第一信號時，所述上拉控制電路將響應產生一信號，并提供至所述上拉電路的輸入節(jié)點^，進而開啟所述上拉電路；—下拉電路電性耦接所述上拉電路的輸入節(jié)點a并配置以提供一第一電 壓至所述輸入節(jié)點a與所述上拉電路的輸出端其中之一；一下拉控制電路配置以接收一第三信號CK2與一第四信號XCK2其中之 一，并響應產生所述第一電壓，使開啟所述5 級的下拉電路與所述5 _,級和所 述&+|級其中之一的下拉電路；以及一關鍵下拉電路配置以接收一第二輸入信號。
21. 如權利要求20 ^f述的移位寄存器，其特征在于，所述第一信號相對 應于所述第n-l級5 _,的輸出信號0 _，，并且其中所述第二輸入信號相對應于 所述第n+l的輸出信號0 +1 。
22. 如權利要求20所述的移位寄存器，其特征在于，所述第一信號相對 應于所述第n-l級&一,的輸出信號0"，并且其中所述第二輸入信號相對應于 所述第n+2級5。+2的輸出信號0 +2 。
23. 如權利要求20所述的移位寄存器，其特征在于，所述上拉電路包含 一第一晶體管Tl具有一柵極電性耦接一輸入節(jié)點2 、 一源極電性耦接所述輸 出端，用以接收所述第一時序信號CK1與所述第二時鍾信號XCK1其中之一 與一漏極電性耦接所述輸出端，用以輸出所述輸出信號《。
24. 如權利要求22所述的移位寄存器，其特征在于，所述上拉控制電路 包含-一第三晶體管T3具有一柵極、一源極電'性耦接所述第n-l級V,用以從 中接收輸出信號《—,與一漏極電性耦接所述上拉電路的輸入節(jié)點a;以及一第四晶體管T4具有一柵極電性耦接所述第n-l級^一的上拉電g各的輸 入節(jié)點fi，-,、 一源極的配置是用以當所述上拉電路的輸入端接收到一第一時鍾信號CK1時，接收第二時序信號XCK1，或用以當所述上拉電路的輸入端接 收到一第一時鍾信號XCK1時，接收第二時序信號CK1、與一漏極電性耦接 所述第三晶體管T3的柵極。
25. 如權利要求24所述的移位寄存器，其特征在于，所述下拉控制電路 包含一第七晶體管T7具有一柵極配置以接收一第三時序信號CK2、 一源極電 性耦接所述柵極與一漏極電性耦接一節(jié)點K;一第八晶體管T8具有一柵極電性耦接所述第n-l級^的上拉電路的輸 入節(jié)點么-,、 一源極電性耦接所述節(jié)點K與一漏極配置以接收一供應電壓 VSS;以及一第九晶體管T9具有一柵極電性耦接所述上拉電路的輸入節(jié)點仏、 一源 極電性耦接所述節(jié)點K與一漏極配置以接收所述供應電壓VSS。
26. 如權利要求25所述的移位寄存器，其特征在于，所述下拉電路包含 一第十三晶體管T13具有一柵電性耦接所述下拉電路的節(jié)點K、一源極電性耦接所述輸入節(jié)點a與一漏極配置以接收所述供應電壓vss;以及一第十四晶體管T14具有一柵極電性耦接所述下拉控制電路的節(jié)點K、 一源極電性耦接所述上拉電路的輸出端與一漏極配置以接收所述供應電壓vss。
27. 如權利要求26所述的移位寄存器，其特征在于，所述下拉電路包含 一第二十一晶體管T21具有一柵極電性耦接所述第n+l級&+1的輸出端，用以從中接收輸岀信號0 +1、一源極電性耦接所述上拉電路的輸入節(jié)點么與一 漏極配置以接收所述供應電壓VSS;以及—第二十二晶體管T22具有一柵極電性耦接所述第n+l的輸出端， 用以從中接收輸出信號0。+1、 一源極電性耦接所述上拉電路的輸出端與一漏極 配置以接收所述供應電壓VSS 。
28. 如權利要求27所述的移位寄存器，其特征在于，所述每級5 還包含: 一第二十五晶體管T25具有一柵極配置以接收所述第n-2級5 _2的輸出信號0 _2、 一源極配置以接收所述供應電壓VSS與一漏極電性耦接所述上拉電路的輸入節(jié)點a;以及一第二十六晶體管T26具有一柵極配置以接收所述第n+2級S^的輸出信號《+2、 一源極配置以接收所述供應電壓VSS與一漏極電性耦接所述上拉電路的輸入節(jié)點a。
29. —種移位寄存器，其特征在于，所述移位寄存器包含多級， (5^,n-l,2,.,.,N， N為一正整數(shù)，其中所述每級包含一上拉電路具有一輸入端，用以接收一相對應的時序信號Cn、 一輸出端， 用以響應輸出一輸出信號A與一輸入節(jié)點a介于所述輸入端與所述輸出端之 間；一上拉控制電路電性耦接于所述上拉電路的輸入節(jié)點a并配置用以當接 收一第一輸入信號時，所述上拉控制電路將響應產生與第一信號相同的一信號，并提供至所述上拉電路的輸入節(jié)點a，進而開啟所述上拉電路； 一第一下拉電路電性耦接所述輸入節(jié)點a與所述上拉電路的輸出端，并且配置以接收一下拉信號&;一第二下拉電路電性耦接所述輸入端a與所述上拉電路的輸出端，并且 配置以接收一第二輸入信號；一第三下拉電路電性耦接所述輸入端2 與所述上拉電路的輸出端，并且 配置以接收一第三輸入信號；以及一第一下拉控制電路配置以接收一第四輸入信號與響應產生一下拉信號 尺 ，分別提供至第n級&的第一下拉電路、以及第n-l級^的第二下拉電路 和第n+l級S"+,的第二下拉電路其中之一。
30. 如權利要求29所述的移位寄存器，其特征在于，所述每時序信號{Cn}，n=l,2,...，N，皆分別具有于一頻率與一相位，其中所述這些時序信號(Cn〉 具有相同的頻率，而所述這些時序信號(Cn)的相位則分別依序位移。
31. 如權利要求30所述的移位寄存器，其特征在于，當n為一奇正數(shù)時， 所述第四輸入信號相對于一第一供應電壓信號VDDa，當n為一偶正數(shù)時，所 述第四輸入信號相對于一第二供應電壓信號VDDb，其中所述第一供應電壓 信號VDDa與所述第二供應電壓信號VDDb分別具有于一頻率與一相位，其 中所述第一供應電壓信號VDDa的頻率與所述第二供應電壓信號VDDb的頻 率大致上相同，而所述第一供應電壓信號VDDa與所述第二供應電壓信號 VDDb大致上相反。
32. 如權利要求31所述的移位寄存器，其特征在于，所述第二輸入信號 相對應于所述^—,級的下拉信號K^或所述^級的下拉信號K。+,，其中所述第三1W號相對應于所述級的輸出信號。
33. 如權利要求31所述的移位寄存器，其特征在于，所述第一信號相對 應所述5 —,級的下拉信號0 —,， n-2,3,4,…，N或一啟始信號為n-l。
34. 如權利要求31所述的移位寄存器，其特征在于，所述第一信號相對 應所述^2級的下拉信號0 _2， n-3,4，5，…,N或一啟始信號為n-l及2。
35. 如權利要求31所述的移位寄存器，其特征在于，所述第一信號相對 應一啟始信號。
全文摘要
一種移位寄存器包含多級，{S_n}，n＝1，2，…，N，N為一正整數(shù)。于一實施例中，每級包含一上拉電路、一上拉控制電路、一下拉電路與一下拉控制電路。該上拉電路具有一輸入端、一輸出端與一輸入節(jié)點Q_n，而輸入端用以接收一第一時序信號CK1與一第二時序信號XCK1，輸出端則用以響應輸出一輸出信號O_n。上拉控制電路電性耦接于輸入節(jié)點Q_n，并當接收到第一輸入信號時，則上拉控制電路響應產生一信號，提供至上拉電路的輸入節(jié)點Q_n，進而開啟上拉電路。下拉電路電性耦接于輸入節(jié)點Q_n，并提供一第一電壓至輸入節(jié)點Q_n與上拉電路的輸出端其中之一。下拉控制電路配置以接收第三時序信號CK2與第四時序信號其中之一，并響應產生第一電壓，以開啟S_n級的下拉控制電路與S_n-1級和S_n+1級其中之一的下拉電路。
文檔編號G11C19/00GK101587752SQ20091015004
公開日2009年11月25日 申請日期2009年6月26日 優(yōu)先權日2008年12月15日
發(fā)明者劉柏源, 江明峰, 蔡宗廷, 賴明升 申請人:友達光電股份有限公司