專利名稱：快閃裝置以及提高快閃裝置性能的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及快閃存儲器(flash memory),尤其涉及快閃裝 置以及提高快閃裝置性能的方法。
背景技術(shù)：
快閃存儲器為非易失性(non-volatile)存儲器，其可被電子抹 除并重新規(guī)劃(reprogram)?？扉W存儲器主要應(yīng)用于記憶卡與USB 快閃裝置(Device)中，用于計算機與其它數(shù)字產(chǎn)品之間的數(shù)據(jù)的 通常儲存與傳輸?？扉W存儲器的成本比電子可抹除可程序化只讀 存儲器(Electrically Erasable Programmable Read Only Memory, EEPROM)的成本低很多，所以快閃存儲器已成為主流存儲器裝 置?？扉W存儲器的應(yīng)用包括個人數(shù)字助理(Personal Digital Assistant, PDA)與膝上型計算機、數(shù)字音頻播放器、數(shù)字照相機 以及移動電i舌。
快閃裝置包括控制集成電路(從這以后稱為控制IC)與至 少一個快閃集成電路(從這以后稱為快閃IC)?？扉WIC儲存數(shù) 據(jù)，且控制IC發(fā)送存取信號至快閃IC以指導(dǎo)快閃IC存取數(shù)據(jù)。 請參考圖1A，圖1A為與非(NAND)快閃集成電路(從這以后稱 為NAND快閃IC ) 100的方塊示意圖。NAND快閃IC100包括 輸入/輸出(1/0)控制電路102、 1/0電路104、控制核心電路106、 頁緩沖器108以及快閃核心電路110。 1/0控制電路102從控制 IC (圖未示)接收多個存取信號。在一個實施例中，存取信號包 括芯片致能信號CE弁、命令鎖存(latch)致能信號CLE、地址鎖存 致能信號ALE、寫入致能信號WE弁以及讀取致能信號RE#。 I/O 電路104接著根據(jù)I/O控制電路102的指令，鎖存住由控制IC 發(fā)送的命令CMD與地址，并指示快閃核心電^各110 #~據(jù)已鎖存地址存取儲存的數(shù)據(jù)。將從快閃核心電路110輸出的數(shù)據(jù)儲存于
頁緩沖器108中并接著傳輸至I/O電路104,且I/O電路104經(jīng) 由1/0總線(例如總線1/0[7:0])將數(shù)據(jù)發(fā)送至控制IC。圖1B 與圖1C分別為存取信號CE弁、CLE、 ALE以及WE弁的時序圖， I/O總線指示NAND快閃IC 100從控制IC接收命令與地址。圖 1D為存取信號CE弁、CLE、 ALE、 WE弁以及I/O總線的時序圖， I/O總線指示NAND快閃IC 100接收寫入的數(shù)據(jù)。圖1E為存取 信號CE#、 CLE、 ALE、 WE弁以及I/O總線的時序圖，I/O總線 指示快閃IC 100讀取寫入的數(shù)據(jù)。
快閃裝置的控制IC可控制不止 一 個NAND快閃IC的數(shù)據(jù) 存取。不同的NAND快閃IC可具有不同的走線(routing)長度與 不同的走線負載，因此需要不同的存取時序(access timing)。不 同NAND快閃IC的性能因此而降低。所以需要一種快閃裝置以 克服前述困難。

發(fā)明內(nèi)容
為了提高不同與非快閃集成電路的性能，本發(fā)明提供一 種快閃裝置。
一種快閃裝置，包括控制集成電路，以第 一 時序產(chǎn)生 多個第 一 存取信號以存取第 一 與非快閃集成電路，并且以第 二時序產(chǎn)生多個第二存取信號以存取第二與非快閃集成電 路，其中所述第一時序與所述第二時序不同；所述第一與非
快閃集成電路，根據(jù)所述第 一 存取信號存取其內(nèi)所儲存的數(shù) 據(jù)；以及所述第二與非快閃集成電路，根據(jù)所述第二存取信 號存取其內(nèi)所儲存的數(shù)據(jù)。
一種提高快閃裝置性能的方法，所述快閃裝置包括控制 集成電路、第 一 與非快閃集成電路以及第二與非快閃集成電 路，所述方法包括指示所述控制集成電路以第 一 時序產(chǎn)生 多個第 一 存取信號，以存取所述第 一 與非快閃集成電路；根 據(jù)所述第 一 存取信號指示所述第 一 與非快閃集成電路以存
ii取其內(nèi)所儲存的數(shù)據(jù)；指示所述控制集成電路以第二時序產(chǎn) 生多個第二存取信號，以存取所述第二與非快閃集成電路；
以及根據(jù)所述第二存取信號指示所述第二與非快閃集成電 路以存取其內(nèi)所儲存的數(shù)據(jù)；其中所述第 一 時序與所述第二 時序不同。
一種快閃裝置，包括控制集成電路，產(chǎn)生多個第一存取信 號以存取第 一 與非快閃集成電路，并且產(chǎn)生多個第二存取信號以 存取第二與非快閃集成電路；所述第一與非快閃集成電路，自動 調(diào)整所述第 一 存取信號的第 一 時序以獲得多個第 一 已調(diào)整存取 信號，并且根據(jù)所述多個第 一 已調(diào)整存取信號存取其內(nèi)所儲存的 數(shù)據(jù)；以及所述第二與非快閃集成電路，自動調(diào)整所述第二存取 信號的第二時序以獲得多個第二已調(diào)整存取信號，并且根據(jù)所述
多個第二已調(diào)整存取信號存取其內(nèi)所儲存的數(shù)據(jù)。
一種快閃裝置，包括控制集成電路，以第一電流電平產(chǎn)生 多個第 一存取信號以存取第 一與非快閃集成電路，并且以第二電 流電平產(chǎn)生多個第二存取信號以存取第二與非快閃集成電路，其 中所述第 一 電流電平與所述第二電流電平不同；所述第 一 與非快 閃集成電路，根據(jù)所述第一存取信號存取其內(nèi)所儲存的數(shù)據(jù)；以 及所述第二與非快閃集成電路，根據(jù)所述第二存取信號存取其內(nèi) 所儲存的數(shù)據(jù)。
本發(fā)明所提供的快閃裝置可以提高不同與非快閃集成電路 的性能。
以下為根據(jù)多個圖式對本發(fā)明的較佳實施例進行詳細 描述，所屬技術(shù)領(lǐng)域技術(shù)人員閱讀后應(yīng)可明確了解本發(fā)明的 目的。


圖1A為NAND快閃IC的方塊示意圖。
圖1B與圖1C分別為存耳又信號CE#、 CLE、 ALE、 WE弁以及 I/O總線的時序圖。
12圖1D為存耳又信號CE#、 CLE、 ALE、 WE弁以及I/0總線的 時序圖。
圖1E為存取信號CE#、 CLE、 ALE、 WE弁以及I/O總線的 時序圖。
圖2為根據(jù)本發(fā)明一實施例的快閃裝置的方塊示意圖。
圖3A為根據(jù)本發(fā)明另一實施例的快閃裝置的方塊示意圖。
圖3B為根據(jù)本發(fā)明 一 實施例圖3 A中的控制IC的方塊示意圖。
圖4A為根據(jù)本發(fā)明另一實施例的快閃裝置的方塊示意圖。 圖4B為根據(jù)本發(fā)明一實施例圖4A中控制IC的方塊示意圖。 圖5A為根據(jù)本發(fā)明另 一實施例的快閃裝置的方塊示意圖。 圖5B為根據(jù)本發(fā)明一實施例的圖5A中的控制IC的方塊示意圖。
圖6A為根據(jù)本發(fā)明一實施例的輸出延遲電路的示意圖。 圖6B為根據(jù)本發(fā)明另一實施例的輸出延遲電路的示意圖。 圖6C為根據(jù)本發(fā)明另 一實施例的輸出延遲電路的示意圖。 圖7A、圖7B以及圖7C分別為根據(jù)本發(fā)明實施例的輸入延遲 電^各的示意圖
圖8A為根據(jù)本發(fā)明另一實施例的快閃裝置的方塊示意圖。
圖8B為根據(jù)本發(fā)明 一 實施例的圖8A中控制IC的方塊示意圖。
圖9A為根據(jù)本發(fā)明另一實施例的快閃裝置的方塊示意圖。 圖9B為根據(jù)本發(fā)明 一 實施例的圖9A中NAND快閃IC或的 方塊示意圖。
圖10A為根據(jù)本發(fā)明另 一實施例的快閃裝置的方塊示意圖。 圖10B為根據(jù)本發(fā)明一實施例的圖10A中的控制IC的方塊示意圖。
圖11A、圖IIB以及圖11C為根據(jù)本發(fā)明三個實施例的可調(diào) 延遲單元的方塊示意圖。圖12A、圖12B、圖12D、圖12E以及圖12G為根據(jù)本發(fā)明 五個實施例的過取樣電路的方塊示意圖。
圖13為根據(jù)本發(fā)明另一實施例的快閃裝置的方塊示意圖。
具體實施例方式
為了讓本發(fā)明的目的、特征、及優(yōu)點能更明顯易懂，下文特舉 較佳實施例做詳細的說明。實施例是為說明本發(fā)明之用，并非用以 限制本發(fā)明。本發(fā)明的保護范圍以所附權(quán)利要求為準(zhǔn)。
圖2為根據(jù)本發(fā)明一實施例的快閃裝置200的方塊示意圖?？?閃裝置200包括控制集成電路(control IC)202、第一 NAND快閃集 成電路(如NAND快閃IC204 )以及第二 NAND快閃集成電路(如 NAND快閃IC 206 )?？刂艻C 202控制兩個NAND快閃IC 204與 206。 NAND快閃IC 204與206的輸入/輸出接腳都經(jīng)由相同的I/O 總線耦接于控制IC 202的輸入/輸出接腳。當(dāng)控制IC 202存取NAND 快閃IC 204與206其中之一時，控制IC 202調(diào)整10總線的存取周 期以適應(yīng)相對的NAND快閃IC 204與206。因此根據(jù)不同的存取頻 率存取NAND快閃IC 204與206。在一個實施例中，可根據(jù)更高的 存取頻率(第一時序，例如50MHz)存取NAND快閃IC 204，且 可根據(jù)更低的存取頻率(第二時序，例如45MHz)存取NAND快 閃IC 206。因此，控制IC 202經(jīng)由I/O總線將具有更短周期的多個 存取信號(可稱為第一存fU言號)發(fā)送至NAND快閃IC 204以存 取NAND快閃IC 204,并經(jīng)由I/O總線將具有更長周期的多個存取 信號(可稱為第二存取信號)發(fā)送至NAND快閃IC 206以存取 NAND快閃IC 206。
圖3A為根據(jù)本發(fā)明另一實施例的快閃裝置300的方塊示意圖。 快閃裝置300包括控制IC 302以及兩個NAND快閃IC 304與306。 當(dāng)數(shù)據(jù)寫入NAND快閃IC 304與306時，控制IC 302將第一寫入 致能信號(如寫入致能信號WEO#)與第二寫入致能信號(如寫入 致能信號WE1#)分別發(fā)送至NAND快閃IC 304與306,以指示 NAND快閃IC 304與306寫入數(shù)據(jù)。當(dāng)從NAND快閃IC 304與306讀取數(shù)據(jù)時，控制IC 302將第一讀取致能信號(如讀取致能信號
RE0#)與第二讀取致能信號(如讀取致能信號RE1#)分別發(fā)送至 NAND快閃IC 304與306,以指示NAND快閃IC 304與306讀取 數(shù)據(jù)。因為NAND快閃IC 304與306具有不同的存取時序特性， 所以控制IC 302以第 一 寫入時序產(chǎn)生相對于NAND快閃IC 304的 寫入致能信號WEO弁并以第二寫入時序產(chǎn)生相對于NAND快閃IC 306的寫入致能信號WE1#，其中，第一寫入時序與第二寫入時序 不同。因此NAND快閃IC 304與306具有不同的寫入時序。另夕卜， 控制IC 302以第一讀取時序產(chǎn)生相對于NAND快閃IC 304的讀取 致能信號REO弁并以第二讀取時序產(chǎn)生相對于NAND快閃IC 306的 讀取致能信號RE1#,其中，第一讀取時序與第二讀取時序不同。 因此NAND快閃IC 304與306具有不同的讀取時序。
圖3B為根據(jù)本發(fā)明一實施例圖3A中的控制IC 302的方塊示 意圖?？刂艻C 302包括數(shù)字電路312、芯片致能(Chip Enable, CE) 譯碼器314以及第一、第二、第三、第四可調(diào)延遲單元(如可調(diào)延 遲單元322、可調(diào)延遲單元324、可調(diào)延遲單元326以及可調(diào)延遲 單元328，并且在圖中可調(diào)延遲單元由Adj.Delay標(biāo)示)。當(dāng)存取 圖3A中NAND快閃IC 304時，CE譯碼器314致能芯片致能信號 CEO#，并當(dāng)存取NAND快閃IC 306時致能芯片致能信號CE1弁。當(dāng) 數(shù)據(jù)寫入NAND快閃IC 304時，數(shù)字電路312產(chǎn)生第 一 寫入致能 源信號(如寫入致能源信號WEO—SRC)?？烧{(diào)延遲單元324接著 將寫入致能源信號WEO—SRC延遲一個第一寫入延遲周期(如寫入 延遲周期WE—DLY—CEO )，以產(chǎn)生寫入致能信號WEO弁發(fā)送至NAND 快閃IC 304。當(dāng)數(shù)據(jù)寫入NAND快閃IC 306時，數(shù)字電路312產(chǎn) 生第二寫入致能源信號(如寫入致能源信號WE1_SRC)?？烧{(diào)延 遲單元322接著將寫入致能源信號WEI—SRC延遲一個第二寫入延 遲周期(如寫入延遲周期WE—DLY—CE1 ),以產(chǎn)生寫入致能信號 WEl弁發(fā)送至NAND快閃IC 306。因為寫入延遲周期WE—DLY—CEO 與寫入延遲周期WE—DLY—CE1不同，所以^^艮據(jù)不同的寫入時序?qū)?入NAND快閃IC 304與306。
15當(dāng)從NAND快閃IC 304讀取數(shù)據(jù)時，數(shù)字電路312產(chǎn)生第一 讀取致能源信號(如讀取致能源信號REO—SRC)?？烧{(diào)延遲單元 328接著將讀取致能源信號REO—SRC延遲一個第 一讀取延遲周期 (如讀取延遲周期RE—DLY—CEO)，以產(chǎn)生讀耳又致能信號REO弁發(fā) 送至NAND快閃IC 304。當(dāng)從NAND快閃IC 306讀取數(shù)據(jù)時，數(shù) 字電路312產(chǎn)生讀取致能源信號RE1—SRC?？烧{(diào)延遲單元326接著 將讀取致能源信號RE1—SRC延遲一個第二讀取延遲周期(如讀取 延遲周期RE—DLY—CE1),以產(chǎn)生第二讀取致能信號(如讀取致 能信號RE1#)發(fā)送至NAND快閃IC 306。因為讀取延遲周期 RE—DLY—CEO與讀耳又延遲周期RE—DLY—CE1不同，所以才艮據(jù)不同 的讀耳又時序讀耳又NAND快閃IC 304與306。
圖4A為根據(jù)本發(fā)明另 一 實施例的快閃裝置400的方塊示意圖。 快閃裝置400包括控制IC 402以及兩個NAND快閃IC 404與406。 當(dāng)將數(shù)據(jù)寫入至NAND快閃IC 404與406時，控制IC 402發(fā)送寫 入致能信號WE弁至NAND快閃IC 404與406,以指示NAND快閃 IC 404與406寫入數(shù)據(jù)。因為NAND快閃IC 404與406具有不同 的存取時序特性，所以控制IC 402根據(jù)不同的寫入時序產(chǎn)生寫入致 能信號WE弁并將寫入致能信號WE弁發(fā)送至NAND快閃IC 404與 NAND快閃IC 406。因此NAND快閃IC 404與406具有不同的寫 入時序。當(dāng)從NAND快閃IC 404與406讀取數(shù)據(jù)時，控制IC 402 發(fā)送讀取致能信號RE弁至NAND快閃IC 404與406,以指示NAND 快閃IC 404與406讀取數(shù)據(jù)。類似的，控制IC 402產(chǎn)生讀取致能 信號RE#,才艮據(jù)不同的讀取時序?qū)E弁發(fā)送至NAND快閃IC 404 與NAND快閃IC 406。因此NAND快閃IC 404與406具有不同的 讀取時序。
圖4B為根據(jù)本發(fā)明一實施例圖4A中控制IC 402的方塊示意 圖。控制IC 402包括數(shù)字電路412、多任務(wù)器422與424以及兩個 可調(diào)延遲單元426與428。數(shù)字電路412產(chǎn)生芯片選擇信號CE—SEL 以指示當(dāng)前存取NAND快閃IC 404還是NAND快閃IC 406?？刂?IC 402包括CE譯碼器414,CE譯碼器414致能芯片致能信號CE0#
16與芯片致能信號CE1#。當(dāng)寫入數(shù)據(jù)至NAND快閃IC 404與406其 中之一時，數(shù)字電路412產(chǎn)生寫入致能源信號WE—SRC。接著，第 一多任務(wù)器(如多任務(wù)器422 )根據(jù)芯片選擇信號CE—SEL從相對 于NAND快閃IC 404的寫入延遲周期WE—DLY—CEO與相對于 NAND快閃IC 406的寫入延遲周期WE—DLY—CE1中選擇寫入延遲 周期。接著，可調(diào)延遲單元426將寫入致能源信號WE—SRC延遲寫 入延遲周期，以產(chǎn)生寫入致能信號WE弁以發(fā)送至NAND快閃IC 404 與406其中之一，其中所述寫入延遲周期由多任務(wù)器422輸出。因 為寫入延遲周期WE—DLY—CEO與寫入延遲周期WE—DLY—CE1不 同，所以才艮據(jù)不同的寫入時序?qū)懭隢AND快閃IC 404與406。
當(dāng)從NAND快閃IC 404與406其中之一讀取數(shù)據(jù)時，數(shù)字電 路412產(chǎn)生讀取致能源信號RE—SRC。接著，第二多任務(wù)器(如多 任務(wù)器424)根據(jù)芯片選才奪信號CE—SEL從相對于NAND快閃404 的讀取延遲周期RE—DLY—CEO與相對于NAND快閃406的讀取延 遲周期RE—DLY—CE1中選擇讀取延遲周期。接著，可調(diào)延遲單元 428將讀取致能源信號RE—SRC延遲讀取延遲周期，以產(chǎn)生讀取致 能信號RE弁發(fā)送至NAND快閃IC 404與406其中之一，其中，所 述讀取延遲周期由多任務(wù)器424輸出。因為讀取延遲周期 RE—DLY—CEO與讀取延遲周期RE—DLY—CE1不同，所以根據(jù)不同 的讀取時序讀取NAND快閃IC404與406。
圖5A為根據(jù)本發(fā)明另 一實施例的快閃裝置500的方塊示意圖。 快閃裝置500包括控制IC 502以及兩個NAND快閃IC 504與506。 控制IC 502經(jīng)由相同的I/O總線將數(shù)據(jù)輸出至NAND快閃IC 504 與506,并經(jīng)由相同的I/O總線從NAND快閃IC 504與506接收數(shù) 據(jù)。因為NAND快閃IC 504與506具有不同的存取時序特性，所 以控制IC 502根據(jù)不同的數(shù)據(jù)輸出時序?qū)?shù)據(jù)輸出至NAND快閃 IC 504與506，且控制IC 502才艮據(jù)不同的數(shù)據(jù)輸入時序從NAND快 閃IC 504與NAND快閃IC 506輸入數(shù)據(jù)，其中，控制IC根據(jù)第一 數(shù)據(jù)輸出時序?qū)?shù)據(jù)輸出至第一 NAND快閃IC,根據(jù)第二數(shù)據(jù)輸 出時序?qū)?shù)據(jù)輸出至第二 NAND快閃IC,控制IC根據(jù)第一數(shù)據(jù)輸
17入時序從第一NAND快閃IC讀取數(shù)據(jù)，根據(jù)第二數(shù)據(jù)輸入時序從 第二NAND快閃IC讀取數(shù)據(jù)，控制IC調(diào)整數(shù)據(jù)的輸入時序。
圖5B為根據(jù)本發(fā)明一實施例的圖5A中的控制IC 502的方塊 示意圖?？刂艻C 502包括數(shù)字電路512、兩個多任務(wù)器522與532、 兩個可變延遲單元524與534以及兩個鎖存電路(Latch/DFF)526與 536?？刂艻C 502包括CE譯碼器514， CE譯碼器514致能芯片致 能信號CEO弁與芯片致能信號CE1弁。數(shù)字電路512產(chǎn)生芯片選擇信 號CE—SEL以指示當(dāng)前存取NAND快閃IC 504還是NAND快閃IC 506。當(dāng)將數(shù)據(jù)輸出至NAND快閃IC 504與506其中之一時，數(shù)字 電路512產(chǎn)生輸出數(shù)據(jù)信號OBUS一LAT與多個承載輸出數(shù)據(jù)的輸 出數(shù)據(jù)源信號OBUS[7:0]。接著，多任務(wù)器532根據(jù)芯片選擇信號 CE—SEL從相對于NAND快閃IC 504的第一輸出數(shù)據(jù)延遲周期(如 輸出數(shù)據(jù)延遲周期OBUS—DLY—CE0)與相對于NAND快閃IC 506 的第二輸出數(shù)據(jù)延遲周期(如輸出延遲周期OBUS—DLY—CE1 )中 選擇輸出數(shù)據(jù)延遲周期。接著，可調(diào)延遲單元534將輸出數(shù)據(jù)鎖存 信號OBUS—LAT延遲輸出數(shù)據(jù)延遲周期，以獲得已調(diào)整輸出數(shù)據(jù) 鎖存信號，其中，所述輸出數(shù)據(jù)延遲周期由多任務(wù)器532輸出，并 且第一鎖存電路(如鎖存電路536 )接著根據(jù)已調(diào)整輸出數(shù)據(jù)鎖存 信號，鎖存住所述輸出數(shù)據(jù)源信號OBUS[7:0]，以獲得多個輸出數(shù) 據(jù)信號IO—OUT [7:0]并經(jīng)由I/O總線將多個輸出數(shù)據(jù)信號IO—OUT [7:0]發(fā)送至NAND快閃IC 504與506其中之一。因為輸出lt據(jù)延 遲周期OBUS—DLY—CE0與輸出數(shù)據(jù)延遲周期OBUS—DLY—CE1不 同，所以NAND快閃IC 504與506根據(jù)不同的數(shù)據(jù)輸出時序接收 數(shù)據(jù)輸出。
當(dāng)從NAND快閃IC 504與506其中之一接收數(shù)據(jù)時，數(shù)字電 路512產(chǎn)生輸入數(shù)據(jù)鎖存信號IBUS一LAT。接著，多任務(wù)器522根 據(jù)芯片選擇信號CE—SEL從相對于NAND快閃IC 504的第 一輸入 數(shù)據(jù)延遲周期(如輸入數(shù)據(jù)延遲周期IBUS—DLY—CEO )與相對于 NAND快閃IC 506的第二輸入數(shù)據(jù)延遲周期(如輸入延遲周期 IBUS DLY CE1 )中選擇輸入數(shù)據(jù)延遲周期。接著，可調(diào)延遲單元524將輸入數(shù)據(jù)鎖存信號IBUS—LAT延遲輸入數(shù)據(jù)延遲周期，以獲 得已調(diào)整輸入數(shù)據(jù)鎖存信號，其中，所述輸入數(shù)據(jù)延遲周期由多任 務(wù)器522輸出。當(dāng)NAND快閃IC 504與506其中之一將多個承載 輸入數(shù)據(jù)的輸入數(shù)據(jù)信號IO_IN [7:0]經(jīng)由I/O總線發(fā)送至控制IC 502時，第二鎖存電路(如鎖存電路526 )根據(jù)已調(diào)整輸入數(shù)據(jù)鎖 存信號，鎖存住所述輸入數(shù)據(jù)信號10—IN [7:0]，以獲得多個輸入數(shù) 據(jù)源信號IBUS[7:0]并將多個輸入數(shù)據(jù)源信號IBUS[7:0]發(fā)送至數(shù)字 電路512。因為輸入數(shù)據(jù)延遲周期IBUS一DLY一CEO與輸入數(shù)據(jù)延遲 周期IBUS—DLY—CE1不同，所以控制IC 502可4妄收由NAND快閃 IC 504與506以不同凄t據(jù)輸入時序產(chǎn)生的^t據(jù)。
圖6A為根據(jù)本發(fā)明一實施例的輸出延遲電路600的示意圖， 輸出延遲電路600將由圖5B中數(shù)字電路512產(chǎn)生的多個輸出數(shù)據(jù) 源信號OBUS[7:0]延遲輸出數(shù)據(jù)延遲周期，以獲得輸出數(shù)據(jù)信號 10—OUT [7:0]并將輸出數(shù)據(jù)信號IO—OUT [7:0]發(fā)送至NAND快閃 IC 504與506其中之一。圖6A中所示多任務(wù)器602、可調(diào)延遲單 元604以及鎖存電路606分別相對于圖5B中所示多任務(wù)器532、 可調(diào)延遲單元534以及鎖存電路536。然而，輸出延遲電^各600并 不能將不同輸出數(shù)據(jù)源信號OBUS[7:0]延遲不同的輸出數(shù)據(jù)延遲周 期。
圖6B為根據(jù)本發(fā)明另一實施例的輸出延遲電路610的示意圖， 輸出延遲電路610將由圖5B中的數(shù)字電路512產(chǎn)生的不同輸出數(shù) 據(jù)源信號OBUS
OBUS[7]延遲不同的輸出數(shù)據(jù)延遲周期，以獲得 輸出數(shù)據(jù)信號 10—OUT
~IO—OUT[7]并將輸出數(shù)據(jù)信號 10—OUT
發(fā)送至NAND快閃IC 504與506其中之一。 舉例來說，相對于輸出數(shù)據(jù)源信號OBUS
的多任務(wù)器612a根據(jù) 由數(shù)字電路512產(chǎn)生的芯片選擇信號CE—SEL從相對于NAND快閃 IC 504的值OBUS—DLY—B0—CEO與相對于NAND快閃IC 506的值 BUS—DLY—B1_CE1中選擇輸出數(shù)據(jù)延遲周期。接著，可調(diào)延遲單 元614a將輸出數(shù)據(jù)源信號OBUS
延遲輸出數(shù)據(jù)延遲周期，以獲 得輸出數(shù)據(jù)信號IO—OUT
并將輸出數(shù)據(jù)信號IO—OUT
發(fā)送至
19NAND快閃IC 504或506，其中，輸出數(shù)據(jù)延遲周期由多任務(wù)器612a 輸出。因為相對于不同輸出數(shù)據(jù)源信號OBUS
OBUS[7]的輸出數(shù) 據(jù)延遲周期可獨立指配，所以圖6B中所示輸出延遲電路610可補 償輸出數(shù)據(jù)源信號OBUS
OBUS[7]的總線偏移(skew)。輸出延遲 電路610包括多任務(wù)器612a-612h以及可調(diào)延遲單元614a-614h。
圖6C為根據(jù)本發(fā)明另一實施例的輸出延遲電路650的示意圖， 輸出延遲電路650將由圖5B中數(shù)字電路512產(chǎn)生的多個輸出數(shù)據(jù) 源信號OBUS[7:0]延遲不同的輸出數(shù)據(jù)延遲，以獲得輸出數(shù)據(jù)信號 10—OUT
并將輸出數(shù)據(jù)信號IO—OUT
IO—OUT[7] 發(fā)送至NAND快閃IC 504與506其中之一。輸出延遲電i 各650為 輸出延遲電路600與610的結(jié)合。圖中左側(cè)部分電路包括多任務(wù)器 632、可調(diào)延遲單元634以及鎖存電路636,左側(cè)部分電路與輸出延 遲電路600類似，將輸出數(shù)據(jù)源信號OBUS[7:0]延遲一共同(common) 延遲周期以獲得信號OBUS—OUT
OBUS—OUT[7],圖中右側(cè)部分 電路包括多個第一多任務(wù)器(如多任務(wù)器622a 622h)以及多個第 一可調(diào)延遲單元(如可調(diào)延遲單元624a 624h)，可調(diào)延遲單元 624a 624h與輸出延遲電路610類似，右側(cè)部分電路將延遲信號 OBUS—OUT
OBUS—OUT[7]延遲不同的延遲周期，以獲得豐lr出數(shù) 據(jù)信號IO—OUT
IO—OUT[7]。
圖7A、圖7B以及圖7C分別為才艮據(jù)本發(fā)明實施例的輸入延遲 電路700、 710以及750的示意圖，延遲電路700、 710以及750將 由NAND快閃IC 504或506產(chǎn)生的多個輸入數(shù)據(jù)信號IO_IN[7:0] 延遲輸入數(shù)據(jù)延遲周期，以獲得輸入數(shù)據(jù)源信號IBUS [7:0]，且輸 入數(shù)據(jù)源信號IBUS [7:0]由圖5B中數(shù)字電路512接收。多任務(wù)器 712a 712h稱為多個第二多任務(wù)器，可調(diào)延遲單元714a 714h稱為 多個第二可調(diào)延遲單元。輸入延遲電3各700、 710以及750的實施 例分別相對于圖6A 、圖6B以及圖6C中的輸出延遲電路600、 610 以及650。輸入延遲電路700包括多任務(wù)器702、可調(diào)延遲單元704 以及鎖存電路706。延遲電路710包括多任務(wù)器712a 712h以及可 調(diào)延遲單元714a 714h。圖7C中包括多任務(wù)器732、可調(diào)延遲單元快閃裝置800包括控制IC 802以及兩個NAND快閃IC 804與806。 控制IC 802根據(jù)不同寫入時序發(fā)送寫入致能信號WE弁至NAND快 閃IC 804與806，并根據(jù)不同讀取時序發(fā)送讀取致能信號RE弁至 NAND快閃IC 804與806。另外，10總線以不同數(shù)據(jù)輸入/輸出時 序在控制IC 802與NAND快閃IC 804與806其中之一之間傳輸數(shù) 據(jù)，且根據(jù)不同數(shù)據(jù)輸入/輸出時序存取NAND快閃IC 804與806 其中之一。
圖8B為根據(jù)本發(fā)明一實施例的圖8A中控制IC 802的方塊示 意圖。實際上，圖8B中的控制IC 802是將圖4B中的控制IC 402 與圖5B中的控制IC 502結(jié)合。控制IC 802包括CE譯碼器814, CE譯碼器814致能芯片致能信號CEO弁與芯片致能信號CE1#。多 任務(wù)器822與824以及可調(diào)延遲單元826與828分別相對于圖4B 中的多任務(wù)器422與424以及可調(diào)延遲單元426與428。多任務(wù)器 832與842、可調(diào)延遲單元834與844以及鎖存電路836與846分 別相對于圖5B中的多任務(wù)器522與532、可調(diào)延遲單元524與534 以及鎖存電路526與536。控制IC 802包括數(shù)字電路812。
圖9A為根據(jù)本發(fā)明另一實施例的快閃裝置900的方塊示意圖。 快閃裝置900包括控制IC 902以及兩個NAND快閃IC 904與906。 當(dāng)控制IC 902發(fā)送寫入致能信號WE弁或讀取致能信號RE弁至 NAND快閃IC 904或906時，NAND快閃IC 904與906自動調(diào)整 寫入致能信號WE弁或讀取致能信號RE弁的時序，以獲得已調(diào)整寫入 致能信號或已調(diào)整讀取致能信號，并且接著根據(jù)已調(diào)整寫入致能信 號或已調(diào)整讀取致能信號存取儲存的數(shù)據(jù)。另外，當(dāng)NAND快閃 IC 904與906從控制IC 902接收輸入數(shù)據(jù)信號或發(fā)送輸出數(shù)據(jù)信號 至控制IC 902時，NAND快閃IC 904與906自動調(diào)整輸入凄t據(jù)信 號或輸出數(shù)據(jù)信號的時序。圖9B為才艮據(jù)本發(fā)明 一 實施例的圖9A中NAND快閃IC 904或 906的方塊示意圖。NAND快閃IC 904包括快閃核心電^各914?？?調(diào)延遲單元922與924分別將寫入致能信號WE弁與讀取致能信號 RE弁延遲寫入延遲周期WE—DLY與讀取延遲周期RE—DLY，以獲得 已調(diào)整寫入致能信號與已調(diào)整讀耳又致能信號并將已調(diào)整寫入致能 信號與已調(diào)整讀取致能信號發(fā)送至I/O控制電路912。可調(diào)延遲單 元932與942分別將由I/O控制電路912產(chǎn)生的延遲輸入鎖存信號 與輸出所處信號延遲輸入數(shù)據(jù)延遲周期IBUS—DLY與輸出數(shù)據(jù)延 遲周期OBUS—DLY，以獲得已調(diào)整輸入鎖存信號與已調(diào)整輸出鎖存 信號，并且鎖存電路934與944接著根據(jù)已調(diào)整輸入鎖存信號與已 調(diào)整輸出鎖存信號，分別鎖存住所述輸入數(shù)據(jù)與輸出數(shù)據(jù)。
圖10A為根據(jù)本發(fā)明另一實施例的快閃裝置1000的方塊示意 圖?？扉W裝置1000包括控制IC1002以及兩個NAND快閃IC 1004 與1006。當(dāng)控制IC 1002發(fā)送寫入致能信號WE弁或讀取致能信號 RE弁至NAND快閃IC 1004或1006時，控制IC 1002根據(jù)當(dāng)前存取 的NAND快閃IC 1004或NAND快閃IC 1006自動調(diào)整寫入致能信 號WE弁或讀取致能信號RE弁的電流電平。另外，當(dāng)控制IC 1002傳 輸輸出數(shù)據(jù)信號至NAND快閃IC 1004與1006或從NAND快閃IC 1004與1006接收輸入數(shù)據(jù)信號時，控制IC 1002根據(jù)當(dāng)前存取的 NAND快閃IC 1004或NAND快閃IC 1006自動調(diào)整輸入數(shù)據(jù)信號 或輸出數(shù)據(jù)信號的電流電平。
圖10B為根據(jù)本發(fā)明一實施例的圖10A中的控制IC 1002的方 塊示意圖?？刂艻C 1002包括數(shù)字電路1012與CE譯碼器1014， CE譯碼器1014致能芯片致能信號CEO弁與芯片致能信號CE1#。多 任務(wù)器1022與1026根據(jù)芯片選擇信號CE一SEL分別決定寫入致能 信號WE弁與讀耳又致能信號RE弁的驅(qū)動電流電平，并且總線電流驅(qū)動 器(8mA/16mA PAD)1024與總線電流驅(qū)動器(8mA/16mA PAD)1028 根據(jù)由多任務(wù)器1002與1026決定的驅(qū)動電流電平分別產(chǎn)生寫入致 能信號WE弁與讀取致能信號RE#。類似的，多任務(wù)器1032根據(jù)芯 片選擇信號CE—SEL決定I/O總線1/0[7:0]驅(qū)動電流電平用于傳輸
22輸出數(shù)據(jù)或接收輸入數(shù)據(jù)，并且總線電流驅(qū)動器1034根據(jù)由多任 務(wù)器1032決定的驅(qū)動電流電平分別驅(qū)動I/O總線I/O[7:0]。
圖IIA、圖11B以及圖11C為根據(jù)本發(fā)明三個實施例的可調(diào)延 遲單元1100、 1120以及1140的方塊示意圖。圖11A中可調(diào)延遲單 元1100由三級延遲元件(cell)組成?？烧{(diào)延遲單元1100包括選4奪單 元1111、 1112以及1113,以及延遲元件1101~1104、 1105 1106、 以及1107。延遲元件1101~1104、 1105-1106、以及1107分別將輸 入信號延遲四個時鐘周期(clock cycles)、兩個時鐘周期以及一個時 鐘周期。選擇信號SEL
SEL[2]決定輸入信號IN是否能夠通過延 遲元件1101~1104、 1105~1106、以及1107。因此輸出信號OUT具 有由選擇信號SEL
決定的不同延遲周期。圖IIB中可調(diào) 延遲單元1120由三級D型正反器(D-type Flip-Flop, DFF)組成?？?調(diào)延遲單元1120包括選擇單元1131、 1132以及1133,以及DFF 1121、 DFF1122、 DFF 1123以及DFF 1124。 DFF1121、 DFF1122、 DFF 1123以及DFF 1124根據(jù)參考時鐘信號DLY—REF—CK鎖存輸 入信號，其中，參考時鐘信號DLY—REF—CK的頻率高于NAND快 閃IC的操作時鐘信號的頻率。選擇信號SEL
SEL[2]決定輸入信 號IN是否能夠通過DFF 1121、DFF 1122、DFF 1123以及DFF 1124。 因此，輸出信號OUT具有由選4奪信號SEL
SEL[2]決定的不同延 遲周期。圖11C中的可調(diào)延遲單元1140包括多任務(wù)器1142與DFF 1144。第11D圖中的四個參考時鐘REF一PH0—CK REF一PH3—CK 具有不同的相位。多任務(wù)器1142從四個參考時鐘REF—PHO—CK ~ REF—PH3—CK中選擇一 個參考時鐘，DFF 1144根據(jù)由多任務(wù)區(qū)1142 選擇的參考時鐘鎖存輸入信號in,以獲得輸出信號out。
圖3B、圖4B、圖5B以及圖8B中的控制IC根據(jù)存取的NAND 快閃IC將寫入致能信號、讀取輸入信號或輸入/輸出數(shù)據(jù)信號延遲 不同的延遲周期。存耳又NAND快閃IC的信號的延遲周期值可由在 線才交準(zhǔn)處理(on-line calibration process)或離線才交準(zhǔn)處理(off-line calibration process)決定。為了決定相對于目標(biāo)NAND快閃IC的寫 入延遲周期，首先以不同測試寫入延遲周期將測試數(shù)據(jù)寫入至目標(biāo)
23NAND快閃IC的頁緩沖器。接著從目標(biāo)NAND快閃IC的頁緩沖器 讀回(read back)測試數(shù)據(jù)，以決定測試寫入延遲周期中之何者可使 目標(biāo)NAND快閃IC具有最好的性能。為了決定相對于目標(biāo)NAND 快閃IC的讀取延遲周期，首先將測試數(shù)據(jù)寫入至目標(biāo)NAND快閃 IC的頁緩沖器，接著從具有不同測試讀取延遲周期的目標(biāo)NAND 快閃IC的頁緩沖器讀回測試數(shù)據(jù)，以決定測試讀取延遲周期中之 何者可使目標(biāo)NAND快閃IC具有最好的性能。
在一個實施例中，當(dāng)從目標(biāo)NAND快閃IC讀取數(shù)據(jù)時，根據(jù) 過取樣(over-sampling)時鐘信號取樣目標(biāo)NAND快閃IC的I/O接 腳上的電壓，并從過取樣結(jié)果檢測其轉(zhuǎn)變位置作為決定適合于目標(biāo) NAND快閃IC的延遲周期的參考，其中，過取樣時鐘信號的頻率 高于目標(biāo)NAND快閃IC的才喿作時鐘信號。圖12A、圖12B、圖12D、 圖12E以及圖12G為才艮據(jù)本發(fā)明五個實施例的過取樣電i 各1200、 1210、 1220、 1240以及1250的方塊示意圖，過取樣電3各1200、 1210、 1220、 1240以及1250過取樣NAND快閃IC的IO接腳。圖12A中 過取才羊電3各1200包4舌四個DFF 1202~1208, DFF 1202~1208才艮才居過 取樣時鐘信號取樣輸入信號以獲得過取樣結(jié)果。圖12B中過取樣電 路包括四個DFF 1212~1218, DFF 1212 1218才艮據(jù)過耳又樣時鐘信號 REF—PHO—CK REF—PH3—CK耳又樣輸入信號以獲得過取樣結(jié)果，其 中，過取4羊時鐘信號REF—PHO—CK REF—PH3—CK具有圖12C中所 示的不同相位。
圖12D中過取樣電^各1220包括延遲元件1222~1228以及DFF 1232~1238，其中延遲元件1222 1228連續(xù)延遲輸入信號IO—IN以 獲得由不同周期延遲的信號，并且DFF 1232~1238根據(jù)過取樣時鐘 信號ref-clk取樣已延遲信號，以獲得過取樣結(jié)果。圖12E中過取樣 電路 1240包括邊緣檢測器(edge detector) 1241以及四個DFF 1242~1248，其中，邊《彖4全測器1241從輸入信號IO—IN沖企測轉(zhuǎn)變邊 緣以獲得邊緣信號，DFF 1242-1248根據(jù)過取樣時鐘信號 REF—PH0—CK REF—PH3—CK分別取樣邊緣信號以獲得過取樣結(jié) 果，其中過取樣時鐘信號REF—PHO CK REF PH3—CK具有第12F圖中所示的不同相位。另外，圖12G顯示兩種獲得適當(dāng)?shù)腎/O總線 存取時序的方法。第一種方法為圖12G左側(cè)所示的延遲鎖相環(huán) (Delay Locked Loop, DLL), DLL包4舌延遲線1252、相^f立才全測器1254 以及環(huán)路濾波器1256，并且DLL根據(jù)參考時鐘信號REF—CK的相 位鎖相由延遲線1252延遲的輸入信號IO—IN。第二種方法為圖12G 右側(cè)所示DLL, DLL包括延遲線1262、相位檢測器1264以及環(huán)路 濾波器1266，并且DLL才艮據(jù)輸入信號IO—IN的相位鎖相由延遲線 1262延遲的參考時鐘信號REF—CK。
圖13為根據(jù)本發(fā)明另一實施例的快閃裝置1300的方塊示意 圖?？扉W裝置1300包括控制IC 1302以及兩個快閃IC 1304與1306。 控制IC 1302包括數(shù)字電路1312與DLL電路1314?？扉WIC 1304 包括快閃核心電^各1322。快閃IC 1306包括快閃核心電^各1332。兩 個快閃IC 1304與1306都包括DLL,分別為1324與1334,用于自 動調(diào)整輸入信號的延遲周期。每當(dāng)控制IC 1302改變存取的NAND 快閃IC， DLL 1314則自動重新鎖相延遲周期以再次調(diào)整輸入信號。 所以控制IC 1302以及NAND快閃IC 1304與1306適合存取時序特 性的時序接收輸入信號，以此提高性能。
上述的實施例僅用來例舉本發(fā)明的實施態(tài)樣，以及闡釋本發(fā) 明的技術(shù)特征，并非用來限制本發(fā)明的范疇。所屬技術(shù)領(lǐng)域技術(shù) 人員可依據(jù)本發(fā)明的精神輕易完成的改變或均等性的安排均屬 于本發(fā)明所主張的范圍，本發(fā)明的權(quán)利范圍應(yīng)以權(quán)利要求為準(zhǔn)。
權(quán)利要求
1.一種快閃裝置，其特征在于，包括控制集成電路，以第一時序產(chǎn)生多個第一存取信號以存取第一與非快閃集成電路，并且以第二時序產(chǎn)生多個第二存取信號以存取第二與非快閃集成電路，其中所述第一時序與所述第二時序不同；所述第一與非快閃集成電路，根據(jù)所述第一存取信號存取其內(nèi)所儲存的數(shù)據(jù)；以及所述第二與非快閃集成電路，根據(jù)所述第二存取信號存取其內(nèi)所儲存的數(shù)據(jù)。
2. 根據(jù)權(quán)利要求l所述的快閃裝置，其特征在于，所述第一存取信號與所述第二存取信號具有不同長度的存取周期。
3. 根據(jù)權(quán)利要求l所述的快閃裝置，其特征在于，所述控制集成電路以第 一 寫入時序產(chǎn)生第 一 寫入致能信號以指示所述第 一 與非快閃集成電路寫入數(shù)據(jù)，并且以第二寫入時序產(chǎn)生第二寫入致能信號以指示所述第二與非快閃集成電路寫入數(shù)據(jù)，其中所述第一寫入時序與所述第二寫入時序不同。
4. 根據(jù)權(quán)利要求1所述的快閃裝置，其特征在于，所述控制集成電路以第 一 讀取時序產(chǎn)生第 一 讀取致能信號以指示所述第 一 與非快閃集成電路讀取數(shù)據(jù)，并且以第二讀取時序產(chǎn)生具有第二讀取致能信號以指示所述第二與非快閃集成電路讀取數(shù)據(jù)，其中所述第一讀取時序與所述第二讀取時序不同。
5. 根據(jù)權(quán)利要求l所述的快閃裝置，其特征在于，所述控制集成電路根據(jù)第 一 數(shù)據(jù)輸出時序輸出數(shù)據(jù)至所述第 一 與非快閃集成電路，并且根據(jù)第二數(shù)據(jù)輸出時序輸出數(shù)據(jù)至所述第二與非快閃集成電路，其中所述第 一 數(shù)據(jù)輸出時序與所述第二數(shù)據(jù)輸出時序不同。
6. 根據(jù)權(quán)利要求l所述的快閃裝置，其特征在于，所述控制集成電路根據(jù)第一數(shù)據(jù)輸入時序調(diào)整來自所述第一與非快閃集成電路的數(shù)據(jù)的輸入時序，并且根據(jù)第二數(shù)據(jù)輸入時序調(diào)整來自所述第二與非快閃集成電路的數(shù)據(jù)的輸入時序，其中，所述第一數(shù)據(jù)輸入時序與所述第二數(shù)據(jù)輸入時序不同。
7. 根據(jù)權(quán)利要求l所述的快閃裝置，其特征在于，所述控制集成電路包括數(shù)字電路，產(chǎn)生第 一 寫入致能源信號、第二寫入致能源信號、第 一讀取致能源信號以及第二讀取致能源信號；第 一可調(diào)延遲單元，將所述第 一寫入致能源信號延遲第 一寫入延遲周期，以產(chǎn)生第 一 寫入致能信號指示所述第 一 與非快閃集成電路寫入數(shù)據(jù)；第二可調(diào)延遲單元，將所述第二寫入致能源信號延遲第二寫入延遲周期，以產(chǎn)生第二寫入致能信號指示所述第二與非快閃集成電路寫入數(shù)據(jù)；第三可調(diào)延遲單元，將所述第 一讀取致能源信號延遲第 一讀取延遲周期，以產(chǎn)生第 一讀取致能信號用于指示所述第 一與非快閃集成電路讀取數(shù)據(jù)；以及第四可調(diào)延遲單元，將所述第二讀取致能源信號延遲第二讀取延遲周期，以產(chǎn)生第二讀取致能信號用于指示所述第二與非快閃集成電路讀取數(shù)據(jù)，其中，所述第一寫入延遲周期的長度與所述第二寫入延遲周期的長度不同，所述第一讀取延遲周期的長度與所述第二讀取延遲周期的長度不同。
8. 根據(jù)權(quán)利要求1所述的快閃裝置，其特征在于，所述控制集成電^各包括數(shù)字電路，產(chǎn)生芯片選擇信號、寫入致能源信號以及讀取致能源信號，其中，所述芯片選擇信號指示當(dāng)前存取所述第 一與非快閃集成電路還是所述第二與非快閃集成電路；第 一 多任務(wù)器，根據(jù)所述芯片選擇信號從相對于所述第 一 與非快閃集成電路的第 一 寫入延遲周期與相對于所述第二與非快閃集成電路的第二寫入延遲周期中選擇寫入延遲周期；第 一 可調(diào)延遲單元，將所述寫入致能源信號延遲所述寫入延 遲周期，以獲得寫入致能信號用于指示所述第 一與非快閃集成電路或所述第二與非快閃集成電路寫入數(shù)據(jù)；第二多任務(wù)器，根據(jù)所述芯片選擇信號從相對于所述第 一 與 非快閃集成電路的第 一 讀取延遲周期與相對于所述第二與非快閃集成電路的第二讀取延遲周期中選擇讀取延遲周期；以及 第二可調(diào)延遲單元，將所述讀取致能源信號延遲所述讀取延遲周期，以獲得讀取致能信號用于指示所述第 一 與非快閃集成電 路或所述第二與非快閃集成電路讀取數(shù)據(jù)，其中，所述第一寫入延遲周期的長度與所述第二寫入延遲周 期的長度不同，所述第一讀取延遲周期的長度與所述第二讀取延 遲周期的長度不同。
9.根據(jù)權(quán)利要求l所述的快閃裝置，其特征在于，所述控 制集成電路包括數(shù)字電路，產(chǎn)生芯片選擇信號、輸出數(shù)據(jù)鎖存信號以及輸入 數(shù)據(jù)鎖存信號，輸出多個輸出數(shù)據(jù)源信號并且接收多個輸入數(shù)據(jù) 源信號，其中所述芯片選擇信號指示當(dāng)前存取所述第 一 與非快閃 集成電路還是所述第二與非快閃集成電路；第 一 多任務(wù)器，根據(jù)所述芯片選擇信號從相對于所述第 一 與 非快閃集成電路的第 一 輸出數(shù)據(jù)延遲周期與相對于所述第二與 非快閃集成電路的第二輸出數(shù)據(jù)延遲周期中選擇輸出數(shù)據(jù)延遲 周期；第 一可調(diào)延遲單元，將所述輸出數(shù)據(jù)鎖存信號延遲所述輸出 數(shù)據(jù)延遲周期以獲得已調(diào)整輸出數(shù)據(jù)鎖存信號；第 一鎖存電路，根據(jù)所述已調(diào)整輸出數(shù)據(jù)鎖存信號鎖存住所 述輸出數(shù)據(jù)源信號，以獲得多個輸出數(shù)據(jù)信號輸出至所述第一與 非快閃集成電路或所述第二與非快閃集成電路；第二多任務(wù)器，根據(jù)所述芯片選擇信號從相對于所述第 一 與 非快閃集成電路的第 一輸入數(shù)據(jù)延遲周期與相對于所述第二與 非快閃集成電路的第二輸入數(shù)據(jù)延遲周期中選擇輸入數(shù)據(jù)延遲周期；第二可調(diào)延遲單元，將所述輸入數(shù)據(jù)鎖存信號延遲所述輸入數(shù)據(jù)延遲周期以獲得已調(diào)整輸入數(shù)據(jù)鎖存信號；第二鎖存電路，根據(jù)所述已調(diào)整輸入數(shù)據(jù)鎖存信號鎖存接收 自所述第 一 與非快閃集成電路或所述第二與非快閃集成電路的 多個輸入數(shù)據(jù)信號，以獲得所述輸入數(shù)據(jù)源信號發(fā)送至所述數(shù)字 電路；其中，所述第 一 輸出數(shù)據(jù)延遲周期的長度與所述第二輸出數(shù) 據(jù)延遲周期的長度不同，并且所述第 一輸入數(shù)據(jù)延遲周期的長度 與所述第二輸入數(shù)據(jù)延遲周期的長度不同。
10.根據(jù)權(quán)利要求l所述的快閃裝置，其特征在于，所述控 制集成電路包括數(shù)字電路，產(chǎn)生芯片選擇信號，輸出多個寫入數(shù)據(jù)源信號以 及接收多個讀取數(shù)據(jù)源信號，其中所述芯片選擇信號指示當(dāng)前存 取所述第 一 與非快閃集成電路還是所述第二與非快閃集成電路；多個第 一 多任務(wù)器，根據(jù)所述芯片選擇信號從相對于所述第 一與非快閃集成電路的多個第 一輸出數(shù)據(jù)延遲周期與相對于所 述第二與非快閃集成電路的多個第二輸出數(shù)據(jù)延遲周期中選擇多個輸出數(shù)據(jù)延遲周期；多個第 一 可調(diào)延遲單元，分別將所述輸出數(shù)據(jù)源信號延遲所 述輸出數(shù)據(jù)延遲周期，以獲得多個輸出數(shù)據(jù)信號輸出至所述第一 與非快閃集成電路或所述第二與非快閃集成電路；多個第二多任務(wù)器，根據(jù)所述芯片選擇信號從相對于所述第一與非快閃集成電路的多個第 一輸入數(shù)據(jù)延遲周期與相對于所 述第二與非快閃集成電路的多個第二輸入數(shù)據(jù)延遲周期中選擇多個輸入數(shù)據(jù)延遲周期；以及多個第二可調(diào)延遲單元，將接收自所述第 一與非快閃集成電路或所述第二與非快閃集成電路的多個輸入數(shù)據(jù)信號延遲所述 輸入數(shù)據(jù)延遲周期以獲得所述輸入數(shù)據(jù)源信號傳送至所述數(shù)字 電路；其中所述第 一 輸出數(shù)據(jù)延遲周期的長度與所述第二輸出數(shù) 據(jù)延遲周期的長度不同，并且所述第一輸入數(shù)據(jù)延遲周期的長度 與所述第二輸入數(shù)據(jù)延遲周期的長度不同。
11. 一種提高快閃裝置性能的方法，其特征在于，所述快閃 裝置包括控制集成電路、第 一 與非快閃集成電路以及第二與非快閃集成電路，所述方法包括指示所述控制集成電路以第 一 時序產(chǎn)生多個第 一 存取信號，以存取所述第 一 與非快閃集成電路；根據(jù)所述第 一存取信號指示所述第 一與非快閃集成電路以 存取其內(nèi)所儲存的數(shù)據(jù)；指示所述控制集成電路以第二時序產(chǎn)生多個第二存取信號， 以存取所述第二與非快閃集成電路；以及根據(jù)所述第二存取信號指示所述第二與非快閃集成電路以 存取其內(nèi)所儲存的數(shù)據(jù)；其中所述第一時序與所述第二時序不同。
12. 根據(jù)權(quán)利要求11所述的提高快閃裝置性能的方法，其 特征在于，所述第 一存取信號的存取周期長度與所述第二存取信 號的存取周期長度不同。
13. 根據(jù)權(quán)利要求11所述的提高快閃裝置性能的方法，其 特征在于，所述方法進一步包括指示所述控制集成電路以第 一 寫入時序產(chǎn)生第 一 寫入致能 信號，以指示所述第一與非快閃集成電路寫入數(shù)據(jù)；以及指示所述控制集成電路以第二寫入時序產(chǎn)生第二寫入致能 信號，以指示所述第二與非快閃集成電路寫入數(shù)據(jù)；其中所述第一寫入時序與所述第二寫入時序不同。
14. 根據(jù)權(quán)利要求11所述的提高快閃裝置性能的方法，其 特征在于，所述方法進一步包括指示所述控制集成電路以第 一 讀取時序產(chǎn)生第 一 讀取致能 信號，以指示所述第一與非快閃集成電路讀取數(shù)據(jù)；以及指示所述控制集成電路以第二讀取時序產(chǎn)生第二讀取致能信號，以指示所述第二與非快閃集成電路讀取數(shù)據(jù)；其中所述第一讀取時序與所述第二讀取時序不同。
15. 根據(jù)權(quán)利要求11所述的提高快閃裝置性能的方法，其 特征在于，所述方法進一步包括指示所述控制集成電路以根據(jù)第 一 數(shù)據(jù)輸出時序輸出數(shù)據(jù) 至所述第 一 與非快閃集成電路；以及指示所述控制集成電路以根據(jù)第二數(shù)據(jù)輸出時序輸出數(shù)據(jù) 至所述第二與非快閃集成電路；其中，所述第一數(shù)據(jù)輸出時序與所述第二數(shù)據(jù)輸出時序不同。
16. 根據(jù)權(quán)利要求11所述的提高快閃裝置性能的方法，其 特征在于，所述方法進一步包括指示所述控制集成電路以根據(jù)第 一 數(shù)據(jù)輸入時序調(diào)整來自 所述第 一 與非快閃集成電路的數(shù)據(jù)的輸入時序；以及指示所述控制集成電路以根據(jù)第二數(shù)據(jù)輸入時序調(diào)整來自 所述第二與非快閃集成電路的數(shù)據(jù)的輸入時序；其中所述第 一數(shù)據(jù)輸入時序與所述第二數(shù)據(jù)輸入時序不同。
17. —種快閃裝置，其特征在于，包括 控制集成電路，產(chǎn)生多個第一存取信號以存取第一與非快閃集成電路，并且產(chǎn)生多個第二存取信號以存取第二與非快閃集成 電路；所述第一與非快閃集成電路，自動調(diào)整所述第一存取信號的 第一時序以獲得多個第一已調(diào)整存取信號，并且根據(jù)所述多個第 一已調(diào)整存取信號存取其內(nèi)所儲存的數(shù)據(jù)；以及所述第二與非快閃集成電路，自動調(diào)整所述第二存取信號的 第二時序以獲得多個第二已調(diào)整存取信號，并且根據(jù)所述多個第二已調(diào)整存取信號存取其內(nèi)所儲存的數(shù)據(jù)。
18. 根據(jù)權(quán)利要求17所述的快閃裝置，其特征在于，所述 第 一存取信號包括第 一寫入致能信號與第 一讀取致能信號，所述 第二存取信號包括第二寫入致能信號與第二讀取致能信號，其中所述第 一寫入致能信號指示所述第 一與非快閃集成電路寫入數(shù) 據(jù)，所述第 一 讀取致能信號指示所述第 一 與非快閃集成電路讀取 數(shù)據(jù)，所述第二寫入致能信號指示所述第二與非快閃集成電路寫 入數(shù)據(jù)，所述第二讀取致能信號指示所述第二與非快閃集成電路 讀取數(shù)據(jù)。
19. 根據(jù)權(quán)利要求18所述的快閃裝置，其特征在于，所述 第 一 與非快閃集成電路包括第一可調(diào)延遲單元，將所述第一寫入致能信號延遲第一寫入 延遲周期，以獲得第一已調(diào)整寫入致能信號；以及第二可調(diào)延遲單元，將所述第一讀取致能信號延遲第一讀取 延遲周期，以獲得第一已調(diào)整讀取致能信號；以及 所述第二與非快閃集成電路包括第三可調(diào)延遲單元，將所述第二寫入致能信號延遲第二寫入 延遲周期，以獲得第二已調(diào)整寫入致能信號；以及第四可調(diào)延遲單元，將所述第二讀取致能信號延遲第二讀取 延遲周期，以獲得第二已調(diào)整讀取致能信號。
20. 根據(jù)權(quán)利要求17所述的快閃裝置，其特征在于，所述 第一存取信號包括多個第一輸出數(shù)據(jù)信號與多個第一輸入數(shù)據(jù) 信號，所述第二存取信號包括多個第二輸出數(shù)據(jù)信號與多個第二 輸入數(shù)據(jù)信號，其中所述多個第 一輸出數(shù)據(jù)信號包括輸出至所述 第 一 與非快閃集成電路的數(shù)據(jù)，所述多個第 一 輸入數(shù)據(jù)信號包括從所述第 一與非快閃集成電路輸入的數(shù)據(jù)，所述多個第二輸出數(shù) 據(jù)信號包括輸出至所述第二與非快閃集成電路的數(shù)據(jù)，所述多個 第二輸入數(shù)據(jù)信號包括從所述第二與非快閃集成電路輸入的數(shù)據(jù)。
21. —種快閃裝置，其特征在于，包括控制集成電路，以第 一 電流電平產(chǎn)生多個第 一存取信號以存 取第 一 與非快閃集成電路，并且以第二電流電平產(chǎn)生多個第二存取信號以存取第二與非快閃集成電路，其中所述第 一 電流電平與所述第二電流電平不同；所述第 一與非快閃集成電路，根據(jù)所述第 一存取信號存取其 內(nèi)所儲存的數(shù)據(jù)；以及所述第二與非快閃集成電路，根據(jù)所述第二存取信號存取其 內(nèi)所儲存的數(shù)據(jù)。
22. 根據(jù)權(quán)利要求21所述的快閃裝置，其特征在于，所述 第 一存取信號包括第 一寫入致能信號與第 一讀取致能信號，所述 第二存取信號包括第二寫入致能信號與第二讀取致能信號，其中所述第 一寫入致能信號指示所述第 一與非快閃集成電路寫入數(shù) 據(jù)，所述第 一 讀取致能信號指示所述第 一 與非快閃集成電路讀取 數(shù)據(jù)，所述第二寫入致能信號指示所述第二與非快閃集成電路寫 入數(shù)據(jù)，所述第二讀取致能信號指示所述第二與非快閃集成電路 讀取數(shù)據(jù)。
23. 根據(jù)權(quán)利要求22所述的快閃裝置，其特征在于，所述 第 一存取信號包括多個第 一輸出數(shù)據(jù)信號與多個第 一輸入數(shù)據(jù) 信號，所述第二存取信號包括多個第二輸出數(shù)據(jù)信號與多個第二 輸入數(shù)據(jù)信號，其中所述多個第 一 輸出數(shù)據(jù)信號包括輸出至所述 第 一 與非快閃集成電路的數(shù)據(jù)，所述多個第 一 輸入數(shù)據(jù)包括從所 述第 一 與非快閃集成電路輸入的數(shù)據(jù)，所述多個第二輸出數(shù)據(jù)信號包括輸出至所述第二與非快閃集成電路的數(shù)據(jù)，所述多個第二 輸入數(shù)據(jù)信號包括從所述第二與非快閃集成電路輸入的數(shù)據(jù)。
全文摘要
快閃裝置以及提高快閃裝置性能的方法。其中，快閃裝置包括控制集成電路，以第一時序產(chǎn)生多個第一存取信號以存取第一與非快閃集成電路，并且以第二時序產(chǎn)生多個第二存取信號以存取第二與非快閃集成電路，其中所述第一時序與所述第二時序不同；所述第一與非快閃集成電路，根據(jù)所述第一存取信號存取其內(nèi)所儲存的數(shù)據(jù)；以及所述第二與非快閃集成電路，根據(jù)所述第二存取信號存取其內(nèi)所儲存的數(shù)據(jù)。本發(fā)明所提供的快閃裝置可以提高不同與非快閃集成電路的性能。
文檔編號G11C16/06GK101685670SQ20091016363
公開日2010年3月31日 申請日期2009年8月6日 優(yōu)先權(quán)日2008年9月23日
發(fā)明者陳宏慶 申請人:聯(lián)發(fā)科技股份有限公司