專利名稱：半導體存儲裝置的制作方法
技術領域：
本發(fā)明涉及一種半導體存儲裝置，特別是涉及EEPROM (Electrically Erasable Programmable Read Only Memory)等非易失性存儲器。
背景技術：
在EEPROM中，能通過電信號刪除及改寫存儲單元的存儲內(nèi)容。具 體地說，激活連接存儲單元的柵極的字線并選擇存儲單元，根據(jù)數(shù)據(jù)寫入 該存儲單元的漏極的控制信號施加規(guī)定的電壓，并且根據(jù)程序控制信號將 源極變?yōu)榻拥貭顟B(tài)或浮動(floating)狀態(tài)。若存儲單元的源極為接地狀 態(tài)，則向存儲單元注入熱電子，其結(jié)果為寫入L數(shù)據(jù)。另一方面，若存 儲單元的源極為浮動狀態(tài)，則產(chǎn)生隧道(tunnel)電流，其結(jié)果為寫入H 數(shù)據(jù)。
若急劇提升存儲單元的漏極電壓，則在與該存儲單元和字線共用的其 他的存儲單元中流過過渡性電流。因此，存在向未選擇的存儲單元注入熱 電子，從而閾值(threshold)電壓上升，結(jié)果誤寫入L數(shù)據(jù)的問題。因此， 設置了一種緩慢提升存儲單元的漏極電壓的漏極電壓產(chǎn)生電路(例如，參 照專利文獻l)。
專利文獻h特開2000-11668號公報
在以往的漏極電壓產(chǎn)生電路中，為了充分確保存儲單元的漏極電壓的 上升時間，需要減小輸出該電壓的晶體管的電流能力。但是，若降低電流 能力，則會產(chǎn)生電壓下降，存在不能向存儲單元的漏極提供足夠大的漏極 電壓的問題。另夕卜，由于以往的漏極電壓產(chǎn)生電路構(gòu)成為除數(shù)據(jù)寫入時 以外，對接地節(jié)點釋放所述晶體管的柵極所提供的電壓，因此存在消耗功 率大的問題
發(fā)明內(nèi)容
鑒于所述問題，本發(fā)明的課題在于提供一種對于通過電信號能刪除和 改寫存儲單元的存儲內(nèi)容的讀取專用的半導體存儲裝置而言，能充分確保
存儲單元的漏極電壓的上升時間，低消耗功率，并能向存儲單元提供足夠 大的漏極電壓。
用于解決所述課題采取了以下的方案。即， 一種通過電信號能刪除及 改寫存儲單元的存儲內(nèi)容的讀取專用的半導體存儲裝置，其特征在于，該 半導體存儲裝置具備根據(jù)數(shù)據(jù)寫入控制信號生產(chǎn)向所述存儲單元的漏極 應提供的電壓的漏極電壓產(chǎn)生電路。該漏極電壓產(chǎn)生電路具有連接在第 一電源電壓與該漏極電壓產(chǎn)生電路的輸出端之間的第一開關元件；與第一 開關元件并聯(lián)連接，且比第一開關元件電流能力小的第二開關元件；和根 據(jù)數(shù)據(jù)寫入控制信號，在第二開關元件導通之后，導通第一開關元件的控 制電路。
因此，漏極電壓產(chǎn)生電路的輸出電壓僅在電流能力小的第二開關元件 導通期間緩慢上升，其后，由于電流能力大的第一開關元件導通所以能上 升到足夠大。因此，能充分確保存儲單元的漏極電壓的上升時間，能對存 儲單元提供充分大的漏極電壓。另外，為了在數(shù)據(jù)寫入時以外使第一及第 二開關元件斷開，因此電流不會流入地線中，能降低消耗功率。
優(yōu)選漏極電壓產(chǎn)生電路具有延遲由控制電路輸出的控制信號并向第 二開關元件傳達的延遲電路。因此，能調(diào)整漏極電壓產(chǎn)生電路的輸出電壓 的上升時間。
基于本發(fā)明，能充分確保存儲單元的漏極電壓的上升時間，以低消耗
功率能向存儲單元提供足夠大的漏極電壓。因此，能降低EEPROM等的 消耗功率，還能提高數(shù)據(jù)寫入的可靠性。


圖1是本發(fā)明的一個實施方式的半導體存儲裝置的結(jié)構(gòu)圖。 圖2是圖1的漏極電壓產(chǎn)生電路的動作波形圖。 圖3是漏極電壓產(chǎn)生電路的一個變形例的結(jié)構(gòu)圖。 圖4是圖3的漏極電壓產(chǎn)生電路的動作波形圖。 圖5是漏極電壓產(chǎn)生電路的另一變形例的結(jié)構(gòu)圖。圖6是漏極電壓產(chǎn)生電路的另一變形例的結(jié)構(gòu)圖。 圖7是控制電路的一個例子的結(jié)構(gòu)圖。 圖8是控制電路的另一例子的結(jié)構(gòu)圖。
圖9是控制電路內(nèi)的延遲電路的一個例子的結(jié)構(gòu)圖。 圖IO是控制電路內(nèi)的延遲電路的另一例子的結(jié)構(gòu)圖。 圖中l(wèi)l一存儲單元，50—漏極電壓產(chǎn)生電路，51 —晶體管(第一開 關元件)，52—晶體管(第二開關元件)，53 —控制電路，53' —控制電路， 54 —逆變器(inverter)電路(延遲電路)，55 —電阻元件(延遲電路)， 56—電容元件(延遲電路)，531—延遲電路(第二延遲電路)，532—電平 移位器(shift)(第一電平移位器)，533—電平移位器(第一電平移位器)， 5311 —逆變器電路(第二延遲電路)，5312—電容元件(第二延遲電路)。
具體實施例方式
圖1是表示本發(fā)明的一個實施方式的半導體存儲裝置的結(jié)構(gòu)。本實施 方式的半導體存儲裝置是具備k+l個子陣列10。 10k的子陣列方式的半 導體存儲裝置。子陣列10() 10k分別具備矩陣狀配置的(m+l)X(n+l)個存 儲單元ll(K) llmn。并且，對應于存儲單元11(K) ll咖的各行，設置有m+l 根字線12o 12m。即，各字線12與屬于同行的n+l個存儲單元11的柵 極連接。另外，對應于存儲單元11(K) 11^的各列，設置有n+l根位線 130 13n。即，第偶數(shù)個位線13與屬于相鄰列的(m+l)X2個存儲單元11 的漏極連接，第奇數(shù)個位線13與屬于相鄰列的(m+l)X2個存儲單元11 的源極連接。
另外，子陣列10() 10k分別具備利用共用的選擇信號SL所開關控制 的n+l個選擇晶體管14o 14n。選擇晶體管14() 14n的漏極分別與位線 130 13n的末端連接。并且，子陣列10() 10k每一個中的選擇晶體管140 14n的源極分別與n+l根主位線20() 20 連接。
在各主位線20的末端連接n+l個縱向選擇晶體管30() 30n的漏極。
縱向選擇晶體管30() 30n分別由輸入到柵極的縱向選擇信號CSo CSn進
行開關控制，以使在數(shù)據(jù)寫入時選擇規(guī)定的主位線20。
第奇數(shù)個縱向選擇晶體管30的源極與晶體管40的漏極連接。另外，
6晶體管40的源極接地。晶體管40根據(jù)輸入到柵極的程序控制信號PIN， 將由縱向選擇信號CS所選擇的主位線20中所連接的存儲單元11的源極 設定為浮動狀態(tài)及接地狀態(tài)的任意一種。具體地說，控制晶體管40，使 其在寫入L數(shù)據(jù)時呈激活狀態(tài)，在寫入H數(shù)據(jù)時呈非激活狀態(tài)。
另一方面，第偶數(shù)個縱向選擇晶體管30的源極與漏極電壓產(chǎn)生電路 50的輸出連接。漏極電壓產(chǎn)生電路50在數(shù)據(jù)寫入時，根據(jù)所輸入的數(shù)據(jù) 寫入的控制信號PGM，向由縱向選擇信號CS所選擇的主位線20中所連 接的存儲單元11的漏極提供電壓Vmcd。
漏極電壓產(chǎn)生電路50具備晶體管51，其漏極與數(shù)據(jù)寫入電壓Vpp 連接，其源極與電壓Vmcd的輸出端連接、向其柵極輸入控制信號CTL1; 晶體管52，其漏極與數(shù)據(jù)寫入電壓Vpp連接，其源極與電壓Vmcd的輸 出端連接，向其柵極輸入控制信號CTL2;和控制電路53，根據(jù)數(shù)據(jù)寫入 控制信號PGM輸出控制信號CTL1及CTL2。其中，晶體管52的電流能 力設定為比晶體管51的電流能力小。控制電路53輸出控制信號CTL1及 CTL2，以使在晶體管52導通之后晶體管51導通。
圖2是表示漏極電壓產(chǎn)生電路50的動作波形。若驅(qū)動數(shù)據(jù)寫入控制 信號PGM為H電平，則控制信號CTL2變?yōu)長電平。因此，首先導通(turn on)晶體管52。但是，由于晶體管52的電流能力小，因此不能瞬間輸出 數(shù)據(jù)寫入電壓Vpp而使電壓Vmcd緩慢上升。并且，由于晶體管52中的 電壓下降AV，電壓Vmcd不能達到數(shù)據(jù)寫入電壓Vpp。并且，在驅(qū)動數(shù) 據(jù)寫入控制信號PGM為H電平并且在經(jīng)過規(guī)定時間后，控制信號CTL1 變?yōu)長電平。因此，導通(turn on)電流能力大的晶體管51。其結(jié)果， 電壓Vmcd上升到數(shù)據(jù)寫入電壓Vpp附近。
對于以上所構(gòu)成的半導體存儲裝置的數(shù)據(jù)寫入動作，以向子陣列100 中的存儲單元Hoo寫入數(shù)據(jù)的情況為例進行說明。首先，驅(qū)動選擇信號 SLo為H電平并選擇子陣列10o。并且，驅(qū)動字線控制信號Wo、縱向選擇 信號CSq及CS!為H電平并選擇存儲單元11QQ。并且，通過使數(shù)據(jù)寫入控 制信號PGM及程序控制信號PIN有效，從而存儲單元11QQ的源極接地， 向漏極提供電壓Vmcd。因此，向存儲單元lloo注入熱電子，其結(jié)果為寫 入L數(shù)據(jù)。另一方面，通過僅使數(shù)據(jù)寫入控制信號PGM有效，存儲單元
7Uoo的源極呈浮動狀態(tài)，向漏極提供電壓Vmcd。因此，存儲單元1100中 產(chǎn)生隧道電流，其結(jié)果為寫入H數(shù)據(jù)。
以上，基于本實施方式，由于在數(shù)據(jù)寫入時能向存儲單元的漏極緩慢 施加足夠大的電壓，因此在不必誤寫入其他的存儲單元數(shù)據(jù)的前提下，能 向所選擇的存儲單元確實地寫入數(shù)據(jù)。另外，由于除數(shù)據(jù)寫入時以外斷開 (turnoff)晶體管51及52，因此電流不會流入地線中。因此，能降低消 耗功率。
《漏極電壓產(chǎn)生電路的變形例1》
圖3是表示漏極電壓產(chǎn)生電路50的一個變形例的結(jié)構(gòu)?？刂齐娐?3' 根據(jù)數(shù)據(jù)寫入控制信號PGM，輸出控制信號CTL1及作為所述的控制信 號CTL2的邏輯反轉(zhuǎn)的控制信號/CTL2。在控制電路53'與晶體管52的柵 極之間插入由晶體管541及542構(gòu)成的逆變器電路54。逆變器電路54對 控制信號/CTL2進行邏輯反轉(zhuǎn)，并輸入給晶體管52的柵極。g卩，逆變器 電路54發(fā)揮使控制信號/CTL2延遲并向晶體管52的柵極傳達的延遲電路 的作用。
圖4是表示本變形例的漏極電壓產(chǎn)生電路50的動作波形。若驅(qū)動數(shù) 據(jù)寫入控制信號PGM為H電平，則控制信號/CTL2變?yōu)镠電平。因此， 逆變器電路54的輸出變?yōu)長電平，首先導通晶體管52。但是，由于晶體 管52的電流能力小，因此不能瞬間輸出數(shù)據(jù)寫入電壓Vpp，從而電壓 Vmcd緩慢上升。并且，由于晶體管52中的電壓下降AV，電壓Vmcd不 能達到數(shù)據(jù)寫入電壓Vpp。并且，在驅(qū)動數(shù)據(jù)寫入控制信號PGM為H電 平并且在經(jīng)過規(guī)定時間后，控制信號CTL1變?yōu)長電平。因此，導通電流 能力大的晶體管51。其結(jié)果，電壓Vmcd上升到數(shù)據(jù)寫入電壓Vpp附近。
基于本變形例，通過適當調(diào)整晶體管542的尺寸，就能調(diào)整電壓Vmcd 的上升時間。
《漏極電壓產(chǎn)生電路的變形例2》
圖5是表示漏極電壓產(chǎn)生電路50的另一變形例的結(jié)構(gòu)。在控制電路 53與晶體管52的柵極之間插入電阻元件55及電容元件56。電阻元件55 及電容元件56作為延遲電路起作用。g卩，控制信號CTL2在通過電阻元 件55及電容元件56時延遲并被傳達到晶體管52的柵極。另外，本變形例的漏極電壓產(chǎn)生電路的動作波形如圖2所示。
基于本變形例，通過調(diào)整電阻元件55及電容元件56的至少一方的尺 寸，從而能調(diào)整電壓Vmcd的上升時間。另外，也能省略電阻元件55及 電容元件56的任意一方。
《漏極電壓產(chǎn)生電路的變形例3》
圖6是表示漏極電壓產(chǎn)生電路50的另一變形例的結(jié)構(gòu)。本變形例的 漏極電壓產(chǎn)生電路在圖3的漏極電壓產(chǎn)生電路中的逆變器電路54與晶體 管52的柵極之間插入電阻元件55及電容元件56。
基于本變形例，通過調(diào)整晶體管542、電阻元件55及電容元件56的 至少一個的尺寸，從而能調(diào)整電壓Vmcd的上升時間。另外，也能省略電 阻元件55及電容元件56的任意一方。
通過由所述的各變形例的漏極電壓產(chǎn)生電路50使從控制電路53輸出 的控制信號CTL2削弱，從而能進一步緩慢提升電壓Vmcd，并且能調(diào)整 上升時間。
《控制電路的具體例子》
圖7是表示控制電路53的一個構(gòu)成例?？刂齐娐?3具有將數(shù)據(jù)寫入 控制信號PGM電平移位至數(shù)據(jù)寫入電壓Vpp，并進行輸出的兩個通路。 一方面，向直接電平移位器533輸入數(shù)據(jù)寫入控制信號PGM，輸出控制 信號CTL2。另一方面，在數(shù)據(jù)寫入控制信號PGM與電平移位器532之 間，具有將比數(shù)據(jù)寫入電壓Vpp低的電壓Vdd作為電源電壓的延遲電路 531，在輸出控制信號CTL2之后，輸出控制信號CTL1。另外，如圖8 所示，延遲電路531也能配置在電平移位器532與控制信號CTL1之間。 此時，延遲電路531的電源電壓為數(shù)據(jù)寫入電壓Vpp。
圖9是表示延遲電路531的一個構(gòu)成例。延遲電路531能由多級逆變 器電路5311構(gòu)成。另外，圖10是表示延遲電路531的另一構(gòu)成例。延遲 電路531也能由逆變器電路5311與其輸出連接的電容元件5312構(gòu)成。 (產(chǎn)業(yè)上的利用可能性)
本發(fā)明的半導體存儲裝置由于能實現(xiàn)低消耗功率且穩(wěn)定性高的數(shù)據(jù) 寫入，因此能用于便攜通信設備等。
權(quán)利要求
1.一種半導體存儲裝置，是通過電信號能刪除和改寫存儲單元的存儲內(nèi)容的讀取專用的半導體存儲裝置，其特征在于，該半導體存儲裝置具備漏極電壓產(chǎn)生電路，該漏極電壓產(chǎn)生電路根據(jù)數(shù)據(jù)寫入控制信號生成向所述存儲單元的漏極應提供的電壓，所述漏極電壓產(chǎn)生電路具有第一開關元件，其連接在第一電源電壓與該漏極電壓產(chǎn)生電路的輸出端之間；第二開關元件，其與所述第一開關元件并聯(lián)連接，比所述第一開關元件電流能力小；和控制電路，其根據(jù)所述數(shù)據(jù)寫入控制信號，在導通所述第二開關元件之后，導通所述第一開關元件。
2. 根據(jù)權(quán)利要求1所述的半導體存儲裝置，其特征在于， 所述漏極電壓產(chǎn)生電路具有延遲電路，其使由所述控制電路輸出的控制信號延遲傳達到所述第二開關元件。
3. 根據(jù)權(quán)利要求2所述的半導體存儲裝置，其特征在于， 所述延遲電路是逆變器電路。
4. 根據(jù)權(quán)利要求2所述的半導體存儲裝置，其特征在于， 所述延遲電路是電阻元件、或電容元件、或電阻元件和電容元件的組合。
5. 根據(jù)權(quán)利要求2所述的半導體存儲裝置，其特征在于，所述延遲電路具有 逆變器電路；和與所述逆變器電路的輸出連接的電阻元件、或電容元件、或電阻元件 和電容元件的組合。
6. 根據(jù)權(quán)利要求l所述的半導體存儲裝置，其特征在于， 所述控制電路具有第二延遲電路，其使輸入的所述數(shù)據(jù)寫入控制信號延遲輸出；第一電平移位器，其將所述第二延遲電路的輸出電平移位至所述第一 電源電壓，并作為所述第一開關元件的控制信號輸出；和第二電平移位器，其將輸入的所述數(shù)據(jù)寫入控制信號電平移位至所述 第一電源電壓，并作為所述第二開關元件的控制信號輸出。
7. 根據(jù)權(quán)利要求1所述的半導體存儲裝置，其特征在于，所述控制電路具有第一電平移位器，其將輸入的所述數(shù)據(jù)寫入控制信號電平移位至所述 第一電源電壓；第二電平移位器，其將輸入的所述數(shù)據(jù)寫入控制信號電平移位至所述第一電源電壓，并作為所述第二開關元件的控制信號輸出；和第二延遲電路，其使所述第一電平移位器的輸出延遲，并作為所述第 一開關元件的控制信號輸出。
8. 根據(jù)權(quán)利要求6或7所述的半導體存儲裝置，其特征在于，所述第二延遲電路是多級逆變器電路。
9. 根據(jù)權(quán)利要求6或7所述的半導體存儲裝置，其特征在于， 所述第二延遲電路具有逆變器電路及連接在所述逆變器電路的輸出的電容元件。
10. 根據(jù)權(quán)利要求6所述的半導體存儲裝置，其特征在于， 所述第二延遲電路利用比所述第一電源電壓低的第二電源電壓進行動作。
全文摘要
本發(fā)明提供一種半導體存儲裝置。能充分確保EEPROM等中的存儲單元的漏極電壓的上升時間，低消耗功率，并且向存儲單元提供足夠大的漏極電壓。晶體管(40)將存儲單元(11)的源極設定為浮動狀態(tài)及接地狀態(tài)的任意一種。漏極電壓產(chǎn)生電路(50)具有連接在第一電源電壓與該漏極產(chǎn)生電路的輸出端之間的第一開關元件(51)；與第一開關元件(51)并聯(lián)連接，且比第一開關元件(51)電流能力小的第二開關元件(52)；及在第二開關元件(52)導通之后第一開關元件(51)導通的控制電路(53)，生成向存儲單元(11)的漏極應提供的電壓。
文檔編號G11C7/00GK101640062SQ20091016465
公開日2010年2月3日 申請日期2009年7月27日 優(yōu)先權(quán)日2008年7月31日
發(fā)明者中山雅義, 富田泰弘, 持田禮司, 春山星秀, 河野和幸 申請人:松下電器產(chǎn)業(yè)株式會社