專(zhuān)利名稱(chēng)：半導(dǎo)體存儲(chǔ)器裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及 一 種半導(dǎo)體存儲(chǔ)器裝置。
背景技術(shù)：
傳統(tǒng)地，DRAM (動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器)電路作為半導(dǎo)體存儲(chǔ)器 裝置已經(jīng)被公知。圖10示出DRAM電路芯片1的示意平面圖。如圖 IO所示，DRAM電路芯片1由存儲(chǔ)器陣列區(qū)域2、讀出放大器區(qū)域3、 字線驅(qū)動(dòng)器區(qū)域4和交叉區(qū)域5構(gòu)成。存儲(chǔ)器陣列區(qū)域2具有以矩陣 布置的多個(gè)存儲(chǔ)器單元。字線和位線被連接到每個(gè)存儲(chǔ)器單元。字線 通過(guò)位于字線驅(qū)動(dòng)器區(qū)域4中的字線驅(qū)動(dòng)器來(lái)驅(qū)動(dòng)。位線被連接到位 于讀出放大器區(qū)域3中的讀出放大器電路，并且讀出放大器放大一對(duì) 位線之間的電位。交叉區(qū)域5是讀出放大器區(qū)域和字線驅(qū)動(dòng)器區(qū)域4 彼此交叉的區(qū)域。
近年來(lái)，半導(dǎo)體存儲(chǔ)器裝置中，期望芯片面積的減小，以使裝置 尺寸減小并且降低制造成本。日本未審專(zhuān)利申請(qǐng)公布No. 2004-221374 (專(zhuān)利文獻(xiàn)1)公開(kāi)了半導(dǎo)體存儲(chǔ)器裝置作為減小芯片面積的技術(shù)。在 專(zhuān)利文獻(xiàn)1中公開(kāi)的半導(dǎo)體存儲(chǔ)器裝置的目的是減小存儲(chǔ)器單元陣列 之間的讀出放大器區(qū)域的尺寸，即與在圖10中的讀出放大器區(qū)域3相 對(duì)應(yīng)的區(qū)域的尺寸。
圖11示出在專(zhuān)利文獻(xiàn)1中公開(kāi)的半導(dǎo)體存儲(chǔ)器裝置的DRAM電 路芯片10的讀出放大器區(qū)域3中以及周?chē)氖疽馄矫鎴D。此外，圖12 示出也用于專(zhuān)利文獻(xiàn)1中的典型讀出放大器的電路圖。首先，在下文 中說(shuō)明在圖12中示出的讀出放大器SA1的電路構(gòu)造。如圖12所示， 讀出放大器SA1包括PMOS晶體管QP1和QP2以及NMOS晶體管QN1和QN2。因?yàn)樽x出放大器SA1是典型的讀出放大器并且它的操作和構(gòu) 造是公知的，所以省略對(duì)其的說(shuō)明。讀出放大器SA1的每個(gè)PMOS晶 體管QP1和QP2的源極被連接到節(jié)點(diǎn)A。每個(gè)NMOS晶體管QN1和 QN2的源極被連接到節(jié)點(diǎn)B。每個(gè)都具有與讀出放大器SA1的構(gòu)造相 似的讀出放大器SA2、…也被連接在這些節(jié)點(diǎn)A和B之間。此外，PMOS 晶體管QP3被連接在電源電壓端子VDD和節(jié)點(diǎn)A之間。NMOS晶體 管QN3被連接在地電壓端子GND和節(jié)點(diǎn)B之間。這些PMOS晶體管 QP3和NMOS晶體管QN3是驅(qū)動(dòng)讀出放大器SA1、 SA2、...的驅(qū)動(dòng)器 晶體管。注意，讀出放大器控制信號(hào)SEP和SEN分別被輸入到PMOS 晶體管QP3和NMOS晶體管QN3,以便控制它們的導(dǎo)通狀態(tài)和截止?fàn)?態(tài)。
在圖11中的邊界線50將N阱區(qū)域20從P阱區(qū)域30中分離出來(lái)， 其中，上述PMOS晶體管QP1到QP3被形成在N阱區(qū)域20上方，上 述NMOS晶體管QN1到QN3被形成在P阱區(qū)域30上方。注意，實(shí)際 中，邊界線50被形成為由二氧化硅膜等構(gòu)成的元件分離區(qū)域。在圖12 中所示的PMOS晶體管QP1和QP2被形成在圖11中的區(qū)域21中。此 外，PMOS晶體管QP3被形成在圖11中的區(qū)域22中。同時(shí)，在圖12 中所示的NMOS晶體管QN1和QN2被形成在圖11中的區(qū)域31中。 此外，NMOS晶體管QN3被形成在圖11中的區(qū)域32中。此外，將阱 電位提供給各個(gè)阱的接觸41和42被形成在驅(qū)動(dòng)器晶體管之間。通過(guò) 利用這種構(gòu)造，讀出放大器區(qū)域3的寬度L10被縮短，并且因此減小 了讀出放大器區(qū)域3的尺寸。
此外，專(zhuān)利文獻(xiàn)1還公開(kāi)了另一種技術(shù)，其中，通過(guò)將驅(qū)動(dòng)器晶 體管設(shè)置在讀出放大器區(qū)域3的交叉區(qū)域5中來(lái)減小讀出放大器區(qū)域3 的尺寸。

發(fā)明內(nèi)容
然而，在專(zhuān)利文獻(xiàn)1中有一個(gè)問(wèn)題，即，在每個(gè)阱中的驅(qū)動(dòng)器晶體管之間生成了死區(qū)(dead space),并且因此讀出放大器3的尺寸的減 小是不令人滿(mǎn)意的。特別地，在P阱區(qū)域30中的死區(qū)變得顯著地更大， 因?yàn)橛捎谠谳d流子遷移率等方面的差異而使形成NMOS晶體管QN3的 區(qū)域32需要比形成PMOS晶體管QP3的區(qū)域22更小的面積。
此外，即使當(dāng)驅(qū)動(dòng)器晶體管被設(shè)置在交叉區(qū)域5中，那些交叉區(qū) 域5的尺寸也需要被增加。結(jié)果，存在一種可能，即，它們的節(jié)距與 在字線驅(qū)動(dòng)器區(qū)域4中形成的字線驅(qū)動(dòng)器等的節(jié)距不匹配，并且因此， 在字線驅(qū)動(dòng)器區(qū)域4中生成附加的死區(qū)。此外，由于在位于交叉區(qū)域5 中的驅(qū)動(dòng)器晶體管和讀出放大器晶體管之間的更長(zhǎng)的距離，使在位于 交叉區(qū)域5中的驅(qū)動(dòng)器晶體管和讀出放大器晶體管之間的布線電阻變 得更大，并且因此降低了讀出放大器的特性。因此，理想的是，提供 一種在驅(qū)動(dòng)器晶體管被設(shè)置在讀出放大器區(qū)域3中的同時(shí)能夠減小電 路面積的構(gòu)造。
本發(fā)明實(shí)施例的第一示例性方面是一種半導(dǎo)體存儲(chǔ)器裝置，包括 讀出放大器，其驅(qū)動(dòng)連接存儲(chǔ)器單元的位線；以及驅(qū)動(dòng)器晶體管，其 將電源提供給讀出放大器，其中讀出放大器被布置成行，并且構(gòu)成其 中布置第一導(dǎo)電類(lèi)型的晶體管的第一讀出放大器行和其中布置第二導(dǎo) 電類(lèi)型的晶體管的第二讀出放大器行，以及驅(qū)動(dòng)器晶體管在第一讀出 放大器行和第二讀出放大器行之間構(gòu)成至少一個(gè)晶體管行，所述至少 一個(gè)晶體管行包括與第一讀出放大器行相對(duì)應(yīng)的第一導(dǎo)電類(lèi)型的第一 驅(qū)動(dòng)器晶體管和與第二讀出放大器行相對(duì)應(yīng)的第二導(dǎo)電類(lèi)型的第二驅(qū) 動(dòng)器晶體管。
本發(fā)明實(shí)施例的另一示例性方面是一種半導(dǎo)體存儲(chǔ)器裝置，包括 讀出放大器行，其被布置在第一方向上；驅(qū)動(dòng)器晶體管行，其將電壓 提供給讀出放大器行，驅(qū)動(dòng)器晶體管行被布置成與第一方向平行；以 及元件分離區(qū)域，其從第一方向連續(xù)地延伸以便以與第一方向交叉的 方向橫穿驅(qū)動(dòng)器晶體管行。根據(jù)本發(fā)明的示例性方面，第 一 驅(qū)動(dòng)器晶體管和第二驅(qū)動(dòng)器晶體 管在第 一 讀出放大器行和第二讀出放大器行之間被排列成行。因此， 在第一讀出放大器行和第二讀出放大器行之間的距離可以被縮短，第 一讀出放大器行和第二讀出放大器行之間夾有用于將電源提供給第一 讀出放大器行和第二讀出放大器行的第一驅(qū)動(dòng)器晶體管和第二驅(qū)動(dòng)器 晶體管的晶體管行。
依據(jù)根據(jù)本發(fā)明的示例性方面的半導(dǎo)體存儲(chǔ)器裝置，在沒(méi)有引起 讀出放大器的晶體管和驅(qū)動(dòng)器晶體管之間的布線電阻變得更大的問(wèn)題 的情況下，可以減小讀出放大器區(qū)域的尺寸。


根據(jù)下面的結(jié)合附圖對(duì)特定示例性實(shí)施例進(jìn)行的描述，使上述和 其他示例性方面、優(yōu)點(diǎn)和特征更加明顯，其中
圖1示出根據(jù)本發(fā)明第一示例性實(shí)施例的半導(dǎo)體存儲(chǔ)器裝置的構(gòu) 造的示例；
圖2示出根據(jù)本發(fā)明第一示例性實(shí)施例的半導(dǎo)體存儲(chǔ)器裝置的連 接關(guān)系；
圖3示出根據(jù)本發(fā)明第二示例性實(shí)施例的半導(dǎo)體存儲(chǔ)器裝置的構(gòu) 造的示例；
圖4是根據(jù)本發(fā)明第二示例性實(shí)施例的半導(dǎo)體存儲(chǔ)器裝置的電路
圖5是根據(jù)本發(fā)明第二示例性實(shí)施例的讀出放大器的時(shí)序圖； 圖6示出根據(jù)本發(fā)明第三示例性實(shí)施例的半導(dǎo)體存儲(chǔ)器裝置的構(gòu) 造的示例；
圖7示出根據(jù)本發(fā)明第四示例性實(shí)施例的半導(dǎo)體存儲(chǔ)器裝置的構(gòu) 造的示例；
圖8示出根據(jù)本發(fā)明第四示例性實(shí)施例的半導(dǎo)體存儲(chǔ)器裝置的橫 截面結(jié)構(gòu)；圖9示出根據(jù)本發(fā)明另--示例性實(shí)施例的半導(dǎo)體存儲(chǔ)器裝置的構(gòu) 造的示例；
圖10是典型DRAM電路的構(gòu)造的示意圖11是現(xiàn)有技術(shù)中的半導(dǎo)體存儲(chǔ)器裝置的構(gòu)造的示例；以及 圖12是典型讀出放大器的電路圖。
具體實(shí)施例方式
下文將參考附圖來(lái)詳細(xì)說(shuō)明應(yīng)用本發(fā)明應(yīng)用的具體的第一示例性 實(shí)施例。在該第一示例性實(shí)施例中，本發(fā)明被應(yīng)用到DRAM電路。圖 1示出根據(jù)本發(fā)明第一示例性實(shí)施例的半導(dǎo)體存儲(chǔ)器裝置的DRAM電 路100的芯片的平面構(gòu)造圖的示例。注意，圖1示出DRAM電路100 的芯片的讀出放大器區(qū)域和周?chē)鷧^(qū)域的示意平面視圖，即與圖10所示 的讀出放大器區(qū)域3相對(duì)應(yīng)的區(qū)域和周?chē)鷧^(qū)域。還要注意，具有與圖 10中的附圖標(biāo)記相同的附圖標(biāo)記的組件和結(jié)構(gòu)表示與圖10中的相同或 相似的組件和結(jié)構(gòu)。此外，用于都被形成在圖1中所示的讀出放大器 區(qū)域3中的多個(gè)讀出放大器和驅(qū)動(dòng)這些讀出放大器的驅(qū)動(dòng)器晶體管的 連接構(gòu)造與在圖12中所示的連接構(gòu)造相似。因此，當(dāng)與在圖12中的 附圖標(biāo)記相同的附圖標(biāo)記被用在下面的說(shuō)明中時(shí)，它們指示相同的組 件或結(jié)構(gòu)。
如圖l所示，DRAM電路100包括在芯片的讀出放大器區(qū)域3中 的N阱區(qū)域20和P阱區(qū)域30。
N阱區(qū)域20包括PMOS晶體管被形成在其中的PMOS晶體管區(qū) 域21和22。如圖12所示的PMOS晶體管QP1和QP2被形成在PMOS 晶體管區(qū)域21中。如圖12所示的作為驅(qū)動(dòng)器晶體管的PMOS晶體管 QP3被形成在PMOS晶體管區(qū)域22中。PMOS晶體管QP1到QP3中 的每個(gè)由柵極電極(未示出)和在柵極電極的兩側(cè)形成的P型源極/漏 極擴(kuò)散區(qū)域構(gòu)成，其中，所述柵極電極形成在N阱區(qū)域20上，并且在柵極電極和N阱區(qū)域20之間插入柵極氧化物膜(未示出)。
P阱區(qū)域30包括NMOS晶體管被形成在其中的NMOS晶體管區(qū) 域31和32。如圖12所示的NMOS晶體管QN1和QN2被形成在NMOS 晶體管區(qū)域31中。如圖12所示的作為驅(qū)動(dòng)器晶體管的NMOS晶體管 QN3被形成在NMOS晶體管區(qū)域32中。NMOS晶體管QN1至lj QN3 中的每個(gè)都由柵極電極(未示出)和在柵極電極的兩側(cè)形成的N型源 極/漏極擴(kuò)散區(qū)域構(gòu)成，其中，所述柵極電極形成在P阱區(qū)域30上，并 且在柵極電極和P阱區(qū)域30之間插入柵極氧化物膜(未示出)。
為了說(shuō)明在圖1中所示的每個(gè)組件之間的連接構(gòu)造，圖2示出每 個(gè)組件之間的布線的示意圖，該示意圖是通過(guò)放大圖1的一部分而獲 得的。如圖2所示，兩個(gè)PMOS晶體管QP1和QP2被形成在每個(gè)PMOS 晶體管區(qū)域21中，并且因此具有兩個(gè)柵極電極。源極和漏極被形成在 每個(gè)柵極電極的兩側(cè)。然而，因?yàn)樵礃O由這兩個(gè)PMOS晶體管共用， 所以有兩個(gè)漏極和一個(gè)源極。 一對(duì)位線D和DB連接到這兩個(gè)漏極。
PMOS晶體管QP3的柵極電極存在于PMOS晶體管區(qū)域22中， 并且源極和漏極形成在柵極電極的兩側(cè)。電源電壓端子VDD連接到該 源極。漏極連接到在PMOS晶體管區(qū)域21中形成的上述晶體管的源極。 注意，PMOS晶體管QP3連接到預(yù)定數(shù)目的PMOS晶體管QP1和QP2， 并且該數(shù)目由晶體管之間的布線電阻和PMOS晶體管QP3等的驅(qū)動(dòng)能 力來(lái)確定。
相似地，兩個(gè)NMOS晶體管QN1和QN2被形成在每個(gè)NMOS晶 體管區(qū)域31中，并且因此具有兩個(gè)柵極電極。源極和漏極形成在每個(gè) 柵極電極的兩側(cè)。然而，因?yàn)槁O由這兩個(gè)NMOS晶體管共用，所以 有兩個(gè)源極和一個(gè)漏極。 一對(duì)位線D和DB連接到這兩個(gè)源極。
NMOS晶體管QN3的柵極電極存在于NMOS晶體管區(qū)域32中，并且源極和漏極形成在柵極電極的兩側(cè)。地電壓端子GND連接到該源 極。漏極連接到在NMOS晶體管區(qū)域31中形成的上述晶體管的漏極。 NMOS晶體管QN3連接到預(yù)定數(shù)目的NMOS晶體管QN1和QN2，并 且該數(shù)目由晶體管之間的布線電阻和NMO S晶體管QN3等的驅(qū)動(dòng)能力 來(lái)確定。
N阱區(qū)域20和P阱區(qū)域30在邊界線50上彼此接觸。邊界線50 將N阱區(qū)域20與P阱區(qū)域30分離，并且被形成為由二氧化硅膜等構(gòu) 成的元件分離區(qū)域。如圖1所示，邊界線50具有曲柄形狀，該曲炳形 狀具有連續(xù)的L形狀。該構(gòu)造通過(guò)將具有凸形部的N阱區(qū)域20與也具 有凸形部的P阱區(qū)域30相互結(jié)合而形成。
在該示例中，PMOS晶體管區(qū)域21和NMOS晶體管區(qū)域31在單 元陣列區(qū)域2中形成的字線(未示出)的延伸方向，即在圖1中的Y 方向上被布置。在下面的說(shuō)明中，這些PMOS晶體管區(qū)域21的陣列被 稱(chēng)為"P型讀出放大器陣列51"，并且這些NM0S晶體管區(qū)域31的陣 列被稱(chēng)為"N型讀出放大器陣列52"。
PMOS晶體管區(qū)域22被設(shè)置在N阱區(qū)域20中、在P型讀出放大 器陣列51和N型讀出放大器陣列52之間。相似地，NMOS晶體管區(qū) 域32被設(shè)置在P阱區(qū)域30中、在P型讀出放大器陣列51和N型讀出 放大器陣列52之間。此外，PMOS晶體管區(qū)域21和22以及NMOS晶 體管區(qū)域31和32以預(yù)定的元件間隔來(lái)布置。按照這種方式，PMOS 晶體管區(qū)域22和NMOS晶體管區(qū)域32以在圖1中被表示為53的區(qū)域 (下文中被稱(chēng)為"驅(qū)動(dòng)器晶體管陣列區(qū)域")中布置成行，上述被表示 為53的區(qū)域位于P型讀出放大器陣列51和N型讀出放大器陣列52之 間。此外，該構(gòu)造還可以被表示為"按照邊界線50指示的元件分離區(qū) 域被連續(xù)地形成以便在與驅(qū)動(dòng)器晶體管陣列區(qū)域53交叉的方向上，例 如X方向上橫穿驅(qū)動(dòng)器晶體管陣列區(qū)域53，其中，在Y方向上布置 PMOS晶體管區(qū)域22和NMOS晶體管區(qū)域32"。如上所述，根據(jù)本發(fā)明的第一示例性實(shí)施例的DRAM電路100被 形成為使得，N阱區(qū)域20和P阱區(qū)域30采用具有如圖1所示的具有 連續(xù)的L形狀的曲柄形狀邊界而彼此接觸。此外，用于分別形成驅(qū)動(dòng) 器晶體管Q P 3和QN 3的各個(gè)晶體管類(lèi)型的晶體管區(qū)域2 2和3 2被設(shè)置 在當(dāng)從相對(duì)的阱區(qū)域來(lái)看時(shí)具有凸形的區(qū)域中。利用這種構(gòu)造，晶體 管區(qū)域22和32在圖1中所示的驅(qū)動(dòng)器晶體管陣列區(qū)域53中被布置成 行。此外，根據(jù)驅(qū)動(dòng)器晶體管QP3和QN3的驅(qū)動(dòng)能力，晶體管區(qū)域22 和32在X方向上的長(zhǎng)度可以被自由地設(shè)定。為了與它們一致，在圖1 中所示的N阱區(qū)域20和P阱區(qū)域30的凸形區(qū)域的長(zhǎng)度Lp和Ln也可 以被自由地設(shè)定。因此，通過(guò)形成具有由驅(qū)動(dòng)器晶體管QP3和QN3等 的驅(qū)動(dòng)能力所確定的最佳長(zhǎng)度Lp和Ln的N阱區(qū)域20和P阱區(qū)域30， 可以實(shí)現(xiàn)具有讀出放大器區(qū)域3的DRAM電路100，在讀出放大器區(qū) 域3中，死區(qū)被盡量地減小。
近年來(lái)，內(nèi)置的DRAM已經(jīng)被用于系統(tǒng)LSI等中。此外，由于 DRAM電路的小型化和功率要求的降低等，電源電壓己經(jīng)減小。當(dāng)電 源電壓減小時(shí)，構(gòu)成上述讀出放大器的晶體管的驅(qū)動(dòng)能力被降低，并 且因而，讀出放大器的操作速度也被降低。特別地，由于在載流子遷 移率等方面的差異，PMOS晶體管側(cè)的驅(qū)動(dòng)能力劣化。因此，與NMOS 晶體管QN3相比，作為將電源電壓提供給PMOS晶體管側(cè)的驅(qū)動(dòng)器晶 體管的PMOS晶體管QP3需要增加尺寸。因此，在其中形成PMOS晶 體管的PMOS晶體管區(qū)域22的尺寸大于其中形成NMOS晶體管的 NMOS晶體管區(qū)域32的尺寸的要求正變得更加重要。因此，與在例如 圖ll所示的現(xiàn)有技術(shù)中的DRAM電路10的情形-一樣，在現(xiàn)有技術(shù)中， 與的N阱區(qū)域20相比，在P阱區(qū)域30中的死區(qū)逐漸變得更大。相反， 在根據(jù)本發(fā)明的該示例性實(shí)施例的DRAM電路100中，即使PMOS晶 體管區(qū)域22和NMOS晶體管區(qū)域32的尺寸不平衡，N阱區(qū)域20和P 阱區(qū)域30也能夠針對(duì)如此的不平衡尺寸而形成有最佳長(zhǎng)度Lp和Ln。 因此，因?yàn)樵谟行У乩迷贒RAM電路10中的相對(duì)阱區(qū)域中生成的死區(qū)的同時(shí)可以設(shè)置PMOS晶體管區(qū)域22和NMOS晶體管區(qū)域32， 所以與DRAM電路10的寬度L10相比，可以縮短讀出放大器區(qū)域3 的寬度L100。以這種方式，可以增加在圖1中的X方向上的每個(gè)元件 之間的布置密度，并且因此可以減小讀出放大器區(qū)域3的尺寸。結(jié)果， 可減小DRAM電路100的芯片尺寸。注意，上述術(shù)語(yǔ)"在圖1中的X 方向"指的是位線(未示出)在存儲(chǔ)器陣列區(qū)域2中延伸的方向。
此外，其中形成晶體管QP3和QN3的晶體管區(qū)域22和32被設(shè)置 在PMOS晶體管區(qū)域21和NMOS晶體管區(qū)域31之間，其中PMOS晶 體管QP1、 QP2和NMOS晶體管QN、QN2被分別形成在PMOS晶體 管區(qū)域21和NMOS晶體管區(qū)域31中。即，驅(qū)動(dòng)器晶體管QP3和QN3 被設(shè)置在讀出放大器區(qū)域3中，并且電源通過(guò)它們被提供給PMOS晶 體管QP1、 QP2和NMOS晶體管QN1、 QN2。因此，可以解決現(xiàn)有技 術(shù)中的DRAM遭遇的問(wèn)題，即，因?yàn)閺奈挥谧x出放大器區(qū)域3外部的 驅(qū)動(dòng)器晶體管提供電源，所以布線電阻增加。
下文將參考附圖來(lái)詳細(xì)說(shuō)明應(yīng)用本發(fā)明的具體的第二示例性實(shí)施 例。如在該第一示例性實(shí)施例的情形中一樣，根據(jù)本發(fā)明第二示例性 實(shí)施例的半導(dǎo)體存儲(chǔ)器裝置被應(yīng)用到DRAM電路。圖3示出根據(jù)本發(fā) 明第二示例性實(shí)施例的半導(dǎo)體存儲(chǔ)器裝置的DRAM電路200的構(gòu)造的 示例。此外，圖4示出用于都被形成在圖3所示的讀出放大器區(qū)域3 中的多個(gè)讀出放大器和驅(qū)動(dòng)這些讀出放大器的驅(qū)動(dòng)器晶體管的連接構(gòu) 造。注意，具有與在圖1和圖12中的附圖標(biāo)記相同的附圖標(biāo)記的組件 和結(jié)構(gòu)表示與在圖1和圖12中的組件和結(jié)構(gòu)相同或相似的組件和結(jié) 構(gòu)。
第二示例性實(shí)施例和第一示例性實(shí)施例的區(qū)別在于第二示例性實(shí) 施例除了 PMOS晶體管QP3之外，還包括作為驅(qū)動(dòng)器晶體管的PMOS 晶體管QP4。該P(yáng)MOS晶體管QP4是用于過(guò)驅(qū)動(dòng)讀出放大器SA1、SA2、...的驅(qū)動(dòng)器晶體管。因此，在本發(fā)明的第二示例性實(shí)施例中，該
部分被選擇性地說(shuō)明，并且省略與第 一 示例性實(shí)施例相似的其他部分 的說(shuō)明。
如圖3所示，DRAM電路200包括在芯片的讀出放大器區(qū)域3中 的N阱區(qū)域20和在P阱區(qū)域30。 N阱區(qū)域20包括其中形成PMOS晶 體管的PMOS晶體管區(qū)域21、 22和23。在圖4中所示的PMOS晶體 管QP1和QP2被形成在PMOS晶體管區(qū)域21中。在圖4中所示的PMOS 晶體管QP3被形成在PMOS晶體管區(qū)域22中。在圖4中所示的PMOS 晶體管QP4被形成在PMOS晶體管區(qū)域23中。因?yàn)镻阱區(qū)域30與 DRAM電路100的P阱區(qū)域30相似，所以省略了對(duì)P阱區(qū)域30的說(shuō) 明。
如圖4所示，用于過(guò)驅(qū)動(dòng)的PMOS晶體管QP4被連接在電源電壓 端子VDD—OD和節(jié)點(diǎn)A之間，所述電源電壓端子VDD一OD提供高于 電源電壓VDD的電源電壓VDD—OD。讀出放大器控制信號(hào)SEP2被輸 入到PMOS晶體管QP4以便控制其導(dǎo)通狀態(tài)和截止?fàn)顟B(tài)。注意，作為 基本上與第一示例性實(shí)施例的讀出放大器控制信號(hào)SEP相同的讀出放 大器控制信號(hào)SEP1被輸入到PMOS晶體管QP3。
參考圖5來(lái)簡(jiǎn)要說(shuō)明包括用于過(guò)驅(qū)動(dòng)的PMOS晶體管QP4的讀出 放大器SA1的操作。圖5是當(dāng)讀出放大器SA1處于激活狀態(tài)時(shí)讀出放 大器SA1的時(shí)序圖。如圖5所示，在時(shí)刻tl處，讀出放大器控制信號(hào) SEP1和SEP2變?yōu)榈碗娖剑⑶易x出放大器控制信號(hào)SEN變?yōu)楦唠娖健?因此，PMOS晶體管QP3、 QP4和NMOS晶體管QN3變?yōu)閷?dǎo)通狀態(tài)， 并且因此讀出放大器SA1開(kāi)始被激活。
用于過(guò)驅(qū)動(dòng)的PMOS晶體管QP4是必需的原因包括下面的內(nèi)容。 一般而言，PMOS晶體管的電流驅(qū)動(dòng)能力低于NMOS晶體管的電流驅(qū) 動(dòng)能力，使得用于向電源電壓VDD側(cè)將位線的電位差放大的操作速度
14趨于降低。為了避免這種在速度方面的降低，在讀出放大器SA1的激
活狀態(tài)的早期階段，高于電源電壓VDD的電源電壓VDD_OD被提供 到PMOS晶體管QP1和QP2的源極。因此，在電源電壓VDD一OD和 節(jié)點(diǎn)A之間連接的PMOS晶體管QP4變?yōu)楸匦璧?。此外，因?yàn)閺碾娫?電壓VDD—OD所提供的電流的電流值大，所以PMOS晶體管QP4的 尺寸大于PMOS晶體管QP3的尺寸。
接下來(lái)，在從時(shí)刻tl起的預(yù)定時(shí)間之后，即在時(shí)刻t2處，讀出放 大器控制信號(hào)SEP2變?yōu)楦唠娖?，并且因此，PMOS晶體管QP4變?yōu)榻?止?fàn)顟B(tài)。執(zhí)行該動(dòng)作，以便防止從電源電壓VDD—OD提供的任何電流 流到電源電壓端子VDD一OD側(cè)。最后，在時(shí)刻t3處，讀出放大器控制 信號(hào)SEP1和讀出放大器控制信號(hào)SEP2分別變?yōu)楦唠娖胶偷碗娖?，?且因此，讀出放大器SA1的激活被停止。
上述的PMOS晶體管QP4被形成在圖3所示的PMOS晶體管區(qū)域 23中。如從圖3中可看出，與PMOS晶體管區(qū)域22相似，PMOS晶體 管區(qū)域23也被設(shè)置在N阱區(qū)域20中在P型讀出放大器陣列51和N 型讀出放大器陣列52之間。以這種方式，在圖3中，PMOS晶體管區(qū) 域22和23以及NMOS晶體管區(qū)域32在位于P型讀出放大器陣列51 和N型讀出放大器陣列52之間的驅(qū)動(dòng)器晶體管陣列區(qū)域54中布置成 行。
注意，如在第一示例性實(shí)施例的情形中，晶體管區(qū)域22、 23和32 在X方向上的長(zhǎng)度可以根據(jù)驅(qū)動(dòng)器晶體管QP3、 QP4禾口 QN3的驅(qū)動(dòng)能 力來(lái)自由地設(shè)定。此外，圖3所示的長(zhǎng)度Lp和Ln也可以自由地設(shè)定。 因此，通過(guò)形成具有由驅(qū)動(dòng)器晶體管QP3、 QP4和QN3等的驅(qū)動(dòng)能力 所確定的最佳長(zhǎng)度Lp和Ln的N阱區(qū)域20和P阱區(qū)域30，可以實(shí)現(xiàn) 具有讀出放大器區(qū)域3的DRAM電路200，在讀出放大器區(qū)域3中， 死區(qū)被盡量地減小。通過(guò)采用像這樣的結(jié)構(gòu)，如在第 一 示例'性實(shí)施例的情形中 一 樣，
即使其中形成用于過(guò)驅(qū)動(dòng)的PMOS晶體管QP4的區(qū)域被添加，在每個(gè) 阱區(qū)域中的死區(qū)也可以被減小。因此，在X方向上的在每個(gè)元件之間 的布置密度可以被增加，并且因此，讀出放大器區(qū)域3的寬度L200可 以被縮短。結(jié)果，如在第一示例性實(shí)施例的情形中一樣，讀出放大器 區(qū)域3的尺寸可以被減小，并且因此，DRAM電路200的芯片尺寸也 可以被減小。
此外，也如在第一示例性實(shí)施例的情形中一樣，其中形成為驅(qū)動(dòng) 器晶體管的PMOS晶體管QP3 、 QP4以及NMOS晶體管QN3的晶體 管區(qū)域22和32被設(shè)置在PMOS晶體管區(qū)域21和NMOS晶體管區(qū)域 31之間，其中PMOS晶體管QP1、 QP2和NMOS晶體管QN1、 QN2 被分別形成在PMOS晶體管區(qū)域21和NMOS晶體管區(qū)域31中。因此， 可以解決布線電阻增加的問(wèn)題。
下文將參考附圖來(lái)詳細(xì)說(shuō)明應(yīng)用本發(fā)明的具體的第三示例性實(shí)施 例。如在第一示例性實(shí)施例和第二示例性實(shí)施例的情形中一樣，根據(jù) 本發(fā)明第三示例性實(shí)施例的半導(dǎo)體存儲(chǔ)器裝置被應(yīng)用到DRAM電路。 圖6示出根據(jù)本發(fā)明第三示例性實(shí)施例的半導(dǎo)體存儲(chǔ)器裝置的DRAM 電路300的構(gòu)造的示例。注意，具有與在圖1和圖3中的附圖標(biāo)記相 同的附圖標(biāo)記的組件和結(jié)構(gòu)表示與在圖1和圖3中的組件和結(jié)構(gòu)相同 或相似的組件和結(jié)構(gòu)。第三示例性實(shí)施例與第二示例性實(shí)施例的區(qū)別 在于其中形成PMOS晶體管QP4的PMOS晶體管區(qū)域23的布置位置 的不同。因此，在本發(fā)明的第三示例性實(shí)施例中，選擇性地說(shuō)明部分 被，并且省略與第二示例性實(shí)施例相似的其他部分的說(shuō)明。
在根據(jù)本發(fā)明第三示例性實(shí)施例的DRAM電路300中，利用比第 二示例性實(shí)施例的電流更大的電流來(lái)驅(qū)動(dòng)PMOS晶體管QP4。因此， 該示例性實(shí)施例假定這樣的情形，即，其中形成PMOS晶體管QP4的PMOS晶體管區(qū)域23變大，使得難以將PMOS晶體管區(qū)域23設(shè)置在圖3所示的驅(qū)動(dòng)器晶體管陣列區(qū)域54內(nèi)。在該情形下，在位于驅(qū)動(dòng)器晶體管陣列區(qū)域53和P型讀出放大器陣列51之間的驅(qū)動(dòng)器晶體管陣列區(qū)域55中，PMOS晶體管區(qū)域23被布置成行，在驅(qū)動(dòng)器晶體管陣列區(qū)域53中布置PMOS晶體管區(qū)域22和NMOS晶體管區(qū)域32。
如上所述，當(dāng)PMOS晶體管區(qū)域23變得很大時(shí)，與根據(jù)第二示例性實(shí)施例的DRAM電路200相比，PMOS晶體管區(qū)域23與PMOS晶體管區(qū)域22不能布置在同一行中。即使在像這樣的情形中，PMOS晶體管區(qū)域22和NMOS晶體管區(qū)域32被布置在驅(qū)動(dòng)器晶體管陣列區(qū)域55中。因此，可以獲得與在第一示例性實(shí)施例的優(yōu)點(diǎn)相似的優(yōu)點(diǎn)。艮口，在X方向上的每個(gè)元件之間的布置密度可以被增加，并且因此，讀出放大器區(qū)域3的寬度L300可以被縮短。結(jié)果，如在第一示例性實(shí)施例的情形中一樣，讀出放大器區(qū)域3的尺寸可以被減小，并且因此，DRAM電路300的芯片尺寸也可以被減小。此外，因?yàn)榕c第二示例性實(shí)施例相似的原因，還可以解決布線電阻增加的問(wèn)題。
下文將參考附圖來(lái)詳細(xì)說(shuō)明應(yīng)用本發(fā)明的具體的第四示例性實(shí)施例。如在該第一、第二和第三示例性實(shí)施例的情形中一樣，根據(jù)本發(fā)明第四示例性實(shí)施例的半導(dǎo)體存儲(chǔ)器裝置被應(yīng)用到DRAM電路。圖7示出根據(jù)本發(fā)明第四示例性實(shí)施例的半導(dǎo)體存儲(chǔ)器裝置的DRAM電路400的構(gòu)造的示例。注意，具有與在圖1、圖3和圖6中的附圖標(biāo)記相同的附圖標(biāo)記的組件和結(jié)構(gòu)表示與在圖1、圖3和圖6中的組件和結(jié)構(gòu)相同或相似的組件和結(jié)構(gòu)。第四示例性實(shí)施例與第二、第三示例性實(shí)施例的區(qū)別在于，在第四示例性實(shí)施例的構(gòu)造中，單個(gè)漏極由PMOS晶體管QP3和QP4相互共用。因此，在本發(fā)明的第四示例性實(shí)施例中，選擇性地說(shuō)明該部分，并且省略了與第二和第三示例性實(shí)施例相似的其他部分的說(shuō)明。如圖7所示，DRAM電路400包括在芯片的讀出放大器區(qū)域3中 的N阱區(qū)域20和在P阱區(qū)域30。 N阱區(qū)域20包括其中形成PMOS晶 體管的PMOS晶體管區(qū)域21和24。 P阱區(qū)域30包括其中形成NMOS 晶體管的NMOS晶體管區(qū)域31和33。因?yàn)镻MOS晶體管區(qū)域21和 NMOS晶體管區(qū)域31與第一示例性實(shí)施例的相同，所以省略對(duì)它們的 說(shuō)明。在PMOS晶體管區(qū)域24中，PMOS晶體管QP3和QP4被形成 為驅(qū)動(dòng)器晶體管。在NMOS晶體管區(qū)域33中，NMOS晶體管QN3被 形成為驅(qū)動(dòng)器晶體管。
圖8示出PMOS晶體管區(qū)域24的橫截面。該橫截面是沿著圖7 中的線8-8截取的并且在Y方向上看的表面。如上所述，PMOS晶體 管QP3和QP4被形成在PMOS晶體管區(qū)域24中。在圖8中由虛線框 QP3指示的部分是PMOS晶體管QP3，并且由虛線框QP4指示的部分 是PMOS晶體管QP4。如圖8所示，PMOS晶體管QP3由柵極電極61 以及在柵極電極的兩側(cè)形成的P型源極擴(kuò)散區(qū)域64和漏極擴(kuò)散區(qū)域63 構(gòu)成，其中，所述柵極電極61形成在N阱區(qū)域20上方，并且在柵極 電極61和N阱區(qū)域20之間插入柵極氧化物膜(未示出)。相似地，PMOS 晶體管QP4由柵極電極62以及在柵極電極的兩側(cè)形成的P型源極擴(kuò)散 區(qū)域65和漏極擴(kuò)散區(qū)域63構(gòu)成，其中，所述柵極電極62形成在N阱 區(qū)域20上方，并且在柵極電極62和N阱區(qū)域20之間插入柵極氧化物 膜(未示出)。因此，漏極擴(kuò)散區(qū)域63被連接到節(jié)點(diǎn)A，并且源極擴(kuò) 散區(qū)域64和65分別被連接到電源電壓端子VDD和VDD—OD。讀出放 大器控制信號(hào)SEP1和SEP2分別被輸入到柵極電極61和62。
如上所述，PMOS晶體管QP3和QP4使用漏極擴(kuò)散區(qū)域63作為 公共漏極。因此，兩個(gè)PMOS晶體管可以被形成在一個(gè)PMOS晶體管 區(qū)域24中。此外，如圖8所示，通過(guò)將柵極電極61和62在X方向上 排成直線以及將位于那些柵極電極61和62之間的漏極擴(kuò)散區(qū)域63作 為公共漏極，與PMOS晶體管QP3和QP4被形成在分開(kāi)的晶體管區(qū)域 中的布置相比，PMOS晶體管QP3和QP4在X方向上的總長(zhǎng)度可以被縮短。
注意，因?yàn)槌讼喾吹膶?dǎo)電類(lèi)型以外，NMOS晶體管區(qū)域33具有相似的構(gòu)造，所以省略對(duì)它的說(shuō)明。然而，注意，讀出放大器控制信號(hào)SEN被輸入到在NMOS晶體管區(qū)域33上方形成的柵極電極。
如上所述，上述的PMOS晶體管區(qū)域24和NMOS晶體管區(qū)域33被布置在圖8所示的驅(qū)動(dòng)器晶體管陣列區(qū)域56中。該驅(qū)動(dòng)器晶體管陣列區(qū)域56位于P型讀出放大器陣列51和N型讀出放大器陣列52之間。通過(guò)采用像這樣的結(jié)構(gòu)，與根據(jù)第三示例性實(shí)施例的DRAM電路300相比，即使用于過(guò)驅(qū)動(dòng)的PMOS晶體管QP4稍微有些大，PMOS晶體管區(qū)域也變得不必要采用兩行構(gòu)造。因此，可以減小與漏極區(qū)域在X方向上的寬度相對(duì)應(yīng)的量和元件之間的距離。因此，在X方向上的在每個(gè)元件之間的布置密度可以進(jìn)一步增加，并且因此，與DRAM電路300相比，讀出放大器區(qū)域3的寬度L400可以進(jìn)一步縮短。結(jié)果，如在第一到第四示例性實(shí)施例的情形中一樣，讀出放大器區(qū)域3的尺寸
可以被減小，并且因此，DRAM電路400的芯片尺寸也可以被減小。此外，因?yàn)榕c第二示例性實(shí)施例相似的原因，還可以解決布線電阻增加的問(wèn)題。
應(yīng)該注意的是，本發(fā)明不被限制于上述示例性實(shí)施例，并且在不脫離本發(fā)明的精神和范圍的情況下，可以適當(dāng)?shù)剡M(jìn)行修改。例如，在本發(fā)明的第二到第四示例性實(shí)施例中，NMOS晶體管區(qū)域33的漏極/源極擴(kuò)散區(qū)域被形成為布置在X方向上。然而，如在圖9所示的DRAM電路500中，NMOS晶體管區(qū)域33的漏極/源極擴(kuò)散區(qū)域被形成為布置在Y方向上。在該情形下，如在DRAM電路500中所示，即使當(dāng)PMOS晶體管區(qū)域23和PMOS晶體管區(qū)域24需要大的面積，NMOS晶體管區(qū)域33也可以布置在驅(qū)動(dòng)器晶體管陣列區(qū)域57中。
此外，雖然在本發(fā)明的第二到第四示例性實(shí)施例中，只在PMOS
19晶體管QP1和QP2的驅(qū)動(dòng)側(cè)使用用于過(guò)驅(qū)動(dòng)的PMOS晶體管QP4，但 是可代替地在NMOS晶體管QN1和QN2的驅(qū)動(dòng)側(cè)使用用于過(guò)驅(qū)動(dòng)的 NMOS晶體管。在該情形下，形成用于過(guò)驅(qū)動(dòng)的NMOS晶體管的NMOS 晶體管區(qū)域以與PMOS晶體管區(qū)域23和24相似的布置而設(shè)置在P阱 區(qū)域中。
本領(lǐng)域普通技術(shù)人員可以按照需要組合第一到第四示例性實(shí)施例。
盡管依據(jù)幾個(gè)示例性實(shí)施例描述了本發(fā)明，但是本領(lǐng)域技術(shù)人員 將認(rèn)識(shí)到，在所附權(quán)利要求的精神和范圍內(nèi)，可以對(duì)本發(fā)明進(jìn)行各種 修改，并且本發(fā)明不限制于上述示例。
此外，權(quán)利要求的范圍不受上述示例性實(shí)施例限制。
此外，注意的是，申請(qǐng)人的意圖是即使以后在審批中進(jìn)行修改， 也包括所有權(quán)利要求元素的等價(jià)物。
權(quán)利要求
1.一種半導(dǎo)體存儲(chǔ)器裝置，包括讀出放大器，其驅(qū)動(dòng)連接至存儲(chǔ)器單元的位線；以及驅(qū)動(dòng)器晶體管，其將電源提供給所述讀出放大器，其中，所述讀出放大器被以行的方式布置，并且構(gòu)造布置有第一導(dǎo)電類(lèi)型的晶體管的第一讀出放大器行和布置有第二導(dǎo)電類(lèi)型的晶體管的第二讀出放大器行，以及所述驅(qū)動(dòng)器晶體管在所述第一讀出放大器行和所述第二讀出放大器行之間構(gòu)造至少一個(gè)晶體管行，所述至少一個(gè)晶體管行包括與所述第一讀出放大器行相對(duì)應(yīng)的所述第一導(dǎo)電類(lèi)型的第一驅(qū)動(dòng)器晶體管和與所述第二讀出放大器行相對(duì)應(yīng)的所述第二導(dǎo)電類(lèi)型的第二驅(qū)動(dòng)器晶體管。
2. 根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器裝置，其中， 所述第一驅(qū)動(dòng)器晶體管和在所述第一讀出放大器行中的具有所述第一導(dǎo)電類(lèi)型的晶體管被形成在相同的具有所述第二導(dǎo)電類(lèi)型的第一 阱中，以及所述第二驅(qū)動(dòng)器晶體管和在所述第二讀出放大器行中的具有所述 第二導(dǎo)電類(lèi)型的晶體管被形成在相同的具有所述第一導(dǎo)電類(lèi)型的第二 阱中。
3.根據(jù)權(quán)利要求2所述的半導(dǎo)體存儲(chǔ)器裝置，其中， 所述第一阱設(shè)置有向所述第二阱側(cè)突出的多個(gè)相互分離的凸形區(qū)域，所述第二阱在所述第一阱的凸形區(qū)域之間設(shè)置有向所述第一阱側(cè) 突出的多個(gè)凸形區(qū)域，以及所述第一驅(qū)動(dòng)器晶體管被形成在所述第一阱的凸形區(qū)域中，并且 所述第二驅(qū)動(dòng)器晶體管被形成在所述第二阱的凸形區(qū)域中。
4. 根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器裝置，其中， 所述驅(qū)動(dòng)器晶體管進(jìn)一步包括與所述第一讀出放大器行相對(duì)應(yīng)的所述第一導(dǎo)電類(lèi)型的第三驅(qū)動(dòng)器晶體管，并且在所述第一讀出放大器 行和所述第二讀出放大器行之間構(gòu)造至少一個(gè)包括所述第一到第三驅(qū) 動(dòng)器晶體管的晶體管行。
5. 根據(jù)權(quán)利要求4所述的半導(dǎo)體存儲(chǔ)器裝置，其中，所述第一和第三驅(qū)動(dòng)器晶體管共用漏極或源極，并且被布置在與 包括所述第二驅(qū)動(dòng)器晶體管的晶體管行相同的行中。
6. 根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器裝置，其中， 所述驅(qū)動(dòng)器晶體管在所述第一讀出放大器行和所述第二讀出放大器行之間進(jìn)一步包括與所述第一讀出放大器行相對(duì)應(yīng)的所述第一導(dǎo)電 類(lèi)型的第三驅(qū)動(dòng)器晶體管，以及所述第三驅(qū)動(dòng)器晶體管被布置在與包括所述第一和第二驅(qū)動(dòng)器晶 體管的晶體管行不同的行中。
7. 根據(jù)權(quán)利要求4所述的半導(dǎo)體存儲(chǔ)器裝置，其中， 所述第一驅(qū)動(dòng)器晶體管將第一電源電壓提供給在所述第一讀出放大器行中的所述第一導(dǎo)電類(lèi)型的晶體管，以及所述第三驅(qū)動(dòng)器晶體管將高于或低于所述第一電源電壓的電壓提 供給在所述第一讀出放大器行中的所述第一導(dǎo)電類(lèi)型的晶體管。
8. 根據(jù)權(quán)利要求4所述的半導(dǎo)體存儲(chǔ)器裝置，其中， 所述第一和第三驅(qū)動(dòng)器晶體管以及在所述第一讀出放大器行中的第一導(dǎo)電類(lèi)型的晶體管被形成在相同的所述第二導(dǎo)電類(lèi)型的第一阱 中，以及所述第二驅(qū)動(dòng)器晶體管和在所述第二讀出放大器行中的所述第二 導(dǎo)電類(lèi)型的晶體管被形成在所述第一導(dǎo)電類(lèi)型的第二阱中。
9. 根據(jù)權(quán)利要求8所述的半導(dǎo)體存儲(chǔ)器裝置，其中，所述第一阱設(shè)置有向所述第二阱側(cè)突出的多個(gè)相互分離的凸形區(qū)域，所述第二阱在所述第 一 阱的凸形區(qū)域之間設(shè)置有向所述第 一 阱側(cè) 突出的多個(gè)凸形區(qū)域，以及所述第一驅(qū)動(dòng)器晶體管或所述第一和第三驅(qū)動(dòng)器晶體管被形成在 所述第--阱的凸形區(qū)域中，并且所述第二驅(qū)動(dòng)器晶體管被形成在所述 第二阱的凸形區(qū)域中。
10. —種半導(dǎo)體存儲(chǔ)器裝置，包括 以第一方向布置的讀出放大器行；驅(qū)動(dòng)器晶體管行，其將電壓提供給所述讀出放大器行，所述驅(qū)動(dòng) 器晶體管行被布置成與所述第一方向平行；以及元件分離區(qū)域，其從所述第一方向連續(xù)地延伸以便在與所述第一 方向交叉的方向上橫穿所述驅(qū)動(dòng)器晶體管行。
11. 根據(jù)權(quán)利要求IO所述的半導(dǎo)體存儲(chǔ)器裝置，進(jìn)一步包括 被提供有不同的電位的第 一 阱和第二阱，其中，所述元件分離區(qū)域?qū)⑺龅谝悔迮c所述第二阱相分離。
全文摘要
本發(fā)明涉及半導(dǎo)體存儲(chǔ)器裝置。在示例性方面，提供了這樣一種半導(dǎo)體存儲(chǔ)器裝置，其包括讀出放大器，其驅(qū)動(dòng)連接存儲(chǔ)器單元的位線；以及驅(qū)動(dòng)器晶體管，其將電源提供給讀出放大器，其中，讀出放大器被布置成行，并且構(gòu)成其中布置第一導(dǎo)電類(lèi)型的晶體管的第一讀出放大器行和其中布置第二導(dǎo)電類(lèi)型的晶體管的第二讀出放大器行，并且驅(qū)動(dòng)器晶體管在第一讀出放大器行和第二讀出放大器行之間構(gòu)成至少一個(gè)晶體管行，所述至少一個(gè)晶體管行包括與第一讀出放大器行相對(duì)應(yīng)的第一導(dǎo)電類(lèi)型的第一驅(qū)動(dòng)器晶體管和與第二讀出放大器行相對(duì)應(yīng)的第二導(dǎo)電類(lèi)型的第二驅(qū)動(dòng)器晶體管。
文檔編號(hào)G11C11/40GK101645304SQ200910166010
公開(kāi)日2010年2月10日 申請(qǐng)日期2009年8月7日 優(yōu)先權(quán)日2008年8月7日
發(fā)明者高橋弘行 申請(qǐng)人:恩益禧電子股份有限公司