專(zhuān)利名稱：移位寄存器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種移位寄存器，尤指一種可改善輸出節(jié)點(diǎn)的下拉電壓的移位 寄存器。
背景技術(shù)：
液晶顯示器的柵極驅(qū)動(dòng)器利用移位寄存器來(lái)產(chǎn)生循序的掃描信號(hào)。目前
移位寄存器可通過(guò)非晶硅(amorphous silicon, a—Si)薄膜晶體管(thin film transistors, TFTs)以及低溫多晶硅(low temperature polycrystalline silicon, LTPS)
薄膜晶體管制造于液晶顯示器的玻璃基板上。移位寄存器通常具有多級(jí)的電 路，所以某些薄膜晶體管會(huì)導(dǎo)通一段很長(zhǎng)的時(shí)間。然而，當(dāng)電壓持續(xù)或頻繁的 施加至薄膜晶體管以及低溫多晶硅薄膜晶體管一段很長(zhǎng)的時(shí)間時(shí)，將使得薄膜 晶體管退化而無(wú)法適當(dāng)?shù)倪\(yùn)作，降低了移位寄存器的可靠度。
請(qǐng)參考圖l，圖l為現(xiàn)有技術(shù)的移位寄存器的示意圖。在第N個(gè)移位寄 存器100中，第一晶體管Ql用來(lái)驅(qū)動(dòng)第二晶體管Q2。第一晶體管Ql的控制 端與第一端電性連接于移位寄存器的輸入端，用以接收來(lái)自上一級(jí)SR(N—l) 的輸出信號(hào)。第一晶體管Ql的第二端電性連接于第二晶體管Q2的控制端。 第二晶體管Q2的第一端用來(lái)接收第一信號(hào)CK1，第二晶體管Q2的第二端電 性連接于移位寄存器的輸出端OUT，以根據(jù)驅(qū)動(dòng)節(jié)點(diǎn)G的電壓將第一信號(hào) CK1傳輸至輸出端OUT。移位寄存器100包含一第一下拉模塊110以及一第 二下拉模塊120。第三晶體管Q3以及第九晶體管Q9電性連接于輸出端OUT, 用來(lái)在輸出端OUT輸出高電位電壓后，將輸出端OUT的電壓拉至低電位電壓 VSS。第六晶體管Q6以及第十晶體管Q10電性連接于驅(qū)動(dòng)節(jié)點(diǎn)G，用來(lái)在輸 出端OUT輸出高電位電壓后將驅(qū)動(dòng)節(jié)點(diǎn)G的電壓拉至低電位電壓VSS以關(guān)閉 第二晶體管Q2。第一下拉模塊110以及第二下拉模塊120根據(jù)第一信號(hào)CK1 以及第二信號(hào)CK2分別執(zhí)行下拉任務(wù)約50%的時(shí)間。在第一下拉模塊110中， 第九晶體管Q9與第十晶體管Q10的控制端電性連接于節(jié)點(diǎn)K，節(jié)點(diǎn)K的電壓由第十二晶體管Q12與第十三晶體管Q13所決定。在第二下拉模塊中，第 三晶體管Q3與第六晶體管Q6的控制端電性連接于節(jié)點(diǎn)P，節(jié)點(diǎn)P的電壓由 第四晶體管Q4與第五晶體管Q5所決定。第十一晶體管Qll用來(lái)將節(jié)點(diǎn)K的 電壓拉至低電位電壓VSS。第七晶體管Q7用來(lái)在輸出端OUT輸出高電位電 壓時(shí)，將節(jié)點(diǎn)P的電壓拉至低電位電壓VSS。另外，第八晶體管Q8電性連接 于節(jié)點(diǎn)P，用來(lái)在輸出端OUT輸出高電位電壓時(shí)，將節(jié)點(diǎn)P的電壓拉至低電 位電壓VSS。
第二信號(hào)CK2與第一信號(hào)CK1為互補(bǔ)信號(hào)。因此，當(dāng)?shù)谝恍盘?hào)CK1為 高電位電壓，第二信號(hào)CK2為的低電位電壓VSS時(shí)，節(jié)點(diǎn)P的電壓為低電位 電壓VSS，節(jié)點(diǎn)K的電壓為高電位電壓，除了在輸出端OUT為高電位電壓時(shí)， 節(jié)點(diǎn)K的電壓將被第十一晶體管Q11拉至低電位電壓VSS。同樣地，當(dāng)?shù)谝?信號(hào)CK1為低電位電壓VSS，第二信號(hào)CK2為高電位電壓時(shí)，節(jié)點(diǎn)K的電壓 為低電位電壓VSS，節(jié)點(diǎn)P的電壓為高電位電壓，除了在輸出端OUT為高電 位電壓時(shí)，節(jié)點(diǎn)P的電壓將被第七晶體管Q7以及第八晶體管Q8拉至低電位 電壓VSS。
節(jié)點(diǎn)K及節(jié)點(diǎn)P的電壓分別約50%的時(shí)間在高電位電壓以及約50%的時(shí) 間在低電位電壓VSS。在高電位電壓時(shí)，晶體管導(dǎo)通，此時(shí)晶體管的臨界值漂 移增加，而在低電位電壓時(shí)，晶體管的臨界值漂移減少。當(dāng)高電位電壓與低電 位電壓為反相時(shí)，臨界值漂移增加量等于臨界值漂移減少量，臨界值漂移的凈 值大體上為零，移位寄存器的運(yùn)作便視為穩(wěn)定的。然而，目前的高電位電壓約 等于+18V，而低電位電壓VSS約等于-6V。因此，由節(jié)點(diǎn)K以及節(jié)點(diǎn)P所控 制的第三晶體管Q3、第六晶體管Q6、第九晶體管Q9以及第十晶體管Q10的 臨界值漂移將隨時(shí)間而增加，使得移位寄存器不穩(wěn)定。

發(fā)明內(nèi)容
因此，本發(fā)明的一目的在于提供一種移位寄存器。
本發(fā)明提供一種移位寄存器，包含多個(gè)電性連接的移位單元，其中每一個(gè) 移位單元包含一提升電路、一提升驅(qū)動(dòng)電路、一下拉驅(qū)動(dòng)電路以及一下拉電路。 該提升電路用來(lái)根據(jù)一第一信號(hào)以及一驅(qū)動(dòng)節(jié)點(diǎn)的電壓輸出該第一信號(hào)至一 輸出節(jié)點(diǎn)。該提升驅(qū)動(dòng)電路電性連接于該提升電路，用來(lái)根據(jù)上一個(gè)移位單元的輸出電壓驅(qū)動(dòng)該提升電路。該下拉驅(qū)動(dòng)電路電性連接于該提升驅(qū)動(dòng)電路，用 來(lái)根據(jù)該第一信號(hào)以及一第二信號(hào)輸出一低電位電壓至該驅(qū)動(dòng)節(jié)點(diǎn)以及該輸 出節(jié)點(diǎn)。該下拉電路電性連接于該提升電路以及該提升驅(qū)動(dòng)電路，用來(lái)根據(jù)該 輸出節(jié)點(diǎn)的電壓重置該提升驅(qū)動(dòng)電路，并根據(jù)一第三信號(hào)以及一第四信號(hào)輸出 該低電位電壓至該驅(qū)動(dòng)節(jié)點(diǎn)以及該輸出節(jié)點(diǎn)。
本發(fā)明有益效果在于，本發(fā)明公開(kāi)的移位寄存器利用四組以上的信號(hào)控 制，可加強(qiáng)將輸出節(jié)點(diǎn)拉至低電位電壓的能力。移位寄存器的晶體管由四組以 上的信號(hào)控制，可減少信號(hào)因不正常的電壓耦合而影響電路操作。由于信號(hào)的 操作頻率較低，可以降低移位寄存器的消耗功率。另外，移位寄存器的移位單 元利用輸出節(jié)點(diǎn)的電壓自我重置，因此在不需要額外的信號(hào)線來(lái)電性連接上一 級(jí)的移位單元，可降低電路的布局面積。


為讓本發(fā)明的上述和其他目的、特征、優(yōu)點(diǎn)與實(shí)施例能更明顯易懂，所附 附圖的說(shuō)明如下
圖1為現(xiàn)有技術(shù)的移位寄存器的示意圖2為本發(fā)明的移位寄存器的第一實(shí)施例的示意圖3為圖2的移位寄存器的信號(hào)的波形圖4為本發(fā)明的移位寄存器的第二實(shí)施例的示意圖5為圖4的移位寄存器的信號(hào)的波形圖。
其中，附圖標(biāo)記
賜、200、 300移位單元110第一下拉模塊
120第二下拉模塊200移位單元
210提升電路220提升驅(qū)動(dòng)電路
230下拉驅(qū)動(dòng)電路240下拉電路
Q1 Q13晶體管M1 M14晶體管
G、 Q驅(qū)動(dòng)節(jié)點(diǎn)OUT輸出節(jié)點(diǎn)
ST傳輸節(jié)點(diǎn)P節(jié)點(diǎn)
CK1第一信號(hào)CK2第二信號(hào)
CK3第三信號(hào) 第四信號(hào)
8CK5 第五信號(hào) VDD 高電位電壓VSS 低電位電壓 VD2 第二高電位電壓具體實(shí)施方式
請(qǐng)參考圖2,圖2為本發(fā)明的移位寄存器的第一實(shí)施例的示意圖。移位寄 存器包含多個(gè)電性連接的移位單元200，每一個(gè)移位單元200包含一提升電路 210、 一提升驅(qū)動(dòng)電路220、一下拉驅(qū)動(dòng)電路230以及一下拉電路240。提升電 路210包含一第一晶體管M1以及一第十三晶體管M13。提升驅(qū)動(dòng)電路220 包含一第二晶體管M2。下拉驅(qū)動(dòng)電路230包含一第三晶體管M3、 一第四晶 體管M4、 一第五晶體管M5、 一第六晶體管M6以及一第七晶體管M7。下拉 電路240包含一第八晶體管M8、 一第9晶體管M9、 一第十晶體管MIO、 一 第十一晶體管Mll以及一第十四晶體管M14。提升電路210來(lái)根據(jù)第一信號(hào) CK1以及驅(qū)動(dòng)節(jié)點(diǎn)Q的電壓輸出第一信號(hào)CK至輸出節(jié)點(diǎn)OUT(n)。提升驅(qū)動(dòng) 電路220根據(jù)上一個(gè)移位單元的輸出電壓驅(qū)動(dòng)提升電路210。下拉電路240根 據(jù)第一信號(hào)CK1以及第二信號(hào)CK2輸出低電位電壓VSS至驅(qū)動(dòng)節(jié)點(diǎn)Q以及 輸出節(jié)點(diǎn)OUT。下拉驅(qū)動(dòng)電路230根據(jù)輸出節(jié)點(diǎn)Q的電壓重置提升驅(qū)動(dòng)電路 220，并根據(jù)第三信號(hào)CK3以及第四信號(hào)CK4輸出低電位電壓VSS至驅(qū)動(dòng)節(jié) 點(diǎn)Q以及輸出節(jié)點(diǎn)OUT(n)。第一晶體管M1的第一端用來(lái)接收第一信號(hào)CKl,第一晶體管M1的第 二端電性連接于輸出節(jié)點(diǎn)OUT(n)。第二晶體管M2的第一端電性連接于上一 個(gè)移位單元的輸出節(jié)點(diǎn)OUT(n-l)，第二晶體管M2的控制端電性連接于其第 一端，第二晶體管M2的第二端電性連接于驅(qū)動(dòng)節(jié)點(diǎn)Q。第三晶體管M3的第 一端用來(lái)接收第一信號(hào)CK1，第三晶體管M3的控制端電性連接于其第一端， 第三晶體管M3的第二端電性連接于節(jié)點(diǎn)P。第四晶體管M4的第一端電性連 接于節(jié)點(diǎn)P，第四晶體管M4的控制端電性連接于輸出節(jié)點(diǎn)OUT(n)，第四晶 體管M4的第二端用來(lái)接收低電位電壓VSS。第五晶體管M5的第一端電性連 接于輸出節(jié)點(diǎn)OUT(n)，第五晶體管M5的控制端電性連接于節(jié)點(diǎn)P，第五晶 體管M5的第二端用來(lái)接收低電位電壓VSS。第六晶體管M6的第一端電性連 接于驅(qū)動(dòng)節(jié)點(diǎn)Q，第六晶體管M6的控制端用來(lái)接收第一信號(hào)CK1，第六晶體 管M6的第二端電性連接于輸出節(jié)點(diǎn)OUT(n)。第七晶體管M7的第一端電性連接于輸出節(jié)點(diǎn)OUT(n)，第七晶體管M7的控制端用來(lái)接收第二信號(hào)CK2， 第七晶體管M7的第二端用來(lái)接收低電位電壓VSS。第八晶體管M8的第一端 電性連接于輸出節(jié)點(diǎn)OUT(n)，第八晶體管M8的控制端用來(lái)接收第三信號(hào) CK3，第八晶體管M8的第二端用來(lái)接收低電位電壓VSS。第九晶體管M9的 第一端電性連接驅(qū)動(dòng)節(jié)點(diǎn)Q，第九晶體管M9的控制端用來(lái)接收第三信號(hào)CK3 ， 第九晶體管M9的第二端用來(lái)接收低電位電壓VSS。第十晶體管M10的第一 端電性連接于第二晶體管M2的第一端，第十晶體管M10的控制端電性連接 于輸出節(jié)點(diǎn)OUT(n)，第十晶體管M10的第二端用來(lái)接收低電位電壓VSS。第 十一晶體管Mll的第一端電性連接于輸出節(jié)點(diǎn)OUT(n)，第十一晶體管Mll 的控制端用來(lái)接收第四信號(hào)CK4，第十一晶體管Mll的第二端用來(lái)接收低電 位電壓VSS。第十三晶體管M13的第一端用來(lái)接收第一信號(hào)CK1，第十三晶 體管M13的控制端電性連接于驅(qū)動(dòng)節(jié)點(diǎn)Q,第十三晶體管M13的第二端電性 連接于傳輸節(jié)點(diǎn)ST(n)。第十四晶體管M14的第一端電性連接于傳輸節(jié)點(diǎn) ST(n)，第十四晶體管M14的控制端用來(lái)接收第四信號(hào)CK4，第十四晶體管 M14的第二端用來(lái)接收低電位電壓VSS。在本發(fā)明實(shí)施例中，傳輸節(jié)點(diǎn)ST(n) 的電壓與輸出節(jié)點(diǎn)OUT(n)相同，但利用傳輸節(jié)點(diǎn)ST(n)可增加對(duì)下一級(jí)的驅(qū)動(dòng) 能力。請(qǐng)參考圖3，圖3為圖2的移位寄存器的信號(hào)的波形圖。第一信號(hào)CK1 至第四信號(hào)CK4為循序的脈沖信號(hào)。在時(shí)序t0時(shí)，第(n-l)個(gè)移位單元的傳輸 節(jié)點(diǎn)ST(n-l)為高電位電壓VDD，所以第二晶體管M2導(dǎo)通將高電位電壓VDD 傳送至驅(qū)動(dòng)節(jié)點(diǎn)Q。驅(qū)動(dòng)節(jié)點(diǎn)Q的高電位電壓VDD將第一晶體管Ml導(dǎo)通， 在時(shí)序tl時(shí)，第一信號(hào)CK1為高電位電壓VDD，因?yàn)榈谝痪w管M1的第一 端以及控制端之間的電容耦合，所以驅(qū)動(dòng)節(jié)點(diǎn)Q的電壓會(huì)被提升至第二高電 位電壓VD2，使得第一晶體管M1的導(dǎo)通電阻更低，可以更快地將高電位電壓 VDD傳送至輸出節(jié)點(diǎn)OUT(n)。在本發(fā)明中，利用輸出節(jié)點(diǎn)OUT(n)的電壓自 我重置，當(dāng)輸出節(jié)點(diǎn)OUT(n)為高電位電壓VDD時(shí)，第十晶體管M10導(dǎo)通， 所以第二晶體管M2的控制端接收低電位電壓VSS而關(guān)閉。當(dāng)?shù)谝恍盘?hào)CK1 為高電位電壓VDD時(shí)，第三晶體管M3以及第六晶體管M6導(dǎo)通，所以第一 信號(hào)CK1的高電位電壓VDD將通過(guò)第三晶體管M3傳送至節(jié)點(diǎn)P。另一方面, 驅(qū)動(dòng)節(jié)點(diǎn)Q的第二高電位電壓VD2將通過(guò)第六晶體管M6傳送至第四晶體管M4的控制端，使得第四晶體管M4導(dǎo)通，所以低電壓電位VSS將通過(guò)第四晶 體管M4傳送至節(jié)點(diǎn)P。在時(shí)序t2時(shí)，第二信號(hào)CK2為高電位電壓VDD，第 七晶體管M7導(dǎo)通將低電位電壓VSS傳送至第四晶體管M4的控制端以及輸出 節(jié)點(diǎn)OUT(n)，此時(shí)第一信號(hào)CK1為低電位電壓VSS，但驅(qū)動(dòng)節(jié)點(diǎn)Q為高電 位電壓VDD使得第一晶體管Ml導(dǎo)通，所以低電位電壓VSS也通過(guò)第一晶體 管Ml傳送至輸出節(jié)點(diǎn)OUT(n)。在時(shí)序t3時(shí)，第三信號(hào)CK3為高電位電壓 VDD，第八晶體管M8以及第九晶體管M9導(dǎo)通，將低電位電壓分別傳送至輸 出節(jié)點(diǎn)OUT(n)以及驅(qū)動(dòng)節(jié)點(diǎn)Q。在時(shí)序t4時(shí)，第四信號(hào)CK4為高電位電壓 VDD，第十一晶體管Mll以及第十四晶體管M14導(dǎo)通，將低電位電壓分別傳 送至輸出節(jié)點(diǎn)OUT(n)以及傳輸節(jié)點(diǎn)ST(n)。請(qǐng)參考圖4以及圖5，圖4為本發(fā)明的移位寄存器的第二實(shí)施例的示意圖， 圖5為圖4的移位寄存器的信號(hào)的波形圖。如圖4所示，在本發(fā)明第二實(shí)施例 中，移位寄存器的移位單元300另包含一第十二晶體管M12，第十二晶體管 M12的第一端電性連接于輸出節(jié)點(diǎn)OUT(n)，第十二晶體管M12的控制端用來(lái) 接收第五信號(hào)CK5，第十二晶體管M12的第二端用來(lái)接收低電位電壓VSS。 第十二晶體管M12由第五信號(hào)CK5所控制，可加強(qiáng)將輸出節(jié)點(diǎn)OUT(n)拉至 低電位電壓VSS的能力。如圖5所示，第一信號(hào)CK1至第五信號(hào)CK5為循序 的脈沖信號(hào)。在第二實(shí)施例中，移位寄存器在時(shí)序t0 t4與第一實(shí)施例相同。 在時(shí)序t5時(shí)，第五信號(hào)CK5為高電位電壓VDD，第十二晶體管M12導(dǎo)通， 將低電位電壓VSS傳送至輸出節(jié)點(diǎn)OUT(n)。綜上所述，本發(fā)明的移位寄存器利用四組以上的信號(hào)CK1 CK4或 CK1^CK5來(lái)作控制，可加強(qiáng)將輸出節(jié)點(diǎn)OUT(n)拉至低電位電壓VSS的能力。 移位寄存器的晶體管由信號(hào)CK1 CK4或CK1~CK5所控制，可減少信號(hào)因不 正常的電壓耦合而影響電路操作。由于信號(hào)CK1《K4或CK1 CK5的操作頻 率較低，可以降低移位寄存器的消耗功率。另外，移位寄存器的移位單元利用 輸出節(jié)點(diǎn)OUT(n)的電壓自我重置，因此在不需要額外的信號(hào)線來(lái)電性連接上 一級(jí)的移位單元，可降低電路的布局面積。當(dāng)然，本發(fā)明還可有其它多種實(shí)施例，在不背離本發(fā)明精神及其實(shí)質(zhì)的情 況下，熟悉本領(lǐng)域的技術(shù)人員當(dāng)可根據(jù)本發(fā)明作出各種相應(yīng)的改變和變形，但 這些相應(yīng)的改變和變形都應(yīng)屬于本發(fā)明所附的權(quán)利要求的保護(hù)范圍。
權(quán)利要求
1.一種移位寄存器，包含多個(gè)電性連接的移位單元，其特征在于，每一個(gè)移位單元包含一提升電路，用來(lái)根據(jù)一第一信號(hào)以及一驅(qū)動(dòng)節(jié)點(diǎn)的電壓輸出該第一信號(hào)至一輸出節(jié)點(diǎn)；一提升驅(qū)動(dòng)電路，電性連接于該提升電路，用來(lái)根據(jù)上一個(gè)移位單元的輸出電壓驅(qū)動(dòng)該提升電路；一下拉驅(qū)動(dòng)電路，電性連接于該提升驅(qū)動(dòng)電路，用來(lái)根據(jù)該第一信號(hào)以及一第二信號(hào)輸出一低電位電壓至該驅(qū)動(dòng)節(jié)點(diǎn)以及該輸出節(jié)點(diǎn)；以及一下拉電路，電性連接于該提升電路以及該提升驅(qū)動(dòng)電路，用來(lái)根據(jù)該輸出節(jié)點(diǎn)的電壓重置該提升驅(qū)動(dòng)電路，并根據(jù)一第三信號(hào)以及一第四信號(hào)輸出該低電位電壓至該驅(qū)動(dòng)節(jié)點(diǎn)以及該輸出節(jié)點(diǎn)。
2. 根據(jù)權(quán)利要求1所述的移位寄存器，其特征在于，該提升電路包含 一第一晶體管，具有一第一端用來(lái)接收該第一信號(hào)， 一控制端電性連接于該驅(qū)動(dòng)節(jié)點(diǎn)，以及一第二端電性連接于該輸出節(jié)點(diǎn)。
3. 根據(jù)權(quán)利要求2所述的移位寄存器，其特征在于，該提升驅(qū)動(dòng)電路包含一第二晶體管，具有一第一端電性連接于上一個(gè)移位單元的輸出節(jié)點(diǎn)，一 控制端電性連接于該第一端，以及一第二端電性連接于該驅(qū)動(dòng)節(jié)點(diǎn)。
4. 根據(jù)權(quán)利要求3所述的移位寄存器，其特征在于，該下拉驅(qū)動(dòng)電路包含一第三晶體管，具有一第一端用來(lái)接收該第一信號(hào)， 一控制端電性連接于 該第一端，以及一第二端電性連接于一第一節(jié)點(diǎn)；一第四晶體管，具有一第一端電性連接于該第一節(jié)點(diǎn)， 一控制端電性連接 于該輸出節(jié)點(diǎn)，以及一第二端用來(lái)接收該低電位電壓；一第五晶體管，具有一第一端電性連接該輸出節(jié)點(diǎn)， 一控制端電性連接于 該第一節(jié)點(diǎn)，以及一第二端用來(lái)接收該低電位電壓；一第六晶體管，具有一第一端電性連接該驅(qū)動(dòng)節(jié)點(diǎn)， 一控制端用來(lái)接收該 第一信號(hào)，以及一第二端電性連接于該輸出節(jié)點(diǎn)；以及一第七晶體管，具有一第一端電性連接于該輸出節(jié)點(diǎn)， 一控制端用來(lái)接收 該第二信號(hào)，以及一第二端用來(lái)接收該低電位電壓。
5. 根據(jù)權(quán)利要求4所述的移位寄存器，其特征在于，該下拉電路包含 一第八晶體管，具有一第一端電性連接于該輸出節(jié)點(diǎn)， 一控制端用來(lái)接收該第三信號(hào)，以及一第二端用來(lái)接收該低電位電壓；一第九晶體管，具有一第一端電性連接于該驅(qū)動(dòng)節(jié)點(diǎn)， 一控制端用來(lái)接收 該第三信號(hào)，以及一第二端用來(lái)接收該低電位電壓；一第十晶體管，具有一第一端電性連接于該第二晶體管的第一端， 一控制 端電性連接于該輸出節(jié)點(diǎn)，以及一第二端用來(lái)接收該低電位電壓；以及一第十一晶體管，具有一第一端電性連接于該輸出節(jié)點(diǎn)， 一控制端用來(lái)接 收該第四信號(hào)，以及一第二端用來(lái)接收該低電位電壓。
6. 根據(jù)權(quán)利要求5所述的移位寄存器，其特征在于，該第一信號(hào)、該第 二信號(hào)、該第三信號(hào)以及該第四信號(hào)為循序的脈沖信號(hào)。
7. 根據(jù)權(quán)利要求5所述的移位寄存器，其特征在于，該下拉電路另包含: 一第十二晶體管，具有一第一端電性連接于該輸出節(jié)點(diǎn)， 一控制端用來(lái)接收一第五信號(hào)，以及一第二端用來(lái)接收該低電位電壓。
8. 根據(jù)權(quán)利要求7所述的移位寄存器，其特征在于，該第一信號(hào)、該第 二信號(hào)、該第三信號(hào)、該第四信號(hào)以及該第五信號(hào)為循序的脈沖信號(hào)。
9. 根據(jù)權(quán)利要求1所述的移位寄存器，其特征在于，該提升電路包含-一第一晶體管，具有一第一端用來(lái)接收該第一信號(hào)， 一控制端電性連接于該驅(qū)動(dòng)節(jié)點(diǎn)，以及一第二端電性連接于該輸出節(jié)點(diǎn)；以及一第十三晶體管，具有一第一端用來(lái)接收該第一信號(hào)， 一控制端電性連接 于該驅(qū)動(dòng)節(jié)點(diǎn)，以及一第二端電性連接于一傳輸節(jié)點(diǎn)。
10. 根據(jù)權(quán)利要求9所述的移位寄存器，其特征在于，該提升驅(qū)動(dòng)電路包含一第二晶體管，具有一第一端電性連接于上一個(gè)移位單元的傳輸節(jié)點(diǎn)，一 控制端電性連接于該第一端，以及一第二端電性連接于該驅(qū)動(dòng)節(jié)點(diǎn)。
11. 根據(jù)權(quán)利要求10所述的移位寄存器，其特征在于，該下拉驅(qū)動(dòng)電路 包含一第三晶體管，具有一第一端用來(lái)接收該第一信號(hào)， 一控制端電性連接于該第一端，以及一第二端電性連接于一第一節(jié)點(diǎn)；一第四晶體管，具有一第一端電性連接于該第一節(jié)點(diǎn)， 一控制端電性連接 于該輸出節(jié)點(diǎn)，以及一第二端用來(lái)接收該低電位電壓；一第五晶體管，具有一第一端電性連接該輸出節(jié)點(diǎn)， 一控制端電性連接于 該第一節(jié)點(diǎn)，以及一第二端用來(lái)接收該低電位電壓；一第六晶體管，具有一第一端電性連接該驅(qū)動(dòng)節(jié)點(diǎn)， 一控制端用來(lái)接收該 第一信號(hào)，以及一第二端電性連接于該輸出節(jié)點(diǎn)；以及一第七晶體管，具有一第一端電性連接于該輸出節(jié)點(diǎn)， 一控制端用來(lái)接收 該第二信號(hào)，以及一第二端用來(lái)接收該低電位電壓。
12. 根據(jù)權(quán)利要求ll所述的移位寄存器，其特征在于，該下拉電路包含-一第八晶體管，具有一第一端電性連接于該輸出節(jié)點(diǎn)， 一控制端用來(lái)接收該第三信號(hào)，以及一第二端用來(lái)接收該低電位電壓；一第九晶體管，具有一第一端電性連接于該驅(qū)動(dòng)節(jié)點(diǎn)， 一控制端用來(lái)接收 該第三信號(hào)，以及一第二端用來(lái)接收該低電位電壓；一第十晶體管，具有一第一端電性連接于該第二晶體管的第一端， 一控制端電性連接于該輸出節(jié)點(diǎn)，以及一第二端用來(lái)接收該低電位電壓；一第十一晶體管，具有一第一端電性連接于該輸出節(jié)點(diǎn)， 一控制端用來(lái)接收該第四信號(hào)，以及一第二端用來(lái)接收該低電位電壓；以及一第十四晶體管，具有一第一端電性連接于該傳輸節(jié)點(diǎn)， 一控制端用來(lái)接 收該第四信號(hào)，以及一第二端用來(lái)接收該低電位電壓。
13. 根據(jù)權(quán)利要求12所述的移位寄存器，其特征在于，該第一信號(hào)、該 第二信號(hào)、該第三信號(hào)以及該第四信號(hào)為循序的脈沖信號(hào)。
14. 根據(jù)權(quán)利要求12所述的移位寄存器，其特征在于，該下拉電路另包含一第十二晶體管，具有一第一端電性連接于該輸出節(jié)點(diǎn)， 一控制端用來(lái)接 收一第五信號(hào)，以及一第二端用來(lái)接收該低電位電壓。
15. 根據(jù)權(quán)利要求14所述的移位寄存器，其特征在于，該第一信號(hào)、該 第二信號(hào)、該第三信號(hào)、該第四信號(hào)以及該第五信號(hào)為循序的脈沖信號(hào)。
16. 根據(jù)權(quán)利要求1所述的移位寄存器，其特征在于，該下拉驅(qū)動(dòng)電路包含一第六晶體管，具有一第一端電性連接該驅(qū)動(dòng)節(jié)點(diǎn)， 一控制端用來(lái)接收該第一信號(hào)，以及一第二端電性連接于該輸出節(jié)點(diǎn)；以及一第七晶體管，具有一第一端電性連接于該輸出節(jié)點(diǎn)， 一控制端用來(lái)接收 該第二信號(hào)，以及一第二端用來(lái)接收該低電位電壓。
17.根據(jù)權(quán)利要求1所述的移位寄存器，其特征在于，該下拉電路包含一第九晶體管，具有一第一端電性連接于該驅(qū)動(dòng)節(jié)點(diǎn)， 一控制端用來(lái)接收 該第三信號(hào)，以及一第二端用來(lái)接收該低電位電壓；以及一第十晶體管，具有一第一端電性連接于該第二晶體管的第一端， 一控制 端電性連接于該輸出節(jié)點(diǎn)，以及一第二端用來(lái)接收該低電位電壓。
全文摘要
本發(fā)明公開(kāi)一種移位寄存器包含多個(gè)電性連接的移位單元。每一個(gè)移位單元包含一提升電路、一提升驅(qū)動(dòng)電路、一下拉驅(qū)動(dòng)電路及一下拉電路。提升電路根據(jù)一第一信號(hào)以及一驅(qū)動(dòng)節(jié)點(diǎn)的電壓輸出該第一信號(hào)至一輸出節(jié)點(diǎn)。該提升驅(qū)動(dòng)電路根據(jù)上一個(gè)移位單元的輸出電壓驅(qū)動(dòng)該提升電路。該下拉驅(qū)動(dòng)電路根據(jù)該第一信號(hào)以及一第二信號(hào)輸出一低電位電壓至該驅(qū)動(dòng)節(jié)點(diǎn)以及該輸出節(jié)點(diǎn)。該下拉電路根據(jù)該輸出節(jié)點(diǎn)的電壓重置該提升驅(qū)動(dòng)電路，并根據(jù)一第三信號(hào)以及一第四信號(hào)輸出該低電位電壓至該驅(qū)動(dòng)節(jié)點(diǎn)以及該輸出節(jié)點(diǎn)。
文檔編號(hào)G11C19/28GK101667461SQ20091017620
公開(kāi)日2010年3月10日 申請(qǐng)日期2009年9月16日 優(yōu)先權(quán)日2009年9月16日
發(fā)明者林志隆, 涂俊達(dá), 陳勇志 申請(qǐng)人:友達(dá)光電股份有限公司