專利名稱：半導體存儲裝置的制作方法
技術領域：
本發(fā)明涉及半導體存儲裝置。
背景技術：
近年來，作為閃速存儲器的后繼候補，電阻變化存儲器受到關注。在此，在電阻變 化存儲裝置中，除了以過渡金屬氧化物為記錄層而非易失性地存儲其電阻值狀態(tài)的狹義的 電阻變化存儲器(ReRAM :Resistive RAM)之外，還包括將硫屬元素化物等用作記錄層而利 用其結晶狀態(tài)(導體)與非結晶狀態(tài)(絕緣體)的電阻值信息的相變存儲器(PCRAM :Phase Change,。 已知在電阻變化存儲器的可變電阻元件中，存在2種類型的工作模式。其一為通 過轉換施加電壓的極性而設定高電阻狀態(tài)與低電阻狀態(tài)的工作模式，其稱為雙極型。另一 種并不轉換施加電壓的極性，而是通過對電壓值與電壓施加時間進行控制，可以進行高電 阻狀態(tài)與低電阻狀態(tài)的設定的工作模式，其稱為單極型。 為了實現(xiàn)高密度存儲單元陣列，優(yōu)選單極型。這是因為，在單極型的情況下，無需 使用晶體管，而通過在位線及字線的交叉部分處重疊可變電阻元件和二極管等整流元件， 就能夠構成單元陣列。進而，通過三維地疊層排列這樣的存儲單元陣列，不會使單元陣列面 積增大，便可以實現(xiàn)大容量(參照特表2002-541613號公報)。 在單極型的ReRAM的情況下，對于存儲單元的數(shù)據(jù)寫入，通過在可變電阻元件上 短時間施加預定的電壓而進行。由此，可變電阻元件從高電阻狀態(tài)向低電阻狀態(tài)變化。以 下，將該使可變電阻元件從高電阻狀態(tài)向低電阻狀態(tài)變化的操作稱為置位操作。另一方面， 對于存儲單元MC的數(shù)據(jù)擦除，通過對置位操作后的低電阻狀態(tài)的可變電阻元件長時間施 加比置位操作時低的預定的電壓而進行。由此，可變電阻元件從低電阻狀態(tài)向高電阻狀態(tài) 變化。以下，將該使可變電阻元件從低電阻狀態(tài)向高電阻狀態(tài)變化的操作稱為復位操作。存 儲單元如果以例如高電阻狀態(tài)為穩(wěn)定狀態(tài)(復位狀態(tài))而進行2值數(shù)據(jù)存儲，則利用使復 位狀態(tài)變化為低電阻狀態(tài)的置位操作進行數(shù)據(jù)的寫入。 在復位操作時，若將因復位電流所流經(jīng)的路徑整體的寄生電阻引起的電壓降低納 入考慮，則需要對包括可變電阻元件的存儲單元施加比預定的電壓大的電壓。在此情況下， 有可能在復位操作時所施加的電壓會超過存儲單元的置位操作所需要的電壓，從而在復位 操作完成后存儲單元被錯誤地進行置位操作。

發(fā)明內容
本發(fā)明的一種方式的半導體存儲裝置，具備存儲單元陣列，其通過存儲單元被配置于多條第l布線及多條第2布線的交叉部分處而構成，其中所述存儲單元通過串聯(lián)連接 整流元件與可變電阻元件而構成；以及控制電路，其以在配置于所選擇的前述第1布線及 所選擇的前述第2布線的交叉部分處的選擇存儲單元上施加第1電位差的方式，在所選擇 的前述第1布線上施加第1電壓并且在所選擇的前述第2布線上施加第2電壓；前述控制 電路具備信號輸出電路，其基于第1電流和參考電流，輸出第1信號，所述第1電流是經(jīng) 由所選擇的前述第1布線及所選擇的前述第2布線流過前述選擇存儲單元的電流；以及電 流保持電路，其在預定的期間，保持流過前述第l布線或與前述第l布線電連接的布線的第 2電流；其中，前述信號輸出電路，基于由前述電流保持電路所保持的前述第2電流，確定前 述第1電流；前述控制電路，基于前述第l信號，停止前述第1電壓向前述第l布線的施加。
本發(fā)明的另一方式的半導體存儲裝置，具備存儲單元陣列，其通過存儲單元被配 置于多條第1布線及多條第2布線的交叉部分處而構成，其中所述存儲單元通過串聯(lián)連接 整流元件與可變電阻元件而構成；以及控制電路，其以在配置于所選擇的多條前述第1布 線及所選擇的前述第2布線的交叉部分處的多個選擇存儲單元上施加第1電位差的方式， 在所選擇的多條前述第1布線上施加第1電壓并且在所選擇的前述第2布線上施加第2電 壓；前述控制電路具備信號輸出電路，其基于第1電流和參考電流，輸出第1信號，所述第 1電流是經(jīng)由一條所選擇的前述第1布線及一條所選擇的前述第2布線流過前述選擇存儲 單元的電流；以及電流保持電路，其在預定的期間，保持流過前述第1布線或與第1布線電 連接的布線的第2電流；其中，前述信號輸出電路，基于由前述電流保持電路所保持的前述 第2電流，確定前述第1電流；前述控制電路，基于前述第1信號，停止電壓對于一個選擇存 儲單元的施加，另一方面基于前述第1信號，繼續(xù)電壓對于其他選擇存儲單元的施加。
本發(fā)明的又一方式的半導體存儲裝置，具備存儲單元陣列，其通過存儲單元被配 置于多條第1布線及多條第2布線的交叉部分處而構成，其中所述存儲單元通過串聯(lián)連接 整流元件與可變電阻元件而構成；以及控制電路，其以在配置于所選擇的多條前述第1布 線及所選擇的前述第2布線的交叉部分處的多個選擇存儲單元上施加第1電位差的方式， 在所選擇的多條前述第1布線上施加第1電壓并且在所選擇的前述第2布線上施加第2電 壓；前述控制電路具備信號輸出電路，其基于第1電流和參考電流，輸出第1信號，所述第 1電流是經(jīng)由一條所選擇的前述第1布線及一條所選擇的前述第2布線流過前述選擇存儲 單元的電流；電流保持電路，其在預定的期間，保持流過前述第1布線或與第1布線電連接 的布線的第2電流；以及檢測電路，其在向所選擇的多條前述第1布線及所選擇的前述第2 布線施加了前述第1電壓及前述第2電壓之后，讀出多個前述選擇存儲單元的狀態(tài)，并檢測 所讀出的前述選擇存儲單元的電阻狀態(tài)是否發(fā)生了變化；其中，前述信號輸出電路，基于由 前述電流保持電路所保持的前述第2電流，確定前述第1電流；前述控制電路，基于前述第 1信號，停止電壓相對于一個選擇存儲單元的施加，另一方面基于前述第1信號，繼續(xù)電壓 相對于其他選擇存儲單元的施加，并且直至前述檢測電路檢測到全部的前述選擇存儲單元 的電阻狀態(tài)發(fā)生了變化的情況為止，重復前述第1電壓及前述第2電壓向前述第1布線及 前述第2布線的施加。


圖1A是表示本發(fā)明的實施方式的電阻變化存儲裝置的存儲單元陣列的7
圖IB是表示本發(fā)明的實施方式的電阻變化存儲裝置的施加于位線及字線上的電 壓施加狀態(tài)的表； 圖2A是表示本發(fā)明的實施方式的電阻變化存儲裝置的存儲單元陣列中的電壓施 加狀態(tài)的圖； 圖2B是表示本發(fā)明的實施方式的電阻變化存儲裝置的施加于位線及字線上的電 壓施加狀態(tài)的表； 圖3是表示本發(fā)明的實施方式的電阻變化存儲裝置的存儲單元陣列的圖；
圖4是說明本發(fā)明的實施方式的電阻變化存儲裝置的存儲單元的工作的圖；
圖5是關于在置位操作、復位操作、讀出操作中，在存儲單元MC中產(chǎn)生的電壓及電 流進行說明的圖； 圖6是關于在置位操作、復位操作、讀出操作中，在存儲單元MC中產(chǎn)生的電壓及電 流進行說明的圖； 圖7是關于在置位操作、復位操作、讀出操作中，在存儲單元MC中產(chǎn)生的電壓及電 流進行說明的圖； 圖8是表示本發(fā)明的第1實施方式的電阻變化存儲裝置的外圍電路的結構的電路 圖； 圖9是說明第1實施方式的數(shù)據(jù)控制電路的細節(jié)的電路圖； 圖10是說明第1實施方式的數(shù)據(jù)控制電路的細節(jié)的電路圖； 圖11A是說明第1實施方式的電阻變化存儲裝置中的讀出操作的時序圖； 圖11B是說明第1實施方式的電阻變化存儲裝置中的讀出操作的圖； 圖12A是說明第1實施方式的電阻變化存儲裝置中的置位操作的時序圖； 圖12B是說明第1實施方式的電阻變化存儲裝置中的置位操作的時序圖； 圖12C是說明第1實施方式的電阻變化存儲裝置中的置位操作的圖； 圖13是說明比較例的電阻變化存儲裝置中的復位操作的時序圖； 圖14A是說明第1實施方式的電阻變化存儲裝置中的復位操作的時序圖； 圖14B是說明第1實施方式的電阻變化存儲裝置中的復位操作的圖； 圖15是說明第2實施方式的數(shù)據(jù)控制電路20的細節(jié)的電路圖； 圖16是說明第2實施方式的電阻變化存儲裝置中的復位操作的時序圖； 圖17是說明第3實施方式的鎖存數(shù)據(jù)檢查電路的細節(jié)的電路圖； 圖18是說明第3實施方式的電阻變化存儲裝置中的自動置位操作的時序圖； 圖19是說明第3實施方式的電阻變化存儲裝置中的檢驗電流的圖；以及 圖20是說明第3實施方式的電阻變化存儲裝置中的自動復位操作的時序圖。
具體實施例方式以下，參照附圖關于本發(fā)明的實施方式進行說明。在本實施方式中，半導體存儲裝 置作為具有存儲單元陣列疊層而成的三維存儲單元陣列結構的電阻變化存儲裝置而進行 說明。但是，該結構完全是一例，本發(fā)明當然并非限定于此。
[第1實施方式](第1實施方式的半導體存儲裝置的結構)
圖1A是表示本發(fā)明的第1實施方式的電阻變化存儲裝置的存儲單元陣列100的 布局的一部分的例子的圖。單極型的電阻變化存儲裝置，如圖IA所示，在互相交叉的位線 BL及字線WL的各交叉部分處，配置電阻變化型的單位存儲單元MC，該電阻變化型的單位存 儲單元MC是整流元件例如二極管Di與可變電阻元件VR串聯(lián)連接而成的。在此，作為前 提，以連接于二極管Di的陽極側的信號線為位線BL，以連接于陰極側的信號線為字線WL。 并且，用圖示的符號表示由二極管Di與可變電阻元件VR的串聯(lián)連接形成的存儲單元MC。 在以下的例子中也是同樣的。在此，構成存儲單元MC的二極管Di及可變電阻元件VR的配 置、極性也并不限定于圖示的情況。圖1A所示的存儲單元陣列IOO，在位線BL的縱長方向 (圖1A中所示的y方向)及字線WL的縱長方向(圖lA中所示的x方向)上，分別配置有 例如1 X 103個單位存儲單元MC，其排列為二維矩陣狀。 可變電阻元件VR例如具有由電極/過渡金屬氧化物/電極構成的結構等，其通過 電壓、電流、熱等的施加條件造成金屬氧化物的電阻值變化，將該電阻值不同的狀態(tài)非易失 性地存儲為信息。作為該可變電阻元件VR，更具體地，能夠采用如硫屬元素化物等通過結 晶狀態(tài)與非結晶狀態(tài)的相轉變而使電阻值發(fā)生變化的元件(PCRAM);通過使金屬陽離子析 出而在電極間形成橋接(接觸橋，- >夕々于^ >夕"7'， '7 - )、使析出的金屬離子化而破 壞橋接來使電阻值發(fā)生變化的元件(CBRAM :ConductiveBridging RAM，傳導橋接RAM);利 用電壓或者電流施加而電阻值發(fā)生變化的元件(ReRAM)(大致區(qū)分為根據(jù)被俘獲到存在于 電極表面的電荷陷阱中的電荷的存在與否引起電阻變化的元件、根據(jù)因氧缺失等引起的傳 導路徑的存在與否引起電阻變化的元件)等。 在單極型的ReRAM的情況下，對于存儲單元MC的數(shù)據(jù)寫入，通過在可變電阻元件 VR上，在10ns 100ns左右的時間內施加例如3. 5V(若包括二極管Di的電壓下降量則實 際為4. 5V左右)的電壓、10nA左右的電流而進行。由此，可變電阻元件VR從高電阻狀態(tài)向 低電阻狀態(tài)變化。以下，將該使可變電阻元件VR從高電阻狀態(tài)向低電阻狀態(tài)變化的操作稱 為置位操作。 另一方面，對于存儲單元MC的數(shù)據(jù)擦除，通過對于置位操作后的低電阻狀態(tài)的可 變電阻元件VR，在500ns 2 ii s左右的時間內施加0. 8V(若包括二極管Di的電壓下降量 則實際為1.8V左右)的電壓、lyA 10iiA左右的電流而進行。由此，可變電阻元件VR從 低電阻狀態(tài)向高電阻狀態(tài)變化。以下，將該使可變電阻元件VR從低電阻狀態(tài)向高電阻狀態(tài) 變化的操作稱為復位操作。 存儲單元MC，如果以例如高電阻狀態(tài)為穩(wěn)定狀態(tài)(復位狀態(tài))而進行2值數(shù)據(jù)存
儲，則利用使復位狀態(tài)變化為低電阻狀態(tài)的置位操作進行數(shù)據(jù)的寫入。 存儲單元MC的讀出操作，通過對可變電阻元件VR供給0. 4V (若包括二極管Di的
電壓下降量則實際為1.4V左右)的電壓，用讀出放大器監(jiān)視經(jīng)由可變電阻元件VR流過的
電流而進行。由此，判定可變電阻元件VR處于低電阻狀態(tài)還是處于高電阻狀態(tài)。還有，在l
個存儲單元MC可以保持2位的數(shù)據(jù)的情況下，在讀出放大器中生成3種不同的參考電壓，
并對該參考電壓與單元信號進行比較。 如圖1B的表1所示，在電阻變化存儲裝置工作時，在存儲單元陣列100的位線BL 及字線WL上，存在4種電壓施加狀態(tài)。由此，在存儲單元MC上也存在4種電壓施加狀態(tài)。 以下，關于存儲單元MC的電壓施加狀態(tài)，以置位操作時為例進行說明。在圖1A中，選擇位線BL及選擇字線WL是位線BL10及字線WLIO，其分別被施加電壓Vset及電壓0V。非選擇位線BL及非選擇字線WL是位線BL00、BL20及字線WL00、WL20，其分別被施加電壓OV及電壓Vset。 設與圖1A所示的選擇位線BL10及選擇字線WLIO的交叉部分連接的存儲單元MC以下處于選擇狀態(tài)，用狀態(tài)CO表示。對于處于選擇狀態(tài)CO的存儲單元MC，從位線BLIO(電壓Vset)向字線WLIO(電壓OV)在二極管Di的正向上施加置位電壓Vset。由此，在選擇存儲單元MC上施加電位差VSET從而可變電阻元件VR從高電阻狀態(tài)向低電阻狀態(tài)變化，從而完成置位操作。 設與圖1A所示的選擇位線BL10及非選擇字線WL00、WL20的交叉部分連接的存儲單元MC以下處于非選擇狀態(tài)，用狀態(tài)CI表示。同樣地，設與選擇字線WLIO及非選擇位線BL00、 BL20的交叉部分連接的存儲單元MC以下處于非選擇狀態(tài)，用狀態(tài)C2表示。在非選擇字線WLOO、 WL20上，施加與選擇位線BL10相同的電壓(電壓Vset)。同樣地，在非選擇位線BL00、BL20上，施加與選擇字線WL10相同的電壓(電壓OV)。因此，在非選擇狀態(tài)Cl、C2的存儲單元MC上，不存在電位差，從而沒有電流流過。 也設與圖1A所示的非選擇字線WL00、WL20及非選擇位線BL00、BL20的交叉部分連接的存儲單元MC以下處于非選擇狀態(tài)，用狀態(tài)C3表示。對于處于非選擇狀態(tài)C3的存儲單元MC，從非選擇字線WL(電壓Vset)向非選擇位線BL(電壓OV)在二極管Di的逆偏壓方向上施加電壓，從而成為在非選擇存儲單元MC上能夠流過逆向泄漏電流Irev(O. lnA左右)的狀態(tài)。因為在存儲單元陣列100的位線方向(y方向)及字線方向(x方向)上分別配置有103個存儲單元MC，所以處于有逆向泄漏電流Irev流過的非選擇狀態(tài)C3的存儲單元MC的總數(shù)約為103X 103 = 106個。因而，逆向泄漏電流Irev的總計將為lOOyA左右。
這樣，當在非選擇狀態(tài)C3的存儲單元MC上有逆向泄漏電流Irev流過的情況下，需要使存儲單元MC的工作中所需的預定量或預定量以上的電流流過位線BL、二極管Di、可變電阻元件VR、字線WL的路徑。因此，因位線BL及字線WL的寄生電阻引起的電壓下降將變大，從而存儲單元陣列IOO的尺寸受到限制。若換言之，則由位線BL、字線WL等引起的電壓下降成為決定工作余量的要素。并且，在使與同一字線WL連接的多個存儲單元MC同時工作的情況下，流入字線WL的電流進一步增加，從而由字線WL引起的電壓下降變大。因此，能夠同時工作的存儲單元數(shù)由于信號線所具有的寄生電阻而受限。
并且，在電阻變化存儲裝置中，需要在與選擇位線BL相交叉的非選擇字線WL的全部上施加非選擇電壓。從而，在與多條非選擇字線WL連接的全部的非選擇狀態(tài)的存儲單元MC的二極管Di上施加逆向偏置電壓。尤其是，在與復位操作等相比需要高的電壓的置位操作中，若置位電壓變得比外部的電源電壓高，則要用升壓電路在非選擇字線WL上施加電壓，從而升壓電路的消耗電流顯著變大。即，必須考慮所容許的消耗電流而確定存儲單元陣列100的尺寸、同時工作單元數(shù)等。 也就是說，若二極管Di的逆向泄漏電流特性差，則存儲單元陣列100的尺寸和能夠同時工作的存儲單元數(shù)都會惡化。因為同時進行工作的存儲單元的數(shù)量也影響到操作速度(例如復位操作速度等)，所以需要改善二極管的逆向泄漏特性。 圖2A是表示本發(fā)明的第1實施方式的電阻變化存儲裝置的存儲單元陣列100中的另一電壓施加狀態(tài)的圖。在圖2A中，對于具有與圖1A同樣的結構的位置附加同一符號，
10并省略其說明。圖2A所示的存儲單元陣列100，其在非選擇位線BL及非選擇字線WL上施加的電壓與圖1A所示的前一例的存儲單元陣列100不同。 如圖2B的表2所示，使在置位操作時、復位操作時等，在非選擇字線WL上施加的電壓從電壓Vset、電壓Vreset等變?yōu)殡妷篤set-Va 、 Vreset-Va 。在此，電壓Va是例如0 0. 5V左右的電壓。并且，在非選擇位線BL上，在置位操作時、復位操作時等，施加0 0. 5V左右的電壓VP 。 當在非選擇字線WL及非選擇位線BL上施加了這樣的電壓的情況下，對于處于非選擇狀態(tài)Cl的存儲單元MC，從位線BL10 (電壓Vset)向字線WLOO、 WL20 (電壓Vset-V a )在二極管Di的正向上施加電壓Va 。并且，在非選擇狀態(tài)C1的存儲單元MC上流過正向電流Ifwdl (例如0. lnA左右)。同樣地，對于處于非選擇狀態(tài)C2的存儲單元MC，從位線BLOO、 BL20(電壓VP)向字線WLIO(電壓0V)在二極管Di的正向上施加電壓V P ，從而在非選擇狀態(tài)C2的存儲單元MC上流過正向電流Ifwd2 (例如0. lnA左右)。并且，對于處于非選擇狀態(tài)C3的存儲單元MC，從非選擇字線WL (電壓Vset-V a )向位線BL (電壓V P )在二極管Di的逆偏壓方向上施加電壓。該逆偏壓方向的電壓，比圖1B所示的狀態(tài)緩和電壓Va+VP (例如1V左右)的量。因此，在非選擇狀態(tài)C3的存儲單元MC上流過的逆向泄漏電流Irev例如為0. lpA左右。 因為在存儲單元陣列100的位線方向(y方向)及字線方向(x方向)上分別配置有103個存儲單元，所以處于有正向電流Ifwdl、 Ifwd2流過的非選擇狀態(tài)C1、 C2的存儲單元MC的總數(shù)約為2Xl(f個。因而，正向電流Ifwdl、Ifwd2的總計將為0. 2iiA左右。并且，因為處于有逆向泄漏電流Irev流過的非選擇狀態(tài)C3的存儲單元MC的總數(shù)約為103X 103=106個，所以逆向泄漏電流Irev的總計將為0. 1 ii A左右。因而，流過存儲單元陣列100的整體的正向電流Ifwdl、Ifwd2及逆向泄漏電流Irev的總計將為0. A左右。如果采用圖2B所示的電壓的施加方法，則與圖1B所示的例子相比，能夠降低流過存儲單元陣列100的整體的電流量。 這樣的電壓施加方法，因為如果不降低二極管的逆向泄漏電流，則將僅會增加不必要的消耗電流，所以需要考慮綜合的泄漏電流的降低的效果而確定電壓Va 、 VP的值。在二極管的逆向泄漏電流與上述的例子不同的情況下，將電壓Va 、VP的值分別設定為0，能夠形成為圖1B所示的電壓施加方法。在本實施方式的電阻變化存儲器中，能夠采用圖1B所示的電壓施加方法及圖2B所示的電壓施加方法的任意一種。 在此，關于3維地疊層電阻變化存儲裝置的存儲單元陣列100而成的結構進行說明。圖3是表示在3維方向(圖3所示的z方向)上疊層而成的存儲單元陣列100的結構的例子。圖3的存儲單元陣列100，是將圖1A、圖2A所示的存儲單元陣列100疊層了 2層的量而成的結構。 第1層的存儲單元陣列100由設置于最下層的第1布線層的字線WLOO WL20、設置于第2布線層的位線BLOO BL20及配置于字線WLOO WL20與位線BLOO BL20的交叉部分處的存儲單元MC構成。第2層的存儲單元陣列100由位線BLOO BL20、設置于第3布線層的字線WL01 WL21及配置于位線BLOO BL20與字線WL01 WL21的交叉部分處的存儲單元MC構成。在圖3所示的存儲單元陣列100中，成為在上下兩層之間共享位線BLOO BL20的形式。在與圖1A及圖2A所示的存儲單元陣列100同樣，使單元電流Icell從選擇位線BL流至選擇字線WL而執(zhí)行各種操作的情況下，二極管Di的方向在第1層的存儲單元陣列100與第2層的存儲單元陣列100中相反。在該例中，選擇位線BL及選擇字線WL也是位線BL10及字線WLIO，其在置位操作時分別被施加電壓Vset及電壓0V。并且，將在非選擇字線WL上施加的電壓設定為電壓Vset-Va ，在非選擇位線BL上施加電壓VP 。
在圖3中，所示出的是在縱向方向(z方向)上2層的量地形成存儲單元陣列100而得到的例子。在進一步增加疊層數(shù)的情況下，既可以使設置于第3布線層的字線WL作為上層的存儲單元陣列100的字線WL而共享，也可以以夾持層間絕緣膜而進一步疊加與圖3同樣的存儲單元陣列100的方式構成?；蛘?，也可以將圖2A所示的1層存儲單元陣列100隔著層間絕緣膜疊加于上方。 在此，與在上下疊層的存儲單元陣列100間共享位線BL、字線WL等的方式相應地，與之附隨的存儲單元MC的數(shù)量增加，從而前述的二極管Di的逆向泄漏電流Irev增加。雖然圖3示出的是疊層2層存儲單元陣列100而得到的例子，但是因為共享位線BL，所以處于有逆向泄漏電流Irev流過的非選擇狀態(tài)C3的存儲單元MC的數(shù)量，相比于圖2A的例子約為2倍。但是，如果采用圖2B所示的電壓施加方法，則能夠降低處于該非選擇狀態(tài)C3的存儲單元MC的逆向泄漏電流Irev。并且，在疊層存儲單元陣列的例子中，根據(jù)二極管的逆向泄漏電流的特性，也可以采用如圖1B所示的那樣的電壓施加方法。 接下來，關于在電阻變化裝置的置位操作、復位操作、讀出操作時，在選擇狀態(tài)的存儲單元MC中產(chǎn)生的電壓及電流，使用圖4 圖7進行說明。 圖4是配置于一條位線BL與一條字線WL的交叉部分處的一個存儲單元MC的電流路徑的簡略圖。在位線BL的一端，連接有位線選擇晶體管4，在字線WL的一端，連接有字線選擇晶體管5。還有，圖4中所示的電阻RBL、RWL是位線BL、字線WL的寄生電阻。位線選擇晶體管4的另一端經(jīng)由寄生電阻Rl連接至布線節(jié)點DSA，布線節(jié)點DSA連接至數(shù)據(jù)控制電路(未圖示)。并且，字線選擇晶體管5的另一端經(jīng)由寄生電阻R2、未圖示的接地用晶體管的導通(* > )電阻與接地端子VSS連接。 在此，以存儲單元MC的一端的節(jié)點01的電位Vw為基準(Vw = 0V)，將可變電阻元件VR與二極管Di之間的節(jié)點02的電位設定為Vcell，將二極管Di的陽極側的節(jié)點03的電位設定為Vbl，在圖5中示出置位、復位及讀出操作的操作點分析圖。在圖5中，在可變電阻元件VR的復位狀態(tài)(高電阻狀態(tài)Roff)與置位狀態(tài)(低電阻狀態(tài)Ron)下的電壓-電流特性(V= IR)上，重疊二極管Di的負載曲線L10、11、12而進行表示。并且，圖5的橫軸為電壓Vcell，縱軸為單元電流Icell。 首先，在置位操作中，若作為節(jié)點03的電位Vbl = Vset而繪制流過存儲單元MC的電流，則操作點為P—set。該操作點是用于將高電阻狀態(tài)Roff("l"數(shù)據(jù))的存儲單元改變?yōu)榈碗娮锠顟B(tài)Ron( "0"數(shù)據(jù))的操作點，是置位操作完成之前的操作點。操作點P—set需要能夠設定在這樣的位置處超過能夠置位全部的存儲單元MC的電壓(V_set_max)。
接下來，在復位操作中，若設定節(jié)點03的電位Vbl = Vreset，則操作點成為圖5所示的點P_rst。該操作點P_rst是用于將低電阻狀態(tài)Ron("0"數(shù)據(jù))的存儲單元改變?yōu)楦唠娮锠顟B(tài)Roff ( "l"數(shù)據(jù))的操作點，需要能夠設定在這樣的位置處超過能夠復位全部的存儲單元MC的電流(I_reset_max)。 還有，在讀出操作中，若設定節(jié)點03的電位Vbl = Vread，則操作點成為PrO或Prl。從而，利用區(qū)分此時流過的單元電流Ion( "0"單元)與Ioff( "l"單元)的判定電流Ith，能夠判定數(shù)據(jù)為"0"還是為"1 "。 接下來，利用圖6與圖7說明復位操作、置位操作各自中的問題。
在圖6中，示出置位操作時的置位操作完成前后的操作點。在存儲單元MC的可變電阻元件VR處于高電阻狀態(tài)Roff的情況下，操作點處于P_set的位置。其后，在置位操作完成從而變化為低電阻狀態(tài)Ron之后，對流過存儲單元MC的電流進行控制，以使操作點不在點P_err_rst而變化為Pset'。這是因為，由于操作點P_err_rst處于超過電流I_reset_min的位置處，所以當在該操作點上繼續(xù)操作的情況下，有可能會在剛置位完成之后再錯誤地被進行復位(被誤復位)。因此，以置位操作后的操作點不變?yōu)椴僮鼽cP_err_rst的方式，在供給置位電壓Vset的電路中插入電流鉗位電路，不使鉗位電流Iclamp以上的電流流過存儲單元。如果該鉗位電流Iclamp被設定為比存儲單元MC的復位操作所需的電流1_resetjiiin小，則被誤復位的可能性變得非常小。 接下來，在圖7中，示出復位操作中的復位操作完成前后的操作點。在復位操作中，操作點，在從低電阻狀態(tài)Ron (復位完成前)下的Prst變化為高電阻狀態(tài)Roff (復位完成后)之后，移動到Prst'。在此，為了進行復位操作，為了設定超過復位所需要的電流1_reset—max的操作點，需要在位線BL上施加Vreset。此時，若復位電位流過的電流路徑整體的寄生電阻大，則流過二極管Di的電流的特性由負載曲線Lll'表示。負載曲線L11是復位電位流過的電流路徑整體的寄生電阻小的情況下的負載曲線。實際上，需要供給比Vreset高的電壓Vreset'作為電流路徑的最大電位差。這樣，復位完成后的操作點將成為P_err_rst。因為該操作點P_err_rst超過用于存儲單元的置位操作的電壓V_set_min，所以有可能在剛復位操作完成之后存儲單元MC再錯誤地被進行置位(被誤置位)。
以下，關于有效地抑制這樣的存儲單元的復位操作后的誤置位的發(fā)生的電阻變化存儲裝置的實施方式進行說明。 本實施方式的電阻變化存儲裝置的外圍電路的結構示于圖8。在此，代表性地示出了上述的存儲單元MC排列而成的2個存儲單元陣列(以下，稱為存儲塊MAT)MATa、 MATb。在本實施方式中，既可以僅對于1個存儲塊MATa執(zhí)行操作，也可以使多個存儲塊MATa、MATb同時工作?；蛘?，也可以在一次地址指定、工作起動等之后，以預定的順序使多個存儲塊MATa、MATb依次工作。 外圍電路包括數(shù)據(jù)控制電路20、列譯碼器60、非選擇位線驅動電路70、全局行譯碼器80、局部行譯碼器90、非選擇字線驅動電路110、塊譯碼器120、鎖存數(shù)據(jù)檢查電路130、地址寄存器140、數(shù)據(jù)輸入輸出緩沖器150、控制電路160、電壓生成電路170及狀態(tài)電路180。還有，在圖8中，如列譯碼器60、局部行譯碼器90那樣，每一存儲塊MAT所必要的結構，用下標a、b來區(qū)別。 位線BL經(jīng)由位線選擇晶體管4-l 4-3連接至數(shù)據(jù)控制電路20。如后所述，數(shù)據(jù)控制電路20具備對讀出的數(shù)據(jù)進行檢測的讀出放大電路SA、暫時保存所讀出的數(shù)據(jù)及寫入數(shù)據(jù)的鎖存電路LT以及復位脈沖控制電路RSTCTL。位線BL并且也連接至非選擇電壓供給晶體管6-l 6-3。在位線BL為非選擇的情況下，位線BL經(jīng)由非選擇電壓供給晶體管6-1 6-3連接至非選擇位線驅動電路70，與操作相應地被供給預定的非選擇位線電壓。
并且，字線WL經(jīng)由字線選擇晶體管5-1 5-3連接至局部行譯碼器90。字線WL并且也連接至非選擇電壓供給晶體管7-1 7-3。在字線WL為非選擇的情況下，字線WL經(jīng)由非選擇電壓供給晶體管7-1 7-3連接至非選擇字線驅動電路110，與操作相應地被供給預定的非選擇字線電壓。 在該圖8中，行譯碼器被形成為全局行譯碼器80和附隨于各存儲塊MATa、MATb的局部行譯碼器90的分層結構，利用該分層結構的行譯碼器來進行字線選擇。還有，在該圖8的行譯碼器中，字線選擇晶體管5-1 5-3與非選擇電壓供給晶體管7-1 7-3兩者都由NMOS晶體管構成。在此情況下，全局行譯碼器80的輸出信號，雖然圖示省略，但是為了各個晶體管的柵驅動用而為互補信號。同樣地，位線選擇晶體管4-1 4-3與非選擇電壓供給晶體管6-1 6-3也都是NMOS晶體管，并且從列譯碼器60輸出對各個晶體管的柵進行控制的2個互補信號。 還有，位線選擇晶體管4-1 4-3及非選擇電壓供給晶體管7-1 7_3也可以為PMOS晶體管。在該情況下，從列譯碼器60及全局行譯碼器80輸出的譯碼信號也可以不是互補信號而是單個信號。能否在位線選擇部及字線選擇部中使用PMOS晶體管，根據(jù)傳送的所需的某一電壓是否比PMOS晶體管的閾值電壓充分高而確定。 在位線選擇部中，在將位線選擇晶體管4-1 4-3形成為PMOS晶體管的情況下，輸出至位線的電壓必須為在PMOS晶體管的閾值電壓Vth上加上余量而得到的值或以上。讀出時的選擇位線電壓變得最低的，是讀出操作時的Vread。例如，若在PMOS晶體管的閾值電壓Vth (-0. 7 -IV左右)上加上作為余量的0. 4V，則成為1. 4V或以上，如果這在讀出時的操作設定中不成問題，則可以實現(xiàn)PMOS晶體管化。 并且，在字線選擇部中，能夠將非選擇電壓供給晶體管7-1 7-3形成為PMOS晶體管。輸出至非選擇字線WL的電壓的最小值為讀出操作時的Vread。因為在非選擇字線WL上施加的電壓可以比在選擇位線BL上施加的讀出電壓Vread高，所以非選擇電壓供給晶體管7-1 7-3的PMOS晶體管化比位線選擇部容易。以下，雖然在本實施方式中，將位線選擇晶體管4-1 4-3、非選擇電壓供給晶體管7-1 7-3作為NMOS晶體管進行說明，但是并非限定于此。 塊譯碼器120是用于選擇存儲塊MAT的譯碼器。在非選擇的存儲塊MAT中，只要不與相鄰的存儲塊MAT共享位線BL及字線WL，則位線BL、字線WL都能夠設定為0V。在存儲塊MATa被選擇而存儲塊MATb為非選擇的情況下，塊譯碼器120a輸出選擇狀態(tài)的譯碼信號MATSEL = H，塊譯碼器120b輸出非選擇狀態(tài)的譯碼信號MATSEL = L。由此，在選擇存儲塊MATa側的位線BL、字線WL等上，進行由讀出及置位操作、復位操作等進行的數(shù)據(jù)改寫所需的上述的電壓控制。 另一方面，在非選擇存儲塊MATb側，只要不與相鄰的存儲塊MAT共享位線BL及字線WL，則接受塊譯碼器120b的輸出信號，局部行譯碼器90b的輸出全都為OV，非選擇字線驅動電路110b的輸出也全都為0V。并且控制為，數(shù)據(jù)控制電路20b的輸出信號(節(jié)點DSA的電位)也為0V，非選擇位線驅動電路70b的輸出也全都為0V。當然，也可以將存儲塊MATa、MATb同時設定為選擇狀態(tài)。 列譯碼器60、全局行譯碼器80、局部行譯碼器90及塊譯碼器120，基于從地址寄存器140供給的地址數(shù)據(jù)進行工作。在此，雖然未示出細節(jié)，但是與其他通常的存儲裝置同樣，在地址寄存器140與各種譯碼器之間能夠適宜組入預譯碼電路、暫時鎖存地址的緩沖器等適于實施方式的電路。 數(shù)據(jù)輸入輸出緩沖器150對芯片外部與直至數(shù)據(jù)控制電路20的鎖存電路LT為 止的芯片內部的電路之間的數(shù)據(jù)的交換進行中繼，并根據(jù)需要暫時保存數(shù)據(jù)。其也可以如 NAND型閃速存儲器那樣，是命令、地址等也經(jīng)由該數(shù)據(jù)輸入輸出緩沖器150被獲取到芯片 內部那樣的電路結構。并且，數(shù)據(jù)的改寫、讀出等操作由從控制電路160輸出的各種控制信 號、由電壓生成電路17輸出的電壓等進行控制。作為在這些操作控制中起輔助作用的電 路，設置有鎖存數(shù)據(jù)檢查電路130及狀態(tài)電路180。它們具有檢測在數(shù)據(jù)控制電路內的數(shù) 據(jù)鎖存器中保存的數(shù)據(jù)是否成為預定的狀態(tài)，并反饋給控制電路160的功能；能夠向芯片 外部輸出數(shù)據(jù)改寫操作的成功/失敗結果。 接下來，參照圖9說明數(shù)據(jù)控制電路20的細節(jié)。如前所述，數(shù)據(jù)控制電路20由讀 出放大電路SA、鎖存電路LT、復位脈沖控制電路RSTCTL所大致構成。 讀出放大電路SA具備鉗位晶體管21、差動放大器22。鉗位晶體管21其一端連接 至節(jié)點DSA，另一端連接至差動放大器22的反相輸入端子(讀出節(jié)點NSEN)。節(jié)點DSA雖 然在圖9中省略了圖示，但是其經(jīng)由前述的位線選擇晶體管4連接至位線BL。在差動放大 器22的非反相輸入端子上，被供給參考電位VREF_R。 還有，在節(jié)點DSA與接地端子(或VUB端子(被施加OV 二極管的正向電壓Vf ( 0. 6V左右)的端子))之間，連接有電容器35、 NMOS晶體管36。 NMOS晶體管36具有以下 功能通過后述的短路信號G_GND被輸入至其柵上，將節(jié)點DSA放電至接地電位(或VUB端 子的電位)。 并且，在讀出節(jié)點NSEN上，連接有由NMOS晶體管32a、32b、PM0S晶體管33a、34a、 33b、34b構成的電流反射鏡電路CM。由PMOS晶體管33a、34a、33b、34b構成具有開關控制 功能的電流反射鏡電路，并且NMOS晶體管32a、32b并聯(lián)連接在PMOS晶體管34a與接地端 子之間，由此在電流反射鏡電路上供給電流。NMOS晶體管32a，在向節(jié)點DSA輸入?yún)⒖茧娏?的情況下，基于信號G_IREF_R而導通；NMOS晶體管32b，在如后所述進行向選擇位線BL的 預充電的情況下，基于信號PRECHG而導通。 讀出放大電路SA的基本工作如下。邊用鉗位晶體管21對位線BL的電位進行鉗 位，邊使單元電流Ice 11流過選擇存儲單元MC。從電流反射鏡電路CM向讀出節(jié)點NSEN流 入?yún)⒖茧娏?。利用差動放大?2判定由該單元電流Icell與參考電流的差形成的讀出節(jié) 點NSEN的電位的變化。 差動放大器22的輸出，作為讀出放大電路SA的輸出，被獲取到鎖存電路LT中。鎖 存電路LT，通過交叉耦合時鐘控制的反相器27a與27b而構成。還有，將時鐘控制的反相 器27a的輸入端子定義為節(jié)點DC，將輸出端子定義為節(jié)點DCn。在鎖存電路LT的節(jié)點DC、 DCn上，連接NMOS晶體管28a、28b，鎖存電路LT的數(shù)據(jù)，根據(jù)被輸入至晶體管28a、28b的柵 的信號DTS，而被輸出至數(shù)據(jù)線DQ、 DQn。 NMOS晶體管26a，根據(jù)柵信號RST_U，將節(jié)點DC置位為"H"電平。相反，晶體管 26b，根據(jù)柵信號SET_ALL，將節(jié)點DC置位為"L"電平。 在節(jié)點DC上，還連接有用于將差動放大器22的輸出獲取到鎖存電路LT中、串聯(lián) 連接的2個PMOS晶體管24、25。差動放大器22的輸出信號經(jīng)由數(shù)據(jù)傳送電路23被輸入 至PMOS晶體管24的柵GP。 PMOS晶體管25連接于PMOS晶體管24的源與電源端子(與鎖存電路LT的電源端子相同)之間，當柵信號STRBn成為"L"電平時，能夠將節(jié)點DC改變?yōu)?"H"電平。S卩，如果節(jié)點GP為"L"電平，則能夠將節(jié)點DC改變?yōu)?H"電平，如果節(jié)點GP為 "H"電平，則節(jié)點DC保持先前的狀態(tài)。 接下來，進行用于使位線BL的控制反映鎖存電路LT的狀態(tài)的電壓控制電路CTRL 的結構的說明。電壓控制電路CTRL具備NOR門29a、反相器29b、 NAND門29c、 NOR門29d、 反相器29e、電平轉換器30、 NAND門31a、反相器31b、反相器53a、 NAND門53b及電平轉換 器54。 NOR門29a、反相器29b作為邏輯門部而起作用，該邏輯門部在信號RVFY為"H"電 平時(即讀出操作執(zhí)行時，檢驗操作執(zhí)行時(以下，稱為"讀出類操作"))，不使鎖存電路LT 的輸出影響位線BL的控制。SP，成為這樣的結構雖然在NOR門29a的輸入端子的一個上 連接著節(jié)點DCn，但是通過將信號RVFY設定為"H"電平，可忽視該節(jié)點DCn的狀態(tài)。S卩，在 讀出類操作中，并不依賴于在鎖存電路LT中保存的數(shù)據(jù)，而能夠用由信號RVFY確定的預定 的數(shù)據(jù)控制電路20進行讀出操作。 如圖8所示，該半導體存儲裝置由多個數(shù)據(jù)控制電路20構成，各個數(shù)據(jù)控制電路 20的信號RVFY能夠形成為根據(jù)例如地址、數(shù)據(jù)輸入輸出端子I/O等被分組了的信號(例 如RVFY_a、 RVFY_b)。如果將這些信號在全部的數(shù)據(jù)控制電路20中設定為相同，則全部的 數(shù)據(jù)控制電路20將被激活而進行讀出類操作。例如，如果分別地控制信號RVFY_a和信號 RVFY_b，則可僅使被輸入了信號RVFY_a的數(shù)據(jù)控制電路20被激活，而RVFY_b并不工作等， 能夠僅使被輸入了預定的信號的數(shù)據(jù)控制電路20激活。這樣設定的理由是因為，優(yōu)選使 檢驗操作與讀出操作在盡可能相同的條件下工作。并且，關于信號RVFY的分組，是因為要 能夠限制被激活的數(shù)據(jù)控制電路20的數(shù)量，同時調整從位線流入字線的電流量。但是，另 一方面，只要不將信號RVFY設定為"H"，則基于該信號RVFY所實現(xiàn)的控制也能夠設定為基 于鎖存電路LT的數(shù)據(jù)的操作。 反相器29b的輸出信號DCOUTn與信號MATSEL —同輸入至NAND門29c 。信號 MATSEL是在待機狀態(tài)、存儲塊MAT為非選擇時等，變成"L"電平的信號。若信號MATSEL為 "L"電平，則經(jīng)由電平轉換器30，信號G_PCM1及G_PCM2被設定為"H"電平，由此PMOS晶體 管33a、34b及43a、43b變?yōu)榻刂?，從而對?jié)點DSA進行充電的路徑被切斷。并且，經(jīng)由NAND 門31a及反相器31b，信號G—GND被設定為"H"，從而NMOS晶體管36成為導通狀態(tài)，成為將 節(jié)點DSA放電至接地電位或VUB端子的電位的狀態(tài)。 并且，NAND門29c的輸出信號CTL_P及NAND門53b的輸出信號CTL_P2，成為NAND 門31a的輸入信號。NAND門31a的輸出信號進而輸入至反相器31b，反相器31b輸出前述 的信號G_GND。在信號CTL_P與信號CTL_P2雙方都被設定為"H"電平的情況下，信號G_ GND由NAND門29e的輸出信號所控制，該信號G_GND是對節(jié)點DSA的放電工作進行控制的信號。 還有，電平轉換器30，如圖9所示，是連接例如NMOS晶體管30a、30c、PM0S晶體管 30d、30e及反相器30b而構成的電路。在電源端子與接地端子之間分別連接晶體管30a與 30d、晶體管30c與30e，并交叉連接晶體管30d與30e的柵及漏而構成。晶體管30a的柵被 設定為電平轉換器30的輸入端子。晶體管30c的柵經(jīng)由反相器30b連接至輸入端子。
從該電平轉換器30的輸出端子0UT輸出的輸出信號G—PCM1的振幅，為電平轉換
16后的電壓V—BST。電平轉換前的電源，雖然在此并未圖示，但是與反相器30b的電源相同(例 如Vdd)。在電平轉換器30的輸入端子IN上，輸入前述的信號CTL_P，信號V_SEL對應于前 述的電壓V—BST。電平變換器54也為與電平轉換器30相同的電路結構。電平轉換器54的 輸出G_PCM2對成為后述的復位脈沖控制電路RSTCTL的充電通路的開關的P溝道晶體管進 行控制。 接下來，關于數(shù)據(jù)控制電路20的復位脈沖控制電路RSTCTL的電路結構的細節(jié)，參
照圖10進行說明。復位脈沖控制電路RSTCTL由復位電壓設定電路VRSTC、電流保持電路
頂EM及信號輸出電路SOUT構成。復位脈沖控制電路RSTCTL，作為整體具有以下功能對于
連接了被執(zhí)行復位操作的選擇存儲單元MC的節(jié)點DSA，施加具有復位操作所需的預定電流
及預定電壓的復位脈沖。(復位電壓設定電路VRSTC的結構) 復位電壓設定電路VRSTC是將連接至節(jié)點DSA的位線BL的電壓設定為復位電壓 Vreset的電路。復位電壓設定電路VRSTC具備在反相輸入端子上被供給復位電壓Vreset 的差動放大器41。在差動放大器41的非反相輸入端子上，連接節(jié)點DSA，并被供給位線BL 的電位。在差動放大器41的輸出節(jié)點OUTamp上，連接著由PMOS晶體管44a、44b、43a、43b 構成的電流反射鏡電路。如圖10所示，在被進行電流反射鏡連接的PMOS晶體管44a、44b 的柵上，連接著輸出節(jié)點OUTamp。 PMOS晶體管43a、43b為復位脈沖的輸出開關，其根據(jù)在 圖9中說明的鎖存電路LT的數(shù)據(jù)，初始被進行導通/截止控制。當在導通狀態(tài)下向存儲單 元MC施加復位脈沖從而使之變化為高電阻狀態(tài)Roff的情況下，基于后述的電流檢測結果 的柵信號G_PCM2變成"H"電平，從而PMOS晶體管43a、43b成為截止狀態(tài)。在信號G_PCM2 為"L"電平的情況下，PMOS晶體管43a、43b導通，從而繼續(xù)施加復位電壓。復位電壓設定 電路VRSTC以復位電壓Vreset為參考電壓，利用電源VSELH將節(jié)點DSA的電位保持為電壓 Vreset。 在此，在復位操作時流過位線BL的電流Ireset+Ifwd，是使選擇存儲單元MC進行 復位操作的復位電流Ireset與流過圖2A及圖3所示的非選擇單元MC的正向電流Ifwd相 加而得到的電流。 在復位電壓設定電路VRSTC中，連接至輸出節(jié)點OUTamp的PMOS晶體管42是在復 位電壓設定電路VRSTC停止期間將輸出節(jié)點OUTamp保持為預定的電壓的上拉晶體管。并 且，在電流反射鏡電路的PMOS晶體管44a與接地端子之間，串聯(lián)連接有NMOS晶體管45a、 45b。 NMOS晶體管45a、45b，通過信號RESET_P及為了預定的恒定電流控制而準備的信號 IREF_BLD被輸入至其柵而導通，從而使電流Ibid流至接地端子，并使輸出至節(jié)點DSA的復 位電壓Vreset穩(wěn)定。信號RESET_P如前所述，是在進行復位操作的情況下上升為"H"電平 的信號。 在此，在對于節(jié)點DSA施加復位電壓Vreset時，流過NMOS晶體管44a的電流是經(jīng) 由節(jié)點DSA流至位線BL的電流Ireset+Ifwd與經(jīng)由NMOS晶體管45a、45b流至接地端子的 電流Ibld相加而成的電流。利用由PMOS晶體管44a、44b構成的電流反射鏡電路，該復位操 作時的電流被反射至節(jié)點CM1偵"即，在與PMOS晶體管44b的漏端子連接的節(jié)點CM1上， 流過當節(jié)點DSA被設定為復位電壓Vreset時所流動的電流Ibld+(Ireset+Ifwd)。 [O1 OS](電流保持電路MEM的結構)
電流保持電路MEM連接于節(jié)點CM1。 NM0S晶體管46a、46b并聯(lián)地連接至節(jié)點CM1， 晶體管46b的源與晶體管46a的柵端子GBK連接。并且，晶體管46b的源與NMOS晶體管 46c的漏連接，晶體管46c的源接地。作為電容器而起作用的NMOS晶體管46d的柵連接至 柵端子GBK，其源及漏都接地。 在晶體管46c根據(jù)信號GRST變成截止狀態(tài)時，晶體管46a成為在由晶體管46b傳 送至柵端子GBK的電壓下使來自節(jié)點CM1的電流流過的電流通路。 在晶體管46b的柵上，輸入信號GTRN。在信號GTRN的電壓比電壓VCM1 (節(jié)點CM1 的電位)+Vtn(將電壓VCMl的基板偏壓效應考慮在內了的晶體管46b的閾值電壓)充分高 的情況下，柵端子GBK的電位與節(jié)點CM1成為相同電位。此時，晶體管46a成為二極管電連 接的狀態(tài)。并且，通過即使在將預定定時下的節(jié)點CM1的電位傳送至柵端子GBK之后，也保 持晶體管46c的截止狀態(tài)不變，能夠在該預定定時下使經(jīng)由晶體管46a從節(jié)點CM1流向接 地端子的電流持續(xù)流動。即，晶體管46a 46d為這樣的電路在預定的定時下暫時存儲流 過節(jié)點CM1的電流，并且在之后也使之持續(xù)流動。通過采用該電流保持電路MEM，能夠使在 向選擇存儲單元MC施加復位電壓VRESET之前流過節(jié)點CM1的電流，在之后的復位操作時 也持續(xù)流動。(信號輸出電路SOUT的結構) 信號輸出電路SOUT也連接至節(jié)點CMl。 NMOS晶體管47a、47b為共同被信號DET1 所控制的開關。并且，晶體管48a、48b為電流反射鏡電路，其將流至晶體管48a側的電流反 射至與晶體管47b連接的節(jié)點CM2側。 在節(jié)點CM2上，連接有由PM0S晶體管49a、49b構成的電流反射鏡電路。在此，晶 體管49b側的柵與漏共同被進行二極管連接，在晶體管49b的漏上，串聯(lián)地連接有NMOS晶 體管50a、50b。晶體管50a為由信號DET1進行控制的開關，晶體管50b是設定參考電流 Irefrst的晶體管，該參考電流Irefrst判定流至位線BL的復位電流Ireset的變化。晶體 管50b基于信號GIrefrst而導通。信號GIrefrst為能夠以晶體管50b的晶體管尺寸使參 考電流Irefrst流過的預定的電壓。 在信號輸出電路S0UT中，若根據(jù)信號DETl而晶體管47a、47b、50a變成導通狀態(tài)， 則在由晶體管48a、48b構成的電流通路中，將有流過節(jié)點CMl的電流流動，該電流被反射至 節(jié)點CM2。并且，在晶體管50a、50b上，流過參考電流Irefrst。節(jié)點CM2是用于這樣的工作 的節(jié)點對用于該復位操作判定的參考電流Irefrst與流過節(jié)點DSA的電流進行比較。用 NAND門51a判定流過節(jié)點CM2的電流，并從反相器51b輸出信號FLGRST。
在NAND門51a上，輸入信號DET2作為使能信號。信號FLGRST，當為"H"電平時， 表示處于復位完成了的狀態(tài)。信號FLGRST經(jīng)由反相器53a輸入至NAND門53b，該NAND門 53b控制節(jié)點DSA的電壓。與此同時，在NAND門53a上，輸入信號DCOUTn、信號MATSEL及 信號RESET_P。當NAND門53b的輸出信號CTL_P2為"L"電平時，經(jīng)由電平轉換器54而將 信號G_PCM2設定為"L"電平，從而可以向節(jié)點DSA施加復位電壓。反之，當信號CTL_P2為 "H"電平時，將信號G_PCM2設定為"H"電平，從而使PMOS晶體管43a及43b截止，并且經(jīng)由 NAND門31a、反相器31b而將G_GND設定為"H"電平，從而利用晶體管36對節(jié)點DSA進行 放電。(復位脈沖控制電路RSTCTL的工作)
該復位脈沖控制電路RSTCTL是在復位操作時在位線BL上施加復位電壓Vreset 的電路，其具有這樣的功能以流過選擇位線BL的電流的變化檢測存儲單元的復位完成了 的情況，從而自動地停止復位電壓施加。 存儲單元MC，雖然在復位操作前處于有數(shù)PA以上的電流流過的狀態(tài)，但是若復 位操作完成而變化為高電阻狀態(tài)，則可變電阻元件VR的電阻值將變化為100MQ左右從而 幾乎無電流流過。但是，沒有電流流過的僅是選擇存儲單元MC，在采用了如圖2A所示的緩 和二極管的逆向泄漏電流Irev那樣的電壓施加方式的情況下，在存儲塊MAT上將流過恒定 的正向電流Ifwd。并且，本實施方式的復位脈沖控制電路RSTCTL，為了使復位電壓Vreset 穩(wěn)定，有意地使從節(jié)點DSA至接地端子流過電流Ibld。本實施方式的復位脈沖控制電路 RSTCTL，這樣即使在選擇位線BL上包括流過選擇存儲單元MC的電流以外的背景電流，也能 夠檢測選擇存儲單元的電流變化。 在采用圖2A所示的電壓施加方法所進行的存儲單元MC的復位操作中，首先在全 部的字線WL上施加電壓Vreset-Va 。其后，在選擇位線上施加復位電壓Vreset。在該狀 態(tài)下，在非選擇狀態(tài)的存儲單元上，流過正向電流Ifwd。在此，電流保持電路MEM的NMOS 晶體管46a的電流通路，是使激活晶體管47a的電流通路之前的電流持續(xù)流動的電流通路。 在正向電流Ifwd流過非選擇狀態(tài)的存儲單元期間，將信號DETl設定為"L"電平，從而將信 號輸出電路SOUT設定為截止狀態(tài)。此時，在NMOS晶體管46a的電流通路中，流過以下的電 流經(jīng)由位線BL流至選擇存儲單元MC以外的非選擇存儲單元的正向電流Ifwd，和從晶體 管45a、45b泄漏的電流Ibld。但是，也可以采用圖IB所示的電壓施加方法形成為不使正向 電流Ifwd流過的操作。 此后，使選擇字線WL的電位下降至OV，從而對于選擇存儲單元MC執(zhí)行復位操作。 在此，將信號DET1設定為"H"電平，從而使得在晶體管47a、48a的電流通路中流過這樣的 電流該電流流過節(jié)點CMl。 此時，將信號GTRN設定為"L"電平。在此，優(yōu)選晶體管46a與一般用于電流反 射鏡電路的晶體管尺寸同樣地，形成為充分抑制了溝道長度調制效應的尺寸。即，若柵電 壓被確定，則能夠在寬范圍的漏電壓區(qū)域，減小流過晶體管46a的電流量的變化。從而， 即使將信號GTRN設定為"L"電平，也能夠通過作為電容器的晶體管46d保持節(jié)點GBK的 電位，從而使NMOS晶體管46a持續(xù)流過電流Ifwd+Ibld。因此，晶體管47a、48a的電流 通路作為以下的電流通路而起作用在復位操作時，在經(jīng)由節(jié)點DSA流至位線BL的電流 Ibld+(Ireset+Ifwd)之中，使流至選擇存儲單元MC的復位電流Ireset流過。
也就是說，將不使復位電流流過選擇存儲單元MC的狀態(tài)的電流存儲于電流保持 電路IMEM的晶體管46a側的電流通路中。其后，通過使復位電流Ireset開始流過選擇存 儲單元MC，能夠僅使流過選擇存儲單元MC的復位電流Ireset流過信號輸出電路SOUT的晶 體管47a側的電流通路。 如果采用本實施方式的復位脈沖控制電路RSTCTL，則在復位操作時從復位電壓設 定電路VRSTC被反射至節(jié)點CMl的電流之中，僅用于選擇存儲單元MC的復位操作的復位電 流Ireset流至信號輸出電路SOUT側。信號輸出電路SOUT能夠基于該復位電流Ireset，檢 測存儲單元MC的電阻狀態(tài)，并對復位脈沖控制電路RSTCTL的工作進行控制。即，在復位電 流Ireset流過的情況下，信號CTL_P2及信號G_PCM2成為"L"電平，從而在選擇存儲單元MC上繼續(xù)施加復位電壓Vreset。另一方面，在沒有復位電流Ireset流過的情況下，對于選 擇存儲單元MC的復位操作完成，從而信號CTL_P2及信號G_PCM2成為"H"電平，停止復位 電壓Vreset的施加。(第1實施方式的半導體存儲裝置的各操作) 接下來，關于本實施方式的電阻變化存儲裝置的讀出操作、置位操作及復位操作，
參照圖11A 圖14B進行說明。(電阻變化存儲裝置的讀出操作) 圖IIA是電阻變化存儲裝置的讀出操作時的時序圖，圖11B所示的表3，示出了讀 出操作時的特定的定時下的幾個節(jié)點的狀態(tài)。在讀出操作中，如圖2B的表2所示，在選擇 位線BL上施加讀出電壓Vread。于是，與存儲單元MC的電阻狀態(tài)相應地，基于圖5中所示 的二個操作點PrO、Prl的單元電流1on、Ioff流過。從而，以其中間的電流作為讀出的判定 電流Ith而進行讀出操作。在本實施方式中，以直至將通過讀出操作所讀出的數(shù)據(jù)保存在 鎖存電路LT中為止作為讀出操作。 首先，在進行讀出操作之前，將鎖存電路LT設定為用于讀出操作的初始狀態(tài)。艮卩， 將信號SEL_ALL設定為"H"電平，從而將鎖存電路LT的節(jié)點DC設定為"L"電平(參照圖 11B的表3)。并且。將表示讀出操作的執(zhí)行的信號RVFY—P設定為"H"電平，從而進行讀出 操作。 如圖11A所示，首先，在時刻r0，在包括選擇存儲單元MC的存儲塊MAT中，在選擇 字線WL和非選擇字線WL上共同施加讀出電壓Vread。 接下來，在時刻rl，將選擇位線BL預充電至讀出電壓Vread。并且，與選擇位線連 接的讀出節(jié)點NSEN也與選擇位線BL同時被進行預充電。在此，非選擇存儲單元MC因為不 與選擇位線BL連接，所以并不被預充電(參照圖11B的表3)。與圖9所示的節(jié)點DSA連接 的位線BL的電壓，由在NM0S晶體管21的柵上施加的鉗位電壓BLCLAMP所控制。因此，在 時刻rl，將信號RVFY_P設定為"H"電平，從而將晶體管36設定為非導通狀態(tài)，同時將鉗位 電壓BLCLAMP設定為Vread+Vtn。在此，電壓Vtn是這樣的電壓，其相當于將讀出電壓Vread 的基板偏壓效應考慮在內而得到的晶體管21的閾值電壓。 接下來，在時刻rl r2期間，將信號PRECHG設定為"H"電平。由此，使NM0S晶 體管32b導通，使經(jīng)由鉗位晶體管21對讀出節(jié)點NSEN進行預充電的供給電流增加，從而能 夠快速進行向選擇位線BL的預充電。此時，NM0S晶體管32a側，流過讀出判定所需的參考 電流IREF_R。 接下來，在時刻r2，使預充電信號PRECHG下降，并且將選擇字線WL放電至0V。由 此，字線WL及位線BL的狀態(tài)變成如圖2B的表2所示。從選擇位線BL向選擇字線WL，流 過與單元的電阻狀態(tài)相應的電流。在此，在選擇存儲單元MC為高電阻狀態(tài)(Roff)的情況 下，選擇位線BL的電位保持為Vread。另一方面，在選擇存儲單元MC為低電阻狀態(tài)(Ron) 的情況下，在選擇存儲單元MC上流過單元電流Icell，并且選擇位線BL的電位稍微下降。
時刻r2 r3的時間成為實質的數(shù)據(jù)讀出時間。讀出節(jié)點NSEN根據(jù)參考電流 IREF—R與流過單元的單元電流Icell之差，逐漸放電，從而電位下降。數(shù)據(jù)的讀出通過以 下過程而進行判定在時刻r2充電至讀出節(jié)點NSEN的電容(電容器35及寄生電容)的 電荷，至時刻r3為止是否放電至預定的電位(參考電位VREF—R)。例如，在讀出節(jié)點NSEN的寄生電容為100fF、參考電流IREF—R為0. 2iiA、定時r2 r3的時間為500ns、讀出節(jié)點 NSEN的預充電電位Vread為2. 5V、參考電位VREF_R為1. 5V的情況下，成為將判定電流Ith 設定為0.4iiA的判定工作。 如圖9所示，讀出節(jié)點NSEN的電位，在由差動放大器22放大之后，經(jīng)由數(shù)據(jù)傳送 電路23輸入至PMOS晶體管24的節(jié)點GP。在讀出操作時，數(shù)據(jù)傳送電路23激活反相器 23a、23b，從而驅動節(jié)點GP。從而，例如，在讀出節(jié)點NSEN的電位比VREF_R高的情況下，若 換言之則在存儲單元MC處于高電阻狀態(tài)并且單元電流Icell比0. 4ii A小的情況下，節(jié)點 GP成為"L"電平。另一方面，在讀出節(jié)點NSEN的電位比VREF—R低的情況下，若換言之則在 存儲單元MC處于低電阻狀態(tài)并且單元電流Icell比0. 4 ii A大的情況下，節(jié)點GP成為"H" 電平。 接下來，在時刻r3，將信號STRBn設定為"L"電平，從而使PMOS晶體管導通，將讀 出放大器SA的輸出獲取到鎖存電路LT中。鎖存電路LT的節(jié)點，通過初始的數(shù)據(jù)復位而被 設定為節(jié)點DC = "L"電平。從而，在節(jié)點GP為"H"電平的情況下，鎖存電路LT的數(shù)據(jù)并 不改變，節(jié)點DC為"L"電平；在節(jié)點GP為"L"電平的情況下，節(jié)點DC改變?yōu)?H"電平(參 照圖12B的表3)。在為了使鎖存電路LT的節(jié)點DC的狀態(tài)發(fā)生變化而所需的足夠時間經(jīng)過 之后，在時刻r4，將信號STRBn設定為"H"電平。 接下來，在時刻r5，將信號RVFY_P設定為"L"電平，經(jīng)由NMOS晶體管36對選擇位 線BL進行放電。然后，在時刻r6，對非選擇字線WL進行放電，從存儲單元MC向鎖存電路 LT讀出數(shù)據(jù)的讀出操作結束。 在向芯片外部讀出數(shù)據(jù)的情況下，以預定的定時將信號DTS設定為"H"電平，從而 數(shù)據(jù)輸入輸出信號線DQ、 DQn與鎖存電路LT相連接。在節(jié)點DC是與外部輸出引腳同相的 信號的情況下，低電阻狀態(tài)被輸出為數(shù)據(jù)"0"電平、高電阻狀態(tài)被輸出為"1"電平。
(電阻變化存儲裝置的置位操作) 圖12A、圖12B是電阻變化存儲裝置的置位操作時的時序圖，圖12C所示的表4，示 出了置位操作時的特定的定時下的幾個節(jié)點的狀態(tài)。 首先，在開始置位操作之前，將信號RST_U設定為"H"電平，從而將在成為置位操 作的對象的存儲單元陣列中設置的全部的鎖存電路LT的節(jié)點DC設定為"H"電平。其后， 以預定的定時，鎖存電路LT的信號DTS被設定為"H"電平，從而數(shù)據(jù)從芯片外部輸入至鎖 存電路LT。在進行置位脈沖施加的數(shù)據(jù)控制電路中，在節(jié)點DC上被置位"L"電平的數(shù)據(jù)， 在未進行置位脈沖施加的數(shù)據(jù)控制電路中，在節(jié)點DC上被置位"H"電平的數(shù)據(jù)。
由存儲單元的電阻狀態(tài)引起的數(shù)據(jù)的變化，如圖12C的表4所示，存在4種 "1" — "0 "， "0 " — "0 "， " 1" — " 1 "， "0 " — " 1 "。寫入"0 "數(shù)據(jù)的鎖存電路LT的節(jié)點DC從 "H"電平被改寫為"L"電平，寫入"1"數(shù)據(jù)的鎖存電路LT的節(jié)點DC為"H"電平不變。以 下，按照圖12A所示的時序圖，關于置位操作進行說明。 首先，在時刻sO，開始置位脈沖施加操作。在非選擇字線WL上施加非選擇字線電 壓Vset-Va 。 接下來，在時刻sl，將信號SE乙P設定為"H"電平，從而在選擇位線BL上施加置位 電壓Vset。在此，使選擇位線BL的電壓在時刻s0之后的時刻sl上升，是為了不錯誤地在 非選擇存儲單元MC上施加置位電壓Vset的緣故。在圖12A的時序圖中，將在節(jié)點DSA上施加的電壓與經(jīng)由圖4的寄生電阻RI施加在選擇位線BL的節(jié)點03上的電壓雙方重疊地 示出。在以后的時序圖中也是同樣。并且，也可以形成為在選擇位線BL及非選擇位線BL 上施加電壓VP的操作。 在時刻sl，如圖9所示，在選擇位線上，經(jīng)由PMOS晶體管34b、33b、鉗位晶體管21 施加電壓Vset。在此，在鉗位晶體管21的柵上，施加電壓Vset+Vtn。在此，Vtn是這樣的 電壓，其相當于將Vset的基板偏壓效應考慮在內而得到的NMOS晶體管的閾值。由此，經(jīng)由 鉗位晶體管21施加于節(jié)點DSA上的置位脈沖的電壓，成為電壓Vset。 并且，在置位操作中，如前所述，如果不對電流進行鉗位，則在置位操作完成之后 將會進行誤復位。因此，以存儲單元MC不誤復位的方式，將流過PMOS晶體管34b的電流抑 制為鉗位電流Iclamp，從而進行脈沖施加。為此，將NM0S晶體管32b設定為截止狀態(tài)，從而 將NM0S晶體管32a的柵信號G_IREF_R的電壓設定為流過電流Iclamp的程度的電壓。因為 PMOS晶體管34a與34b是電流反射鏡電路連接，所以流過PMOS晶體管34b的電流成為流過 PMOS晶體管34a的電流Iclamp。該電流Iclamp，經(jīng)由鉗位晶體管21流至節(jié)點DSA。在此， 雖然因為置位電壓Vset在通常的操作中成為最高的電壓，所以圖2B所示的那樣的電壓施 加方法是有效的，但是必須將正向電流Ifwd設定得比用于防止誤復位的鉗位電流Iclamp 充分低。 并且，PMOS晶體管33b作為是否輸出置位脈沖的開關而起作用。施加于晶體管 33b上的柵信號G—PCMl，由鎖存電路LT的數(shù)據(jù)所控制。如圖12C的表4所示，在寫入數(shù)據(jù) 為"0"的情況下，鎖存電路LT的節(jié)點DC變成"L"電平。在該情況下，信號G_PCM1 = "L" 電平，PM0S晶體管33b導通，從而將施加于PMOS晶體管34b的源上的電源電壓V_SEL施加 在讀出節(jié)點NSEN上。另一方面，在寫入數(shù)據(jù)為"1"的情況下，鎖存電路LT的節(jié)點DC變成 "H"電平。在該情況下，信號G—PCM1變成"H"電平，從而PMOS晶體管33a、33b截止，并且信 號G_GND變成"H"電平，從而節(jié)點DC被接地。也就是說，被設定為節(jié)點DC ="H"電平的數(shù) 據(jù)控制電路并不在位線BL上施加置位脈沖。 圖12A的時刻si s2的期間成為置位操作時間Tset。若在置位操作時間Tset 內，存儲單元MC的狀態(tài)從高電阻狀態(tài)變化為低電阻狀態(tài)，則以轉變快的用"快"表示、轉變 慢的用"慢"表示的方式，選擇位線BL的電壓發(fā)生變化。在此，"快"表示存儲單元快速地轉 變?yōu)榈碗娮锠顟B(tài)的情況，"慢"表示存儲單元緩慢地轉變?yōu)榈碗娮锠顟B(tài)的情況。即，若存儲單 元MC從高電阻狀態(tài)變化為低電阻狀態(tài)，則在存儲單元MC中將流過電流。此時，因為鉗位電 流Iclamp固定，所以存儲單元MC和二極管Di所引起的電壓下降的總計降低。從而，若電 阻狀態(tài)的變化完成，則選擇位線的電位，如圖12A所示，從Vset變化為Vset'。關于與在直 至時刻s2為止的期間內狀態(tài)未轉變的存儲單元MC連接的位線BL的電位，在圖12A中用虛 線表示。 在經(jīng)過了置位操作時間Tset之后，在時刻s2將信號SET_P設定為"L"電平，經(jīng)由 NMOS晶體管37對位線BL進行放電。然后，在時刻s3對非選擇字線WL進行放電，并結束置 位脈沖施加操作。 在此，在圖12A所示的置位脈沖施加操作中，因為使鉗位電流Iclamp原樣流過來
進行選擇位線BL的充電，所以如圖12A所示，上升時間有可能非常慢。 于是，圖12B所示的時序圖示出了如下的例子在時刻si' s2'的期間，將選擇位線BL預先充電至置位電壓Vset，將從時刻s2'的選擇字線WL的放電直至時刻s3'為止 的期間設定為置位操作時間Tset。在該情況下，因為直至時刻s2'為止并不在選擇存儲單 元MC上施加置位電壓Vset，所以能夠不進行電流鉗位地使選擇位線BL的電位上升。這能 夠通過以下的過程來執(zhí)行在時刻si' s2'，將信號PRECHG設定為"H"電平，并且為了防 止誤復位而使流過PM0S晶體管34b的電流比電流Iclamp大。
(電阻變化存儲裝置的復位操作) 圖13、圖14A是電阻變化存儲裝置的復位操作時的時序圖，圖14B所示的表5，示 出了在復位操作時的特定的定時下的幾個節(jié)點的狀態(tài)。在此，圖13是比較例的復位脈沖施 加操作的時序圖。首先，使用圖13說明比較例的復位脈沖施加操作。 首先，在時刻rsO'，在非選擇字線WL上施加電壓Vreset-Va ，并同時在非選擇位 線BL上施加0V或V P 。 接著，在時刻rsl'，將信號RESET_P設定為"H"電平，并在選擇位線BL上施加復位 電壓Vreset。 在此，圖13的時刻rsl' rs2'的期間成為復位操作時間Treset。若在復位操作 時間Treset內，存儲單元MC的狀態(tài)從低電阻狀態(tài)變化為高電阻狀態(tài)，則以轉變快的用"快" 表示、轉變慢的用"慢"表示的方式，選擇位線BL的電壓發(fā)生變化。在此，"快"表示存儲單 元快速地轉變?yōu)楦唠娮锠顟B(tài)的情況，"慢"表示存儲單元緩慢地轉變?yōu)楦唠娮锠顟B(tài)的情況。 關于與在直至時刻rs2'為止的期間內狀態(tài)未轉變的存儲單元MC連接的位線BL的電位，在 圖13中用虛線表示。若存儲單元MC從低電阻狀態(tài)變化為高電阻狀態(tài)，則如圖7的復位操 作時的操作點所示，供給于存儲單元MC的電壓變大。從而，若電阻狀態(tài)的變化完成，則選擇 位線BL的節(jié)點03的電位如圖13所示那樣上升。 在復位操作時，雖然在存儲單元MC為低電阻狀態(tài)的情況下，由二極管Di、布線部 等的寄生電阻引起的電壓下降大，但是若成為高電阻狀態(tài)，則大部分電壓將集中于存儲單 元MC。若使復位操作時間Treset為對于全部的存儲單元都相同的、預先確定的預定時間， 則因為如圖13所示的波形那樣電阻狀態(tài)改變越快，在復位完成后上升的施加電壓被施加 越長時間，所以誤置位的危險變高。 圖14A是由本實施方式的復位脈沖控制電路RSTCTL所進行的復位脈沖施加操作
的時序圖。使用該圖14A對本實施方式的復位脈沖施加操作進行說明。 首先，在開始復位操作之前，將信號RST_U設定為"H"電平，從而將在成為復位操
作的對象的存儲塊MAT中設置的全部的鎖存電路LT的節(jié)點DC設定為"H"電平。其后，以
預定的定時，鎖存電路LT的信號DTS被設定為"H"電平，從而數(shù)據(jù)從芯片外部輸入至鎖存
電路LT。在進行復位脈沖施加的數(shù)據(jù)控制電路中，在節(jié)點DC上被置位"L"電平的數(shù)據(jù)，在
未進行復位脈沖施加的數(shù)據(jù)控制電路中，在節(jié)點DC上被置位"H"電平的數(shù)據(jù)。 由存儲單元MC的電阻狀態(tài)引起的數(shù)據(jù)的變化，如圖14B的表5所示，存在4種
"1" — "0"， "0" — "0"， " 1" — " 1 "， "0" — " 1 "。在復位操作時，寫入"1"數(shù)據(jù)的鎖存電路
LT的節(jié)點DC從"H"電平被改寫為"L"電平，寫入"O"數(shù)據(jù)的鎖存電路LT的節(jié)點DC為"H"
電平不變(參照圖14B的表5)。 雖然在上述的置位操作中，在該狀態(tài)下開始置位脈沖施加操作，但是在復位操作 中，在進行復位脈沖施加操作之前，進行預讀操作。
首先，在存儲單元MC的狀態(tài)變化相當于"1"—"0"、"0"—"0"的2個狀態(tài)的情況 下，不需要在存儲單元MC上施加復位脈沖。因此，在預讀操作中，讀出節(jié)點NSEN不被進行 預充電。因為在數(shù)據(jù)控制電路中，節(jié)點DC已經(jīng)變成"H"電平，所以即便將信號STRBn設定 為"L"電平而獲取讀出數(shù)據(jù)，鎖存電路LT的數(shù)據(jù)也無變化。 接下來，在存儲單元MC的狀態(tài)變化為"1"—"l"的情況下，在讀出操作中，讀出節(jié) 點NSEN被預充電。數(shù)據(jù)傳送電路23的反相器23a、23b被激活，因為在已處于高電阻狀態(tài) 的存儲單元MC中，首先讀出節(jié)點NSEN變成"H"電平，從而差動放大器的輸出成為"L"電 平，所以節(jié)點GP變成"L"電平。若將信號STRBn設定為"L"電平而獲取讀出數(shù)據(jù)，則節(jié)點 DC從"L"電平改變?yōu)?H"電平。 而且，在存儲單元MC的狀態(tài)變化為"0"—"l"的情況下，在讀出操作中，讀出節(jié)點 NSEN也被進行預充電。因為在處于低電阻狀態(tài)的存儲單元MC中，首先讀出節(jié)點NSEN變成 "L"電平，從而差動放大器的輸出成為"H"電平，所以節(jié)點GP變成"H"電平。即便將信號 STRBn設定為"L"電平而獲取讀出數(shù)據(jù)，DC也為"L"電平不變。從而，僅將選擇存儲單元 MC的狀態(tài)改變?yōu)?0" —"1"(將選擇存儲單元MC從低電阻狀態(tài)設定為高電阻狀態(tài))的數(shù) 據(jù)控制電路的節(jié)點DC成為"L"電平。對于該選擇存儲單元MC，復位電壓Vreset被輸出至 位線BL。 以下，關于輸出復位電壓Vreset的操作，按照圖14A進行說明。 首先，在時刻rsO，在選擇字線WL及非選擇字線WL上施加電壓Vreset-Va 。并且，
將信號GRST設定為"H"電平，從而將柵端子GBK設定為"L"電平。 接下來，在時刻rsl，開始進行復位電壓Vreset對于選擇位線BL的施加。電壓 Vreset從圖10所示的復位脈沖控制電路RSTCTL所輸出。并且，將直至此時為止為"H"電 平的信號GRST設定為"L"電平。由此，NMOS晶體管46a的柵端子GBK不處于接地狀態(tài)。
接下來，在時刻rs2，在柵端子GTRN上施加預定的"H"電平的電壓，從而將節(jié)點CMl 的電位傳送至柵端子GBK，將NMOS晶體管46a設定為二極管電連接。并且，直至時刻rs2為 止，復位電壓Vreset對于選擇位線BL的充電結束，從而在非選擇存儲單元MC中，正向電流 Ifwd開始流動。 在時刻rs2 rs3的期間，因為信號DET1為"L"電平，所以流過NMOS晶體管46a 的電流成為有意地流過選擇位線BL的正向電流Ifwd與為了復位脈沖控制電路RSTCTL的 電壓電平穩(wěn)定而流動的電流Ibld之和。如前所述，電流保持電路MEM，在信號GRST為"L" 電平期間，使該電流Ifwd+Ibld持續(xù)流動。只是，如果用圖1B所示的那樣的電壓施加方法 進行復位操作，則將沒有流過選擇位線BL的正向電流Ifwd。 接下來，在時刻rs3，將信號GTRN設定為"L"電平。如前所述，即使將信號GTRN設 定為"L"電平，晶體管46a的節(jié)點GBK的電位Vgbk也由作為電容器的晶體管46d所保持。 因此，NMOS晶體管46a能夠使在時刻rs2 rs3期間流動的電流Ifwd+Ibld持續(xù)流動。
接下來，在時刻rs4，將選擇字線WL放電至0V，從而開始進行復位脈沖對于選擇 存儲單元MC的施加。由此，在選擇位線BL上，除了上述的電流Ifwd+Ibld之外，復位電流 Ireset也開始流動。并且，在時刻rs4，將信號DET1設定為"H"電平，從而開始進行節(jié)點 CM2處的電流的比較。然后，通過在時刻rs5將信號DET2設定為"H"電平，使從信號輸出電 路SOUT輸出與節(jié)點CM2的判定相應的輸出信號FLGRST。
在圖14A中，對在時刻rs4 rs6的使復位電流流動的期間內，存儲單元MC的電
阻狀態(tài)的轉變完成的定時早的單元的選擇位線電壓波形附加"快"，對未完成轉變的存儲單
元MC的選擇位線電壓波形附加"慢"來表示。流過選擇存儲單元MC的復位電流波形，僅
關于電阻狀態(tài)的變化快的存儲單元MC，以Ireset(快)而示出。并且，正向電流波形，僅以
Ifwd(快)示出流過與電阻狀態(tài)的變化快的單元連接的位線BL的正向電流。 如圖10所示，流過存儲單元MC的復位電流Ireset被反射至節(jié)點CM2偵U，在節(jié)點
CM2處與參考電流Irefrst相比較。若在圖14A的定時Trstfast，選擇存儲單元MC的狀態(tài)
發(fā)生變化從而Ireset (快)減小，則通過逐漸變得比參考電流Irefrst小，節(jié)點CM2的操作
點發(fā)生變化，而信號FLGRST變成"H"電平。若信號FLGRST變成"H"電平，則信號CTL_P2變
成"H"電平，并且信號G_PCM2也變成電平轉換后的"H"電平，從而復位電壓設定電路VRSTC
的PM0S晶體管43a、43b變成截止狀態(tài)。并且，因為信號G_GND也變成"H"電平，所以NM0S
晶體管36導通，從而節(jié)點DSA及選擇位線BL接地而復位脈沖施加操作結束。 并且，即使在存儲單元MC向復位狀態(tài)的轉變并未完成的情況下，也在預定的時刻
rs6將信號RESET_P設定為"L"電平，從而經(jīng)由NM0S晶體管37對位線BL進行放電，并使復
位脈沖施加操作結束。 最后，在時刻rs7，對非選擇字線WL、非選擇位線BL等進行放電，進而將信號GRST 設定為"H"電平，從而對柵端子GBK進行放電，而使復位操作結束。
(第1實施方式的半導體存儲裝置的效果) 如果采用本實施方式的復位脈沖控制電路RSTCTL，則在復位操作時，在選擇存儲 單元MC的電阻狀態(tài)發(fā)生了變化之后，能夠自動地停止復位電壓施加。該復位電壓的施加的 停止能夠按每一位線BL來進行控制。 在對多個存儲單元MC同時進行復位操作的情況下，若存儲單元MC的性能參差不 齊，則電阻狀態(tài)發(fā)生變化的定時有時會偏離。若采用對于多個存儲單元MC僅施加相同的時 間的復位脈沖的操作，則復位操作較早完成了的存儲單元MC有可能錯誤地被進行置位操 作。本實施方式的復位脈沖控制電路RSTCTL，因為按每一位線BL自動地停止復位電壓的施 加，所以發(fā)生誤置位的可能性降低。 并且，利用圖2A所示的那樣的對存儲塊MAT的電壓施加方法，具備電流保持電路 MEM，該電路即使在復位電流Ireset以外的電流(例如正向電流Ifwd等)流過位線BL的 情況下，也存儲這些電流。因此，能夠在當復位操作執(zhí)行時流過位線BL的電流之中，僅檢測 用于選擇存儲單元MC的復位操作的電流Ireset，從而正確地進行復位脈沖的控制。本實施 方式的電阻變化存儲裝置，能夠有效地抑制存儲單元MC的復位操作后的誤置位的發(fā)生。
在本實施方式的電阻變化存儲裝置中，電流保持電路MEM所存儲的電流，是正向 電流Ifwd與流過復位電壓設定電路VRSTC的電流Ibid相加而得到的電流。但是，在復位 電壓設定電路VRSTC中沒有電流Ibld流動的情況下，電流保持電路MEM所保持的電流，也 可以僅是正向電流Ifwd。并且，在利用圖1B所示的電壓施加方法而沒有正向電流Ifwd流 動的情況下，電流保持電路IMEM所保持的電流也可以僅是流過復位電壓設定電路VRSTC的 電流Ibld。[第2實施方式](第2實施方式的半導體存儲裝置的結構)
接下來，關于本發(fā)明的第2實施方式進行說明。在本實施方式的電阻變化存儲裝 置中，存儲塊MAT、數(shù)據(jù)控制電路20等的結構與上述的第1實施方式的電阻變化存儲裝置相 同。本實施方式的電阻變化存儲裝置其復位脈沖控制電路RSTCTL的結構與第1實施方式 的電阻變化存儲裝置不同。以下，關于本實施方式的數(shù)據(jù)控制電路20的復位脈沖控制電路 RSTCTL，參照圖15進行說明。 復位脈沖控制電路RSTCTL由復位電壓設定電路VRSTC、電流保持電路MEM及信號 輸出電路SOUT構成。(復位電壓設定電路VRSTC的結構) 本實施方式的復位電壓設定電路VRSTC是將連接至節(jié)點DSA的位線BL的電壓設 定為復位電壓Vreset'的電路。復位電壓設定電路VRSTC具備被進行電流反射鏡連接的 PMOS晶體管44a、44b，作為該電流反射鏡電路的輸出開關的PMOS晶體管43a、43b。晶體管 43a、43b的開關操作與第1實施方式相同。 本實施方式的復位電壓設定電路VRSTC，在如下點上與第1實施方式不同輸出至 節(jié)點DSA的復位電壓Vreset'是將在PMOS晶體管43a上施加的電源電壓VSELH減去晶體 管44a的閾值電壓(Vtp)的量而得到的電壓。 在本實施方式中，在施加復位電壓Vreset'時，流過電流反射鏡電路的PMOS晶體 管43a的電流，是使選擇存儲單元MC進行復位操作的復位電流Ireset與流過非選擇存儲 單元MC的正向電流Ifwd相加而得到的電流。利用由PMOS晶體管44a、44b構成的電流反射 鏡電路，在位線BL上施加復位電壓Vreset'時的電流被反射至節(jié)點CMl側。S卩，在與PMOS 晶體管44b的漏端子連接的節(jié)點CMl上，流過當節(jié)點DSA被設定為復位電壓Vreset'時所 流動的電流Ireset+Ifwd。 [O187](電流保持電路MEM的結構) 電流保持電路MEM連接于節(jié)點CMl 。構成電流保持電路MEM的NMOS晶體管46a 46d的結構及電流保持電路MEM的功能與第1實施方式相同。即，晶體管46a 46d為這 樣的電路在預定的定時下暫時存儲流過節(jié)點CM1的電流，并且在之后也使之持續(xù)流動。通 過采用該電流保持電路頂EM，能夠使在向選擇存儲單元MC施加復位電壓VRESET之前流過 節(jié)點CMl的電流，在之后的復位操作時也持續(xù)流動。在此，因為并不存在第1實施方式中的 電流Ibld，所以流過晶體管46a的電流通路的電流僅為Ifwd。
(信號輸出電路SOUT的結構) 信號輸出電路SOUT具備差動放大器41，該差動放大器41在非反相輸入端子上連 接節(jié)點DSA，在反相輸入端子上連接節(jié)點CM1。在此，在節(jié)點CMl上，串聯(lián)連接有NMOS晶體 管50a、50b。與第1實施方式同樣，晶體管50b是設定參考電流Irefrst的晶體管，該參考 電流Irefrst判定復位電流Ireset的變化。 差動放大器41對流過選擇位線BL的電流Ireset+Ifwd與流過位線BL的正向電流 Ifwd及參考電流Irefrst之和進行比較。差動放大器41的輸出節(jié)點OUTamp連接至NAND 門51a。 NAND門51a的輸出端子經(jīng)由反相器51b、51c而輸入至SR觸發(fā)電路，該SR觸發(fā)電 路由NAND門51f、51d所構成。在NAND門51a及SR觸發(fā)電路上，輸入信號DET2作為使能 信號。從該SR觸發(fā)電路經(jīng)由反相器51e輸出信號LTFLG。 若通過信號DET1而晶體管50a變成導通狀態(tài)，則在晶體管50a、50b上流過參考電流Irefrst。如上所述，差動放大器41對流過位線BL的正向電流Ireset+Ifwd與流過位線 BL的正向電流Ifwd及參考電流Irefrst之和進行比較。該結果經(jīng)由NAND門51a及SR觸 發(fā)電路而輸出。 若復位操作完成則流過存儲單元MC的電流Ireset減少，從而輸出信號LTFLG變 成"H"電平。信號LTFLG代替信號FLGRST經(jīng)由反相器53a輸入至NAND門53b，該NAND門 53b控制節(jié)點DSA的電壓。當NAND門53b的輸出信號CTL_P2為"L"電平時，經(jīng)由電平轉換 器54而將信號G_PCM2設定為"L"電平，從而可以向節(jié)點DSA施加復位電壓。反之，當信號 CTL_P2為"H"電平時，將信號G_PCM2設定為"H"電平，從而PM0S晶體管43a及43b截止， 并且經(jīng)由NAND門31a、反相器31b而將信號G_GND設定為"H"電平，從而利用晶體管36對 節(jié)點DSA進行放電。在此，因為電流比較結果的輸出信號由SR觸發(fā)電路輸出，所以即使在 用NMOS晶體管36對位線BL急劇地進行了放電的情況下，信號LTFLG也不會再次反轉。
(復位脈沖控制電路RSTCTL的工作) 本實施方式的復位脈沖控制電路RSTCTL也具有如下功能在復位操作時，以流過 選擇位線BL的電流的變化檢測存儲單元MC的復位完成了的情況，從而自動地停止復位電 壓施加。 在存儲單元MC的復位操作中，首先在全部的字線WL上施加電壓Vreset-Va 。其 后，在選擇位線BL上施加復位電壓Vreset。在該狀態(tài)下，在非選擇狀態(tài)的存儲單元MC上， 流過正向電流Ifwd。 在此，電流保持電路MEM的NMOS晶體管46a的電流通路，是使對于選擇存儲單元 的復位操作執(zhí)行之前的電流持續(xù)流動的電流通路。在正向電流Ifwd流過非選擇狀態(tài)的存 儲單元MC期間，將信號DET1、DET2設定為"L"電平，從而將信號輸出電路SOUT設定為截止 狀態(tài)。此時，在NMOS晶體管46a的電流通路中，流過以下的電流經(jīng)由位線BL流至選擇存 儲單元MC以外的存儲單元的正向電流Ifwd。此后，使選擇字線WL的電位下降至OV，從而 對于選擇存儲單元MC執(zhí)行復位操作。 如果采用本實施方式的復位脈沖控制電路RSTCTL，則在復位操作時，對從復位電 壓設定電路VRSTC被反射至節(jié)點CM1的電流Ireset+Ifwd與正向電流Ifwd及參考電流 Irefrst之和進行比較?；谠摫容^結果，信號輸出電路SOUT能夠檢測存儲單元MC的電阻 狀態(tài)，并對復位脈沖控制電路RSTCTL的工作進行控制。即，在復位電流Ireset流過的情況 下，信號CTL_P2及信號G_PCM2變成"L"電平，從而在選擇存儲單元MC上繼續(xù)施加復位電 壓Vreset。另一方面，在沒有復位電流Ireset流過的情況下，對選擇存儲單元MC的復位操 作完成，從而信號CTL_P2及信號G_PCM2變成"H"電平，停止復位電壓Vreset的施加。
(第2實施方式的半導體存儲裝置的復位操作) 接下來，關于本實施方式的電阻變化存儲裝置的復位操作，參照圖16進行說明。
圖16是由本實施方式的復位脈沖控制電路RSTCTL進行的復位脈沖施加操作的時 序圖。復位脈沖施加操作前的向鎖存電路LT的數(shù)據(jù)輸入操作、預讀操作與第1實施方式相 同。 在本實施方式中，在時刻rsl以后供給選擇位線BL的電壓Vreset'的值與圖14A 所示的第1實施方式不同。復位電壓Vreset'是將在PMOS晶體管43a上施加的電源電壓 VSELH減去晶體管44a的閾值電壓(Vtp)的量而得到的電壓。并且，電壓Vreset'其電壓值根據(jù)流過位線BL的電流而變化。因此，在時刻rs4，若對選擇字線WL進行放電而使電流開 始流過存儲單元MC，則經(jīng)由節(jié)點DSA施加于位線BL上的電壓值降低。這一點也與第1實施 方式不同。 在圖16所示的時序圖中，除了上述的選擇位線BL的電壓的變化以外，施加于位線 BL及字線WL上的電壓的定時、信號的施加定時、電流波形都與第1實施方式相同。
(第2實施方式的半導體存儲裝置的效果) 如果采用本實施方式的復位脈沖控制電路RSTCTL，則在執(zhí)行復位操作時，在選擇 存儲單元MC的電阻狀態(tài)發(fā)生了變化之后，能夠自動地停止復位電壓施加。因為該復位電壓 的施加的停止可以按每一位線BL來進行控制，所以能夠降低發(fā)生誤置位的可能性。
并且，利用對存儲單元陣列的電壓施加狀態(tài)，具備電流保持電路MEM，該電路即使 在復位電流Ireset以外的電流(例如正向電流Ifwd等)流過位線BL的情況下，也存儲這 些電流。因此，能夠在當復位操作執(zhí)行時流過位線BL的電流之中，正確地比較用于選擇存 儲單元MC的復位操作的電流Ireset和參考電流Irefrst，而進行復位脈沖的控制。并且， 本實施方式的復位脈沖控制電路RSTCTL，消耗的電流比第1實施方式的復位脈沖控制電路 RSTCTL小。本實施方式的電阻變化存儲裝置，能夠有效地抑制存儲單元MC的復位操作后的 誤置位的發(fā)生。 在本實施方式中，在因為輸出至位線BL的電壓受PM0S晶體管44a的閾值的影響 所以需要對該影響進行補償?shù)那闆r下，能夠采用將閾值電壓Vtp的變化量考慮在內了的電 源電壓VSELH。并且，由制造工藝導致的晶體管44a的閾值電壓Vtp的偏差，能夠通過微調 (卜'」S > ，')進行最佳化。
[第3實施方式](第3實施方式的半導體存儲裝置的結構) 接下來，關于本發(fā)明的第3實施方式進行說明。在本實施方式的電阻變化存儲裝 置中，存儲塊MAT、數(shù)據(jù)控制電路20等的結構，與上述的第1實施方式的半導體存儲裝置相 同。在本實施方式中，對多個存儲單元MC的自動置位操作、自動復位操作進行說明。
(鎖存數(shù)據(jù)檢查電路的結構) 圖17是本實施方式的電阻變化存儲裝置的鎖存數(shù)據(jù)檢查電路130。在此，圖17所 示的節(jié)點DSA、讀出放大器SA及鎖存電路LT的結構與圖9所示的數(shù)據(jù)控制電路20的對應 位置相同。 鎖存數(shù)據(jù)檢查電路130具有放電電路，該放電電路由在柵上連接鎖存電路LT的節(jié) 點DCn的NMOS晶體管55b、和連接在晶體管55b的漏與節(jié)點COM之間的NMOS晶體管55a構 成。晶體管55b的源端子接地，并且放電電路通過節(jié)點DCn的狀態(tài)及信號LTCHK而將節(jié)點 COM接地。 在本實施方式中，對于多個存儲單元MC的操作同時執(zhí)行。在存儲塊MAT上的多個 存儲單元MC上施加電壓的位線BL，分別經(jīng)由節(jié)點DSA連接至數(shù)據(jù)控制電路20的讀出放大 器SA、鎖存電路LT。通過判定該多個鎖存電路LT的狀態(tài)，能夠掌握與多條位線BL連接的 選擇存儲單元MC的狀態(tài)。 由晶體管55a、55b構成的放電電路，對于一并地判定狀態(tài)的多個鎖存電路LT分別 設置。節(jié)點C0M與這些放電電路的晶體管55a的漏共同連接。在圖17中，節(jié)點C0M與附隨
28于連接在節(jié)點DSA0 DSA7上的鎖存電路LT的各個的放電電路連接。
并且，鎖存數(shù)據(jù)檢查電路130具有連接至節(jié)點COM、判定節(jié)點COM的電位的檢測電 路55。檢測電路55包括基于信號LTCHK對節(jié)點COM進行預充電的PMOS晶體管55c 、輔助 進行節(jié)點COM的電位保持的電容器55d和判定節(jié)點COM的電位的邏輯門55e、55f 、55g。在 NAND門55f上，輸入作為使能信號的信號BLKSEL，檢測電路55輸出基于節(jié)點COM的電位的 信號FLGFAIL。(鎖存數(shù)據(jù)檢查電路的工作) 接下來，對本實施方式中的鎖存數(shù)據(jù)檢查電路130的工作進行說明。 首先，將信號LTCHK設定為"L"電平而使PMOS晶體管55c導通。由此，將節(jié)點COM
充電至電源電壓Vdd。接下來，若將信號LTCHK設定為"H"電平，則PMOS晶體管55c截止，
從而節(jié)點COM的充電停止，并且各放電電路的NMOS晶體管55a導通。當在共同連接至節(jié)點
COM的放電電路所連接至的鎖存電路LT之中，即使存在一個節(jié)點DCn為"H"電平的情況下，
節(jié)點COM也被放電。在該狀態(tài)下，若信號BLKSEL變成"H"電平，則信號FLGFAIL變成"H"電平。 另一方面，在全部的節(jié)點DCn為"L"電平的情況下，節(jié)點COM不放電，而是保持所 充電的電位。在該情況下，若信號BLKSEL變成"H"電平，則信號FLGFAIL變成"L"電平。
從而，該檢測電路55能夠一并地檢測檢測對象的全部的鎖存電路LT的保持數(shù)據(jù) 是否變成節(jié)點DCn為"L"電平的數(shù)據(jù)。
(第3實施方式的半導體存儲裝置的工作) 接下來，關于本實施方式的電阻變化存儲裝置的自動置位操作及自動復位操作， 參照圖18 圖20進行說明。在此，所謂自動置位操作及自動復位操作，是指直至一并地 進行處理的多個存儲單元MC的置位(復位)操作完成為止，自動地重復置位(復位)脈沖 施加操作與置位(復位)檢驗操作的操作。關于對于個別的存儲單元MC的置位操作、復位 操作，是與第1實施方式相同的電壓施加操作。
(電阻變化存儲裝置的自動置位操作) 圖18是電阻變化存儲裝置的自動置位操作時的時序圖。在圖18中，對于與向置 位狀態(tài)的轉變完成快的存儲單元MC連接的選擇位線BL附加"情況1"，并且對于與向置位狀 態(tài)的轉變完成慢的存儲單元MC連接的選擇位線BL附加"情況2"而進行表示。圖18所示 的自動置位操作波形，是向置位狀態(tài)的轉變的時間不同的多個存儲單元MC同時被執(zhí)行自 動置位操作的情況，所示出的是在2位的存儲單元MC的置位操作完成中需要3個周期的置 位脈沖施加操作的例子。并且，在1個周期的脈沖施加操作中，時刻sO' s4'的期間是實 質的置位脈沖施加時間，時刻r0 r6的期間是置位檢驗操作時間。并且，時刻d0 dl的 期間是鎖存數(shù)據(jù)檢查時間。在自動置位操作中，在置位脈沖施加后執(zhí)行置位檢驗操作、鎖存 數(shù)據(jù)檢查操作，檢測多個存儲單元MC的狀態(tài)。電阻變化存儲裝置，在多個存儲單元MC之中 的任意一個存儲單元MC的電阻狀態(tài)未變化為置位狀態(tài)的情況下，繼續(xù)進行自動置位操作。
首先，在時刻s0'，開始自動置位操作。時刻s0' s4'的脈沖施加時間中的置位 操作波形，與上述的第1實施方式的置位操作波形相同，時刻s0' s4'與圖12B所示的時 刻s0' s4'相對應。在此，與選擇位線BL(情況1)連接的存儲單元MC，通過第1周期的 置位脈沖施加操作，從高電阻狀態(tài)轉變?yōu)榈碗娮锠顟B(tài)。另一方面，與選擇位線BL(情況2)連接的存儲單元MC，即使通過第1周期的置位脈沖施加操作，電阻狀態(tài)也不轉變。 在時刻rO，開始置位檢驗操作。置位檢驗操作，通過執(zhí)行與上述的第1實施方式中
的讀出操作同樣的操作而進行。 時刻r0 r6的置位檢驗操作時間中的操作波形與第1實施方式的讀出操作波形 相同，時刻r0 r6與圖11A所示的時刻r0 r6相對應。在時刻r6從存儲單元MC所讀 出的數(shù)據(jù)被保持于鎖存電路LT中。在此，在本實施方式的置位檢驗操作中，為了確認存儲 單元MC的電阻狀態(tài)是否充分地變化為低電阻狀態(tài)，使比通常的讀出操作的判定電流(Ith) 大預定值的量的置位檢驗電流(Ivfys)流動(參照圖19) 。 S卩，以判定電流作為置位檢驗電 流Ivfys而進行讀出操作，將數(shù)據(jù)獲取到鎖存電路LT中。 與選擇位線BL(情況1)連接的選擇存儲單元MC，在第1周期的置位脈沖施加操作 后，電阻狀態(tài)變化為低電阻狀態(tài)Ron。因此，單元電流Icell變得比置位檢驗電流Ivfys大， 對讀出節(jié)點NSEN進行了讀出的差動放大器22的輸出變成"H"電平。在置位檢驗操作中， 因為圖9的數(shù)據(jù)傳送電路23的反相器23c被激活，所以節(jié)點GP變成"L"電平。其后，若信 號STRBn變成"L"電平，則鎖存電路LT的節(jié)點DC的狀態(tài)從"L"電平反轉為"H"電平。與 選擇位線BL(情況1)連接的鎖存電路LT，在第1周期的置位檢驗操作后，節(jié)點DC變成"H" 電平，節(jié)點DCn變成"L"電平。在該情況下，從下一周期開始不再從數(shù)據(jù)控制電路輸出置位 脈沖。 另一方面，與選擇位線BL(情況2)連接的選擇存儲單元MC，即使在第1周期的置 位脈沖施加操作后，電阻狀態(tài)也不變化。在該情況下，單元電流Icell變得比置位檢驗電流 Ivfys小，從而節(jié)點GP變成"H"電平，無法使鎖存電路LT的數(shù)據(jù)反轉。在與選擇位線BL(情 況2)連接的鎖存電路的節(jié)點DC上，保持"L"電平，在節(jié)點DCn上保持"H"電平。還有，置 位檢驗操作時的各節(jié)點的狀態(tài)，在圖12C所示的表4中示出。 接下來，在時刻dO，將鎖存數(shù)據(jù)檢查電路130的信號LTCHK設定為"H"電平，從而 開始進行鎖存數(shù)據(jù)檢查電路130中的數(shù)據(jù)檢查。如上所述，與多個存儲單元MC連接的鎖存 電路LT的節(jié)點DCn的狀態(tài)，用鎖存數(shù)據(jù)檢查電路130 —并地進行檢測。
與選擇位線BL(情況1)連接的鎖存電路LT，其節(jié)點DC變成"H"電平，節(jié)點DCn變 成"L"電平。另一方面，在與選擇位線BL(情況2)連接的鎖存電路的節(jié)點DC上，保持"L" 電平，在節(jié)點DCn上保持"H"電平。因為鎖存數(shù)據(jù)檢查電路即使在存在一個節(jié)點DCn為"H" 電平的情況下，也輸出信號FLGFAIL = "H"電平，所以在時刻dl，鎖存數(shù)據(jù)檢查電路130的 輸出信號FLGFAIL變成"H"電平。 以下，直至鎖存數(shù)據(jù)檢查電路的輸出信號FLGFAIL變成"L"電平為止，重復自動置 位操作的周期。通過第3周期的置位脈沖施加操作，與選擇位線BL(情況2)連接的存儲單 元MC，從高電阻狀態(tài)轉變?yōu)榈碗娮锠顟B(tài)。 在該情況下，在第3周期的時刻d4 d5的數(shù)據(jù)檢查中，鎖存數(shù)據(jù)檢查電路130的 輸出信號FLGFAIL變成"L"電平，從而對于全部的存儲單元MC的置位操作已完成的指示被 輸出至芯片外部的電路。由此，自動置位操作結束。 在此，各自動置位操作的周期中的置位電壓Vset，能夠隨著自動置位操作的重復 而增加。例如，如圖18所示，能夠以相對于第l周期的置位電壓Vset(0)，使第2周期的置 位電壓Vset(l)增加的方式，每經(jīng)過1個周期便各增加預定量dVset。
并且，也可以在使自動置位操作重復多個周期之后，停止置位電壓的增加。例如， 如圖18所示，能夠將第3周期的置位電壓設定為Vset (2) = Vset (1)，從而若達到預定的周 期數(shù)則使Vset的增加停止。在采用這樣的置位電壓施加方法的情況下，通過從盡可能低的 值的置位電壓Vset開始，且減小增加電壓dVset，能夠精細地控制在置位操作中設定的存 儲單元MC的狀態(tài)分布。并且，以預定的周期數(shù)停止置位電壓Vset的階段性的增加，主要是 為了使對晶體管的施加電壓限于耐壓補償范圍內。 并且，自動置位操作重復的周期數(shù)，需要指定預定次數(shù)而進行限制。在存在即使達 到該上限的周期數(shù)、置位操作也未完成的存儲單元MC的情況下，能夠按照鎖存數(shù)據(jù)檢查電 路130的信號FLGFAIL，從圖8的狀態(tài)電路180向芯片外部電路指示置位操作失敗。
(電阻變化存儲裝置的自動復位操作) 圖20是電阻變化存儲裝置的自動復位操作時的時序圖。在圖20中，對于與向復 位狀態(tài)的轉變完成快的存儲單元MC連接的選擇位線BL附加"情況l"，對于與向復位狀態(tài) 的轉變完成慢的存儲單元MC連接的選擇位線BL附加"情況2"而進行表示。圖20所示的 自動復位操作波形，是向復位狀態(tài)的轉變的時間不同的多個存儲單元MC同時被執(zhí)行自動 復位操作的情況，所示出的是在2位的存儲單元MC的復位操作完成中需要3個周期的復位 脈沖施加操作的例子。并且，在1個周期的脈沖施加操作中，時刻rs0 rs7的期間是實質 的復位脈沖施加時間，時刻r0 r6的期間是復位檢驗操作時間。并且，時刻d0 dl的期 間是鎖存數(shù)據(jù)檢查時間。在自動復位操作中，在復位脈沖施加后執(zhí)行復位檢驗操作、鎖存數(shù) 據(jù)檢查操作，檢測多個存儲單元MC的狀態(tài)。電阻變化存儲裝置，在多個存儲單元MC之中的 任意一個存儲單元MC的電阻狀態(tài)未變化為復位狀態(tài)的情況下，繼續(xù)進行自動復位操作。
在自動復位操作中，與上述的自動置位操作不同，在執(zhí)行最初的自動復位操作的 周期之前，在期間"預讀"中進行與前述的復位操作同樣的預讀操作?；谠擃A讀操作的結 果，僅在低電阻狀態(tài)的存儲單元MC上進行復位脈沖施加操作。 首先，在時刻rs0，開始自動復位操作。時刻rs0 rs7的脈沖施加時間中的復位 操作波形，與上述的第1實施方式的復位操作波形相同。時刻rs0 rs7與圖14A所示的 時刻rs0 rs7相對應。在此，與選擇位線BL (情況1)連接的存儲單元MC，通過第1周期 的復位脈沖施加操作，從低電阻狀態(tài)轉變?yōu)楦唠娮锠顟B(tài)。另一方面，與選擇位線BL (情況2) 連接的存儲單元MC，即使通過第1周期的復位脈沖施加操作，電阻狀態(tài)也不轉變。
在時刻rO，開始復位檢驗操作。復位檢驗操作，通過執(zhí)行與上述的第1實施方式中 的讀出操作同樣的操作而進行。 時刻r0 r6的復位檢驗操作時間中的操作波形與第1實施方式的讀出操作波形 相同，時刻r0 r6與圖11A所示的時刻r0 r6相對應。在時刻r6從存儲單元MC所讀 出的數(shù)據(jù)被保持于鎖存電路LT中。在此，在本實施方式的復位檢驗操作中，為了確認存儲 單元MC的電阻狀態(tài)是否充分地變化為高電阻狀態(tài)，使比通常的讀出操作的判定電流(Ith) 小預定值的量的復位檢驗電流(Ivfyrs)流動(參照圖19)。 S卩，以判定電流作為復位檢驗 電流Ivfyrs而進行讀出操作，將數(shù)據(jù)獲取到鎖存電路LT中。 與選擇位線BL(情況1)連接的選擇存儲單元MC，在第1周期的復位脈沖施加操作 后，電阻狀態(tài)變化為高電阻狀態(tài)Roff。因此，單元電流Icell變得比復位檢驗電流Ivfyrs 小，對讀出節(jié)點NSEN進行了讀出的差動放大器22的輸出變成"L"電平。在復位檢驗操作
31中，因為圖9的數(shù)據(jù)傳送電路23的反相器23a、23b被激活，所以節(jié)點GP變成"L"電平。其 后，若信號STRBn變成"L"電平，則鎖存電路LT的節(jié)點DC的狀態(tài)從"L"電平反轉為"H"電 平。與選擇位線BL(情況1)連接的鎖存電路LT，在第1周期的復位檢驗操作后，節(jié)點DC變 成"H"電平，節(jié)點DCn變成"L"電平。在該情況下，從下一周期開始不再從數(shù)據(jù)控制電路輸 出復位脈沖。 另一方面，與選擇位線BL(情況2)連接的選擇存儲單元MC，即使在第1周期的復 位脈沖施加操作后，電阻狀態(tài)也不變化。在該情況下，單元電流Icell變得比復位檢驗電 流Ivfyrs大，從而節(jié)點GP變成"H"電平，無法使鎖存電路LT的數(shù)據(jù)反轉。在與選擇位線 BL(情況2)連接的鎖存電路LT的節(jié)點DC上，保持"L"電平，在節(jié)點DCn上保持"H"電平。 還有，復位檢驗操作時的各節(jié)點的狀態(tài)，在圖14B所示的表5中示出。 接下來，在時刻d2，將鎖存數(shù)據(jù)檢查電路130的信號LTCHK設定為"H"電平，從而 開始進行鎖存數(shù)據(jù)檢查電路130中的數(shù)據(jù)檢查。如上所述，與多個存儲單元MC連接的鎖存 電路LT的節(jié)點DCn的狀態(tài)，用鎖存數(shù)據(jù)檢查電路130 —并地進行檢測。
與選擇位線BL(情況1)連接的鎖存電路LT，其節(jié)點DC變成"H"電平，節(jié)點DCn變 成"L"電平。另一方面，在與選擇位線BL(情況2)連接的鎖存電路的節(jié)點DC上，保持"L" 電平，在節(jié)點DCn上保持"H"電平。因為鎖存數(shù)據(jù)檢查電路即使在存在一個節(jié)點DCn為"H" 電平的情況下，也輸出信號FLGFAIL = "H"電平，所以在時刻dl，鎖存數(shù)據(jù)檢查電路130的 輸出信號FLGFAIL變成"H"電平。 以下，直至鎖存數(shù)據(jù)檢查電路的輸出信號FLGFAIL變成"L"電平為止，重復自動復 位操作的周期。通過第3周期的復位脈沖施加操作，與選擇位線BL(情況2)連接的存儲單 元MC，從低電阻狀態(tài)轉變?yōu)楦唠娮锠顟B(tài)。 在該情況下，在第3周期的時刻d6 d7的數(shù)據(jù)檢查中，鎖存數(shù)據(jù)檢查電路130的 輸出信號FLGFAIL變成"L"電平，從而對于全部的存儲單元MC的復位操作已完成的指示被 輸出至芯片外部的電路。由此，自動復位操作結束。 在此，本實施方式的復位脈沖控制電路RSTCTL，也與第1及第2實施方式同樣，在 復位操作時，能夠在選擇存儲單元MC的電阻狀態(tài)發(fā)生了變化之后，自動地停止復位電壓施 加。該復位電壓的施加的停止，可以按每一位線來進行控制。因此，對于選擇位線BL(情況 1)的復位脈沖施加操作，在第l周期的復位脈沖施加時間中的定時Trstl處結束。同樣地， 對于選擇位線BL(情況2)的復位脈沖施加操作，在第3周期的復位脈沖施加時間中的定時 Trst2處結束。 并且，在自動復位操作中，復位電壓Vreset的升高電壓(7于'7 :/ 7> '7 :/ )、復位 電壓Vreset的上限設定、周期數(shù)的限制及自動復位操作整體的狀態(tài)處理等，與自動置位操 作相同。(第3實施方式的半導體存儲裝置的效果) 如果采用本實施方式的復位脈沖控制電路RSTCTL，則在復位操作時，在選擇存儲 單元MC的電阻狀態(tài)發(fā)生了變化之后，能夠自動地停止復位電壓施加。該復位電壓的施加的 停止可以按每一位線BL來進行控制。 在對多個存儲單元MC同時進行復位操作的情況下，若存儲單元MC的特性參差不 齊，則電阻狀態(tài)發(fā)生變化的定時會偏離。若采用對于多個存儲單元MC僅施加預定的固定的時間的復位脈沖的操作，則復位操作較早完成了的存儲單元MC有可能被誤置位。本實施方 式的復位脈沖控制電路RSTCTL，因為按每一位線BL自動地停止復位電壓的施加，所以能夠 降低被誤置位的可能性。 并且，因為復位電壓的施加的停止可以按每一位線BL來進行控制，所以對于復位 操作已經(jīng)結束并且電阻狀態(tài)發(fā)生了變化的存儲單元MC，不會再次施加復位脈沖，因此，即使 重復復位脈沖施加操作，也能夠避免被誤置位的危險。本實施方式的電阻變化存儲裝置，能 夠有效地抑制存儲單元MC的復位操作后的誤置位的發(fā)生。 以上，雖然對本發(fā)明的實施方式進行了說明，但是本發(fā)明并非限定于此，而是可以 在不脫離本發(fā)明的主旨的范圍內進行各種變形、添加等。
權利要求
一種半導體存儲裝置，其特征在于，具備存儲單元陣列，其通過存儲單元被配置于多條第1布線及多條第2布線的交叉部分處而構成，其中所述存儲單元通過串聯(lián)連接整流元件與可變電阻元件而構成；以及控制電路，其以在配置于所選擇的前述第1布線及所選擇的前述第2布線的交叉部分處的選擇存儲單元上施加第1電位差的方式，在所選擇的前述第1布線上施加第1電壓并且在所選擇的前述第2布線上施加第2電壓；前述控制電路具備信號輸出電路，其基于第1電流和參考電流，輸出第1信號，所述第1電流是經(jīng)由所選擇的前述第1布線及所選擇的前述第2布線流過前述選擇存儲單元的電流；以及電流保持電路，其在預定的期間，保持流過前述第1布線或與前述第1布線電連接的布線的第2電流；其中，前述信號輸出電路，基于由前述電流保持電路所保持的前述第2電流，確定前述第1電流；前述控制電路，基于前述第1信號，停止前述第1電壓向前述第1布線的施加。
2. 根據(jù)權利要求1所述的半導體存儲裝置，其特征在于 前述信號輸出電路通過從流過前述第1布線及與前述第1布線電連接的布線的電流減去前述第2電流， 而確定前述第1電流，并且通過對前述第1電流與前述參考電流進行比較，而輸出前述第1信號。
3. 根據(jù)權利要求1所述的半導體存儲裝置，其特征在于前述信號輸出電路，通過對流過前述第1布線的電流與將前述第2電流與前述參考電 流相加而得到的電流進行比較，而輸出前述第1信號。
4. 根據(jù)權利要求1所述的半導體存儲裝置，其特征在于前述控制電路，在開始向所選擇的前述第1布線及所選擇的前述第2布線施加前述第1電壓及前述第2電壓之前，讀出前述選擇存儲單元的狀態(tài)，并基于讀出的前述選擇存儲單 元的狀態(tài)，對前述第1電壓及前述第2電壓向前述第1布線及前述第2布線的施加進行控 制。
5. 根據(jù)權利要求1所述的半導體存儲裝置，其特征在于前述可變電阻元件，利用前述第1電位差，從低電阻狀態(tài)變化為高電阻狀態(tài)。
6. 根據(jù)權利要求1所述的半導體存儲裝置，其特征在于 前述電流保持電路具備第1晶體管，其在前述預定的期間，在其柵端子上被施加預定的電壓而成為使前述第2 電流流過的電流通路；以及電壓保持元件，其連接至前述第1晶體管的柵端子，并且在前述第1晶體管使前述第2 電流流過的期間保持前述柵端子的電壓。
7. 根據(jù)權利要求1所述的半導體存儲裝置，其特征在于前述控制電路，以在配置于非選擇的前述第1布線及非選擇的前述第2布線的交叉部 分處的非選擇存儲單元上施加比前述第1電位差小的第2電位差的逆向偏壓的方式，在非 選擇的前述第1布線上施加比前述第2電壓大而比前述第1電壓小的偏置電壓。
8. 根據(jù)權利要求1所述的半導體存儲裝置，其特征在于前述控制電路，以在配置于非選擇的前述第1布線及非選擇的前述第2布線的交叉部分處的非選擇存儲單元上施加比前述第1電位差小的第2電位差的逆向偏壓的方式，在非 選擇的前述第2布線上施加比前述第2電壓大而比前述第1電壓小的偏置電壓。
9. 根據(jù)權利要求1所述的半導體存儲裝置，其特征在于前述控制電路，以在配置于非選擇的前述第1布線及非選擇的前述第2布線的交叉部 分處的非選擇存儲單元上施加比前述第1電位差小的第2電位差的逆向偏壓的方式，在非 選擇的前述第1布線上施加比前述第2電壓大而比前述第1電壓小的偏置電壓，并在非選 擇的前述第2布線上施加比前述第1電壓小而比前述偏置電壓大的第3電壓。
10. 根據(jù)權利要求9所述的半導體存儲裝置，其特征在于前述第2電流是利用前述偏置電壓及前述第3電壓而流過前述非選擇存儲單元的正向 泄漏電流。
11. 根據(jù)權利要求1所述的半導體存儲裝置，其特征在于與前述第1布線電連接的布線，當在前述第1布線上流過前述第1電流時，使預定的電 流值的恒定電流流向接地端子；前述第2電流，是流過前述布線的恒定電流。
12. —種半導體存儲裝置，其特征在于，具備存儲單元陣列，其通過存儲單元被配置于多條第l布線及多條第2布線的交叉部分處 而構成，其中所述存儲單元通過串聯(lián)連接整流元件與可變電阻元件而構成；以及控制電路，其以在配置于所選擇的多條前述第1布線及所選擇的前述第2布線的交叉 部分處的多個選擇存儲單元上施加第1電位差的方式，在所選擇的多條前述第l布線上施 加第1電壓并且在所選擇的前述第2布線上施加第2電壓；前述控制電路具備信號輸出電路，其基于第1電流和參考電流，輸出第l信號，所述第1電流是經(jīng)由一條 所選擇的前述第1布線及一條所選擇的前述第2布線流過前述選擇存儲單元的電流；以及電流保持電路，其在預定的期間，保持流過前述第l布線或與第l布線電連接的布線的第2電流；其中，前述信號輸出電路，基于由前述電流保持電路所保持的前述第2電流，確定前述 第1電流；前述控制電路，基于前述第1信號，停止電壓對于一個選擇存儲單元的施加，另一方面 基于前述第1信號，繼續(xù)電壓對于其他選擇存儲單元的施加。
13. 根據(jù)權利要求12所述的半導體存儲裝置，其特征在于前述控制電路，在開始向所選擇的多條前述第1布線及所選擇的前述第2布線施加前 述第1電壓及前述第2電壓之前，讀出多個前述選擇存儲單元的狀態(tài)，并基于讀出的前述選 擇存儲單元的狀態(tài)，對前述第1電壓及前述第2電壓向前述第1布線及前述第2布線的施 加進行控制。
14. 根據(jù)權利要求12所述的半導體存儲裝置，其特征在于前述控制電路，將在繼續(xù)電壓的施加的選擇存儲單元上施加的電位差設定得比前述第 1電位差大。
15. 根據(jù)權利要求12所述的半導體存儲裝置，其特征在于 前述可變電阻元件，利用前述第1電位差，從低電阻狀態(tài)變化為高電阻狀態(tài)。
16. 根據(jù)權利要求12所述的半導體存儲裝置，其特征在于前述控制電路，以在配置于非選擇的前述第1布線及非選擇的前述第2布線的交叉部 分處的非選擇存儲單元上施加比前述第1電位差小的第2電位差的逆向偏壓的方式，在非 選擇的前述第1布線上施加比前述第2電壓大而比前述第1電壓小的偏置電壓。
17. 根據(jù)權利要求12所述的半導體存儲裝置，其特征在于前述控制電路，以在配置于非選擇的前述第1布線及非選擇的前述第2布線的交叉部 分處的非選擇存儲單元上施加比前述第1電位差小的第2電位差的逆向偏壓的方式，在非 選擇的前述第2布線上施加比前述第2電壓大而比前述第1電壓小的偏置電壓。
18. 根據(jù)權利要求12所述的半導體存儲裝置，其特征在于前述控制電路，以在配置于非選擇的前述第1布線及非選擇的前述第2布線的交叉部 分處的非選擇存儲單元上施加比前述第1電位差小的第2電位差的逆向偏壓的方式，在非 選擇的前述第1布線上施加比前述第2電壓大而比前述第1電壓小的偏置電壓，并在非選 擇的前述第2布線上施加比前述第1電壓小而比前述偏置電壓大的第3電壓。
19. 一種半導體存儲裝置，其特征在于，具備存儲單元陣列，其通過存儲單元被配置于多條第1布線及多條第2布線的交叉部分處 而構成，其中所述存儲單元通過串聯(lián)連接整流元件與可變電阻元件而構成；以及控制電路，其以在配置于所選擇的多條前述第1布線及所選擇的前述第2布線的交叉 部分處的多個選擇存儲單元上施加第1電位差的方式，在所選擇的多條前述第1布線上施 加第1電壓并且在所選擇的前述第2布線上施加第2電壓；前述控制電路具備信號輸出電路，其基于第1電流和參考電流，輸出第1信號，所述第1電流經(jīng)由一條所選擇的前述第1布線及一條所選擇的前述第2布線流過前述選擇存儲單元的電流；電流保持電路，其在預定的期間，保持流過前述第l布線或與第l布線電連接的布線的第2電流；以及檢測電路，其在向所選擇的多條前述第1布線及所選擇的前述第2布線施加了前述第 1電壓及前述第2電壓之后，讀出多個前述選擇存儲單元的狀態(tài)，并檢測所讀出的前述選擇 存儲單元的電阻狀態(tài)是否發(fā)生了變化；其中，前述信號輸出電路，基于由前述電流保持電路所保持的前述第2電流，確定前述 第1電流；前述控制電路，基于前述第1信號，停止電壓對于一個選擇存儲單元的施加，另一方面 基于前述第1信號，繼續(xù)電壓對于其他選擇存儲單元的施加，并且直至前述檢測電路檢測 到全部的前述選擇存儲單元的電阻狀態(tài)發(fā)生了變化的情況為止，重復前述第1電壓及前述 第2電壓向前述第1布線及前述第2布線的施加。
20. 根據(jù)權利要求19所述的半導體存儲裝置，其特征在于前述控制電路，在開始向所選擇的多條前述第1布線及所選擇的前述第2布線施加前 述第1電壓及前述第2電壓之前，讀出多個前述選擇存儲單元的狀態(tài)，并基于讀出的前述選 擇存儲單元的狀態(tài)，對前述第1電壓及前述第2電壓向前述第l布線及前述第2布線的施加進行控制。
全文摘要
本發(fā)明涉及半導體存儲裝置。半導體存儲裝置具備存儲單元陣列，其通過存儲單元被配置于多條第1布線及多條第2布線的交叉部分處而成，該存儲單元通過串聯(lián)連接整流元件與可變電阻元件而構成；控制電路，其以在選擇存儲單元上施加第1電位差的方式，在選擇的第1布線上施加第1電壓并且在選擇的第2布線上施加第2電壓，該選擇存儲單元配置于選擇的第1布線及選擇的第2布線的交叉部分處?？刂齐娐肪邆湫盘栞敵鲭娐?，其基于經(jīng)由選擇的第1布線及選擇的第2布線流過選擇存儲單元的第1電流和參考電流，輸出第1信號；電流保持電路，其在預定的期間，保持流過第1布線或與第1布線電連接的布線的第2電流。信號輸出電路，基于由電流保持電路保持的第2電流，確定第1電流?？刂齐娐?，基于第1信號，停止第1電壓向第1布線的施加。
文檔編號G11C16/26GK101727979SQ20091017922
公開日2010年6月9日 申請日期2009年10月10日 優(yōu)先權日2008年10月10日
發(fā)明者細野浩司, 高瀨覺 申請人:株式會社東芝