專(zhuān)利名稱(chēng)：用于閃存存儲(chǔ)器中的軟解映射和單元間干擾減輕的方法和設(shè)備的制作方法
技術(shù)領(lǐng)域：
本發(fā)明總體上涉及閃存存儲(chǔ)器器件，并且更具體地涉及改進(jìn)的解映射技術(shù)以及用 于減輕在這種閃存存儲(chǔ)器器件中的單元間干擾、后樣式依賴(lài)(back pattern dependency), 噪聲和其它失真的影響的改進(jìn)的技術(shù)。
背景技術(shù)：
許多存儲(chǔ)器器件(例如閃存存儲(chǔ)器器件)使用模擬存儲(chǔ)器單元來(lái)存儲(chǔ)數(shù)據(jù)。每個(gè) 存儲(chǔ)器單元存儲(chǔ)模擬值，也被稱(chēng)為存儲(chǔ)值，例如電荷或電壓。存儲(chǔ)值表示存儲(chǔ)在單元中的信 息。在閃存存儲(chǔ)器器件中，例如，每個(gè)模擬存儲(chǔ)器單元典型地存儲(chǔ)某一電壓。對(duì)于每個(gè)單元 的可能的模擬值的范圍典型地被分成多個(gè)閾值區(qū)域，每個(gè)區(qū)域與一個(gè)或更多個(gè)數(shù)據(jù)位值對(duì) 應(yīng)。通過(guò)寫(xiě)入與期望的一個(gè)或更多個(gè)位對(duì)應(yīng)的標(biāo)稱(chēng)模擬值來(lái)將數(shù)據(jù)寫(xiě)到模擬存儲(chǔ)器單元。單電平單元(SLC)閃存存儲(chǔ)器器件例如每個(gè)存儲(chǔ)器單元存儲(chǔ)一位(或兩個(gè)可能 的存儲(chǔ)器狀態(tài))。另一方面，多電平單元(MLC)閃存存儲(chǔ)器器件每個(gè)存儲(chǔ)器單元存儲(chǔ)兩個(gè) 或更多個(gè)位(即，每個(gè)單元具有四個(gè)或更多的可編程的狀態(tài))。對(duì)于MLC閃存存儲(chǔ)器器件 的更詳細(xì)的討論，參見(jiàn)，例如，2009年3月11日提交的題為“Methods and Apparatus for Storing Data in a Multi-Level Cell Flash Memory Device with Cross-Page Sectors, Multi-Page Coding and Per-PageCoding”的國(guó)際專(zhuān)利申請(qǐng)序列號(hào) No. PCT/US09/36810，其 通過(guò)引用被包含于此。
在多電平NAND閃存存儲(chǔ)器器件中，例如，使用具有在被分成多個(gè)區(qū)間的范圍中的 可編程閾值電壓的浮柵器件，其中每個(gè)區(qū)間與不同的多位值對(duì)應(yīng)。為了將給定的多位值編 程到存儲(chǔ)器單元中，在存儲(chǔ)器單元中的浮柵器件的閾值電壓被編程到與該值對(duì)應(yīng)的閾值電 壓區(qū)間中。存儲(chǔ)在存儲(chǔ)器單元中的模擬值常常失真。該失真典型地是由于例如后模式依 賴(lài)(BPD)、噪聲和單元間干擾(ICI)造成的。對(duì)于閃存存儲(chǔ)器器件中的失真的更詳細(xì)的 討論，參見(jiàn)，例如，J. D. Lee 等人的"Effects of Floating-Gate Interference on NAND Flash Memory Cell Operation”，IEEE Electron Device Letters，264—266 (2002 年 5 月) 或 Ki-Tae Park 等人的"A Zeroing Cell-to-Cell Interference Page Architecture With Temporary ISB Storing and Parallel MSB Program Scheme for MLC NAND Flash Memories”，IEEE J. of Solid State Circuits, Vol. 43, No. 4，919-928 (2008 年 4 月)，每 篇文獻(xiàn)通過(guò)引用被包含于此。ICI是單元之間的寄生電容的結(jié)果并且一般被認(rèn)為是失真的最重要的來(lái)源。例如， 已知ICI隨技術(shù)按比例縮小而增大并且隨著晶體管尺寸變小而成為閾值電壓分布失真的 重要的來(lái)源。因此，對(duì)于可靠的MLC存儲(chǔ)器而言特別關(guān)心ICI，因?yàn)镮CI限制可以可靠地被 存儲(chǔ)在MLC存儲(chǔ)器中的電壓電平的數(shù)量。已提出或建議了許多技術(shù)用于通過(guò)減少單元之間的電容耦合來(lái)減輕ICI的影響。 例如，Ki-Tae Park等人描述了現(xiàn)有的減輕ICI的編程技術(shù)，諸如偶數(shù)/奇數(shù)編程、自底至 上編程和多級(jí)編程。盡管這些現(xiàn)有方法有助于減少I(mǎi)CI的影響，但是隨著晶體管尺寸減小 (例如，65nm以下的技術(shù)，在該情況中寄生電容因閃存單元緊密接近而大得多)，它們變得 不太有效。因此需要用于減輕ICI、噪聲、BPD和其它失真的影響的改進(jìn)的信號(hào)處理和代碼 技術(shù)。

發(fā)明內(nèi)容
總體上，提供了用于閃存存儲(chǔ)器中的軟解映射和單元間干擾減輕的方法和設(shè)備。 根據(jù)本發(fā)明的一個(gè)方面，通過(guò)以下步驟來(lái)讀取能夠每個(gè)單元存儲(chǔ)至少兩個(gè)數(shù)據(jù)電平S的閃 存存儲(chǔ)器器件中的目標(biāo)單元對(duì)于所述閃存存儲(chǔ)器中的至少一個(gè)目標(biāo)單元獲得測(cè)量的讀取 值r ；基于所述測(cè)量的讀取值r評(píng)估至少一個(gè)概率密度函數(shù)，其中所述概率密度函數(shù)指示對(duì) 于給定的數(shù)據(jù)電平s測(cè)量讀取值r的概率；以及基于所述評(píng)估步驟的結(jié)果來(lái)計(jì)算一個(gè)或更 多個(gè)對(duì)數(shù)似然比。所述概率密度函數(shù)可以還包括對(duì)所述目標(biāo)單元的干擾的表達(dá)式，諸如一個(gè)或更多 個(gè)入侵單元對(duì)所述閃存存儲(chǔ)器中的至少一個(gè)目標(biāo)單元的依賴(lài)于樣式的干擾。所述干擾可以 包括例如后樣式依賴(lài)、單元間干擾、編程干擾、讀取干擾和/或附加噪聲。所述概率密度函 數(shù)可以被表示為存儲(chǔ)的表和/或表達(dá)式。例如，所述概率密度函數(shù)可以基于直方圖、高斯近 似或另一近似中的一個(gè)或更多個(gè)?；诟褡?trellis)的檢測(cè)算法可以基于對(duì)概率密度函 數(shù)的認(rèn)識(shí)來(lái)檢測(cè)數(shù)據(jù)。一般，所述計(jì)算步驟還包含以下步驟對(duì)于兩個(gè)可能的二進(jìn)制值中的每一個(gè)，針對(duì) 與所述兩個(gè)可能的二進(jìn)制值關(guān)聯(lián)的所有數(shù)據(jù)電平，合計(jì)(aggregate)對(duì)于給定數(shù)據(jù)電平s 測(cè)量讀取值r的概率。該合計(jì)包括例如和以及/或者乘積。另外，可以基于對(duì)于所述兩個(gè)可能的二進(jìn)制值中的每一個(gè)所合計(jì)的概率來(lái)形成比例。對(duì)于所述兩個(gè)可能的二進(jìn)制值中的 每一個(gè)所合計(jì)的概率可以乘以以下表達(dá)式，所述表達(dá)式基于對(duì)于單元內(nèi)的除正在計(jì)算所述 對(duì)數(shù)似然比的位以外的所有位的一個(gè)或更多個(gè)先驗(yàn)概率值。根據(jù)本發(fā)明的一個(gè)方面，通過(guò)以下步驟來(lái)讀取能夠每個(gè)單元存儲(chǔ)至少兩個(gè)數(shù)據(jù)電 平s的閃存存儲(chǔ)器器件中的目標(biāo)單元對(duì)于所述閃存存儲(chǔ)器中的至少一個(gè)目標(biāo)單元獲得測(cè) 量的讀取值r ；獲得表示對(duì)于所述閃存存儲(chǔ)器中的至少一個(gè)入侵單元存儲(chǔ)的數(shù)據(jù)的值h ；基 于存儲(chǔ)在所述閃存存儲(chǔ)器的至少一部分中的值的樣式來(lái)選擇一個(gè)或更多個(gè)概率密度函數(shù)， 其中所述概率密度函數(shù)包括一個(gè)或更多個(gè)入侵單元對(duì)所述閃存存儲(chǔ)器中的所述至少一個(gè) 目標(biāo)單元的依賴(lài)于樣式的干擾；基于所述測(cè)量的讀取值r來(lái)評(píng)估至少一個(gè)選擇的概率密度 函數(shù)；以及基于所述評(píng)估步驟的結(jié)果來(lái)計(jì)算一個(gè)或更多個(gè)對(duì)數(shù)似然比。所述值h可以是硬 判定(decision)和/或軟值或檢測(cè)的數(shù)據(jù)。可選地可以以迭代的方式使用計(jì)算的對(duì)數(shù)似 然比。一般，所述評(píng)估步驟針對(duì)存儲(chǔ)在所述一個(gè)或更多個(gè)入侵單元中的值的給定樣式來(lái) 確定對(duì)于給定的數(shù)據(jù)電平s測(cè)量讀取值r的依賴(lài)于樣式的概率。根據(jù)本發(fā)明的一個(gè)方面，通過(guò)以下步驟來(lái)表征在閃存存儲(chǔ)器器件中的干擾獲得 表示一個(gè)或更多個(gè)入侵單元對(duì)至少一個(gè)目標(biāo)單元的依賴(lài)于樣式的干擾的一個(gè)或更多個(gè)概 率密度函數(shù)；以及基于存儲(chǔ)在所述閃存存儲(chǔ)器的至少一部分中的值的樣式來(lái)選擇所述概率 密度函數(shù)中的一個(gè)或更多個(gè)。所述干擾可以包括例如后樣式依賴(lài)、單元間干擾、編程干擾、 讀取干擾和/或附加噪聲?？梢曰谝粋€(gè)或更多個(gè)數(shù)據(jù)判定來(lái)更新所述概率密度函數(shù)。概率密度函數(shù)的函數(shù)參數(shù)或表?xiàng)l目可以可選地例如基于接收的數(shù)據(jù)判定而被適 應(yīng)性地更新。例如，可以基于接收的入侵樣式h來(lái)選擇概率密度函數(shù)。其后，使用已知的技 術(shù)基于接收的目標(biāo)單元值r來(lái)(例如，通過(guò)增大對(duì)應(yīng)的計(jì)數(shù)器)更新最近出現(xiàn)的選擇的概 率密度函數(shù)。參考以下詳細(xì)描述和附圖將獲得對(duì)本發(fā)明以及本發(fā)明的另外的特征和優(yōu)點(diǎn)的更 完全的了解。


圖1是傳統(tǒng)的閃存存儲(chǔ)器系統(tǒng)的示意性框圖；圖2示出用于圖1的示例性多電平單元閃存存儲(chǔ)器的示例性閾值電壓分布；圖3示出多電平單元(MLC)閃存存儲(chǔ)器器件中的示例性閃存單元陣列的架構(gòu)；圖4示出用于圖2的電壓分配方案的示例性?xún)杉?jí)MLC編程方案；圖5A和圖5B共同示出減少在鄰近單元上產(chǎn)生的ICI的另選MLC編程方案；圖6更詳細(xì)地示出多電平單元(MLC)閃存存儲(chǔ)器器件中的示例性閃存單元陣列；圖7示出對(duì)于目標(biāo)單元由于來(lái)自多個(gè)示例性入侵單元的寄生電容而存在的ICI ；圖8是根據(jù)本發(fā)明的并入了基于控制器的ICI減輕技術(shù)的示例性閃存存儲(chǔ)器系統(tǒng) 的示意性框圖；圖9是根據(jù)本發(fā)明另選實(shí)施例的并入了基于存儲(chǔ)器的ICI減輕技術(shù)的示例性閃存 存儲(chǔ)器系統(tǒng)的示意性框圖；圖10示出具有根據(jù)本發(fā)明的迭代的解映射和解碼以及可選的交織(interleave)的示例性閃存讀通道架構(gòu)；圖11是描述并入本發(fā)明的特征的示例性解映射處理1100的流程圖；圖12示出基于每個(gè)入侵單元的所有可能的值而指示對(duì)給定目標(biāo)單元的可能的 ICI影響的概率密度函數(shù)的集合；以及圖13是描述并入本發(fā)明的特征的示例性的聯(lián)合解映射和ICI減輕處理的流程圖。
具體實(shí)施例方式本發(fā)明的各個(gè)方面涉及用于減輕存儲(chǔ)器器件(諸如單電平單元或多電平單元 (MLC)NAND閃存存儲(chǔ)器器件)中的ICI的信號(hào)處理技術(shù)。本文中使用的多電平單元閃存存儲(chǔ) 器包括每個(gè)存儲(chǔ)器單元存儲(chǔ)兩個(gè)或更多個(gè)位的存儲(chǔ)器。典型地，存儲(chǔ)在一個(gè)閃存單元中的 多個(gè)位屬于不同的頁(yè)。雖然此處使用存儲(chǔ)作為電壓的模擬值的存儲(chǔ)器單元示出了本發(fā)明， 但是如本領(lǐng)域技術(shù)人員清楚的，本發(fā)明可以用于閃存存儲(chǔ)器的任何存儲(chǔ)機(jī)制(諸如使用電 壓或電流來(lái)表示存儲(chǔ)的數(shù)據(jù))。圖1是傳統(tǒng)的閃存存儲(chǔ)器系統(tǒng)100的示意性框圖。如圖1所示，示例性閃存存儲(chǔ) 器系統(tǒng)100包括閃存控制系統(tǒng)110和閃存存儲(chǔ)器模塊160。示例性閃存控制系統(tǒng)110包括 閃存控制器120、編碼器/解碼器模塊140和一個(gè)或更多個(gè)緩存器145。在另選實(shí)施例中， 編碼器/解碼器模塊140和一些緩存器145可以被實(shí)現(xiàn)在閃存控制器120內(nèi)?？梢岳缡?用公知的市場(chǎng)上可買(mǎi)到的技術(shù)和/或產(chǎn)品來(lái)實(shí)現(xiàn)編碼器/解碼器模塊140和緩存器145。示例性閃存存儲(chǔ)器模塊160包括每個(gè)都可以使用公知的市場(chǎng)上可買(mǎi)到的技術(shù)和/ 或產(chǎn)品實(shí)現(xiàn)的存儲(chǔ)器陣列170和一個(gè)或更多個(gè)緩存器180。存儲(chǔ)器陣列170可以被具體實(shí) 現(xiàn)為單電平或多電平單元閃存存儲(chǔ)器，諸如NAND閃存存儲(chǔ)器、相變存儲(chǔ)器(PCM)、MRAM存儲(chǔ) 器、NOR閃存存儲(chǔ)器或其它非易失性的閃存存儲(chǔ)器。對(duì)于本領(lǐng)域技術(shù)人員將清楚，盡管主要 在多電平單元NAND閃存存儲(chǔ)器的背景下示出了本發(fā)明，但是本發(fā)明也可以應(yīng)用于單電平 單元閃存存儲(chǔ)器和其它非易失性的存儲(chǔ)器。多電平單元閃存存儲(chǔ)器在多電平單元NAND閃存存儲(chǔ)器中，典型地使用閾值檢測(cè)器來(lái)將與特定單元相關(guān) 的電壓值轉(zhuǎn)譯為預(yù)先定義的存儲(chǔ)器狀態(tài)。圖2示出了關(guān)于圖1的示例性多電平單元閃存存 儲(chǔ)器170的示例性閾值電壓分布，其基于通過(guò)引用被包含于此的美國(guó)專(zhuān)利No. 6，522，580的 教導(dǎo)。一般，單元的閾值電壓是需要被施加到單元以使得該單元傳導(dǎo)一定量的電流的電壓。 閾值電壓是存儲(chǔ)在單元中的數(shù)據(jù)的量度。在圖2所示出的示例性實(shí)施例中，每個(gè)存儲(chǔ)元件使用四個(gè)可能的數(shù)據(jù)狀態(tài)來(lái)在每 個(gè)存儲(chǔ)器單元中存儲(chǔ)兩個(gè)位的數(shù)據(jù)。圖2示出四個(gè)峰210-213，其中每個(gè)峰與一個(gè)狀態(tài)對(duì) 應(yīng)。在多電平單元閃存器件中，閾值電壓分布曲線(xiàn)200的不同的峰210-213被用于在單元 中存儲(chǔ)兩個(gè)位。閾值電壓分布曲線(xiàn)200的峰210-213被標(biāo)記有對(duì)應(yīng)的二進(jìn)制值。因此，在單元處 于第一狀態(tài)210時(shí)，它表示低位(也被稱(chēng)為最低有效位LSB)為“1”且高位(也被稱(chēng)為最高 有效位MSB)為“1”。狀態(tài)210—般是單元的初始未編程的狀態(tài)或擦除的狀態(tài)。同樣地，在 單元處于第二狀態(tài)211時(shí)，它表示低位為“0”且高位為“ 1 ”。在單元處于第三狀態(tài)212時(shí)， 它表示低位為“0”且高位為“0”。最后，在單元處于第四狀態(tài)213時(shí)，它表示低位為“ 1”且高位為“0”。閾值電壓分布210表示在處于擦除狀態(tài)(“11”數(shù)據(jù)狀態(tài))的陣列內(nèi)的單元的閾值 電壓Vt的分布，具有在0伏以下的負(fù)的閾值電壓電平。分別存儲(chǔ)“10”和“00”用戶(hù)數(shù)據(jù)的 存儲(chǔ)器單元的閾值電壓分布211和212被示出分別在0和1伏之間以及在1和2伏之間。 閾值電壓分布213示出已經(jīng)被編程為“01”數(shù)據(jù)狀態(tài)的單元的分布，具有設(shè)定在2伏和4. 5 伏的讀通電壓(read pass voltage)之間的閾值電壓電平。因此，在圖2的示例性實(shí)施例中，可以使用0伏、1伏和2伏作為每個(gè)電平或狀態(tài)之 間的電壓電平閾值。閃存存儲(chǔ)器160(例如，閃存存儲(chǔ)器160中的感測(cè)電路)使用電壓電平 閾值來(lái)確定給定單元的電壓電平或狀態(tài)。閃存存儲(chǔ)器160將基于測(cè)量的電壓與電壓電平閾 值的比較結(jié)果將一個(gè)或更多個(gè)位分配給每個(gè)單元，其隨后作為硬判定被傳送到閃存控制系 統(tǒng)110。附加地或另選地，在使用軟信息的實(shí)現(xiàn)方案中，閃存存儲(chǔ)器160可以向閃存控制系 統(tǒng)110傳送作為軟信息的測(cè)量的電壓或者測(cè)量的電壓的量化版本，其中與存儲(chǔ)器單元中存 儲(chǔ)的位的數(shù)量相比，使用數(shù)量更多的位來(lái)表示測(cè)量的電壓。應(yīng)當(dāng)進(jìn)一步注意，典型地使用公知的編程/驗(yàn)證技術(shù)來(lái)對(duì)單元編程。一般，在編程 /驗(yàn)證周期期間，閃存存儲(chǔ)器160逐漸施加增加的電壓以將電荷存儲(chǔ)在單元晶體管中，直至 超過(guò)最小目標(biāo)閾值電壓。例如，當(dāng)在圖2的示例中編程“10”數(shù)據(jù)狀態(tài)時(shí)，閃存存儲(chǔ)器160 可以逐漸施加增加的電壓以將電荷存儲(chǔ)在單元晶體管中，直至超過(guò)0. 4V的最小目標(biāo)閾值 電壓。如下文將進(jìn)一步討論的，單個(gè)存儲(chǔ)器單元中存儲(chǔ)的兩個(gè)位中的每一個(gè)來(lái)自不同的 頁(yè)。換言之，每個(gè)存儲(chǔ)器單元中存儲(chǔ)的兩個(gè)位中的每個(gè)位承載不同的頁(yè)地址。當(dāng)輸入低頁(yè) (lower page)地址時(shí)，訪(fǎng)問(wèn)圖2中示出的右側(cè)位。當(dāng)輸入高頁(yè)(upper page)地址時(shí)，訪(fǎng)問(wèn) 左側(cè)位。圖3示出了多電平單元(MLC)閃存存儲(chǔ)器器件160中的示例性閃存單元陣列300 的架構(gòu)，其中每個(gè)示例性單元典型地對(duì)應(yīng)于存儲(chǔ)兩個(gè)位的浮柵晶體管。在圖3中，每個(gè)單元 與兩個(gè)位所屬的兩個(gè)頁(yè)的兩個(gè)編號(hào)關(guān)聯(lián)。示例性單元陣列部分300示出了字線(xiàn)η至η+2和 四條位線(xiàn)。示例性閃存單元陣列300被分為偶數(shù)頁(yè)和奇數(shù)頁(yè)，其中例如具有偶數(shù)編號(hào)的單 元(諸如具有編號(hào)0和2的單元)對(duì)應(yīng)于偶數(shù)頁(yè)，而具有奇數(shù)編號(hào)的單元(諸如具有編號(hào) 1和3的單元)對(duì)應(yīng)于奇數(shù)頁(yè)。字線(xiàn)η例如在偶數(shù)位線(xiàn)中存儲(chǔ)偶數(shù)頁(yè)0和2，并且在奇數(shù)位 線(xiàn)中存儲(chǔ)奇數(shù)頁(yè)1和3。此外，圖3指示了示例性編程序列，其中按照指示的順序依次地(自底而上)選 擇偶數(shù)或奇數(shù)位線(xiàn)單元并且對(duì)其編程。編號(hào)指示了對(duì)頁(yè)編程的順序。例如，頁(yè)0在頁(yè)1之 前被編程。對(duì)于偶數(shù)頁(yè)和奇數(shù)頁(yè)的編程的進(jìn)一步的討論，參見(jiàn)例如K.-τ. Park等人的“Α ZeroingCel1-to-Ce11 Interference Page Architecture with Temporary LSBStoring and Parallel MSB Program Scheme for MLC NAND FlashMemories，，，IEEE Journal of Solid-State Circuits, Vol. 43，No. 4，919-928 (2008 年 4 月)，其通過(guò)引用被包含于此。圖4示出了關(guān)于圖2的電壓分配方案的示例性的兩級(jí)MLC編程方案400。如圖4所 示，在LSB編程階段期間，如果LSB是零，則處于擦除狀態(tài)410的所選擇的單元的狀態(tài)移動(dòng) 到最低編程狀態(tài)411。因此，在LSB編程階段，存儲(chǔ)器單元被從擦除狀態(tài)“11”編程到“10”。 接著，在MSB編程階段期間，取決于先前的LSB數(shù)據(jù)，依次形成兩個(gè)狀態(tài)，即狀態(tài)“00” (412)和狀態(tài)“01 ” (413)。一般，在MSB編程階段期間，“ 10”狀態(tài)被編程到“00”，而狀態(tài)“11”被 編程到“01”。應(yīng)當(dāng)注意，圖4的編程方案400示出了與從狀態(tài)410到狀態(tài)413的狀態(tài)改變關(guān)聯(lián)的 最大電壓偏移。已提出或建議了許多編程方案用于減少與狀態(tài)改變關(guān)聯(lián)的最大電壓偏移， 并且由此減少由電壓偏移引起的ICI。圖5A和圖5B共同示出了減少在鄰近單元上產(chǎn)生的ICI的另選MLC編程方案500。 如圖5A所示，在LSB編程階段期間，按與SLC編程類(lèi)似的方式，將存儲(chǔ)器單元從狀態(tài)“11” 編程到作為臨時(shí)(或中間)狀態(tài)的狀態(tài)“xO”。在同一字線(xiàn)中的鄰近單元也進(jìn)行LSB編程之 后，由于ICI，分布可能被擴(kuò)寬，如圖5A中的峰510所示。隨后，在圖5B中示出的MSB編程 階段，“xO”狀態(tài)被編程到作為與輸入數(shù)據(jù)對(duì)應(yīng)的最終狀態(tài)的“00”和“ 10”，或者“11”狀態(tài) 被編程到最終的“01”狀態(tài)。一般，除“11”單元之外的所有存儲(chǔ)器單元在MSB編程階段中 從對(duì)于LSB數(shù)據(jù)的臨時(shí)編程狀態(tài)重新編程到它們的最終狀態(tài)，使得可以極大地減小由鄰近 單元引起的ICI。處于最終狀態(tài)的單元將不會(huì)遭受到其處于中間狀態(tài)時(shí)經(jīng)歷的ICI，這是因 為其已被重新編程到最終狀態(tài)。處于最終狀態(tài)的單元將僅遭受到由于處于最終狀態(tài)而經(jīng)歷 的ICI0如上文提到的，使用中間編程狀態(tài)的圖5A和圖5B的多步(multi-step)編程序列 減少了最大電壓改變，并且因此減少了由這些電壓改變引起的ICI。在圖5B中可以看到， 例如MSB編程階段期間的最大電壓偏移分別與從狀態(tài)“11”到“01”和從狀態(tài)“xO”到狀態(tài) “10”的轉(zhuǎn)變關(guān)聯(lián)。這些電壓偏移明顯小于圖4中的從狀態(tài)“11”到“01”的最大電壓偏移。圖6更詳細(xì)地示出了多電平單元(MLC)閃存存儲(chǔ)器器件130中的示例性閃存單元 陣列600。如圖6所示，閃存單元陣列600對(duì)于每個(gè)閃存單元Ci存儲(chǔ)三個(gè)位。圖6示出了 對(duì)于一個(gè)模塊的閃存單元陣列架構(gòu)，其中每個(gè)示例性單元典型地對(duì)應(yīng)于存儲(chǔ)三個(gè)位的浮柵 晶體管。示例性單元陣列600由m條字線(xiàn)和η條位線(xiàn)組成。典型地，在當(dāng)前的多頁(yè)單元閃 存存儲(chǔ)器中，單個(gè)單元中的位屬于不同的頁(yè)。在圖6的示例中，每個(gè)單元的三個(gè)位對(duì)應(yīng)于三 個(gè)不同的頁(yè)，并且每條字線(xiàn)存儲(chǔ)三個(gè)頁(yè)。在下面的討論中，頁(yè)0、1和2被稱(chēng)為字線(xiàn)中的低頁(yè) 層級(jí)(page level)、中間頁(yè)層級(jí)和高頁(yè)層級(jí)。如上文所指出的，閃存單元陣列可以被進(jìn)一步分為偶數(shù)和奇數(shù)頁(yè)，其中例如，具有 偶數(shù)編號(hào)的單元(諸如圖6中的單元2和4)對(duì)應(yīng)于偶數(shù)頁(yè)，而具有奇數(shù)編號(hào)的單元(諸如 圖6中的單元1和3)對(duì)應(yīng)于奇數(shù)頁(yè)。在該情況中，頁(yè)(諸如頁(yè)0)將包含偶數(shù)單元中的偶 數(shù)頁(yè)(偶數(shù)頁(yè)0)和奇數(shù)單元中的奇數(shù)頁(yè)(奇數(shù)頁(yè)0)。單元間干擾如前面指出的，ICI是單元之間的寄生電容的結(jié)果，并且通常被視為最主要的失真 源之一。圖7示出了對(duì)于目標(biāo)單元710的由于來(lái)自多個(gè)示例性入侵單元720的寄生電容而 存在的ICI。在圖7中使用如下標(biāo)記WL 字線(xiàn)；BL 位線(xiàn)；BLo 奇數(shù)位線(xiàn)；BLe:偶數(shù)位線(xiàn)；以及C:電容。本發(fā)明認(rèn)識(shí)到ICI是由在目標(biāo)單元710已經(jīng)被編程之后進(jìn)行編程的入侵單元720引起的。ICI改變目標(biāo)單元710的電壓Vt。在示例性實(shí)施例中，采取“自底而上”編程方案， 并且字線(xiàn)i和i+Ι中的相鄰入侵單元引起了對(duì)于目標(biāo)單元710的ICI。如圖7所示，通過(guò)模 塊的這種自底而上的編程，來(lái)自下面的字線(xiàn)i-Ι的ICI被移除，并且高達(dá)五個(gè)鄰近單元作為 入侵單元720對(duì)ICI有貢獻(xiàn)。然而，應(yīng)當(dāng)注意，本領(lǐng)域技術(shù)人員將清楚，這里公開(kāi)的技術(shù)可 以被推廣到來(lái)自其它字線(xiàn)(諸如字線(xiàn)i_l)的入侵單元也對(duì)ICI有貢獻(xiàn)的情況。如果來(lái)自 字線(xiàn)i-1、i和i+Ι的入侵單元對(duì)ICI有貢獻(xiàn)，則需要考慮高達(dá)八個(gè)最近的鄰近單元。如果 更遠(yuǎn)離目標(biāo)單元的其它單元對(duì)ICI的貢獻(xiàn)可忽略的話(huà)，則可以忽略它們。通常，通過(guò)分析編 程序列方案(諸如自底而上或者偶數(shù)/奇數(shù)技術(shù))以識(shí)別在給定的目標(biāo)單元710之后進(jìn)行 編程的入侵單元720，來(lái)識(shí)別入侵單元720。 在示例性實(shí)施例中，入侵單元720引起的對(duì)目標(biāo)單元710的ICI可以如下建模其中厶廠/ 是入侵單元(w，b)的Vt電壓的改變，Δ ^^是由于ICI引起的目標(biāo) 單元(i，j)的Vt電壓的改變，并且kx、ky和kxy是關(guān)于χ、y和xy方向的電容耦合系數(shù)。一般，Vt是表示單元上存儲(chǔ)的數(shù)據(jù)的電壓并且是在讀操作期間獲得的。Vt可以通 過(guò)讀操作獲得，例如，作為具有比每單元存儲(chǔ)的位數(shù)量更高的精度的軟電壓值，或者作為被 量化到具有與每單元存儲(chǔ)的位數(shù)量相同的分辨率(例如，對(duì)于3位/單元的閃存，為3位) 的硬電壓電平的值。解映射和ICI減輕本發(fā)明使用概率密度函數(shù)提供了用于閃存存儲(chǔ)器的改進(jìn)的解映射功能。本文中使 用的術(shù)語(yǔ)“概率密度函數(shù)”應(yīng)該包括概率密度函數(shù)及其近似，諸如直方圖和高斯近似。根據(jù) 下面結(jié)合圖12-13討論的本發(fā)明的一個(gè)方面，所公開(kāi)的ICI減輕功能可選地被實(shí)現(xiàn)具有解 映射功能，以便提供聯(lián)合解映射和ICI減輕解決方案。在下面結(jié)合圖10討論的又一個(gè)變體 中，描述了使用一個(gè)或更多個(gè)概率密度函數(shù)的迭代的解映射和解碼技術(shù)，用以從閃存存儲(chǔ) 器讀取和檢測(cè)數(shù)據(jù)。在又一個(gè)變體中，如在下文中所討論的，所公開(kāi)的解映射解決方案考慮 取決于存儲(chǔ)在鄰近單元中的數(shù)據(jù)樣式的概率密度函數(shù)(Pdf)而不是不具有該數(shù)據(jù)依賴(lài)性 的pdf。在一個(gè)示例性實(shí)施例中，每個(gè)概率密度函數(shù)表征在閃存存儲(chǔ)器陣列中一個(gè)或更多個(gè) 入侵單元對(duì)至少一個(gè)目標(biāo)單元的依賴(lài)于樣式的干擾。在一個(gè)示例性實(shí)現(xiàn)方式中，聯(lián)合解映射和ICI減輕解決方案假設(shè)概率密度函數(shù)可 以使用高斯概率密度函數(shù)來(lái)近似。基于直方圖討論另外的更高復(fù)雜度的實(shí)現(xiàn)方式。此外， 描述了基于概率密度函數(shù)或其近似來(lái)檢測(cè)讀取數(shù)據(jù)的基于格子的檢測(cè)算法，諸如維特比 (Viterbi)、軟輸出維特比(SOVA)和BCJR算法，其原則上以更高的復(fù)雜度為代價(jià)而提供更 好的性能。圖8是根據(jù)本發(fā)明的并入基于控制器的軟解映射器技術(shù)的示例性閃存存儲(chǔ)器系 統(tǒng)800的示意性框圖。在又一個(gè)實(shí)施例中，閃存存儲(chǔ)器系統(tǒng)800并入根據(jù)本發(fā)明的基于控 制器的聯(lián)合解映射和ICI減輕技術(shù)。如圖8所示，示例性閃存存儲(chǔ)器系統(tǒng)800包括由接口850連接的閃存控制系統(tǒng)810和閃存存儲(chǔ)器模塊860。示例性閃存控制系統(tǒng)810包括典型 地在一個(gè)或更多個(gè)集成電路上的閃存控制器820和讀通道825。示例性讀通道825包括信號(hào)處理單元830、編碼器/解碼器模塊840和一個(gè)或更多 個(gè)緩存器845。請(qǐng)注意，術(shù)語(yǔ)“讀通道”也可以包括寫(xiě)通道。在另選實(shí)施例中，編碼器/解碼 器模塊840和一些緩存器845可以被實(shí)現(xiàn)在閃存控制器820內(nèi)。編碼器/解碼器模塊840 和緩存器845可以例如使用公知的市場(chǎng)上可買(mǎi)到的技術(shù)和/或產(chǎn)品來(lái)實(shí)現(xiàn)，并如在本申請(qǐng) 中那樣修改以提供本發(fā)明的特征和功能。示例性信號(hào)處理單元830包括實(shí)現(xiàn)一個(gè)或更多個(gè)軟解映射處理835的一個(gè)或更多 個(gè)處理器，如下面結(jié)合例如圖10-11進(jìn)一步討論的。在又一個(gè)實(shí)施例中，軟解映射器835實(shí) 現(xiàn)一個(gè)或更多個(gè)聯(lián)合解映射和ICI減輕處理，如下面結(jié)合例如圖12-13進(jìn)一步討論的。示 例性閃存存儲(chǔ)器模塊860包括每個(gè)都可以使用公知的市場(chǎng)上可買(mǎi)到的技術(shù)和/或產(chǎn)品實(shí)現(xiàn) 的存儲(chǔ)器陣列870和一個(gè)或更多個(gè)緩存器880。在所公開(kāi)的ICI減輕技術(shù)的各個(gè)實(shí)施例中，示例性接口 850可能需要傳遞相對(duì) 于傳統(tǒng)閃存存儲(chǔ)器系統(tǒng)而言額外的信息，諸如表示與入侵單元關(guān)聯(lián)的信息的值。因此，接 口 850可能需要具有與傳統(tǒng)閃存存儲(chǔ)器系統(tǒng)中的接口相比更大的容量或更快的速度?？?以可選地例如根據(jù)如下申請(qǐng)的教導(dǎo)實(shí)現(xiàn)接口 850 與本申請(qǐng)同時(shí)提交并且通過(guò)引用被包 含于此的題為“Methods and Apparatus for Interfacing Between a Flash Memory
Controller and a Flash Memory Array”的國(guó)際PCT專(zhuān)利申請(qǐng)序列號(hào)No._(律師案卷
號(hào)No. 08-0769)，其使用例如雙倍數(shù)據(jù)率(DDR)技術(shù)增大接口 850的信息承載容量。在寫(xiě)操作期間，接口 850典型地使用頁(yè)面級(jí)或字線(xiàn)級(jí)訪(fǎng)問(wèn)技術(shù)來(lái)傳送要被存儲(chǔ) 在目標(biāo)單元中的編程值。對(duì)于示例性的頁(yè)面級(jí)或字線(xiàn)級(jí)訪(fǎng)問(wèn)技術(shù)的更詳細(xì)的討論，參見(jiàn)， 例如，2009 年 3 月 11 曰提交的題為"Methods and Apparatus for Storing Data in a Multi-Level Cell Flash Memory Device with Cross-Page Sectors,Multi-Page Coding and Per-Page Coding”的國(guó)際專(zhuān)利申請(qǐng)序列號(hào)No. PCT/US09/36810，其通過(guò)引用被包含于 此。在讀操作期間，接口 850傳送對(duì)于目標(biāo)和入侵單元已經(jīng)從存儲(chǔ)器陣列870處獲得 的硬和/或軟讀取值。例如，除對(duì)于具有目標(biāo)單元的頁(yè)面的讀取值之外，在接口總線(xiàn)之上還 傳送對(duì)于高/低字線(xiàn)或鄰近偶數(shù)或奇數(shù)位線(xiàn)中的一個(gè)或更多個(gè)相鄰頁(yè)面的讀取值。在圖8 的實(shí)施例中，所公開(kāi)的ICI減輕技術(shù)典型地以針對(duì)邏輯電路優(yōu)化的加工技術(shù)被實(shí)現(xiàn)在閃存 存儲(chǔ)器外以實(shí)現(xiàn)最低面積。然而，它以必須在接口 850上傳送的額外的入侵單元數(shù)據(jù)為代 價(jià)。圖9是根據(jù)本發(fā)明的另選實(shí)施例的并入基于存儲(chǔ)器的軟解映射技術(shù)的示例性閃 存存儲(chǔ)器系統(tǒng)900的示意性框圖。在又一個(gè)實(shí)施例中，閃存存儲(chǔ)器系統(tǒng)900并入聯(lián)合解映 射和ICI減輕技術(shù)。如圖9所示，示例性閃存存儲(chǔ)器系統(tǒng)900包括由接口 950連接的閃存 控制系統(tǒng)910和閃存存儲(chǔ)器模塊960。示例性閃存控制系統(tǒng)910包括典型地在一個(gè)或更多個(gè)集成電路上的閃存控制器 920和可選的讀通道925。在另選實(shí)施例中，編碼器/解碼器模塊940和一些緩存器945可 以被實(shí)現(xiàn)在閃存控制器920內(nèi)。示例性閃存控制器920可以例如使用公知的市場(chǎng)上可買(mǎi)到 的技術(shù)和/或產(chǎn)品來(lái)實(shí)現(xiàn)，并如在本申請(qǐng)中那樣修改以支持本發(fā)明的特征和功能。示例性讀通道925包括編碼器/解碼器模塊940和一個(gè)或更多個(gè)緩存器945?？梢允褂霉氖?場(chǎng)上可買(mǎi)到的技術(shù)和/或產(chǎn)品來(lái)實(shí)現(xiàn)編碼器/解碼器模塊940和緩存器945。示例性閃存存儲(chǔ)器模塊960包括每個(gè)都可以使用公知的市場(chǎng)上可買(mǎi)到的技術(shù)和/ 或產(chǎn)品實(shí)現(xiàn)的存儲(chǔ)器陣列970和一個(gè)或更多個(gè)緩存器980。另外，示例性閃存存儲(chǔ)器模塊 960包括示例性信號(hào)處理單元985，其包括實(shí)現(xiàn)一個(gè)或更多個(gè)軟解映射或聯(lián)合解映射和ICI 減輕處理990的一個(gè)或更多個(gè)處理器，下面結(jié)合例如圖11-13進(jìn)一步討論。在所公開(kāi)的ICI減輕技術(shù)的各個(gè)實(shí)施例中，示例性接口 950可能需要傳送相對(duì) 于傳統(tǒng)閃存存儲(chǔ)器系統(tǒng)而言額外的信息，諸如表示與入侵單元關(guān)聯(lián)的信息的值。因此，接 口 950可能需要具有與傳統(tǒng)閃存存儲(chǔ)器系統(tǒng)中的接口相比更大的容量或更快的速度。可 以可選地例如根據(jù)如下申請(qǐng)的教導(dǎo)實(shí)現(xiàn)接口 950 與本申請(qǐng)同時(shí)提交并且通過(guò)引用被包 含于此的題為“Methods and Apparatus for Interfacing Between a Flash Memory
Controller and a Flash Memory Array”的國(guó)際PCT專(zhuān)利申請(qǐng)序列號(hào)No._(律師案
卷號(hào)No. 08-0769)，其使用例如雙倍數(shù)據(jù)率(DDR)技術(shù)增大接口 950的信息承載容量。在寫(xiě)操作期間，接口 950傳送要被存儲(chǔ)在目標(biāo)單元和入侵單元中的編程數(shù)據(jù)。在 讀操作期間，接口 950傳送通過(guò)聯(lián)合解映射和ICI減輕處理990針對(duì)目標(biāo)單元和可選的入 侵單元計(jì)算的新的硬或軟讀取值或數(shù)據(jù)。典型地，對(duì)于單個(gè)讀訪(fǎng)問(wèn)傳遞的信息是頁(yè)面或字 線(xiàn)的數(shù)據(jù)。請(qǐng)注意，僅僅發(fā)送針對(duì)目標(biāo)單元的數(shù)據(jù)減少了接口 950的帶寬要求，但是以使用 用來(lái)制造閃存存儲(chǔ)器的存儲(chǔ)器加工技術(shù)在存儲(chǔ)器內(nèi)實(shí)現(xiàn)ICI減輕處理為代價(jià)，其典型地針 對(duì)存儲(chǔ)器而不是邏輯電路來(lái)優(yōu)化。請(qǐng)注意，在圖8和圖9的ICI減輕技術(shù)的各個(gè)實(shí)施例中使用的電容耦合系數(shù)kx、ky 和kxy可以在閃存控制系統(tǒng)810、910和/或閃存存儲(chǔ)器模塊860、960中被計(jì)算。電容耦合 系數(shù)kx、ky和kxy在相應(yīng)的接口 850、950上被傳送可能是必需的。請(qǐng)注意，電容耦合系數(shù)可 以是適應(yīng)性的并且連續(xù)地、偶然地或周期性地被更新。軟解映射器圖10示出具有根據(jù)本發(fā)明的迭代的解映射和解碼以及可選的交織的示例性閃存 讀通道架構(gòu)1000。如圖10所示，示例性寫(xiě)路徑包括編碼器1010、可選的交織器1020、串-并 轉(zhuǎn)換器1030和映射器1040。數(shù)據(jù)以已知的方式被寫(xiě)到存儲(chǔ)器1050以及從存儲(chǔ)器1050讀 取。示例性讀路徑包括軟解映射器1060、并-串轉(zhuǎn)換器1070、去交織器1080、解碼器1090 和交織器1095。一般，如下面進(jìn)一步討論的，軟解映射器1060產(chǎn)生軟信息，該軟信息被解碼 器1090處理以便產(chǎn)生新的軟信息并且以迭代的方式反饋到軟解映射器，直到迭代處理收 斂到最后的判定。在一個(gè)示例性實(shí)施例中，軟解映射器1060利用以下公式產(chǎn)生軟信息(LLR)
權(quán)利要求
1.一種用于讀取能夠每個(gè)單元存儲(chǔ)至少兩個(gè)數(shù)據(jù)電平s的閃存存儲(chǔ)器器件中的目標(biāo) 單元的方法，所述方法包括對(duì)于所述閃存存儲(chǔ)器中的至少一個(gè)目標(biāo)單元獲得測(cè)量的讀取值r;基于所述測(cè)量的讀取值r評(píng)估至少一個(gè)概率密度函數(shù)，其中所述概率密度函數(shù)指示對(duì) 于給定的數(shù)據(jù)電平s測(cè)量讀取值r的概率；以及基于所述評(píng)估步驟的結(jié)果來(lái)計(jì)算一個(gè)或更多個(gè)對(duì)數(shù)似然比。
2.根據(jù)權(quán)利要求1所述的方法，其中所述概率密度函數(shù)還包括對(duì)所述目標(biāo)單元的干擾 的表達(dá)式。
3.根據(jù)權(quán)利要求1所述的方法，其中所述概率密度函數(shù)還包括一個(gè)或更多個(gè)入侵單元 對(duì)所述閃存存儲(chǔ)器中的至少一個(gè)目標(biāo)單元的依賴(lài)于樣式的干擾的表達(dá)式。
4.根據(jù)權(quán)利要求1所述的方法，其中所述計(jì)算步驟還包含以下步驟對(duì)于兩個(gè)可能的 二進(jìn)制值中的每一個(gè)，針對(duì)與所述兩個(gè)可能的二進(jìn)制值關(guān)聯(lián)的所有數(shù)據(jù)電平，合計(jì)對(duì)于給 定數(shù)據(jù)電平s測(cè)量讀取值r的所述概率。
5.根據(jù)權(quán)利要求4所述的方法，還包含基于對(duì)于所述兩個(gè)可能的二進(jìn)制值中的每一個(gè) 的所述合計(jì)的概率來(lái)形成比例的步驟。
6.根據(jù)權(quán)利要求4所述的方法，還包含以下步驟將對(duì)于所述兩個(gè)可能的二進(jìn)制值中 的每一個(gè)的所述合計(jì)的概率乘以以下表達(dá)式，所述表達(dá)式基于對(duì)于單元內(nèi)的除正在計(jì)算所 述對(duì)數(shù)似然比的位以外的所有位的一個(gè)或更多個(gè)先驗(yàn)概率值。
7.根據(jù)權(quán)利要求4所述的方法，其中所述合計(jì)包括和以及乘積中的一個(gè)或更多個(gè)。
8.根據(jù)權(quán)利要求4所述的方法，其中所述計(jì)算步驟評(píng)估以下表達(dá)式^sext0 P(r i s) ■對(duì) cxp(-La (Cq )-cg)Le (Ct) = log-----—--------(2)P(r i s) · Ilf=I^t Qxpi-La (Cq) · cq )其中P (r I s)是表征閃存存儲(chǔ)器的概率密度函數(shù)；C,是代碼位，m是每個(gè)單元的位的數(shù) 量，La(Ct)是對(duì)數(shù)似然比，Le(Ct)是外在的對(duì)數(shù)似然比，并且夂是其位標(biāo)記在位置t上具有cIi值Ct = CtW符號(hào)的子集。
9.根據(jù)權(quán)利要求1所述的方法，其中所述干擾包括后樣式依賴(lài)、單元間干擾、編程干 擾、讀取干擾和附加噪聲中的一個(gè)或更多個(gè)。
10.根據(jù)權(quán)利要求1所述的方法，其中所述概率密度函數(shù)被表示為存儲(chǔ)的表和表達(dá)式 中的一個(gè)或更多個(gè)。
11.一種用于讀取能夠每個(gè)單元存儲(chǔ)至少兩個(gè)數(shù)據(jù)電平S的閃存存儲(chǔ)器器件中的目標(biāo) 單元的方法，所述方法包括對(duì)于所述閃存存儲(chǔ)器中的至少一個(gè)目標(biāo)單元獲得測(cè)量的讀取值r;獲得表示對(duì)于所述閃存存儲(chǔ)器中的至少一個(gè)入侵單元存儲(chǔ)的數(shù)據(jù)的值h ；基于存儲(chǔ)在所述閃存存儲(chǔ)器的至少一部分中的值的樣式來(lái)選擇一個(gè)或更多個(gè)概率密 度函數(shù)，其中所述概率密度函數(shù)包括一個(gè)或更多個(gè)入侵單元對(duì)所述閃存存儲(chǔ)器中的所述至 少一個(gè)目標(biāo)單元的依賴(lài)于樣式的干擾；基于所述測(cè)量的讀取值r來(lái)評(píng)估至少一個(gè)選擇的概率密度函數(shù)；以及基于所述評(píng)估步驟的結(jié)果來(lái)計(jì)算一個(gè)或更多個(gè)對(duì)數(shù)似然比。
12.根據(jù)權(quán)利要求11所述的方法，其中所述值h是硬判定和軟值中的一個(gè)或更多個(gè)。
13.根據(jù)權(quán)利要求11所述的方法，其中所述計(jì)算步驟還包含以下步驟對(duì)于兩個(gè)可能 的二進(jìn)制值中的每一個(gè)，針對(duì)與所述兩個(gè)可能的二進(jìn)制值關(guān)聯(lián)的所有數(shù)據(jù)電平，合計(jì)對(duì)于 給定數(shù)據(jù)電平s測(cè)量讀取值r的所述概率。
14.根據(jù)權(quán)利要求13所述的方法，還包含以下步驟基于對(duì)于所述兩個(gè)可能的二進(jìn)制 值中的每一個(gè)的所述合計(jì)的概率來(lái)形成比例。
15.根據(jù)權(quán)利要求13所述的方法，還包含以下步驟將對(duì)于所述兩個(gè)可能的二進(jìn)制值 中的每一個(gè)的所述合計(jì)的概率乘以以下表達(dá)式，所述表達(dá)式基于對(duì)于單元內(nèi)的除正在計(jì)算 所述對(duì)數(shù)似然比的位以外的所有位的一個(gè)或更多個(gè)先驗(yàn)概率值。
16.根據(jù)權(quán)利要求13所述的方法，其中所述合計(jì)包括和以及乘積中的一個(gè)或更多個(gè)。
17.根據(jù)權(quán)利要求13所述的方法，其中所述評(píng)估步驟針對(duì)存儲(chǔ)在所述一個(gè)或更多個(gè)入 侵單元中的值的給定樣式確定對(duì)于給定數(shù)據(jù)電平s測(cè)量讀取值r的依賴(lài)于樣式的概率。
18.根據(jù)權(quán)利要求11所述的方法，其中所述計(jì)算步驟評(píng)估以下表達(dá)式
19.根據(jù)權(quán)利要求11所述的方法，其中所述概率密度函數(shù)還包括后樣式依賴(lài)、單元間 干擾、編程干擾、讀取干擾和附加噪聲中的一個(gè)或更多個(gè)。
20.根據(jù)權(quán)利要求11所述的方法，其中所述概率密度函數(shù)被表示為存儲(chǔ)的表和表達(dá)式 中的一個(gè)或更多個(gè)。
21.根據(jù)權(quán)利要求11所述的方法，還包括使用軟信息執(zhí)行多次迭代的步驟。
22.根據(jù)權(quán)利要求11所述的方法，其中所述一個(gè)或更多個(gè)概率密度函數(shù)中的至少一個(gè) 包括直方圖。
23.根據(jù)權(quán)利要求11所述的方法，其中所述一個(gè)或更多個(gè)概率密度函數(shù)中的至少一個(gè) 是使用高斯近似表示的。
24.根據(jù)權(quán)利要求11所述的方法，其中所述一個(gè)或更多個(gè)概率密度函數(shù)中的至少一個(gè) 基于基于格子的算法。
25.一種用于表征在閃存存儲(chǔ)器中的干擾的方法，包括獲得表示一個(gè)或更多個(gè)入侵單元對(duì)至少一個(gè)目標(biāo)單元的依賴(lài)于樣式的干擾的一個(gè)或 更多個(gè)概率密度函數(shù)；以及基于存儲(chǔ)在所述閃存存儲(chǔ)器的至少一部分中的值的樣式來(lái)選擇所述概率密度函數(shù)中 的一個(gè)或更多個(gè)。
26.根據(jù)權(quán)利要求25所述的方法，其中所述干擾包括后樣式依賴(lài)、單元間干擾、編程干擾、讀取干擾和附加噪聲中的一個(gè)或更多個(gè)。
27.根據(jù)權(quán)利要求25所述的方法，其中所述概率密度函數(shù)被表示為存儲(chǔ)的表和表達(dá)式 中的一個(gè)或更多個(gè)。
28.根據(jù)權(quán)利要求25所述的方法，還包含基于一個(gè)或更多個(gè)數(shù)據(jù)判定來(lái)更新所述概率 密度函數(shù)的步驟。
29.一種用于讀取能夠每個(gè)單元存儲(chǔ)至少兩個(gè)數(shù)據(jù)電平s的閃存存儲(chǔ)器器件中的目標(biāo) 單元的系統(tǒng)，所述方法包括存儲(chǔ)器；以及耦接到存儲(chǔ)器的至少一個(gè)處理器，操作用于 對(duì)于所述閃存存儲(chǔ)器中的至少一個(gè)目標(biāo)單元獲得測(cè)量的讀取值r ； 基于所述測(cè)量的讀取值r評(píng)估至少一個(gè)概率密度函數(shù)，其中所述概率密度函數(shù)指示對(duì) 于給定數(shù)據(jù)電平s測(cè)量讀取值r的概率；以及基于所述評(píng)估步驟的結(jié)果來(lái)計(jì)算一個(gè)或更多個(gè)對(duì)數(shù)似然比。
30.一種用于讀取能夠每個(gè)單元存儲(chǔ)至少兩個(gè)數(shù)據(jù)電平s的閃存存儲(chǔ)器器件中的目標(biāo) 單元的系統(tǒng)，所述方法包括存儲(chǔ)器；以及耦接到存儲(chǔ)器的至少一個(gè)處理器，操作用于 對(duì)于所述閃存存儲(chǔ)器中的至少一個(gè)目標(biāo)單元獲得測(cè)量的讀取值r ； 獲得表示對(duì)于所述閃存存儲(chǔ)器中的至少一個(gè)入侵單元存儲(chǔ)的數(shù)據(jù)的值h; 基于存儲(chǔ)在所述閃存存儲(chǔ)器的至少一部分中的值的樣式來(lái)選擇一個(gè)或更多個(gè)概率密 度函數(shù)，其中所述概率密度函數(shù)包括一個(gè)或更多個(gè)入侵單元對(duì)所述閃存存儲(chǔ)器中的所述至 少一個(gè)目標(biāo)單元的依賴(lài)于樣式的干擾；基于所述測(cè)量的讀取值r來(lái)評(píng)估至少一個(gè)選擇的概率密度函數(shù)；以及 基于所述評(píng)估步驟的結(jié)果來(lái)計(jì)算一個(gè)或更多個(gè)對(duì)數(shù)似然比。
全文摘要
提供了用于閃存存儲(chǔ)器中的軟解映射和單元間干擾減輕的方法和設(shè)備。在一個(gè)變體中，通過(guò)以下步驟來(lái)讀取能夠每個(gè)單元存儲(chǔ)至少兩個(gè)數(shù)據(jù)電平s的閃存存儲(chǔ)器器件中的目標(biāo)單元對(duì)于閃存存儲(chǔ)器中的至少一個(gè)目標(biāo)單元獲得測(cè)量的讀取值r；獲得表示對(duì)于閃存存儲(chǔ)器中的至少一個(gè)入侵單元存儲(chǔ)的數(shù)據(jù)的值h；基于存儲(chǔ)在閃存存儲(chǔ)器的至少一部分中的值的樣式來(lái)選擇一個(gè)或更多個(gè)概率密度函數(shù)，其中所述概率密度函數(shù)包括一個(gè)或更多個(gè)入侵單元對(duì)閃存存儲(chǔ)器中的至少一個(gè)目標(biāo)單元的依賴(lài)于樣式的干擾；基于所測(cè)量的讀取值r來(lái)評(píng)估至少一個(gè)選擇的概率密度函數(shù)；以及基于評(píng)估步驟的結(jié)果來(lái)計(jì)算一個(gè)或更多個(gè)對(duì)數(shù)似然比。
文檔編號(hào)G11C11/56GK102132350SQ200980132505
公開(kāi)日2011年7月20日 申請(qǐng)日期2009年6月30日 優(yōu)先權(quán)日2008年7月1日
發(fā)明者A·維賈耶夫, E·F·哈拉特施, J·延, M·伊威科維克, N·米拉德諾維奇, V·克拉琦科夫斯基 申請(qǐng)人:Lsi公司