專利名稱：用于改進(jìn)升壓箝位的對位線編程的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及非易失性存儲器的技術(shù)。
背景技術(shù)：
半導(dǎo)體存儲器已經(jīng)變得越來越流行用于各種電子設(shè)備。例如，在蜂窩電話、數(shù)碼相機、個人數(shù)字助理、移動計算設(shè)備、非移動計算設(shè)備和其他設(shè)備中使用非易失性半導(dǎo)體存儲器。電可擦除可編程只讀存儲器(EEPROM)和閃存位列最流行的非易失性半導(dǎo)體存儲器之間。EEPROM和閃存兩者都使用在半導(dǎo)體襯底中的溝道區(qū)域上方且與其隔離的浮置柵極。浮置柵極位于源極和漏極區(qū)域之間。在浮置柵極上且與其絕緣地提供控制柵極。晶體管的閾值電壓受浮置柵極上保留的電荷量控制。也就是說，在導(dǎo)通晶體管以允許其源極和漏極之間的導(dǎo)電之前必須被施加到控制柵極的最小量的電壓受浮置柵極上的電荷的水平控制。當(dāng)編程EEPROM或諸如NAND閃存器件的閃存器件時，通常向控制柵極施加編程電壓，并將位線接地。來自該溝道的電子被注入浮置柵極。當(dāng)電子在浮置柵極中累積時，浮置柵極變?yōu)槌湄?fù)電，且存儲器單元的閾值電壓升高以便存儲器單元處于已編程狀態(tài)中。關(guān)于編程的更多信息可以在美國專利6，859，397、題為‘、elf-Boosting Technique”和美國專利 6，917，542、題為“Detecting Over Programmed Memory”，中找到，兩者整體被引用附于此。一些EEPROM和閃存器件具有用于擦除兩個范圍的電荷的浮置柵極，且因此，可以在兩個狀態(tài)(已擦除狀態(tài)和已編程狀態(tài))之間編程/擦除該存儲器單元。這種閃存器件有時稱為二進(jìn)制閃存器件。通過識別由禁止的范圍分離的多個不同的被允許/有效的已編程閾值電壓范圍來實現(xiàn)多狀態(tài)閃存器件。每個不同的閾值范圍對應(yīng)于在存儲器器件中編碼的該組數(shù)據(jù)位的
預(yù)定值。但是，編程干擾繼續(xù)稱為一些存儲器系統(tǒng)中的問題。為了防止編程干擾，例如未選存儲元件的無意編程，通過電壓通常被施加到未選字線以升高未選位線的溝道區(qū)域的電壓。雖然該升壓技術(shù)是有意的，但是升壓可以變?yōu)樵诓豢山邮艿牡碗妷禾幎惑槲换蝻柡汀?也就是說，升壓電壓不可能被升高得足夠高以防止編程干擾。需要改進(jìn)的技術(shù)來對抗編程干擾。

發(fā)明內(nèi)容
在此描述用于減少非易失性存儲器器件中的編程干擾的技術(shù)。
在一個實施例中，編程一組非易失性存儲元件的方法包括進(jìn)行編程序列的多個迭代。至少一個迭代使用第一編程過程，其包括向該組非易失性存儲元件施加第一編程脈沖， 同時選擇該組的相鄰非易失性存儲元件的對的第一組用于編程，以及禁止該組的相鄰非易失性存儲元件的對的第二組被編程，其中，該第一組的對與第二組的對相交織。第一編程過程還包括向該組非易失性存儲元件施加第二編程脈沖，同時選擇這些對的第二組用于編程，以及禁止這些對的第一組被編程。在至少一個迭代的第一和第二編程脈沖之間不對該組非易失性存儲元件進(jìn)行驗證操作。在另一實施例中，用于編程一組非易失性存儲元件的方法包括(a)進(jìn)行編程序列的第一數(shù)量的迭代，其中，第一數(shù)量的迭代的每個迭代包括(i)向該組非易失性存儲元件施加編程脈沖，同時選擇該組的相鄰非易失性存儲元件的對的第一組用于編程，以及禁止該組的相鄰非易失性存儲元件的對的第二組被編程，其中，第一組的對與第二組的對相交織。第一數(shù)量的迭代的每個迭代還包括(ii)隨后對相鄰非易失性存儲元件的對的第一組進(jìn)行驗證操作，而不對相鄰非易失性存儲元件的對的第二組進(jìn)行驗證操作。該方法還包括(b)在步驟(a)之后，進(jìn)行編程序列的第二數(shù)量的迭代，其中，第二數(shù)量的迭代的每個迭代包括(i)向該組非易失性存儲元件施加編程脈沖，同時選擇該組的相鄰非易失性存儲元件的對的第二組用于編程，以及禁止該組的相鄰非易失性存儲元件的對的第一組被編程，其中，第一組的對與第二組的對相交織。第二數(shù)量的迭代的每個迭代還包括(ii)隨后對相鄰非易失性存儲元件的對的第二組進(jìn)行驗證操作，而不對相鄰非易失性存儲元件的對的第一組進(jìn)行驗證操作。在另一實施例中，用于編程一組非易失性存儲元件的方法包括使用第一編程過程來進(jìn)行編程序列的多個迭代，包括對多個連續(xù)迭代的每個(a)向該組非易失性存儲元件施加第一編程脈沖，同時選擇該組的非易失性存儲元件的第一子集用于編程，以及禁止該組的非易失性存儲元件的至少第二和第三子集被編程，(b)隨后向該組非易失性存儲元件施加第二編程脈沖，同時選擇第二子集用于編程，以及禁止至少第一和第三子集被編程，以及(c)隨后向該組非易失性存儲元件施加第三編程脈沖，同時選擇第三子集用于編程，以及禁止至少第一和第二子集被編程。在另一實施例中，非易失性存儲器包括一組非易失性存儲元件和一個或多個控制電路。一個或多個控制電路進(jìn)行編程序列的多個迭代。至少一個迭代使用第一編程過程， 其包括向該組非易失性存儲元件施加第一編程脈沖，同時選擇該組的相鄰非易失性存儲元件的對的第一組用于編程，以及禁止該組的相鄰非易失性存儲元件的對的第二組被編程， 其中，該第一組的對與第二組的對相交織。第一編程過程還包括向該組非易失性存儲元件施加第二編程脈沖，同時選擇這些對的第二組用于編程，以及禁止這些對的第一組被編程。 在至少一個迭代的第一和第二編程脈沖之間不對該組非易失性存儲元件進(jìn)行驗證操作。在另一實施例中，非易失性存儲系統(tǒng)包括串聯(lián)連接的非易失性存儲元件的一組串和一組位線，其中，該串彼此并行地延伸，且其中每個位線與各個串相關(guān)聯(lián)且至少部分地沿著各個串延伸。對于串的第一子集，每個串被電連接到沿著該串而延伸的各個導(dǎo)電線。對于串的第二子集，每個串被電連接到沿著相鄰的串而延伸的各個導(dǎo)電線。還可以提供具有用于進(jìn)行在此提供的方法的可執(zhí)行代碼的對應(yīng)的方法、系統(tǒng)和計算機或處理器可讀的存儲器件。


圖1是NAND串的頂視圖。圖2是NAND串的等效電路圖。圖3是NAND串的剖面圖。圖4是NAND閃存單元的陣列的方框圖。圖5是非易失性存儲器系統(tǒng)的方框圖。圖6描述了閾值電壓分布的示例組。圖7描述了閾值電壓分布的示例組。圖8A-C示出了各種閾值電壓分布并描述用于編程非易失性存儲器的處理。圖9是示出在具體NAND串的相鄰NAND串上的低電壓可能導(dǎo)致接點泄漏和在具體 NAND串上箝位的升壓的NAND串的剖面部分。圖IOA是描述在具體位線的升壓電勢上的相鄰位線的影響的圖。圖IOB是描述在具體位線的多個故障位上的相鄰位線的影響的圖。圖IOC描述了在圖IOB的圖的偶數(shù)和奇數(shù)位線中的數(shù)據(jù)的排列。圖11描述了一組位線，包括位線的交替對的第一和第二組。圖12描述了具有雙編程脈沖和驗證脈沖的單個組的編程序列。圖13描述了具有雙編程脈沖和用于分離地驗證偶數(shù)和奇數(shù)位線的驗證脈沖的雙組的編程序列。圖14描述了具有雙編程脈沖和用于分離地驗證位線線的對的第一和第二組的驗證脈沖的雙組的編程序列。圖15描述了與圖12-14的編程序列相關(guān)聯(lián)的編程處理。圖16描述了用于編程位線對的第一組的編程序列、然后用于編程位線對的第二組的編程序列。圖17描述了與圖16的編程序列相關(guān)聯(lián)的編程處理。圖18描述了三組位線。圖19A描述了使用三組位線的編程序列。圖19B描述了具有使用分離的奇偶驗證操作的修改的圖19A的編程序列。圖20描述了與圖19的編程序列相關(guān)聯(lián)的編程處理。圖21A描述了涉及切換編程過程的編程處理。圖21B描述了切換編程過程的編程序列。圖22是將在NAND串電平處的對位編程轉(zhuǎn)換為在位線電平處的傳統(tǒng)偶數(shù)/奇數(shù)感測的存儲器陣列的布局的例子。圖23A描述了連接到其相關(guān)聯(lián)的位線的有源區(qū)域(active area)。圖2 描述了圖23A的結(jié)構(gòu)的透視圖。圖M描述了連接到相鄰位線的有源區(qū)域的各個圖。
具體實施例方式適用于實現(xiàn)本發(fā)明的存儲器系統(tǒng)的一個例子使用NAND閃存結(jié)構(gòu)，其在兩個選擇柵極之間串聯(lián)地排列多個晶體管。串聯(lián)連接的晶體管和選擇柵極被稱為NAND串。圖1是示出一個NAND串的頂視圖。圖2是其等效電路。圖1和2中描述的NAND串包括串聯(lián)且夾在第一選擇柵極120和第二選擇柵極122之間的四個晶體管100、102、104和106。選擇柵極120將NAND串連接到位線126。選擇柵極122將NAND串連接到源極線128。通過向控制柵極120CG施加適當(dāng)?shù)碾妷簛砜刂七x擇柵極120。通過向控制柵極122CG施加適當(dāng)?shù)碾妷簛砜刂七x擇柵極122。晶體管100、102、104和106的每個具有控制柵極和浮置柵極。晶體管100具有控制柵極100CG和浮置柵極loore。晶體管102具有控制柵極102CG和浮置柵極102TO。晶體管104具有控制柵極104CG和浮置柵極104TO。晶體管106具有控制柵極106CG和浮置柵極106TO?？刂茤艠OIOOCG連接到字線WL3，控制柵極102CG連接到字線 WL2，控制柵極104CG連接到字線，且控制柵極106CG連接到字線Wi)。在一個實施例中， 晶體管100、102、104和106每個是存儲器單元。在其他實施例中，存儲器單元可以包括多個晶體管或可以不同于圖1和2中描述的選擇柵極120連接到選擇線SGD。選擇柵極122 連接到選擇線SGS。圖3提供以上描述的NAND串的剖面圖。如圖3所示，在ρ阱區(qū)域140中找到NAND串的晶體管。每個晶體管包括堆疊的柵極結(jié)果，其由控制柵極(100CG、102CG、104CG和106CG) 和浮置柵極(I00re、i02re、i04re和106FG)構(gòu)成。在氧化物或其他介電膜的頂部上的ρ阱的襯底上形成浮置柵極。控制柵極在浮置柵極之上，且多晶硅間的介電層分離了控制柵極和浮置柵極。存儲器單元(100、102、104和106)的控制柵極形成字線。在相鄰單元之間共享N+摻雜層130、132、134、136和138，從而這些單元彼此串聯(lián)連接以形成NAND串。這些N+ 摻雜層形成每個單元的源極和漏極。例如，N+摻雜層130用作晶體管122的漏極和晶體管 106的源極，N+摻雜層132用作晶體管106的漏極和晶體管104的源極，N+摻雜層134用作晶體管104的邏輯和晶體管102的源極，N+摻雜層136用作晶體管102的漏極和晶體管 100的源極，且N+摻雜層138用作晶體管100的漏極和晶體管120的源極。N+摻雜層1 連接到NAND串的位線，而N+摻雜層1 連接到多個NAND串的公共源極線。注意，雖然圖1-3示出了在NAND串中的四個存儲器單元，僅提供四個存儲器單元的使用作為例子。用在此描述的技術(shù)使用的NAND串可以具有少于四個存儲器單元或多于四個存儲器單元。例如，一些NAND串將包括8、16、32或更多的存儲器單元。每個存儲器單元可以存儲以模擬或數(shù)字形式表示的數(shù)據(jù)。當(dāng)存儲一位數(shù)字?jǐn)?shù)據(jù)時，存儲器單元的可能的閾值電壓的范圍被劃分為被分配了邏輯數(shù)據(jù)"1"和"0"的兩個范圍。在NAND類閃存的一個例子中，電壓閾值在存儲器單元被擦除之后是負(fù)的，且被定義為邏輯"1"。閾值電壓在編程操作之后是正的，且被定義為邏輯"0"。當(dāng)閾值電壓是負(fù)的且通過向控制柵極施加0伏特來試圖讀時，該存儲器單元將導(dǎo)通以指示邏輯一正被存儲。當(dāng)閾值電壓是正的且通過向控制柵極施加0伏特來試圖讀操作時，該存儲器單元將不導(dǎo)通，這指示邏輯零被存儲。存儲器單元還可以存儲多個狀態(tài)，從而存儲數(shù)字?jǐn)?shù)據(jù)的多位。在存儲多個狀態(tài)的數(shù)據(jù)的情況下，閾值電壓窗被劃分為多個狀態(tài)。例如，如果使用了四個狀態(tài)，將存在被分配給數(shù)據(jù)值〃 11〃、“ 10〃、“ 01"和〃 00〃的四個閾值電壓范圍。在NAND類存儲器的一個例子中，閾值電壓在擦除操作之后是負(fù)的，且被定義為"11"。正閾值電壓用于〃 10〃、“ 01"、和〃 00〃的狀態(tài)。在一些實施例中，使用格雷碼分配來將數(shù)據(jù)值(例如，邏輯狀態(tài))分配給閾值范圍，以便如果浮置柵極的閾值電壓錯誤地偏移到相鄰的物理狀態(tài)，僅將影響一個位。在被編程到存儲器單元中的數(shù)據(jù)和該單元的閾值電壓范圍之間的具體關(guān)系取決于適用于這些存儲器單元的數(shù)據(jù)編碼機制。例如，兩個被整體引用附于此的美國專利 6，222，762 和美國專利 7，237，074〃 Tracking Cells For A Memory System"描述了用于多狀態(tài)閃存單元的各種數(shù)據(jù)編碼機制。在以下美國專利/專利申請中提供NAND型閃存和其操作的相關(guān)例子，所有整體被通過引用附于此美國專利No. 5，570，315 ；美國專利No. 5，774，397 ；美國專利No. 6，046，935 ；美國專利No. 5，386，422 ；美國專利No. 6，456，528 ；和美國專利申請 No. 6，522，580。除了 NAND閃存的其他類型的非易失性存儲器還可以用本發(fā)明來使用。在快閃EEPROM系統(tǒng)中可用的另一類存儲器單元使用非導(dǎo)電介電材料來替換導(dǎo)電浮置柵極來以非易失性方式存儲電荷。在由Chan等人的文章〃 ATrue Single-Transistor Oxide-Nitride-Oxide EEPROM Device, “，IEEE Electron Device Letters、Vol. EDL-8、 No. 3、1987年3月、93-95頁中描述了這種單元。由氧化硅、氮化硅和氧化硅("0N0")形成的三層電介質(zhì)被夾在導(dǎo)電控制柵極和存儲器單元溝道之上的半導(dǎo)電襯底的表面之間。通過從單元溝道向氮化物中注入電子來編程該單元，其中它們在受限區(qū)域中俘獲和存儲。然后， 被存儲的電荷改變以可檢測的方式改變該單元的溝道的一部分的閾值電壓。通過向氮化物中注入熱空穴來擦除該單元。也見Nozaki等人的〃 A I-Mb EEPROM with M0N0S Memory Cell for Semiconductor Disk Application," IEEE Journal of Solid-State Circuits、 Vol. 26,No. 4、1991年4月、497_501頁，其描述了在裂開的柵極配置中的相似單元，其中，摻雜的多晶硅柵極沿著存儲器單元溝道的一部分而延伸來形成分離的選擇晶體管。前述兩個文章通過其整體被引用附于此。在通過引用附于此的William D.Brown and Joe Ε. Brewer 所編輯的"Nonvolatile Semiconductor Memory Technology“的章節(jié) 1. 2、IEEE Press、 1998也在該章節(jié)中被描述以可用于介電電荷俘獲器件。在該段中描述的存儲器單元也可以用本發(fā)明來使用。因此，在此描述的技術(shù)也應(yīng)用于在不同存儲器單元的介電區(qū)域之間的耦
I=I ο使用在每個單元中存儲兩位的另一方法已經(jīng)由以下描述Eitan等人的‘‘NR0M A Novel Localized Trapping、2_Bit Nonvolatile Memory Cell，，， IEEE Electron Device Letters、vol. 21、no. 11、2000年11月、pp. 543-545 0N0介電層跨越源極和漏極擴(kuò)散之間的溝道而延伸。一個數(shù)據(jù)位的電荷被定位于與漏極相鄰的介電層，且另一數(shù)據(jù)位的電荷被定位于與源極相鄰的介電層。通過分開地讀取介電層內(nèi)的空間上分開的電荷儲存區(qū)的二進(jìn)制狀態(tài)來獲得多狀態(tài)數(shù)據(jù)存儲。在該段中描述的存儲器單元也可以用本發(fā)明來使用。圖4圖示NAND單元的陣列400的例子，諸如圖1_3所示的那些。沿著每個列，位線406被耦合到NAND串450的漏極選擇柵極的漏極端426。沿著NAND串的每行，源極線 404可以連接NAND串的源極選擇柵極的所有源極端428。存儲元件的陣列被劃分為存儲元件的大量塊。如對于快閃EEPROM系統(tǒng)共同的，該塊是擦除的單位。即，每個塊包含一起擦除的存儲元件的最小數(shù)量。每個塊通常被劃分為大量頁。一頁是編程的最小單位。一頁或多頁數(shù)據(jù)通常被存儲在一行存儲元件中。例如， 一行通常包含若干交織的頁，或其可以組成一頁。一頁的所有存儲元件將一起被讀或編程。 另外，一頁可以存儲來自一個或多個扇區(qū)的用戶數(shù)據(jù)。扇區(qū)是由主機使用作為用戶數(shù)據(jù)的方便單元的邏輯概念；其通常不包含被限制給控制器的開銷數(shù)據(jù)。開銷數(shù)據(jù)可以包括已經(jīng)從扇區(qū)的用戶數(shù)據(jù)中計算的糾錯碼(ECC)。控制器的一部分(以下描述)當(dāng)數(shù)據(jù)正被編程到陣列中時計算ECC，還當(dāng)正從該陣列中讀取數(shù)據(jù)時檢查它?；蛘撸珽CC和/或其他開銷數(shù)據(jù)被存儲在與它們所屬的用戶數(shù)據(jù)不同的頁或甚至不同的塊中。用戶數(shù)據(jù)的扇區(qū)通常是512字節(jié)，對應(yīng)于在磁盤中的扇區(qū)的尺寸。開銷數(shù)據(jù)通常是附加的16-20字節(jié)。大量頁形成塊，無論從例如8頁直到32、64或更多頁。在一些實施例中，NAND串的一行包括一個塊。在一個實施例中，通過將ρ阱升高到擦除電壓(例如20伏特)達(dá)足夠的時間段， 并將所選塊的字線接地同時將源極和位線浮置，來擦除存儲器單元。由于電容性耦合，所選字線、位線和C-源極也被升高擦除電壓的大分?jǐn)?shù)(significant fraction) 0因此，強電場被施加到所選存儲器單元的隧道氧化物層，且隨著將浮置柵極的電子發(fā)射到襯底側(cè)，所選存儲器單元的數(shù)據(jù)被擦除。隨著電子從浮置柵極轉(zhuǎn)移到P阱區(qū)域，所選單元的閾值電壓被降低?？梢詫φ麄€存儲器陣列、分離的塊或單元的另一單位進(jìn)行擦除。圖5圖示了根據(jù)本發(fā)明的一個實施例的具有用于并行讀取和編程一頁存儲器單元的讀/寫電路的存儲器器件596。存儲器器件596可以包括一個或多個存儲器晶片 (die) 598。存儲器晶片598包括存儲器單元400、控制電路510和讀/寫電路565的兩維矩陣。該存儲器陣列400可由字線經(jīng)由行解碼器530且由位線經(jīng)由列解碼器560來尋址。 讀/寫電路565包括多個感測塊500，并允許并行讀取或編程一頁存儲器單元。通常，控制器550被包括在相同存儲器器件596 (例如可移除的存儲卡)中作為一個或多個存儲器晶片598。經(jīng)由線520在主機和控制器550之間且經(jīng)由線518在控制器和一個或多個存儲器晶片598之間傳輸命令和數(shù)據(jù)?？刂齐娐?10與讀/寫電路565合作以對存儲器陣列400進(jìn)行存儲器操作。控制電路510包括狀態(tài)機512、芯片上地址解碼器514和功率控制模塊516。狀態(tài)機512提供存儲器操作的芯片級控制。芯片上地址解碼器514提供有主機或存儲器控制器使用的與有解碼器530和560使用的硬件地址之間的地址接口。功率控制電路516控制在存儲器操作期間供應(yīng)給字線和位線的功率和電壓。在另一方法中，使用雙行/列解碼器和讀/寫電路。以對稱的方式在該陣列的相對側(cè)上實現(xiàn)由各種外圍電路對存儲器陣列400的存取，以便在每個側(cè)上的存取線和電路的密度減少了一半。因此，行解碼器被分裂為兩個行解碼器且列解碼器被分裂為兩個列解碼器。類似地，讀/寫電路被分裂為從陣列400的底部連接到位線的讀/寫電路和從陣列400 的頂部連接到位線的讀/寫電路。以此方式，讀/寫模塊的密度實質(zhì)上減少了一半。圖6圖示了當(dāng)每個存儲器單元存儲兩位數(shù)據(jù)時的存儲器單元陣列的閾值電壓分布。第一閾值電壓分布E用于擦除的存儲器單元。還描述對于編程的存儲器單元的三個閾值電壓分布、A、B和C。在一個實施例中，在E分布中的閾值電壓是負(fù)的，且在A、B和C分布中的閾值電壓是正的。每個不同的閾值電壓范圍對應(yīng)于該組數(shù)據(jù)位的預(yù)定值。在被編程到存儲器單元中的數(shù)據(jù)和該單元的閾值電壓電平之間的具體關(guān)系取決于適用于這些單元的數(shù)據(jù)編碼機制。例如，兩個被整體引用附于此的美國專利6，222，762和美國專利7，237，074" Tracking Cells For A Memory System"描述了用于多狀態(tài)閃存單元的各種數(shù)據(jù)編碼機制。在一個實施例中，使用格雷碼分配來將數(shù)據(jù)值分配給閾值電壓范圍，以便如果浮置柵極的閾值電壓錯誤地偏移到相鄰的物理狀態(tài)，僅將影響一個位。一個例子向閾值電壓范圍E(狀態(tài) E)分配"11"，向閾值電壓范圍A(狀態(tài)A)分配"10"，向閾值電壓范圍B(狀態(tài)B)分配"00"，且向閾值電壓范圍C(狀態(tài)C)分配"01"。但是，在其他實施例中，不使用格雷碼。雖然圖6示出了四個狀態(tài)，但是還可以通過包括那些包括多于或少于四個狀態(tài)的其他多狀態(tài)結(jié)構(gòu)來使用本發(fā)明。圖6還示出三個讀取參考電壓，Vra, Vrb和Vrc用于從存儲器單元讀取數(shù)據(jù)。通過測試給定的存儲器單元的閾值電壓高于Vra、Vrb和Vrc還是低于Vra、Vrb和Vrc，該系統(tǒng)可以確定存儲器單元處于什么狀態(tài)。圖6還示出三個驗證參考電壓Vva、Vvb和Vvc。當(dāng)將存儲器單元編程到狀態(tài)A時，該系統(tǒng)將測試那些存儲器單元是否具有大于或等于Vva的閾值電壓。當(dāng)將存儲器單元編程到狀態(tài)B時，該系統(tǒng)將測試那些存儲器單元是否具有大于或等于Vvb的閾值電壓。當(dāng)將存儲器單元編程到狀態(tài)C時，該系統(tǒng)將測試存儲器單元是否具有大于或等于Vvc的閾值電壓。在已知為全序列編程的一個實施例中，存儲器單元可以從擦除狀態(tài)E直接編程到編程的狀態(tài)A、B或C中的任一。例如，要被編程的全體存儲器單元可以首先被擦除以便在該全體中的所有存儲器單元處于擦除的狀態(tài)E。然后，編程處理將用于將存儲器單元直接編程到狀態(tài)A、B或C中。當(dāng)一些存儲器單元正被從狀態(tài)E編程到狀態(tài)A時，其他存儲器單元正從狀態(tài)E被編程到狀態(tài)B和/或從狀態(tài)E編程到狀態(tài)C。當(dāng)在WLn上從狀態(tài)E編程到狀態(tài)C時，在WLn-I之下耦合于相鄰浮置柵極的量最大，因為在WLn之下在浮置柵極上的電壓的改變很大。當(dāng)從狀態(tài)E編程到狀態(tài)B時，耦合于相鄰浮置柵極的量減小，但仍然明顯。當(dāng)從狀態(tài)E編程到狀態(tài)A時，耦合的量甚至進(jìn)一步減小。隨后，接下來讀WLn-I的每個狀態(tài)所需的校正量將取決于在WLn上的相鄰單元的狀態(tài)而改變。圖7圖示了編程存儲兩個不同的頁較低頁和較高頁的數(shù)據(jù)的多狀態(tài)存儲器單元的兩遍(two-pass)技術(shù)的例子。描述四個狀態(tài)狀態(tài)E(Il)、狀態(tài)A(IO)、狀態(tài)B(OO)和狀態(tài) C(Ol)。對于狀態(tài)E，兩頁存儲〃 1"。對于狀態(tài)A，較低頁存儲〃 0〃，且較高頁存儲〃 1"。 對于狀態(tài)B，兩頁存儲〃 0〃。對于狀態(tài)C，較低頁存儲〃 1"，且較高頁存儲〃 0〃。注意， 雖然具體圖案已經(jīng)被分配給每個狀態(tài)，但是還可以分配不同的位圖案。在第一編程遍中，根據(jù)要被編程到較低邏輯頁的位來設(shè)置單元的閾值電壓電平。如果該位是邏輯"1"，不改變閾值電壓，因為其處于與已經(jīng)較早被擦除的結(jié)果的適當(dāng)?shù)臓顟B(tài)中?！钡牵绻痪幊痰奈皇沁壿?0"，該單元的閾值電平被增加以成為狀態(tài)A，如由箭頭730示出。這結(jié)束了第一編程遍。在第二編程遍中，根據(jù)要被編程到較高邏輯頁的位來設(shè)置該單元的閾值電壓電平。如果較高邏輯頁位要存儲邏輯"1"，則不發(fā)生編程，因為該單元取決于較低頁位的編程處于其兩者攜帶較高頁位"1"的狀態(tài)E或A之一中。如果較高頁位是邏輯"0"，則閾值電壓被偏移。如果第一遍導(dǎo)致該單元維持在擦除狀態(tài)E中，然后在第二階段中該單元被編程，以便閾值電壓被增加到狀態(tài)C中，如由箭頭734描述。如果作為第一編程遍的結(jié)果， 該單元已經(jīng)被編程到狀態(tài)A中，則在第二遍中進(jìn)一步編程該存儲器單元，以便閾值電壓被增加到狀態(tài)B內(nèi)，如由箭頭732所示。第二遍的結(jié)果要將該單元編程到被指定為存儲較高頁的邏輯"0"的狀態(tài)，而不改變較低頁的數(shù)據(jù)。在圖6和圖7兩者中，耦合于在相鄰字線之下的浮置柵極的量取決于最終的狀態(tài)。在一個實施例中，如果將足夠的數(shù)據(jù)寫入以填滿整個頁，系統(tǒng)可以被設(shè)置以進(jìn)行全序列寫。如果不寫入足夠的數(shù)據(jù)用于全頁，則編程處理可以編程用所接收的數(shù)據(jù)編程的較低頁。當(dāng)接收隨后的數(shù)據(jù)時，然后該系統(tǒng)將編程較高頁。在另一實施例中，系統(tǒng)可以開始寫入編程較低頁的模式，然后如果隨后接收足夠的數(shù)據(jù)以填滿整個(或大多數(shù))字線的存儲器單元，轉(zhuǎn)換到全序列編程模式。這種實施例的更多細(xì)節(jié)在美國專利7，120，051、題為"Pipelined Programming of Non-Volatile Memories Using Early Data，"中公幵， 其全部被引用附于此。圖8A-C公開用于通過相對于在寫入先前頁的相鄰的存儲器單元之后的具體頁、 對于任一具體存儲器單元寫入該具體存儲器單元來編程減少浮置柵極與浮置柵極耦合的非易失性存儲器的另一處理。在由圖8A-C教導(dǎo)的處理的實施方式的一個例子中，非易失性存儲器單元每個存儲器單元使用四個數(shù)據(jù)狀態(tài)來存儲兩位數(shù)據(jù)。例如，假設(shè)狀態(tài)E是擦除的狀態(tài)，且狀態(tài)A、B和C是編程的狀態(tài)。狀態(tài)E存儲數(shù)據(jù)11。狀態(tài)A存儲數(shù)據(jù)01。狀態(tài)B 存儲數(shù)據(jù)10。狀態(tài)C存儲數(shù)據(jù)00。這是非格雷編碼的例子，因為兩個位在相鄰狀態(tài)A和B 之間改變。還可以使用數(shù)據(jù)到物理數(shù)據(jù)狀態(tài)的其他編碼。每個存儲器單元存儲兩頁數(shù)據(jù)。 為了引用的目的，數(shù)據(jù)的這些頁將被稱為較高頁和較低頁，但是可以給它們其他標(biāo)記。參考圖8A-C的處理的狀態(tài)A，較高頁存儲位0，且較低頁存儲位1。參考狀態(tài)B，較高頁存儲位 1，且較低頁存儲位0。參考狀態(tài)C，兩頁都存儲位數(shù)據(jù)0。圖8A-C的編程處理是兩步處理。 在第一步中，較低頁被編程。如果較低頁維持?jǐn)?shù)據(jù)1，則存儲器單元狀態(tài)維持在狀態(tài)E。如果數(shù)據(jù)要被編程到0，則該存儲器單元的電壓的閾值被升高，以便該存儲器單元被編程到狀態(tài)B'，其可以被考慮為中間或霧狀狀態(tài)。因此，圖gA示出存儲器單元從狀態(tài)E編程到狀態(tài) B'。圖gA中描述的狀態(tài)B'是中間的狀態(tài)B;因此，確認(rèn)點被描述為低于Vvb的Vvb'。在一個實施例中，在存儲器單元從狀態(tài)E編程到狀態(tài)B'之后，然后在NAND串中的其相鄰存儲器單元(WLn+Ι)將相對于其較低頁而被編程。例如，往回看圖2，在存儲器單元 106的較低頁被編程之后，存儲器單元104的較低頁將被編程。在編程存儲器單元104之后，如果存儲器單元104具有從狀態(tài)E升高到狀態(tài)B'升高的閾值電壓，浮置柵極與浮置柵極耦合影響將升高存儲器單元106的明顯閾值電壓。這將具有擴(kuò)寬狀態(tài)B'的閾值電壓分布到被描述為圖8B的閾值電壓分布850的效果。當(dāng)編程較高頁時，閾值電壓分布的該明顯的擴(kuò)寬將被修補。圖8C描述了編程較高頁的處理。如果存儲器單元處于擦除狀態(tài)E且較高頁要維持在1，則存儲器單元將維持在狀態(tài)E中。如果存儲器單元處于狀態(tài)E且其較高頁數(shù)據(jù)要被編程到0，則存儲器單元的閾值電壓將被升高以便存儲器單元處于狀態(tài)A。如果存儲器單元過去處于中間的閾值電壓分布850且較高頁數(shù)據(jù)要維持在1，則存儲器單元將被編程到最終的狀態(tài)B。如果存儲器單元處于中間的閾值電壓分布850且較高頁數(shù)據(jù)要變成數(shù)據(jù)0，則存儲器單元的閾值電壓將被升高以便存儲器單元處于狀態(tài)C中。由8A-C描述的處理減少了浮置柵極與浮置柵極耦合的效應(yīng)，因為僅相鄰存儲器單元的較高頁編程將具有對給定的存儲器單元的明顯閾值電壓的影響。替換的狀態(tài)編碼的例子當(dāng)較高頁數(shù)據(jù)是1時要從分布 850移動到狀態(tài)C，且當(dāng)較高頁數(shù)據(jù)是0時移動到狀態(tài)B。雖然圖8A-C提供了針對四個數(shù)據(jù)狀態(tài)和兩頁數(shù)據(jù)的例子，由圖8A-C教導(dǎo)的概念可以被施加到具有多于或少于四個狀態(tài)和不同于兩頁的其他實施方式。如在開始處所述，編碼干擾通常由于不能足夠地升高未選NAND串或串聯(lián)連接的存儲元件的其他組的溝道的電壓而發(fā)生。具體地，例如，由于NAND技術(shù)被繪制(scale)到甚至更小的尺度，我們已經(jīng)面臨了已知為升壓飽和或升壓箝位的新編程干擾模式。在該故障模式下，在NAND串中的升壓電勢被禁止箝位或在相對低電平處飽和。如果在未選字線上的通過電壓(Vpass)增加，則升壓電勢不增加但維持平坦。因此，僅增加通過電壓不是有效的。這是明顯的問題，因為如果箝位的升壓電勢太低，則當(dāng)編程電壓(Vpgm)高時在禁止的單元上的電場將大，導(dǎo)致無意的遂穿和編程干擾。箝位的升壓電勢取決于相鄰NAND串的狀態(tài)；確實，相鄰NAND串是箝位為什么發(fā)生的原因。如果具體NAND串的相鄰NAND串在0C，就像當(dāng)相鄰NAND串被選擇用于編程時一樣，則具體NAND串的溝道的升壓電勢被箝位在低值處，但如果相鄰NAND串被升壓，就像當(dāng)它們被禁止且不被選擇用于編程時一樣，升壓電勢是更高若干伏特。圖9是示出相鄰NAND串上的低電壓可能導(dǎo)致接點泄漏(junction leakage)和在作為禁止?fàn)顟B(tài)下的中央NAND串上箝位的升壓的NAND串的剖面。剖面描述了橫跨多個存儲元件而延伸的控制柵極(CG)或字線900。每個存儲元件包括浮置柵極(re)、例如在通常在 P阱中的襯底的各個溝道區(qū)域908、910、912上的各個TO 902、904和906。每個溝道區(qū)域是可以被虛擬化為從頁露出的NAND串的部分。在該例子中，溝道區(qū)域910是已禁止串的，且溝道區(qū)域908和912是已編程串的。電容Cl在溝道區(qū)域908和910之間存在，且電容C2 在溝道區(qū)域910和912之間存在。Vboost表示溝道區(qū)域910的電壓電勢。如所述的，期望Vboost相對高以防止與溝道910相關(guān)聯(lián)的存儲元件的編程干擾。 但是，與溝道908和912相關(guān)聯(lián)的相鄰NAND串可以用作升壓溝道910的"柵極"。如果相鄰NAND串溝道低(例如0V)，其可能導(dǎo)致在升壓溝道上的接點泄漏，限制升壓電勢。如果兩個相鄰者是0V，該狀態(tài)甚至更壞。注意，該問題很可能隨著縮放而變得更壞，由于縮放將收縮在NAND串之間的有效柵極氧化物(淺槽隔離(shallow trench isolation)或STI)，使得相鄰NAND串溝道的影響甚至更顯著。在具體位線的升壓電勢上的相鄰位線的效應(yīng)在圖IOA中示出。X軸表示施加到未選字線以升壓未選NAND串的溝道區(qū)域的通過電壓(Vpass)，且y軸表示Vboost，未選NAND 串的示例溝道910的電勢。曲線1000表示其中兩個相鄰溝道908和912被禁止編程的情況。因此，相關(guān)聯(lián)的NAND串/位線不被選擇用于編程。在該情況下，溝道908和912將處于相對高的升壓電勢，類似于溝道910的。由于溝道910的Vboost處于最高電平，因此這是最期望的情況。曲線1002表示其中一個相鄰溝道、例如溝道908被禁止編程且另一相鄰溝道、例如溝道912不被禁止(或反之亦然)的情況。因此，溝道908的相關(guān)聯(lián)的NAND串/位線不被選擇用于編程，同時溝道912的相關(guān)聯(lián)的NAND串/位線被選擇用于編程。由于溝道910 的Vboost處于中間范圍的電平，因此這是第二最期望的情況。曲線1004表示其中兩個相鄰溝道、例如908和912不被禁止的情況。因此，溝道908和912的相關(guān)聯(lián)的NAND串/位線被選擇用于編程。由于溝道910的Vboost處于其最低電平，因此這是最不期望的情況。 當(dāng)兩個相鄰位線正被編程時，最差情況箝位發(fā)生。在該情況下，相鄰NAND串溝道處于0V，且橫跨淺槽隔離區(qū)域(STI)的該電壓導(dǎo)致在處于禁止?fàn)顟B(tài)下的位線上的接點泄漏。這導(dǎo)致編程干擾。圖IOB是描述在具體位線的多個故障位上的相鄰位線的影響的圖。X軸表示 Vpass，且y軸表示故障位的數(shù)量。圖IOC描述了在圖IOB的圖的偶數(shù)和奇數(shù)位線中的數(shù)據(jù)的排列。我們用在偶數(shù)位線上隨機數(shù)據(jù)(R)和在奇數(shù)位線上的三個不同樣式(pattern)編程了存儲元件的塊。一個樣式(情況A)包括了在奇數(shù)位線上的隨機數(shù)據(jù)，以便所有位線具有了隨機數(shù)據(jù)。第二樣式(情況B)包括了在奇數(shù)位線上的交替的隨機(R)和已擦除(E) 數(shù)據(jù)，例如在BLl上的R，在BL3上的E，在BL5上的R和在BL7上的E。第三樣式(情況C) 包括了在所有奇數(shù)位線上的已擦除數(shù)據(jù)。我們在全位線(ABL)模式中編程了，且僅從例如 BLO、BL2、BL4、BL6和BL8讀取偶數(shù)位線數(shù)據(jù)。曲線1010表示具有最高數(shù)量的故障位的情況A，曲線1012表示具有第二高數(shù)量的故障位的情況B，且曲線1014表示具有最低數(shù)量的故障位的情況C。情況A模仿當(dāng)前ABL架構(gòu)，情況B模仿一對位編程機制，如下所述，且情況C模仿兩個相鄰溝道被禁止的最佳情況。該對位編程機制可以顯著地降低故障位的數(shù)量(在曲線 1010和1012之間的差)。這示范了該對位編程機制是用于升壓箝位的有效解決方案。在提出的對位編程機制中，我們使用兩個背靠背的編程脈沖來編程每個字線。對于每個脈沖，位線被分組為相鄰位線對。在第一脈沖上，位線對的交替的組被編程，同時其他被禁止。在第二脈沖上，編程/禁止條件被反轉(zhuǎn)用于該位線對。該機制保證，當(dāng)禁止位線時，其相鄰位線的至少一個也將被禁止。這通過其相鄰編程兩者來消除了禁止位線的最低情況情形?？偸鞘沟靡粋€位線相鄰者被禁止顯著地增加了箝位升壓電勢。該方法增加箝位升壓電壓，而不降低其他單元特性。理想地，我們想要使得所有禁止位線的相鄰者也被禁止以最大化升壓電勢，但這是不可能的。但是，通過將該編程分裂為我們可以保證用于每個禁止位線的至少一個相鄰者將被禁止的兩步。一個可能的解決方案在圖11中描述。圖11描述了在存儲器陣列中的一組位線，包括位線的交替對的第一和第二組。在此，位線和相關(guān)聯(lián)存儲元件的一個組可以被分組為兩個組。每個組具有相鄰存儲元件或位線對，且該組交替或彼此交織。例如，第一組對包括對BLO、BL1，對BL4、BL5、對BL8、BL9和對BL12、BL13等等。第二組對包括對BL2、BL3、對BL6、BL7、對BL10、BLll等等。圖12描述了具有雙編程脈沖和驗證脈沖的單個組的編程序列。示出了示例全編程序列。每個編程脈沖被分裂為兩個分離的脈沖以編程每組位對。但是，仍可以使用ABL感測來對在字線上的所有單元同時進(jìn)行在每個脈沖之后的驗證操作。因為，仍然可以使用ABL 感測來完成該驗證操作，在用于使用兩個編程脈沖的編程時間中的性能懲罰(performance penalty)小。另外，為了改進(jìn)編程性能，我們可以限制該對位編程機制的使用為當(dāng)Vpgm高時的脈沖，因為具有低Vpgm的先前脈沖不可能導(dǎo)致編程干擾且因此可以使用單個編程脈沖來節(jié)省時間。見圖21A和21B。在圖12中，序列1200包括示例的雙編程脈沖或脈沖對，隨后是用于進(jìn)行驗證操作的一組驗證脈沖。例如，雙編程脈沖包括1202和1204(在VPGMl的電平處)、1208和 1210(在VPGM2的電平處)、1214和1216(在VPGM3的電平處)、和1220和1222(在VPGM4 的電平處)。該編程脈沖對中的編程脈沖的幅度被描述為相等，但實際上可以不同。驗證脈沖的組包括組1206、1212、1218和1224.這些脈沖的電平可以是Vra、Vrb和Vrc，例如如先前討論的。實際上，可以使用另外的編程脈沖對和驗證脈沖。雙編程脈沖和該組驗證脈沖的每個組合形成編程序列的迭代。在此，當(dāng)施加了每組兩個編程脈沖的第一編程脈沖 1202、1208、1214和1220時，位線對的第一組被選擇用于編程，且位線對的第二組不被選擇用于編程(例如，被禁止編程)。或者，位線對的第二組被選擇用于編程，且位線對的第一組不被選擇用于編程。類似地，當(dāng)施加了每組兩個編程脈沖的第二編程脈沖1204、1210、1216 和1222時，位線對的第二組被選擇用于編程，且位線對的第一組不被選擇用于編程?；蛘撸?位線對的第一組被選擇用于編程，且位線對的第二組不被選擇用于編程。在每組雙編程脈沖之后，使用一組驗證脈沖1206、1212、1218和12 來在全位線感測方法中對所有位線同時進(jìn)行驗證操作。這對具有此感測能力的存儲器器件是有用的， 因為其減少了整體編程時間。當(dāng)存儲器器件的控制電路指示編程操作對與位線相關(guān)聯(lián)的存儲元件而發(fā)生時，選擇該位線用于編程。這可以包括在該位線上設(shè)置電壓到允許發(fā)生編程的電平。該電平可以是例如OV或允許比用較低電壓會更慢發(fā)生編程的更高的部分禁止電平。在粗略-精細(xì)編程處理的精細(xì)模式中可以使用部分禁止電平，其中，在粗略模式中以相對較快的速率來升高閾值電壓，且在精細(xì)模式中以相對較慢的速率來升高閾值電壓，以避免超過目標(biāo)閾值驗證電平。還注意，已經(jīng)被選擇用于編程的存儲元件一旦其到達(dá)目標(biāo)驗證電平時被禁止或鎖止以不進(jìn)一步編程。當(dāng)控制電路(the control)指示編程操作不對與位線相關(guān)聯(lián)的存儲元件發(fā)生時， 不選擇或取消選擇該位線用于編程。這可以包括在該位線上設(shè)置電壓到抑制編程發(fā)生的高電平。圖13描述了具有雙編程脈沖和用于分離地驗證偶數(shù)和奇數(shù)位線的驗證脈沖的雙組的編程序列。序列1300包括示例的雙編程脈沖或脈沖對，隨后是用于進(jìn)行驗證操作的一組驗證脈沖。例如，雙編程脈沖包括1302和1304 (在Vpgmi電平處)、1310和1312 (在Vpgm2 電平處)、1318和1320 (在Vpgm3電平處)以及1326和1328 (在Vpgm4電平處)。驗證脈沖的組包括組 1306 和 1308、1314 和 1316、1322 和 1324、以及 1330 和 1332。雙編程脈沖和雙組驗證脈沖的每個組合形成編程序列的迭代。在此，當(dāng)施加了每組兩個編程脈沖的第一編程脈沖1302、1310、1318和13 時，位線對的第一組被選擇用于編程，且位線對的第二組不被選擇用于編程(或反之亦然)。在此，當(dāng)施加了每組兩個編程脈沖的第二編程脈沖1304、1312、1320和13 時，位線對的第二組被選擇用于編程，且位線對的第一組不被選擇用于編程(或反之亦然)。在每組雙編程脈沖之后，使用第一組驗證脈沖1306、1314、1322和1330以對偶數(shù) (或奇數(shù))編號的位線、例如BL0、BL2、BL4等進(jìn)行驗證操作。在每第一組驗證脈沖之后， 使用第二組驗證脈沖1308、1316、13M和1332以對奇數(shù)(或偶數(shù))編號的位線、例如BL1、 BL2.BL3等進(jìn)行驗證操作。這對具有奇偶感測能力但不具有全位線感測能力的存儲器器件是有用的。圖14描述了具有雙編程脈沖和用于分離地驗證位線線的對的第一和第二組的驗證脈沖的雙組的編程序列。序列1400包括示例的雙編程脈沖或脈沖對，隨后是用于進(jìn)行驗證操作的一組驗證脈沖。例如，雙編程脈沖包括1402和1404 (在Vrem電平處)、1410和 1412 (在Vpgm2電平處)、1418和1420 (在Vpgm3電平處)以及1似6和14 (在Vpgm4電平處)。驗證脈沖的組包括組1406和1408、1414和1416、1422和1424、以及1430和1432。雙編程脈沖和雙組驗證脈沖的每個組合形成編程序列的迭代。在此，當(dāng)施加了每組兩個編程脈沖的第一編程脈沖1402、1410、1418和14 時，位線對的第一組被選擇用于編程，且位線對的第二組不被選擇用于編程(或反之亦然)。在此，當(dāng)施加了每組兩個編程脈沖的第二編程脈沖1404、1412、1420和14 時，位線對的第二組被選擇用于編程，且位線對的第一組不被選擇用于編程(或反之亦然)。在每組雙編程脈沖之后，使用第一組驗證脈沖1406、1414、1422和1430來對相鄰位線對的第一組(或第二組)、例如對BLO、BLlJf BL4、BL5、對BL8、BL9、對BL12、BL13等進(jìn)行驗證操作。在每第一組驗證脈沖之后，使用第二組驗證脈沖1408、1416、14M和1432 來對相鄰位線對的第二組(或第一組)、例如對BL2、BL3、對BL6、BL7、對BL10、BL11等進(jìn)行驗證操作。當(dāng)使用諸如圖22的布置時，這對具有奇偶感測能力但不具有全位線感測能力的存儲器器件是有用的。圖15描述了與圖12-14的編程序列相關(guān)聯(lián)的編程處理。步驟1500包括將位線分組為相鄰存儲元件對的第一和第二組，諸如圖11所示。經(jīng)由固件等配置存儲器器件的適當(dāng)控制電路來識別該分組。步驟1502包括選擇第一組的位線用于編程，且禁止第二組的位線被編程。在步驟1504處，施加編程脈沖對的第一編程脈沖。步驟1506包括選擇第二組的位線用于編程，且禁止第一組的位線被編程。在步驟1508處，施加編程脈沖對的第二編程脈沖。在第一和第二編程脈沖之間不進(jìn)行驗證操作。接下來，可是取決于存儲器器件的能力來使用三個可能的方法之一。在一個方法中，對應(yīng)于圖12的編程序列，同時驗證所有位線(步驟1510)。在第二方法中，對應(yīng)于圖13的編程序列，驗證偶數(shù)編號的位線(步驟1512)，然后驗證奇數(shù)編號的位線(步驟1516)(或反之亦然)。在第三方法中，對應(yīng)于圖14的編程序列，驗證相鄰存儲元件對的第一組(步驟1514)，然后驗證相鄰存儲元件對的第二組(步驟1518)(或反之亦然)。在判決步驟1520，如果存在編程序列的下一迭代，則處理在步驟1502處繼續(xù)。在一個可能的方法中，在每個迭代中可以遞增編程脈沖的幅度。通常，如果一些存儲元件還沒有完成編程且還沒有超過迭代的最大允許的數(shù)量，則使用進(jìn)一步的迭代。如果不指示進(jìn)一步的迭代，則編程完成(步驟1522)。圖16描述了用于編程位線的對的第一組的編程序列、然后用于編程位線的對的第二組的編程序列。在該方法中，進(jìn)行第一子序列1600，其中，施加單個編程脈沖然后是單組驗證脈沖。單編程脈沖和一組驗證脈沖的每個組合形成編程序列的迭代。在此，當(dāng)施加編程脈沖1602、1606、1610和1614時，位線對的第一組被選擇用于編程，且位線對的第二組不被選擇用于編程。在每個編程脈沖之后，使用一組驗證脈沖1604、1608、1612和1616來對位線對的第一組進(jìn)行驗證操作。一旦在第一子序列1600中對位線對的第一組完成了編程，進(jìn)行第二子序列1620， 其中，施加單個編程脈沖1622、1626、1630和1634然后是單組驗證脈沖16M、1628、1632和 1636。單編程脈沖和一組驗證脈沖的每個組合形成編程序列的迭代。在此，當(dāng)施加編程脈沖1622、1626、1630和1634時，位線對的第二組被選擇用于編程，且位線對的第一組不被選擇用于編程(或反之亦然)。在每個編程脈沖之后，使用一組驗證脈沖16M、1628、1632和1636來對位線對的第二組進(jìn)行驗證操作。一種類似的可替換方法編程位線對的第二組，然后位線對的第一組。該編程序列可以被考慮為包括進(jìn)行第一子序列1600的第一數(shù)量的迭代，然后進(jìn)行第二子序列1620的第二數(shù)量的迭代。第一數(shù)量的迭代的每個迭代包括(i)向一組非易失性存儲元件施加編程脈沖，同時選擇該組的相鄰非易失性存儲元件對的第一組用于編程，以及禁止該組的相鄰非易失性存儲元件對的第二組被編程，以及(ii)隨后對相鄰非易失性存儲元件的對的第一組進(jìn)行驗證操作，而不對相鄰非易失性存儲元件的對的第二組進(jìn)行驗證操作。第二數(shù)量的迭代的每個迭代包括(i)向一組非易失性存儲元件施加編程脈沖，同時選擇該組的相鄰非易失性存儲元件對的第二組用于編程，以及禁止該組的相鄰非易失性存儲元件對的第一組被編程，以及(ii)隨后對相鄰非易失性存儲元件的對的第二組進(jìn)行驗證操作，而不對相鄰非易失性存儲元件的對的第一組進(jìn)行驗證操作。圖17描述了與圖16的編程序列相關(guān)聯(lián)的編程處理。步驟1700包括將位線分組為相鄰存儲元件對的第一和第二組，諸如圖11所示。步驟1702包括選擇第一組的位線用于編程，且禁止第二組的位線被編程。在步驟1704，施加編程脈沖。在步驟1706，使用一組驗證脈沖來驗證第一組的位線。在判決步驟1708，如果存在編程子序列的下一迭代，則處理在步驟1702處繼續(xù)。如果不指示進(jìn)一步的迭代，則第一組的編程完成(步驟1710)且第二編程子序列開始。步驟1712包括選擇第二組的位線用于編程，且禁止第一組的位線被編程。在步驟 1714，施加編程脈沖。在步驟1716，使用一組驗證脈沖來驗證第二組的位線。在判決步驟 1718，如果存在編程子序列的下一迭代，則處理在步驟1712處繼續(xù)如果不指示進(jìn)一步的迭代，則第二組的編程完成(步驟1720)且編程處理完成。圖18描述了三組位線。在此，在三合一(one in three)的方法中，線和相關(guān)聯(lián)存儲元件的組可以被分組為三組。在各個組中，在一組中的每個位線在該組中每隔兩個位線地與下一最接近位線分離。例如，第一組包括BL0、BL3、BL6、BL9和BL12等等，第二組包括 BLl、BL4、BL7、BLlO和BL13等等，且第三組包括BL2、BL5、BL8、BL11和BL14等等。也能夠使用多于三個組，但在升壓溝道電壓方面未獲得明顯進(jìn)一步的優(yōu)點，同時進(jìn)一步增加了編程時間。使用三個組足夠保證每個禁止的位線具有不多于一個相鄰已編程位線。圖19A描述了使用三組位線的編程序列。在該方法中，這些位線被分組為三組，其
中，一組包括每三個位線(every third bit line)。例如，組1包括BLO、BL3、BL6......，
組2包括BL1、BL4、BL7......，組3包括BL2、BL5、BL8.......進(jìn)行編程序列1900，其中，
三個編程脈沖之后是一組驗證脈沖。三個編程脈沖和一組驗證脈沖的組合形成編程序列的迭代。在此，當(dāng)施加編程脈沖1902、1910和1918時，第一組被選擇用于編程，且第二組和第三組不被選擇用于編程，例如，被禁止編程。當(dāng)施加編程脈沖1904、1912和1920時，第二組被選擇用于編程，且第一和第三組不被選擇用于編程。類似地，當(dāng)施加編程脈沖1906、1914 和1922時，第三組被選擇用于編程，且第一和第二組不被選擇用于編程。在每組三個編程脈沖之后，使用一組驗證脈沖1908、1916和1擬4來在全位線感測方法中對所有位線同時進(jìn)行驗證操作。圖19B描述了具有使用分離的奇偶驗證操作的修改的圖19A的編程序列。在此， 可以使用該組驗證脈沖1908來感測偶數(shù)位線，同時可以使用該組驗證脈沖1909來感測奇數(shù)位線(或反之亦然)。還能夠在分離的序列中一個接一個地編程第一、第二和第三組，以便對第一組、然后對第二組且然后對第三組發(fā)生所有編程-驗證操作。圖20描述了與圖19A的編程序列相關(guān)聯(lián)的編程處理。步驟2000包括在諸如圖18 所示的三合一的方法中將位線分組為第一、第二和第三組。步驟2002包括選擇第一組的位線用于編程，并對所選字線施加編程脈沖，同時禁止第二和第三組的位線被編程。步驟2004 包括選擇第二組的位線用于編程，并對所選字線施加編程脈沖，同時禁止第一和第三組的位線被編程。步驟2006包括選擇第三組的位線用于編程，并對所選字線施加編程脈沖，同時禁止第一和第二組的位線被編程。在一個驗證選擇中，在步驟2008，在全位線方法中，同時驗證所有的位線組。在奇偶驗證選擇中，在步驟2010，驗證偶數(shù)編號的位線，然后在步驟2012，驗證奇數(shù)編號的位線。在判決步驟2014，如果存在下一迭代，則處理在步驟2002處繼續(xù)。如果不指示進(jìn)一步的迭代，則第一組的編程完成(步驟2016)。圖21A描述了涉及切換編程過程的編程處理。能夠在整個編程序列中使用兩個或多個不同的編程過程。例如，相鄰的位線對的編程可能當(dāng)用更高量值的編程脈沖時比用較低量值的編程脈沖更有益，在該情況下，可以實現(xiàn)基于在編程序列中的編程脈沖量值或編程脈沖數(shù)量的切換(switchover)。還能夠基于其他因素、諸如溫度、編程-擦除循環(huán)的數(shù)量、字線位置或哪個頁正被編程來觸發(fā)切換。例如，當(dāng)在編程了較低頁的數(shù)據(jù)之后首先編程較高頁的數(shù)據(jù)時可能發(fā)生對編程相鄰位線對的切換。或者，當(dāng)在發(fā)生了粗略模式編程之后首先發(fā)生精細(xì)模式編程時可能發(fā)生該切換?；蛘撸?dāng)在發(fā)生較早的編程遍(例如圖8A)之后發(fā)生多遍編程技術(shù)的精細(xì)編程遍(例如圖8C)時，可能發(fā)生該切換。關(guān)于溫度，測試或模擬可以指示對于不同的切換點和對于不同溫度的故障位的數(shù)量，來對不同溫度產(chǎn)生最佳切換點，且可以將該信息配置到存儲器器件的控制中。關(guān)于字線位置或編程-擦除循環(huán)，再次，測試或模擬可以指示對于不同的切換點和對于不同字線位置或編程-擦除循環(huán)數(shù)量的故障位數(shù)量，來產(chǎn)生最佳切換點基本上，可以對可能影響性能的任何特性實現(xiàn)切換的最佳化。這可以通過在可能的時候使用單個編程脈沖而不是雙編程脈沖來節(jié)省編程時間。 如所述，我們可以限制該對位編程機制的使用為當(dāng)Vpgm高時的脈沖，因為具有低Vpgm的先前脈沖不可能導(dǎo)致編程干擾且因此可以使用單個編程脈沖來節(jié)省時間。還參考圖21B，其描述了切換編程過程的編程序列2120。在序列2120的第一部分
或第一子序列2130中，施加單個編程脈沖(具有幅度VreM1、VreM2、VreM3......)然后一組驗證
脈沖。在序列2120的第二部分或第二子序列2140中，施加雙編程脈沖(具有幅度VreM(N)、
Vpg (N+1)>Vpgm(n+2)......)然后一組驗證脈沖。因此，序列2120的第N個編程脈沖是第二子序
列2140的第一編程脈沖。在圖21A中，步驟2100包括使用第一編程過程來開始編程。例如，這可以是全位線編程，其中，同時編程所有位線。步驟2102包括施加編程脈沖。步驟2104包括諸如通過施加一組驗證脈沖(或兩組驗證脈沖)來進(jìn)行驗證操作。判決步驟2106包括確定是否滿足了切換編程過程的條件。這可以是預(yù)定條件，諸如當(dāng)施加了數(shù)量N的編程脈沖時，例如， 當(dāng)完成了 N個編程迭代時。
判決步驟還可以包括動態(tài)條件，其在第一編程過程期間確定且適用于存儲器器件，諸如完成了編程或已經(jīng)從粗略編程轉(zhuǎn)換到精細(xì)編程的所選存儲元件的百分比。還可以使用靜態(tài)和動態(tài)條件兩者。例如，如果已經(jīng)完成了八個編程迭代且所選存儲元件的50%完成了編程且已經(jīng)被鎖止不進(jìn)一步編程，可以發(fā)生切換。在另一例子中，如果已經(jīng)完成了八個編程迭代且所選存儲元件的80%完成了編程或已經(jīng)轉(zhuǎn)換到精細(xì)編程模式，可以發(fā)生切換。如果在判決步驟2106處不指示切換，則在步驟2108處發(fā)生第一編程過程的下一迭代，且在步驟2102處繼續(xù)第一編程過程的編程。如果不在判決步驟2106處發(fā)生切換，則在步驟2110處開始第二編程過程。例如，這可以包括在在此描述的變體的任一中對相鄰的位線對或三個位線之一的編程。在步驟2112處，施加一個或多個編程脈沖。在步驟2114 處，進(jìn)行一個或多個驗證操作。判決步驟2116確定是否存在下一迭代，例如，是否存在剩余未編程的所選存儲元件且還沒有超過迭代的最大數(shù)量。如果存在下一迭代，處理在步驟 2112處繼續(xù)，如果不存在下一迭代，編程在步驟2118處完成。圖22是將在NAND串電平處的對位編程轉(zhuǎn)換為在位線電平處的傳統(tǒng)偶數(shù)/奇數(shù)感測的存儲器陣列的布局的例子。一些存儲器器件不具有能夠進(jìn)行全位線(ABL)感測來同時感測相鄰位線的感測電路。相反，使用奇偶感測電路，其與奇數(shù)編號的位線分離地編程和驗證偶數(shù)編號的位線。通過這種電路，在正被讀的每個位線的兩側(cè)上需要接地的位線，以便位線放電不導(dǎo)致耦合噪聲。通過標(biāo)準(zhǔn)NAND布置，將不可能通過傳統(tǒng)偶數(shù)/奇數(shù)感測來實現(xiàn)該對位線編程?？梢詫Υ鎯ζ髌骷械挠性磪^(qū)域到位線連接進(jìn)行修改來實現(xiàn)在此的編程技術(shù)，其中，同時感測相鄰NAND串的對同時維持將不兼容其功能的現(xiàn)有非ABL感測電路。具體地， 我們可以修改該布局來有效地"觸發(fā)"位線對來通過傳統(tǒng)偶數(shù)/奇數(shù)感測來實現(xiàn)對位線編程。通過該建議，我們實現(xiàn)了在NAND串級的對位線編程，其中其是重要的，同時在金屬位線級維持偶數(shù)/奇數(shù)樣式，如傳統(tǒng)感測所需的。當(dāng)制造存儲器器件時可以進(jìn)行該修改。存儲器陣列2200包括在其上形成存儲元件的多個有源區(qū)域2202、2204、2206、 2208、2210、2212、2214和2216。例如，這可以包括圖3的ρ阱區(qū)域140。每個有源區(qū)域是串聯(lián)連接的非易失性存儲元件的部分，且一組這種有源區(qū)域是彼此并行延伸的一組這種串的部分。在每個有源區(qū)域之上是相關(guān)聯(lián)的第一和第二金屬層，其中，第二金屬層是導(dǎo)電位線。從有源區(qū)域到第一金屬層的通孔以八邊形為代表，而從第一金屬層到第二、更高金屬層的通孔以具有"X"的正方形為代表。每個位線與存儲元件串中的各個相關(guān)聯(lián)，且沿著各個串、例如至少部分地直接沿著各個串而延伸。一組位線對應(yīng)于一組串，且一個位線與各個串通信。在第一金屬層的導(dǎo)電路徑可以沿位線和/或從一個位線到另一個位線而延伸。對于BL0，第二金屬層2222通過導(dǎo)電路徑2240被連接到相關(guān)聯(lián)的第一金屬層和相同位線的有源區(qū)域2202。這對BL3、BL4和BL7也成立。具體地，對于BL3，第二金屬層22 通過導(dǎo)電路徑2255被連接到相關(guān)聯(lián)的第一金屬層和相同位線的有源區(qū)域2208。對于BL4， 第二金屬層2230通過導(dǎo)電路徑2260被連接到相關(guān)聯(lián)的第一金屬層和相同位線的有源區(qū)域 2210。對于BL7，第二金屬層2236通過導(dǎo)電路徑2275被連接到相關(guān)聯(lián)的第一金屬層和相同位線的有源區(qū)域2216。對于與BL0、BL3、BL4和BL7相關(guān)聯(lián)的存儲元件的串，其是在該陣列中的所有串的第一子集，每個串電連接到沿著該串延伸的位線2222、2228、2230或2236中的各個。
但是，對于BL1，其不連接到其所沿著的或者利用其在一組位線中的相對位置而相關(guān)聯(lián)的有源區(qū)域。相反，BLl連接到相鄰有源區(qū)域。具體地，有源區(qū)域2206通過導(dǎo)電路徑 2244而連接到BLl的第二金屬層22 ，且對于BL2，有源區(qū)域2204通過導(dǎo)電路徑2250連接到BL2的第二金屬層22沈。類似地，有源區(qū)域2214通過導(dǎo)電路徑2270而連接到BL5的第二金屬層2232，且對于BL6，有源區(qū)域2212通過導(dǎo)電路徑2265連接到BL6的第二金屬層 2234。因此，相鄰的位線對的第一組(例如，BL3.BL4 ；BL7、BL8(未示出)等)使得其金屬位線連接到其相關(guān)聯(lián)的有源區(qū)域，且相鄰的位線對的第二組(例如BL1、BL2 ；BL5.BL6)使得其金屬位線連接到相鄰鄰近位線的相關(guān)聯(lián)有源區(qū)域。該概念可以延伸到具有附加的位線的存儲器陣列。對于與BL1、BL2、BL5和BL6相關(guān)聯(lián)的存儲元件的串，其是在該陣列中的所有串的第二子集，每個串電連接到沿著相鄰串延伸的位線22M、2226、2232或2234中的各個。因此，當(dāng)控制和感測電路相信它們正經(jīng)由金屬層22 感測與BL2相關(guān)聯(lián)的有源區(qū)時，相反，與BLl相關(guān)聯(lián)的有源區(qū)將被感測。類似地，當(dāng)控制和感測電路相信它們正經(jīng)由金屬層22M感測與BLl相關(guān)聯(lián)的有源區(qū)時，與BL2相關(guān)聯(lián)的有源區(qū)將被感測，當(dāng)控制和感測電路相信它們正經(jīng)由金屬層2232感測與BL5相關(guān)聯(lián)的有源區(qū)時，與BL5相關(guān)聯(lián)的有源區(qū)將被感測，且當(dāng)控制和感測電路相信它們正經(jīng)由金屬層2234感測與BL6相關(guān)聯(lián)的有源區(qū)時， 與BL5相關(guān)聯(lián)的有源區(qū)將被感測。因此，相鄰NAND串2280對(有源區(qū)域2202和2204)、2觀2 (有源區(qū)域2206和 2208) ,2284 (有源區(qū)域2210和2212)和2286 (有源區(qū)域2214和2216)可以被分組，其中，對 2280和2284是在偶數(shù)位線感測期間在使用第一組驗證脈沖(諸如圖14的驗證脈沖1406、 1414、1422和1430)來同時被感測的第一組中的，且對2282和2286是在奇數(shù)位線感測期間在使用第二組驗證脈沖(諸如圖14的驗證脈沖1408、1416、1似4和1432)來同時被感測的第二組中的。基本上，重新分配哪個有源區(qū)域與哪個位線相關(guān)聯(lián)。圖23A描述了連接到其相關(guān)聯(lián)的位線的有源區(qū)域。具體地，BLO的有源區(qū)域2202被描述為包括NAND串部分2290和2292，其每個包括多個存儲元件和漏極側(cè)選擇柵極(S⑶)。 有源區(qū)域2305、諸如η類型摻雜區(qū)域在選擇柵極之間延伸。源極/漏極區(qū)域也在相鄰存儲元件之間延伸。導(dǎo)電路徑2240包括從有源區(qū)域2305向第一金屬層2302向上延伸的通孔 2300和從第一金屬層2302向BLO的第二金屬層2222向上延伸的通孔2304。為了清楚而不描述其他層、包括填料層(filler layers) 0圖2 描述圖23A的結(jié)構(gòu)的透視圖，指示第二金屬層或位線如何直接在有源區(qū)域/NAND串2202之上。為了清楚，不示出存儲元件和選擇柵極。圖M描述了連接到相鄰位線的有源區(qū)域的各個圖。類似編號的元件對應(yīng)于圖中的一個。為了清楚，不示出存儲元件和選擇柵極。具體地，有源區(qū)域2204經(jīng)由導(dǎo)電路徑 2250連接到位線BL2的金屬層22沈。導(dǎo)電路徑2250包括從有源區(qū)域(未示出)向金屬層部分M02向上延伸的通孔、向相鄰位線橫向延伸的金屬層部分M02和從金屬層部分M02 向BL2的第二金屬層22 向上延伸的通孔M06。類似地，有源區(qū)域2206經(jīng)由導(dǎo)電路徑2244連接到位線BLl的金屬層22M。導(dǎo)電路徑2244包括從有源區(qū)域(未示出)向金屬層部分2410向上延伸的通孔、向相鄰位線橫向延伸的金屬層部分M12和從金屬層部分M14向BLl的第二金屬層22 向上延伸的通孔 2416。 已經(jīng)為了例示和描述來呈現(xiàn)了前述的詳細(xì)描述。不意圖窮舉或限制本發(fā)明到所公開的精確的形式。在上述教導(dǎo)下，許多修改和變化是可能的。選擇所描述的實施例以便最佳地說明本發(fā)明的原理和其實際的應(yīng)用，以從而使得本領(lǐng)域技術(shù)人員能夠在各種實施例中且具有適合于所構(gòu)思的具體用途的各種修改地最佳地使用本發(fā)明。意圖本發(fā)明的范圍被附于此的權(quán)利要求所定義。
權(quán)利要求
1.一種用于編程一組非易失性存儲元件G00)的方法，包括進(jìn)行編程序列的多次迭代，所述迭代中的至少一個使用第一編程過程，其包括向該組非易失性存儲元件施加第一編程脈沖(1202、1302、140 ，同時選擇該組的相鄰非易失性存儲元件對的第一組用于編程，以及禁止該組的相鄰非易失性存儲元件對的第二組被編程，第一組的對與第二組的對相交織；以及向該組非易失性存儲元件施加第二編程脈沖(1204、1304、1404)，同時選擇第二組的對用于編程，以及禁止第一組的對被編程，在至少一個迭代的第一和第二編程脈沖之間對該組非易失性存儲元件不進(jìn)行驗證操作。
2.根據(jù)權(quán)利要求1的方法，還包括在第二編程脈沖之后，一起驗證(1206)這些對的第一和第二組，此后進(jìn)行編程序列的另一迭代。
3.根據(jù)權(quán)利要求1的方法，還包括在第二編程脈沖之后，彼此分離地驗證(1306、1308 ；1406、1408)這些對的第一和第二組，此后進(jìn)行編程序列的另一迭代。
4.根據(jù)權(quán)利要求1或3的方法，還包括在第二編程脈沖(a)驗證(1308、1408)奇數(shù)編號非易失性存儲元件，然后驗證(1306、 1406)偶數(shù)編號非易失性存儲元件，此后進(jìn)行編程序列的另一迭代，或(b)驗證(1306、 1406)偶數(shù)編號非易失性存儲元件，然后驗證(1308、1408)奇數(shù)編號非易失性存儲元件，此后進(jìn)行編程序列的另一迭代。
5 根據(jù)權(quán)利要求1-4中的任一的方法，其中通過將相關(guān)位線(BLO, BLl ；BL4、BL5 ；BL8、BL9 ；BL12、BL13)的電壓設(shè)置為允許編程的電平，來選擇這些對的第一組用于編程，且通過將相關(guān)位線(BL2、BL3 ；BL6、BL7 ；BL10、 BL11)的電壓設(shè)置為禁止編程的電平來禁止這些對的第二組被編程。
6.根據(jù)權(quán)利要求1-5中的任一的方法，其中第一和第二編程脈沖經(jīng)由字線(WLO-WLn-I)而施加到該組非易失性存儲元件。
7.根據(jù)權(quán)利要求1-6中的任一的方法，其中編程序列在對至少一個其他迭代實現(xiàn)不同、第二編程過程之后切換到第一編程過程。
8.根據(jù)權(quán)利要求7的方法，其中，所述第二編程過程包括向該組非易失性存儲元件施加編程脈沖(Vpgml-Vpgm4)，同時(a)選擇奇數(shù)編號非易失性存儲元件用于編程，以及禁止偶數(shù)編號非易失性存儲元件被編程，或(b)選擇偶數(shù)編號非易失性存儲元件用于編程，以及禁止奇數(shù)編號非易失性存儲元件被編程。
9.一種非易失性存儲系統(tǒng)，包括一組(400)非易失性存儲元件；以及至少一個控制電路(510、550)，所述至少一個控制電路進(jìn)行編程序列的多次迭代；對于至少一次迭代，所述至少一個控制電路使用第一編程過程，其中所述至少一個控制電路向該組非易失性存儲元件施加第一編程脈沖(1202、1302、140幻，同時所述至少一個控制電路選擇該組的相鄰非易失性存儲元件對的第一組用于編程，以及禁止該組的相鄰非易失性存儲元件的對的第二組被編程，第一組的對與第二組的對相交織；以及所述至少一個控制電路，對至少一個迭代，向該組非易失性存儲元件施加第二編程脈沖(1204、1304、1404)，同時，所述至少一個控制電路選擇這些對的第二組用于編程，以及禁止這些對的第一組被編程，其中，在至少一個迭代的第一和第二編程脈沖之間不對該組非易失性存儲元件進(jìn)行驗證操作。
10.根據(jù)權(quán)利要求9的非易失性存儲系統(tǒng)，其中所述至少一個控制電路，在第二編程脈沖之后，一起驗證(1206)這些對的第一和第二組，此后進(jìn)行編程序列的另一迭代。
11.根據(jù)權(quán)利要求9的非易失性存儲系統(tǒng)，其中所述至少一個控制電路，在第二編程脈沖之后，彼此分離地驗證(1306、1308 ；1406、 1408)這些對的第一和第二組，此后進(jìn)行編程序列的另一迭代。
12.根據(jù)權(quán)利要求9或11的非易失性存儲系統(tǒng)，其中所述至少一個控制電路，在第二編程脈沖之后(a)驗證(1308、1408)奇數(shù)編號非易失性存儲元件，然后驗證(1306、1406)偶數(shù)編號非易失性存儲元件，此后進(jìn)行編程序列的另一迭代，或(b)驗證(1306、1406)偶數(shù)編號非易失性存儲元件，然后驗證(1308、1408)奇數(shù)編號非易失性存儲元件，此后進(jìn)行編程序列的另一迭代。
13.根據(jù)權(quán)利要求9-12中的任一的非易失性存儲系統(tǒng)，其中在對至少一個其他迭代進(jìn)行不同的、第二編程過程之后至少一個控制電路將編程序列切換到第一編程過程，在第二編程過程中，所述至少一個電路向該組非易失性存儲元件施加編程脈沖(Vpgml-Vpgm4)，同時所述至少一個控制電路(a)選擇奇數(shù)編號非易失性存儲元件用于編程，以及禁止偶數(shù)編號非易失性存儲元件被編程，或(b)選擇偶數(shù)編號非易失性存儲元件用于編程，以及禁止奇數(shù)編號非易失性存儲元件被編程。
14.根據(jù)權(quán)利要求9-13中的任一的非易失性存儲系統(tǒng)，其中該組非易失性存儲元件包括串聯(lián)的非易失性存儲元件的一組NAND串(2202、2204、 2206、2208、2210、2212、2214、2216) Jjfi^NAND 串彼此并行地延伸；所述非易失性存儲系統(tǒng)還包括一組導(dǎo)電線0222、22對、2226、22沘、2230、2232、2234、 2236)，每個導(dǎo)電線與各個NAND串相關(guān)聯(lián)，且至少部分地沿著各個NAND串而延伸；對于NAND串(2202、2208、2210、2216)的第一子集，每個NAND串被電連接到沿著NAND 串而延伸的各個導(dǎo)電線(2222、2228、2230、2236)；以及對于NAND串(2204、2206、2212、2214)的第二子集，每個串被電連接到沿著相鄰的NAND 串而延伸的各個導(dǎo)電線(22洸、2224、22；34、2232)。
15.根據(jù)權(quán)利要求14的非易失性存儲系統(tǒng)，其中所述第一子集包括相鄰NAND串的交替對，且所述第二子集包括在第一子集的相鄰 NAND串的交替對之間相交織的相鄰NAND串的交替對。
全文摘要
編程技術(shù)通過使用增加禁止溝道的箝位升壓電勢來比便編程干擾的所選位線樣式編程來減少在一組非易失性存儲元件中的編程干擾。一個方面將相鄰位線的交替對分組為第一和第二組。向所選字線施加雙編程脈沖。在第一脈沖期間編程第一組位線，且在第二脈沖期間編程第二組位線。然后對所有位線進(jìn)行驗證操作。當(dāng)禁止具體位線時，其相鄰位線的至少一個也將被禁止以便具體位線的溝道將被足夠地升壓。另一方面分離地編程每三個位線。修改的布局允許使用奇偶感測電路來感測相鄰的位線對。
文檔編號G11C16/34GK102203878SQ200980143201
公開日2011年9月28日 申請日期2009年9月23日 優(yōu)先權(quán)日2008年10月30日
發(fā)明者杰弗里·W·盧茨, 迪潘舒·達(dá)塔 申請人:桑迪士克公司