專利名稱:具有多個功率模式的均步信號傳輸系統(tǒng)的制作方法
技術(shù)領(lǐng)域:
本公開總體上涉及數(shù)據(jù)通信系統(tǒng),并且更具體地涉及低功率應(yīng)用中的高速信號傳輸。
背景技術(shù):
均步時鐘信號經(jīng)常用于為同步存儲器系統(tǒng)中的信號傳輸操作定時。通過使用相同的時鐘源來提供存儲器控制器和存儲器設(shè)備兩者中的發(fā)射/接收定時,避免了頻率漂移, 從而產(chǎn)生相對簡單、魯棒的定時布置。然而,由于時鐘參考分發(fā)在控制器與存儲器之間的空間中,因此兩個芯片的時鐘域彼此之間通常具有任意的相位偏移,必須對該相位偏移進行補償以支持同步通信。復(fù)雜的問題是,在很大程度上歸因于在每個芯片中所提供的用于向各種發(fā)射和接收電路扇出時鐘的時鐘緩沖電路,芯片間的相位偏移易于隨溫度和電壓而大幅漂移。許多現(xiàn)代存儲器系統(tǒng)通過發(fā)射選通脈沖或其他源同步定時信號來管理芯片間的相位漂移,以控制接收設(shè)備內(nèi)的數(shù)據(jù)采樣,從而有效地將發(fā)射設(shè)備的時鐘域延伸至接收設(shè)備。遺憾地是,由于通常需要附加的信號驅(qū)動器、管腳和精確路由的信號線(用于匹配選通脈沖與數(shù)據(jù)線之間的傳播時間),因此該方法遭受相當(dāng)大的功率/成本懲罰。另一方法是通過在存儲器控制器和每個存儲器設(shè)備內(nèi)提供鎖相環(huán)(PLL)或延遲鎖定環(huán)(DLL)來補償漂移的相位偏移,以在參考時鐘與分發(fā)時鐘(即,分發(fā)于各種接收和發(fā)射電路的多個標(biāo)稱的同相位時鐘)之間保持對齊。通過該布置,盡管在芯片的相應(yīng)時鐘緩沖器延遲之間有環(huán)境引起的漂移,但是可以在芯片之間保持基本上固定的相位關(guān)系。雖然PLL/DLL方法避免了源同步布置的許多懲罰(尤其是寶貴管腳的消耗),但是 PLL和DLL電路常常是高耗電的,甚至在空閑期間也消耗功率(用于保持鎖相),并且當(dāng)從禁用、節(jié)電狀態(tài)喚醒時需要相當(dāng)多的時間和額外功率來恢復(fù)鎖相。所有這些劣勢在移動應(yīng)用(例如,蜂窩電話、膝上型計算機等)中尤其棘手,其中性能需求和突發(fā)性事務(wù)屬性使得難以禁用鎖定環(huán)操作,并且鎖定環(huán)電路的大量空閑功耗會耗盡寶貴的電池壽命。
在附圖的各圖中通過示例的方式而非限制的方式示出了本公開,其中相似的參考標(biāo)號指代相似的元件,并且其中圖IA和圖IB圖示了具有時鐘停止低功率模式的存儲器系統(tǒng)的一般化實施方式;圖IC和圖ID將圖1的可暫停時鐘存儲器設(shè)備中的示例性功耗分布圖與相同使用場景下的基于PLL/DLL的連續(xù)鐘控存儲器設(shè)備的示例性功耗分布圖進行對比;圖2A更詳細地圖示了存儲器端和控制器端I/O電路和系統(tǒng)鐘控架構(gòu)的實施方式;圖2B圖示了關(guān)于圖2A描述的存儲器端定時布置,示出了出現(xiàn)在存儲器設(shè)備的管腳(或其他互連結(jié)構(gòu))處的系統(tǒng)時鐘信號和數(shù)據(jù)信號,以及應(yīng)用到存儲器端發(fā)射器的經(jīng)緩沖時鐘信號;圖3A和圖;3B圖示了可以用于實現(xiàn)圖2A中的任何漂移補償解串行化器的漂移補償解串行化器的實施方式和時序圖;圖3C至圖3E圖示了可以在圖3A的漂移補償解串行化器內(nèi)應(yīng)用的分組對齊電路及其調(diào)節(jié)方式的實施方式;圖3F和圖3G圖示了可以用于實現(xiàn)圖2A中的任何漂移補償串行化器的漂移補償串行化器的實施方式和時序圖;圖;3H圖示了可以在圖3F的漂移補償串行化器內(nèi)應(yīng)用的分組對齊電路的實施方式;圖4A和圖4B分別圖示了可以用于實現(xiàn)圖2A的存儲器設(shè)備內(nèi)的解串行化器電路和串行化器電路的解串行化器電路和串行化器電路的實施方式;圖5A圖示了用于校準(zhǔn)針對圖2A的實施方式中數(shù)據(jù)鏈路DQO和DQl的漂移補償解串行化器內(nèi)的接收時鐘相位的示例性方法;圖5B圖示了不具有關(guān)于各種數(shù)據(jù)選擇路徑的細節(jié)的圖5A的位內(nèi)時鐘相位布置的特定實施方式;圖5C展示了用于確定最終接收時鐘相位的方法,其示出了由示例性相位選擇器選擇的多個時鐘相位與關(guān)于數(shù)據(jù)眼schmoo的通過-失敗邊界之間的示例性關(guān)系;圖5D圖示了精細和粗略數(shù)據(jù)眼邊界以及在可以用于在周期性定時校準(zhǔn)操作期間跟蹤漂移的精細數(shù)據(jù)眼中心與粗略數(shù)據(jù)眼失敗邊界之間的偏移;圖6A和圖6B圖示了漂移補償解串行化器校準(zhǔn)的示例性位對齊(或分組成幀調(diào)節(jié))階段;圖6C示出了被執(zhí)行用以確定字延遲值的示例性分組對齊操作,當(dāng)字延遲應(yīng)用于圖2A的各種信號傳輸鏈路內(nèi)的分組對齊電路時,將構(gòu)成從存儲器內(nèi)核獲取的原始多分組值的部分的分組對齊,以用于向控制器內(nèi)核時鐘域的同時傳遞;圖7A、圖7B和圖8A至圖8C圖示了依靠存儲器設(shè)備內(nèi)相應(yīng)的信號傳輸鏈路對之間的交叉耦合回環(huán)路徑的示例性串行化器校準(zhǔn)過程;圖9A和圖9B分別圖示了用于漂移補償串行化器和漂移補償解串行化器的周期性校準(zhǔn)的示例性操作序列;圖IOA描繪了與關(guān)于圖3A和圖3C描述的6位相位調(diào)節(jié)電路對應(yīng)的對齊計數(shù)器的實施方式;圖IOB和圖IOC圖示了周期性定時校準(zhǔn)電路的實施方式和對應(yīng)的狀態(tài)圖IlA圖示了在圖2A的實施方式中使用的示例性鐘控布置,其明確地示出了用于控制器I/O時鐘和用于轉(zhuǎn)發(fā)至存儲器設(shè)備的數(shù)據(jù)速率系統(tǒng)時鐘的時鐘停止邏輯;圖IlB是圖IlA鐘控架構(gòu)的時鐘停止(或時鐘暫停)操作的示例性時序圖;圖IlC和圖IlD圖示了時鐘停止邏輯電路的更詳細實施方式以及對應(yīng)的時序圖;圖IlE至圖IlG圖示了備選的時鐘停止架構(gòu)以及對應(yīng)的電路和時序圖;圖12A是在包括進入和退出時鐘停止低功率模式的間隔期間位于存儲器控制器處的時鐘信號、時鐘使能信號和命令/地址信號的示例性時序圖;圖12B和圖12C從存儲器設(shè)備的角度圖示了時鐘停止模式的進入和退出;圖13圖示了根據(jù)備選實施方式的時鐘停止的進入和退出,該備選實施方式允許時鐘停止間隔延伸跨過非整數(shù)數(shù)目的內(nèi)核時鐘周期;圖14A至圖14C涉及相位對齊電路的實施方式,該相位對齊電路支持對存儲器控制器與存儲器設(shè)備內(nèi)的內(nèi)核時鐘信號之間的相位偏移的調(diào)節(jié);圖15A和圖15B圖示了示例性時鐘停止操作,其用于在進入和退出周期性定時校準(zhǔn)模式時避免時鐘毛刺;圖16A至圖16F涉及執(zhí)行周期性定時校準(zhǔn)的備選方式,其支持在無需時鐘停止的情況下的無毛刺相位躍變;圖17A圖示了具有單個控制器IC和多個存儲器IC的可暫停時鐘存儲器系統(tǒng)的實施方式;圖17B圖示了具有模塊安裝的緩沖器IC的可暫停時鐘存儲器系統(tǒng)的實施方式,該緩沖器IC實現(xiàn)與圖2A中所示存儲器端I/O接口相對應(yīng)的接口 ;圖18A是圖示了可以在圖IA和圖2A的存儲器系統(tǒng)中采用的分層功率模式的示例性狀態(tài)圖;圖18B圖示了與圖2A的實施方式相對應(yīng)的存儲器系統(tǒng)架構(gòu),但是其示出了關(guān)于在逐漸降低功率模式中的電路關(guān)閉的附加細節(jié);圖18C圖示了具有偏置電路的差分放大器的實現(xiàn)方式,該偏置電路可以在降低功率模式中被禁用;圖18D是圖示了分別響應(yīng)于傳入的存儲器寫請求和存儲器讀請求而對使能寫入信號和使能讀取信號(EnW和EnR)的基于命令的斷言的時序圖;以及圖18E是圖示了功率降低模式的進入和退出的時序圖,其中退出由存儲器寫入請求觸發(fā)。
具體實施例方式在若干實施方式中公開了一種無選通脈沖同步存儲器系統(tǒng),該系統(tǒng)允許在存儲器訪問事務(wù)之間的空閑時期期間停止和重啟均步發(fā)射及接收時鐘。通過該操作,在空閑時期期間的功耗相對于連續(xù)鐘控設(shè)計可以顯著降低。此外,由于通??臻e時間經(jīng)常遠超過活動存儲器事務(wù)時間(活動時間),特別是在對功率敏感的移動設(shè)備中尤為如此,因此降低空閑時間功耗的能力可以帶來明顯更低的凈功耗。盡管通過空閑時間時鐘停止(或時鐘暫停)實現(xiàn)了顯著的節(jié)電,但是在均步信號傳輸系統(tǒng)中停止發(fā)射及接收時鐘帶來了一系列的連鎖挑戰(zhàn)。首先,存儲器端PLL中的鎖相丟失呈現(xiàn)了一個迫切的性能問題,這是因為PLL—般需要難以忍受的長時間來重新建立鎖相,甚至即使建立了鎖相,一般也將重新鎖定于未校準(zhǔn)狀態(tài)中,該未校準(zhǔn)狀態(tài)在可靠的數(shù)據(jù)速率信號傳輸可以開始之前需要完成相位校準(zhǔn)。然而,移除存儲器端PLL呈現(xiàn)了一組艱巨的問題,首先是存儲器設(shè)備內(nèi)大量因環(huán)境引起的相位漂移,以及存儲器設(shè)備內(nèi)針對發(fā)射和接收鐘控所需的關(guān)鍵定時沿的丟失。即,存儲器上的PLL通常通過倍增相對低頻系統(tǒng)時鐘的頻率(或相位數(shù)目)來執(zhí)行對溫度/電壓引起的相位漂移進行補償以及提供數(shù)據(jù)速率信號傳輸所需的定時沿的雙重功能。盡管存在這些挑戰(zhàn),但仍然能從本文所公開實施方式中的存儲器設(shè)備鐘控架構(gòu)省略PLL/DLL電路,并且允許存儲器設(shè)備定時域的相位相對于存儲器控制器定時域自由漂移。此外,存儲器控制器定時域與存儲器設(shè)備定時域之間的漂移的相位偏移由存儲器控制器內(nèi)的電路來補償,而不是用復(fù)雜的漂移補償電路來拖累存儲器設(shè)備。如以下所討論的,在缺少存儲器上PLL時,存儲器設(shè)備相位漂移可以延伸至遠超過一個單位間隔(S卩,分配給位或符號發(fā)射的時間間隔,以及數(shù)據(jù)信號傳輸速率的倒數(shù)或數(shù)據(jù)速率的的倒數(shù);單位間隔在本文中還被稱作位時間或符號時間),從而向定時補償?shù)呐蜁r鐘開始/停止的協(xié)調(diào)添加了顯著的復(fù)雜性。省略存儲器端PLL/DLL以及與之伴隨的常規(guī)存儲器上PLL功能中的第二功能(從相對低頻的系統(tǒng)時鐘信號生成數(shù)據(jù)速率定時信號)的缺失通過系統(tǒng)鐘控布置本身中的改變來抵消。更具體地,將數(shù)據(jù)速率時鐘信號本身分發(fā)為系統(tǒng)時鐘信號,而不是分發(fā)隨后必須由存儲器上PLL/DLL進行頻率倍增(或相位分發(fā))的低頻系統(tǒng)時鐘來提供數(shù)據(jù)速率定時沿,從而避免了對存儲器設(shè)備內(nèi)頻率倍增(或相位分發(fā))PLL/DLL電路的需求。雖然該方法遭受較高頻率時鐘的發(fā)射和片上分發(fā)中涉及的潛在較高功耗之害,但是省略存儲器端PLL/ DLL排除了困擾常規(guī)設(shè)計的鎖定丟失考慮,并且當(dāng)例如而非限制地與本文中所描述的漂移補償電路和時鐘停止/開始管理電路相結(jié)合時,支持能夠以微不足道的性能損失快速進入和退出的時鐘停止低功率模式。最后,針對呈現(xiàn)突發(fā)存儲器訪問屬性(例如,頻繁的空閑時期散布于相對短暫的活動存儲器訪問時期之間)的應(yīng)用,空閑時間的功率節(jié)省往往大大超過任何增加的活動時間功耗;節(jié)省由系統(tǒng)中存儲器設(shè)備的數(shù)目所倍增。圖IA和圖IB圖示了具有時鐘停止低功率模式的存儲器系統(tǒng)100的一般化實施方式。該存儲器系統(tǒng)包括經(jīng)由信號傳輸鏈路102和系統(tǒng)時鐘鏈路108而相互耦合的存儲器控制器101和存儲器設(shè)備103。存儲器控制器本身包括控制器內(nèi)核105和輸入/輸出(I/O) 接口 107 (或者PHY ;物理接口),并且存儲器設(shè)備類似地包括存儲器內(nèi)核131和I/O接口 133。存儲器設(shè)備和存儲器控制器內(nèi)的I/O接口(即,“存儲器端”I/O接口和“控制器端”I/ 0接口)包括信號傳輸電路(117、119、137、139),以用于支持經(jīng)由一個或多個數(shù)據(jù)鏈路106 的雙向數(shù)據(jù)傳遞以及經(jīng)由一個或多個命令/地址(CA)鏈路104的單向命令(或者請求或指令)傳遞??刂破鞫薎/O接口附加地包括時鐘發(fā)生器115,用于生成經(jīng)由時鐘鏈路108向存儲器設(shè)備轉(zhuǎn)發(fā)并且經(jīng)由時鐘緩沖器135和內(nèi)部時鐘路徑136向存儲器端信號傳輸電路137 和139分發(fā)的系統(tǒng)時鐘信號(系統(tǒng)時鐘,SCK)。時鐘發(fā)生器還生成經(jīng)由內(nèi)部時鐘路徑110 向控制器端信號傳輸電路117和119分發(fā)的一組控制器端時鐘。參照存儲器設(shè)備103,存儲器內(nèi)核131包括布置成一個或多個組的內(nèi)核存儲陣列 132,以及用于響應(yīng)于來自存儲器控制器的存儲器訪問命令和地址而管理對內(nèi)核存儲陣列
7進行的讀取和寫入訪問的訪問電路134。在下文所述的實施方式中,假定內(nèi)核存儲陣列是需要偶爾刷新以避免數(shù)據(jù)丟失的動態(tài)隨機訪問存儲器(DRAM),但在備選實施方式中幾乎可以使用任何存儲技術(shù),包括但不限于靜態(tài)隨機訪問存儲器(SRAM)和各種形式的非易失性存儲器(例如,閃存、相變存儲器等)。無論使用何種存儲技術(shù),經(jīng)由命令鏈路104(總稱為 “命令路徑”)向存儲器設(shè)備傳達的命令值和地址值(命令/地址或CA值)均用于執(zhí)行內(nèi)核存儲陣列132的指定地址區(qū)域內(nèi)的數(shù)據(jù)檢索(存儲器讀取)和數(shù)據(jù)存儲(存儲器寫入, 包括非易失性單元編程)操作。經(jīng)檢索的數(shù)據(jù)在本文中稱作“讀出數(shù)據(jù)”并且經(jīng)由數(shù)據(jù)鏈路106(總稱為“數(shù)據(jù)路徑”)返回給存儲器控制器;相反,待存儲或編程的數(shù)據(jù)(“寫入數(shù)據(jù)”)經(jīng)由數(shù)據(jù)路徑從存儲器控制器提供。在某些情況下,無數(shù)據(jù)的命令,諸如行激活命令 (指令從內(nèi)核存儲陣列內(nèi)的存儲單元向鎖存感測放大器組的數(shù)據(jù)傳遞)、刷新命令、擦除命令(例如,在閃存或其他電可擦除非易失性存儲器的情況中)以及各種配置命令和/或操作模式命令可以經(jīng)由命令路徑發(fā)布??紤]圖1的實施方式,存儲器端鐘控布置的若干特征值得重點強調(diào)。首先,從時鐘緩沖器135輸出的時鐘信號(即,經(jīng)緩沖的時鐘信號)是系統(tǒng)時鐘信號的相位延遲實例; 在存儲器設(shè)備內(nèi)不發(fā)生任何頻率倍增或多相時鐘生成,使得系統(tǒng)時鐘信號本身的頻率建立存儲器端I/O電路內(nèi)的數(shù)據(jù)發(fā)射和采樣速率,并且因而建立信號傳輸鏈路102上的信號傳輸速率。因此,與分發(fā)較低頻率的系統(tǒng)時鐘以及提供PLL/DLL電路以通過倍增時鐘頻率或通過生成附加時鐘相位而生成數(shù)據(jù)速率時鐘信號的常規(guī)方法相反,數(shù)據(jù)速率時鐘信號本身 (即,包括針對數(shù)據(jù)鏈路上發(fā)射的每個符號的相應(yīng)定時沿的時鐘信號)作為系統(tǒng)時鐘信號供應(yīng)給存儲器設(shè)備。該方法的一個后果是在形成時鐘緩沖器135的放大器鏈中可能需要附加的緩沖器放大器,以便獲得期望的增益(即,增益趨于隨頻率而下降,所以在更高的時鐘頻率下可能需要附加的增益級),從而相對于低頻、多相時鐘信號的分發(fā)需要附加的功率來在整個存儲器設(shè)備中分發(fā)數(shù)據(jù)速率時鐘信號。如上文所討論,盡管用可能消耗更多功率的布置來代替常規(guī)時鐘分發(fā)布置存在推定的弊端,但是省略頻率倍增PLL/DLL使得在低功率模式時鐘停止?fàn)顟B(tài)與活動模式鐘控狀態(tài)之間快速轉(zhuǎn)變而不招致與重新獲取鎖相相關(guān)聯(lián)的常見時間延遲懲罰成為可能。因此,即便在相對短暫的空閑時期(介于存儲器訪問活動的突發(fā)之間)期間也可以以微不足道的性能影響進入時鐘停止低功率模式。由于在許多應(yīng)用中合計空閑時間遠超過合計活動存儲器訪問時間,因此以略微提高活動時間功率為代價在空閑時間期間大幅降低功率可以帶來顯著的凈功耗降低。圖IC和圖ID用圖表示出了該結(jié)果,它們將圖1的可暫停時鐘存儲器設(shè)備中的示例性功耗概況與相同使用場景下的基于 PLL/DLL的連續(xù)鐘控存儲器設(shè)備的示例性功耗概況進行了對比。如圖所示,盡管可暫停時鐘存儲器中活動時間功率略高,但是大幅降低的空閑時間功耗產(chǎn)生了比連續(xù)鐘控存儲器中低得多的凈功耗,該連續(xù)鐘控存儲器遭受用于將存儲器端定時域錨定(anchor)到系統(tǒng)時鐘信號相位的存儲器上鎖定環(huán)中的大量空閑功耗之害。存儲器端鐘控布置的另一特征在于時鐘分發(fā)電路是存儲器設(shè)備內(nèi)的完全開放的環(huán);如前所述,不存在鎖定環(huán)電路來對系統(tǒng)時鐘信號與分發(fā)到存儲器端I/O單元的經(jīng)緩沖時鐘信號之間的時變(即,漂移)相位延遲進行補償。此外,系統(tǒng)時鐘對經(jīng)緩沖時鐘相位延遲的量級和環(huán)境敏感度二者都由時鐘緩沖器內(nèi)提供的、用于顧及較高頻率的數(shù)據(jù)速率時鐘信號的附加放大級來增加。即,時鐘緩沖器內(nèi)的每個放大器級往往呈現(xiàn)出依賴于環(huán)境(例如,依賴于溫度和/或依賴于電壓)的傳播延遲,使得添加放大器級不僅增加凈系統(tǒng)時鐘對經(jīng)緩沖時鐘定時偏斜,還增加定時偏斜的變化速率(即,漂移速率)。由于在存儲器端I/O單元內(nèi)應(yīng)用了經(jīng)緩沖時鐘信號來對采樣和發(fā)射操作定時,因此經(jīng)緩沖時鐘信號的漂移相位表現(xiàn)為由存儲器設(shè)備發(fā)射的讀出數(shù)據(jù)信號的對應(yīng)相位漂移(并且當(dāng)要準(zhǔn)確接收上述信號時所需的在傳入的寫入數(shù)據(jù)信號中相位的改變)。最后,由于時鐘緩沖器延遲可以在若干位時間左右,并且時鐘緩沖器延遲在溫度與電壓拐點之間(即,最小與最大可耐受電壓及溫度之間)的凈變化可以很容易地超過一個符號時間(或位時間),因此發(fā)射或接收時鐘相位可以跨越一個或多個位時間邊界而漂移至相鄰的位時間。這產(chǎn)生了附加的定時復(fù)雜度,因為數(shù)據(jù)采樣時間可能恰當(dāng)?shù)鼐又杏谖贿吔缰g,但卻偏離了一個或更多個完整的位時間。因此,本應(yīng)被正確接收的數(shù)據(jù)可能由接收器端串行化電路不當(dāng)?shù)爻蓭瑸閿?shù)據(jù)位的并行集(本文中被稱為分組)。應(yīng)當(dāng)注意,雖然存儲器設(shè)備內(nèi)的時鐘分發(fā)布置是開環(huán),但是鑒于存儲器控制器與存儲器設(shè)備之間的發(fā)射,仍通過在校準(zhǔn)操作期間實現(xiàn)的對相位、位以及分組對齊信息的獲取而實現(xiàn)了全系統(tǒng)范圍的閉環(huán)定時補償結(jié)構(gòu)。因此,在系統(tǒng)時鐘信號向存儲器設(shè)備的轉(zhuǎn)發(fā)中,以及在通過控制器管理的定時校準(zhǔn)操作對指示經(jīng)轉(zhuǎn)發(fā)時鐘信號(如應(yīng)用到存儲器端發(fā)射和接收電路的經(jīng)轉(zhuǎn)發(fā)時鐘信號)的存儲器端相位的信息的獲取中實現(xiàn)了多組件(多IC) 閉環(huán)。時鐘停止低功率模式仍然參照圖1A,控制器內(nèi)核105包括用于將經(jīng)由主機接口接收的(例如,來自處理器或其他存儲器訪問請求器的)存儲器訪問請求進行排隊的事務(wù)隊列109(或請求隊列), 以及監(jiān)控事務(wù)隊列狀態(tài)的功率模式控制器111。當(dāng)事務(wù)隊列變空時,功率模式控制器準(zhǔn)備進入低功率時鐘停止模式,這取決于在最終(即,最后一個離隊的)事務(wù)完成之前是否接收到了附加事務(wù)請求(并對其進行了排隊)。如果在最終事務(wù)完成之前沒有接收附加事務(wù)請求,則功率模式控制器解斷言時鐘使能信號114(或者斷言暫停信號)以掛起系統(tǒng)時鐘的切換,并且優(yōu)選地(但不是必須的)掛起控制器端信號傳輸時鐘的切換。所得的時鐘停止或時鐘暫停產(chǎn)生存儲器設(shè)備和存儲器控制器內(nèi)的即時功率節(jié)省,這是因為存儲器端和控制器端I/O電路內(nèi)的所有發(fā)射和接收時鐘都停止切換,從而避免了通過雙穩(wěn)態(tài)邏輯狀態(tài)之間的功耗范圍來驅(qū)動鐘控電路。圖IB圖示了時鐘停止效果。假定最終存儲器事務(wù)開始于時鐘周期“0”,功率模式控制器注意到空事務(wù)隊列并且開始計數(shù)時鐘周期,直到存儲器設(shè)備和控制器端I/O電路的內(nèi)部操作完成的時刻。在該示例中,該時刻出現(xiàn)在所述事務(wù)開始之后的對個系統(tǒng)時鐘周期之時,并且因此出現(xiàn)于系統(tǒng)時鐘周期M。此后不久一在該情況下,足夠長以確保最終無操作(NOP)命令向存儲器設(shè)備的發(fā)射——系統(tǒng)時鐘和控制器I/O時鐘利落地停止并保持在邏輯高狀態(tài)或邏輯低狀態(tài)。此時,存儲器系統(tǒng)空閑并且處于時鐘停止低功率狀態(tài)??刂破鲀?nèi)核之內(nèi)的低頻時鐘繼續(xù)振蕩,并且因此允許接收以后提交的事務(wù)請求。在該示例中,事務(wù)在系統(tǒng)時鐘周期44之前不久的某時刻被排隊。因此,檢測經(jīng)排隊事務(wù)的功率模式控制器在時鐘周期44重新啟動信號傳輸時鐘(系統(tǒng)時鐘和控制器端I/O時鐘),從而使無操作命令能夠發(fā)送至存儲器設(shè)備,并于此后允許活動命令傳遞,在該示例中被示為指向內(nèi)核存儲陣列的選定組(B)的激活命令。因此,功率模式控制器在檢測到空事務(wù)隊列并為了最終事務(wù)的完成而等待了足夠長時間之后,通過停止均步信號傳輸時鐘來降低存儲器訪問事務(wù)之間空閑時期中的功耗,并且繼而在檢測到新排隊的事務(wù)時重新啟動信號傳輸時鐘。在該示例中,時鐘停止間隔延伸跨越原本為系統(tǒng)時鐘信號的16個周期的一段時間,從而顯著降低了在該段時間期間的總系統(tǒng)功耗。在實際應(yīng)用中,即便將信號傳輸時鐘停止幾毫秒的空閑時期,也能避免原本將被數(shù)百萬時鐘轉(zhuǎn)變所需的功耗。對總計大大超過活動存儲器事物時間的眾多空閑時期中的節(jié)省的進行累積,則以微不足道的性能懲罰產(chǎn)生了顯著的功率節(jié)省。鐘控與漂移補償圖2A更詳細地圖示了存儲器端和控制器端I/O電路以及系統(tǒng)鐘控架構(gòu)的實施方式。為了清楚而非限制性的目的,圖2A及隨后的相關(guān)附圖中描繪了特定數(shù)量和類型的信號傳輸鏈路、時鐘頻率和頻率比以及串行化深度。例如,提供差分信號傳輸鏈路來實現(xiàn)8個數(shù)據(jù)鏈路(DQ
)、2個命令/地址鏈路(CA W,1])、一個數(shù)據(jù)屏蔽鏈路ΦΜ)以及系統(tǒng)時鐘鏈路(SCK)中的每一個,而單端鏈路則用于實現(xiàn)一對相對較低信號傳輸速率的邊帶鏈路 (SL
) 0每個差分鏈路備選地可以是單端鏈路(而反之亦然),并且可以使用更多或更少的鏈路來實現(xiàn)命令路徑和/或數(shù)據(jù)路徑,而數(shù)據(jù)屏蔽鏈路(可以被認(rèn)為是單向命令路徑的組成部分)及相關(guān)聯(lián)的電路可以一并省略。專用邊帶鏈路亦可省略,以利于數(shù)據(jù)鏈路或命令鏈路之一上的帶外信號傳輸。關(guān)于時鐘頻率和比率而言,系統(tǒng)鐘控架構(gòu)由400MHz參考時鐘信號(REFCKl)驅(qū)動, 該參考時鐘信號在PLL電路161內(nèi)進行8倍的倍增以生成3. 2GHz控制器端I/O時鐘信號的相位分發(fā)集,本文中備選地將其稱為PCK8或控制器端I/O時鐘(“PCK8”中的“8”指示參考時鐘頻率的8x倍增)。除了驅(qū)動控制器端I/O時鐘之外,3. 2GHz PLL輸出還在除法器 165中被除以2來生成系統(tǒng)時鐘,即SCK(本文中亦稱為PCK4);并且在除法器163中被除以8來產(chǎn)生控制器端內(nèi)核時鐘信號(PCKl),其相位與系統(tǒng)時鐘和控制器端I/O時鐘對齊,但是具有降低的頻率用于對內(nèi)核進行鐘控,并且因此允許低功率邏輯操作。在所有這些情況中,可以在內(nèi)核與I/O定時域之間使用不同的時鐘頻率以及不同頻率比。此外,雖然針對每個信號傳輸鏈路采用了相同頻率的鐘控,但是可以備選地應(yīng)用不同的I/O鐘控頻率來獲得針對不同種類信號的不同信號傳輸速率(例如,命令/地址信號的半數(shù)據(jù)速率鐘控)。此外,在所示實現(xiàn)方式中,1. 6GHz系統(tǒng)時鐘頻率是數(shù)據(jù)和命令鏈路上3. 2(ib/S(千兆位每秒) 信號傳輸速率的一半。雖然在本文中偶爾被稱作“半位速率”或“半符號速率”時鐘信號, 但是系統(tǒng)時鐘被認(rèn)為是“數(shù)據(jù)速率”時鐘信號,這是因為每個周期內(nèi)的上升沿和下降沿(或者在差分系統(tǒng)時鐘實現(xiàn)方式中互補信號的兩個180°偏移的上升沿)可以用于在相應(yīng)的 (1/3. 2GHz)數(shù)據(jù)間隔中發(fā)射或采樣數(shù)據(jù)。雖然在下文的許多示例性實施方式中仍采用半位速率(半符號速率)系統(tǒng)時鐘,但是備選地可以向存儲器設(shè)備轉(zhuǎn)發(fā)全位速率時鐘(在該示例中為3. 2GHz)作為系統(tǒng)時鐘。繼續(xù)地,應(yīng)用8對1串行化來針對每個信號傳輸鏈路上的位串行發(fā)射而串行化由內(nèi)核提供的8位寬信息分組,并且應(yīng)用對應(yīng)的1對8解串行化來將串行位序列恢復(fù)為8位寬數(shù)據(jù)以用于向相配的內(nèi)核遞送。例如,寫入數(shù)據(jù)的8個8位分組(Wdata
-ffdata[7] W-7])在400MHz控制器內(nèi)核時鐘(PCKl)的每個時期期間被串行化,并且在相應(yīng)的8位序列中以3. 2Gb/s數(shù)據(jù)速率在8個數(shù)據(jù)鏈路中的每個鏈路上發(fā)射,DQ
因此提供3. 2GB/ s(3.2千兆位每秒)的總計數(shù)據(jù)帶寬。在存儲器設(shè)備處,在400MHz存儲器內(nèi)核時鐘(MCKl)
10的周期時間期間(逐位)對每個8位長寫入數(shù)據(jù)分組進行采樣并將其轉(zhuǎn)換成并行分組,由此使存儲器內(nèi)核如控制器內(nèi)核一樣能夠在較低頻域中對字節(jié)大小的數(shù)據(jù)分組進行操作。存儲器設(shè)備內(nèi)的逆串行化和存儲器控制器內(nèi)的解串行化在從存儲器設(shè)備向存儲器控制器的讀出數(shù)據(jù)發(fā)射中執(zhí)行,由此支持在相對窄的8鏈路數(shù)據(jù)路徑上從存儲器內(nèi)核向控制器內(nèi)核的3. 2GB/s數(shù)據(jù)傳遞,同時使全部這兩個設(shè)備內(nèi)核能夠以相對低頻的時鐘域(在該示例中為400MHz)進行操作。類似的串行化和解串行化操作針對命令/地址鏈路和數(shù)據(jù)屏蔽鏈路中的每個鏈路單向地執(zhí)行。在所有上述情況中,不同的串行化深度(即,每分組更多或更少位)可以用于任何或所有鏈路(包括深度=1 ;事實上根本沒有串行化或解串行化),通常伴隨內(nèi)核對I/O鐘控比率中的對應(yīng)變化。利用開環(huán)存儲器端時鐘分發(fā)的均步鐘控由于所有系統(tǒng)定時沿均衍生自公共時鐘信號(即,PLL的輸出,其本身衍生自參考時鐘信號,REFCK1),因此系統(tǒng)內(nèi)的各種時鐘是均步的。即,在顧及任何乘/除操作之后,各種時鐘具有相同的頻率,但是由于時鐘需要不同的傳播時間來到達存儲器控制器和存儲器設(shè)備內(nèi)的各種應(yīng)用點而潛在地具有不同的相位。一般而言,這種經(jīng)由管芯上導(dǎo)體或芯片間的導(dǎo)體的傳播時間在操作系統(tǒng)溫度和電壓范圍上保持相對恒定。然而,通過有源組件(諸如提供來用于驅(qū)動存儲器控制器和存儲器設(shè)備內(nèi)的時鐘線的緩沖放大器)的傳播時間易于明顯受環(huán)境變化(至少受溫度和電壓)的影響,因此產(chǎn)生環(huán)境引起的、在各種分發(fā)時鐘之間的本應(yīng)相對穩(wěn)定的相位關(guān)系之間的漂移。具體參照存儲器端鐘控架構(gòu),系統(tǒng)時鐘經(jīng)由緩沖器223接收并由放大器229向上驅(qū)動到全局時鐘線230。由于驅(qū)動全局時鐘線需要相對大的增益,因此放大器2 往往包括多個級,其中每級呈現(xiàn)出明顯的環(huán)境敏感性傳播延遲。相對高的系統(tǒng)時鐘頻率(即,與存儲器上PLL設(shè)計的較低系統(tǒng)時鐘頻率相反,該時鐘具有與最差情況數(shù)據(jù)信號相同的上部頻譜分量)通常增加了該環(huán)境敏感度,這是由于為了達到期望的信號增益可能需要附加的放大器級(即,增益通常隨增加的頻率而下降)。因此,所得的經(jīng)緩沖時鐘信號(本文中被稱作存儲器端I/O時鐘或MCK4)不僅呈現(xiàn)出相對于傳入系統(tǒng)時鐘信號的明顯相位延遲,還呈現(xiàn)出可能導(dǎo)致漂移在存儲器設(shè)備的溫度和電壓操作范圍上超過一個或多個單位間隔(位時間)的環(huán)境敏感度。此外,與通過在存儲器上PLL/DLL的反饋環(huán)中包括時鐘緩沖器來對漂移放大器延遲進行補償?shù)某R?guī)設(shè)計相比,經(jīng)放大的系統(tǒng)時鐘信號(即,經(jīng)緩沖時鐘信號, MCK4)的開環(huán)分發(fā)意味著時鐘放大器內(nèi)的任何相位漂移直接轉(zhuǎn)譯成存儲器端發(fā)射和接收時鐘中的相位漂移,因此表現(xiàn)為由存儲器設(shè)備發(fā)射的讀出數(shù)據(jù)信號的對應(yīng)相位漂移(并且當(dāng)要準(zhǔn)確接收上述信號時所需的在傳入的寫入數(shù)據(jù)信號中相位的改變)。最后,由于時鐘緩沖器延遲(即,通過元件223、2四的延遲)可以在若干位時間左右,并且時鐘緩沖期延遲在溫度與電壓拐點之間(即,最小與最大可耐受電壓和溫度之間)的凈變化可以很容易地超過一個位時間,因此發(fā)射或接收時鐘相位可以跨越一個或多個位時間邊界而漂移至相鄰的位時間。這產(chǎn)生了附加的定時復(fù)雜度,因為數(shù)據(jù)采樣時間可能恰當(dāng)?shù)鼐又杏谖贿吔?數(shù)據(jù)眼的沿)之間,但卻偏離了整數(shù)數(shù)目的位時間。因此,本應(yīng)被正確接收的數(shù)據(jù)可能由存儲器端或控制器端的解串行化電路不當(dāng)?shù)爻蓭瑸閿?shù)據(jù)位的并行分組(例如,8位分組、16位分組
寸乂 O圖2B圖示了上文描述的存儲器端定時布置,其示出了在圖2A的存儲器設(shè)備的管
11腳(或其他互連結(jié)構(gòu))處出現(xiàn)的系統(tǒng)時鐘信號和數(shù)據(jù)信號,以及應(yīng)用于存儲器端串行化器 235(或單個位發(fā)射器)的經(jīng)緩沖存儲器I/O時鐘MCK4。如圖所示,存儲器I/O時鐘呈現(xiàn)出相對于系統(tǒng)時鐘的時變延遲,使得存儲器I/O時鐘的相位以及由此向上驅(qū)動到數(shù)據(jù)鏈路 (DQ)之一的讀出數(shù)據(jù)信號的相位關(guān)于系統(tǒng)時鐘信號自由漂移。更具體地,系統(tǒng)時鐘與存儲器I/O時鐘之間的第一時間延遲(或相位偏移)發(fā)生在第一電壓和溫度點(vO,t0),當(dāng)溫度和電壓隨時間漂移到新的點(vl,tl)和(v2,t2)時,系統(tǒng)時鐘對存儲器I/O時鐘相位偏移向后(漂移_)和向前(漂移+)漂移多達一個位時間或不止一個位時間。此外,雖然示出了存儲器I/O時鐘的單個數(shù)據(jù)鏈路和實例上的相位漂移,但是量級和方向獨立于所示的量級和方向的類似的相位漂移可以為其他數(shù)據(jù)鏈路中所固有。例如,關(guān)于系統(tǒng)時鐘信號的相位漂移可以在數(shù)據(jù)鏈路之間變化,這例如是由于與每個信號傳輸鏈路相關(guān)聯(lián)的環(huán)境敏感的本地時鐘緩沖器以及它們可能引起的潛在不同的傳播延遲??刂破鞫舜谢?解串行化器電路內(nèi)的漂移補償在圖2A的實施方式中,結(jié)合控制器端串行化器/解串行化器電路提供了定時補償電路,以用于對存儲器端I/O電路內(nèi)自由漂移的發(fā)射和接收時鐘相位進行補償。更具體地, 定時補償電路以逐個鏈路為基礎(chǔ)將控制器端I/O定時域與漂移的存儲器端I/O定時域?qū)R,從而不僅對位內(nèi)采樣相位誤差進行補償,還對當(dāng)存儲器端相位漂移跨過位邊界時產(chǎn)生的位時間失齊進行補償,以及對由各種鏈路中不同位時間失齊引起的鏈路間分組失齊進行補償。事實上,定時補償電路在每個控制器端I/O電路內(nèi)建立漂移追蹤發(fā)射和接收時鐘相位,存儲器端I/O電路用于對相配的存儲器端I/O電路中發(fā)射和接收時鐘的相位漂移進行補償,所述相位漂移包括跨越位邊界的漂移,該漂移否則可能導(dǎo)致數(shù)據(jù)串行化/解串行化錯誤(即,將位成幀為信號傳輸鏈路的相對端上的不同位邊界處的分組)以及當(dāng)分組在存儲器控制器或存儲器設(shè)備內(nèi)的內(nèi)核和I/O電路的時鐘域之間傳遞時的域交叉錯誤。在圖2A的實施方式中,每個漂移補償解串行化器包括相位選擇解串行化器192以用于對位內(nèi)相位漂移進行補償,以及分組/位對齊電路194在這里用于對跨越位邊界的漂移(位對齊)進行補償并且用于對齊經(jīng)由用于向控制器內(nèi)核同步傳遞的不同鏈路接收的分組(分組對齊)。漂移補償串行化器包含類似的電路用于調(diào)節(jié)流向存儲器設(shè)備的信息的定時,從而提供位內(nèi)調(diào)節(jié)(相位選擇串行化器191),以及位/分組對齊(19 用于預(yù)偏斜針對存儲器設(shè)備中的適當(dāng)定時采樣、位成幀和鏈路間分組對齊的傳出數(shù)據(jù)流。圖3A和圖;3B圖示了可以用于實現(xiàn)圖2A中所示的任何漂移補償解串行化器的漂移補償解串行化器186的實施方式和時序圖。因此,圖3A、圖;3B中的索引“[i]”描繪了專用于圖2A中引用的8個解串行化器中的給定一個解串行化器的每個輸入信號和輸出信號, 用于指示相同信號的單獨示例向其他7個解串行化器(即,i = 0、1、2…7)輸入或從其輸出。因此,解串行化器186耦合到數(shù)據(jù)鏈路DQ[i],以用于接收串行數(shù)據(jù)信號并且輸出8位寬數(shù)據(jù)分組Rdata[i] [7:0]。解串行化器附加地接收6位的相位調(diào)節(jié)信號PhAdj [i] [5:0] 和3位的位調(diào)節(jié)信號BitAdj [i] [2:0]。解串行化器還隨同所有其他解串行化器一起接收控制器內(nèi)核時鐘PCKl和多相控制器I/O時鐘PCK8。在所示實施方式中,控制器端I/O時鐘由三級環(huán)形振蕩器生成,并且因此輸出一組相位分布在PCK8周期時間內(nèi)的三個差分時鐘信號。換言之,在圖3A的實施方式中,控制器I/O時鐘包括0°、120°和對0°的時鐘相位以及它們的互補180°、300°和60°,從而提供一組6個時鐘相位,根據(jù)該組6個時鐘相位可以合成PCK8周期內(nèi)具有任何相位偏移(S卩,時鐘相位或相位角)的相移接收時鐘RCK8[i]。 例如,在一個實現(xiàn)方式中,相位內(nèi)插器271通過選擇6個可能的相位毗鄰時鐘相位對(即, 0° /60°、60° /120° ,120° /180° ,180° /240° ,240° /300° 或 300° /0° )之一并且通過響應(yīng)于相位調(diào)節(jié)值的三個最低有效位而在選定的時鐘相位對之間進行內(nèi)插(或混合),來響應(yīng)6位相位調(diào)節(jié)值的三個最高有效位(MSB),從而伴隨相位調(diào)節(jié)值的每次遞增或遞減而提供60° /8或7.5°相位步長(或分辨率)。在備選的實施方式中可以提供更多或更少的時鐘相位(伴隨滿足可選擇時鐘相位對的數(shù)目所必需的相位選擇位的數(shù)目中的對應(yīng)變化),以及/或者可以提供更精細或更粗略的相位內(nèi)插。此外,相位內(nèi)插器271本身可以由任何類型的相移電路實現(xiàn),例如包括但不限于這樣的放大器——該放大器具有相應(yīng)耦合用于接收MSB選定的相位矢量的輸入、共同綁定的輸出以及由相位調(diào)節(jié)值的最低有效的三個位的互補實例控制的相應(yīng)驅(qū)動強度。更普遍而言,可以在備選的實施方式中使用能夠提供相對于控制器I/O時鐘PCK8的可選擇相位偏移的任何類型的電路。最后,無論何種內(nèi)插器電路拓撲,圖IA的拓撲內(nèi)包括的內(nèi)插器(或相移)電路均使得內(nèi)插的時鐘RCK8[i]在源控制器I/O時鐘PCK8停止時無毛刺(即,沒有縮短(矮)脈沖或無效邏輯電平)。舉例而言,在某些實施方式中,通過向內(nèi)插器電路分發(fā)PCK8
*PCK8[180° ]波形的額外一對延遲了一個周期的副本來支持經(jīng)內(nèi)插時鐘的無毛刺啟動和停止。類似的布置可以用于確保下文關(guān)于圖3F所討論的控制器端發(fā)射時鐘相位的無毛刺啟動和停止。如下文所討論,接收時鐘相位最初可以通過將相位調(diào)節(jié)值步進經(jīng)過一系列值(或者經(jīng)過二進制或其他搜索模式)來進行校準(zhǔn),以將產(chǎn)生無錯誤數(shù)據(jù)接收的所得時鐘相位與產(chǎn)生位錯誤的所得時鐘相位區(qū)分開來(即,將通過時鐘相位與失效時鐘相位區(qū)分開來)。例如在一個實施方式中,在數(shù)據(jù)眼的打開和閉合端上(或在一個數(shù)據(jù)眼的閉合端與隨后數(shù)據(jù)眼的打開端上)標(biāo)識位于通過/失效邊界上的時鐘相位(即,相應(yīng)產(chǎn)生無錯誤接收和位錯誤的毗鄰時鐘相位),并且居中于上述邊界之間的相位被選作經(jīng)校準(zhǔn)的接收時鐘RCK8[i]。 此后,可以周期性(或偶爾)調(diào)節(jié)接收時鐘相位以通過重新測試邊界相位來顧及存儲器端 (或全系統(tǒng))相位漂移,從而確認(rèn)它們產(chǎn)生相同的通過(或失效)結(jié)果,并且針對最終接收時鐘相位遞增或遞減相位調(diào)節(jié)值以抵消由通過/失效邊界中的變化指示出的任何漂移。觸發(fā)器級(flop stage)(或鎖存器)觀3形成8位移位寄存器,該寄存器響應(yīng)于接收時鐘信號RCK8[i]的跳變而串行加載。成幀時鐘信號RCKl[i]針對接收時鐘信號的每8 個周期循環(huán)一次,并且用于將移位寄存器的內(nèi)容并行傳遞至并行輸出寄存器觀5,由此實現(xiàn) 1:8串行至并行轉(zhuǎn)換。位對齊電路——包括用于對接收時鐘(RCK8[i])的負向沿進行計數(shù)的模-8計數(shù)器(由3位寬寄存器273和增量邏輯275形成)以及向3位模-8計數(shù)器輸出添加3位的位調(diào)節(jié)值(RxBitAdj [2:0])的加法器電路277——提供對接收時鐘信號與成幀時鐘信號之間的對齊的可選擇控制。更具體地,如果位調(diào)節(jié)值為0(即,RxBitAdj[i] [2:0] =000b, “b”指示二進制),則每次計數(shù)器值從3轉(zhuǎn)變到4 (Ollb到100b)時,加法器輸出 (278)的MSB變高并且在兩個接收時鐘周期(由于觸發(fā)器級279和觀1)之后觸發(fā)成幀時鐘(RCKl[i])信號的對應(yīng)上升沿,以加載并行輸出寄存器的內(nèi)容。位調(diào)節(jié)信號的每次遞增使得加法器MSB (并且因此RCK l[i])提早一個位時間上升,從而支持RCKl [i](或其中的上升轉(zhuǎn)變)與每8個RCK8[i]周期中任何一個的下降沿對齊,并且從而允許將串行至并行成幀轉(zhuǎn)移到傳入串行位流內(nèi)的8個可能的分組成幀邊界中的任何一個。在所示的實施方式中,RCKl[i]的每個上升沿與RCK8[i]信號的下降沿對齊,使得向并行寄存器的傳遞在移位寄存器已經(jīng)由新的8位分組加載之后的半個RCK8[i]時鐘(以及在隨后分組的第一位加載到移位寄存器中之前的半個RCK8[i]時鐘)發(fā)生。圖;3B示出了上文描述的定時布置,開始于多相控制器I/O時鐘PCK8(其中只示出了 0°時鐘相位)和相移接收時鐘RCK8[i]的一個實例,該相移接收時鐘具有關(guān)于 PCK8
的任意相位偏移288和示例性相位偏移以實現(xiàn)與線DQ[i]上的傳入數(shù)據(jù)波形正交(即,位時間居中的)對齊。模-8計數(shù)器(即,RCKlati])的最高有效位輸出每 8個接收時鐘信號周期循環(huán)一次,并且轉(zhuǎn)變與接收時鐘下降沿對齊。如本文所述,成幀時鐘RCKl [i]根據(jù)位調(diào)節(jié)值RxBitAdj [i] [2:0]的值在計數(shù)器輸出之后(由于串行耦合觸發(fā)器級279J81)N+2個接收時鐘周期后轉(zhuǎn)變,其中N的范圍從0至7。因此,如果位調(diào)節(jié)值為0 (OOOb),則成幀時鐘信號在原始計數(shù)器輸出之后轉(zhuǎn)變兩個周期,并且如圖所示,數(shù)據(jù)位 12(任意標(biāo)號)后的半個周期加載到移位寄存器的后端中。因此,通過RxBitAdj [i] [2:0] =000b,8個位,標(biāo)號為5-12,從移位寄存器觸發(fā)器觀3向并行輸出寄存器285并行傳遞, 分別在位4與5之間以及12與13之間的開始和結(jié)束位邊界上將上述位成幀為分組。繼續(xù)該示例,如果RxBitAdj = 1 (OOlb),則位6-13被成幀為分組,如果RxBitAdj = 2 (OlOb),則 7-14被成幀為分組,并且以此類推至BitAdj = 7 (111b),在該情況下位12-19被成幀為分組。仍參照圖3A和圖;3B,可以看出由于接收時鐘與控制器I/O時鐘之間的位內(nèi)相位偏移和通過向基本成幀時鐘相位(RCKla[i])添加某一數(shù)目(0至7)的整個的接收時鐘周期而實現(xiàn)的位級偏移,內(nèi)核時鐘和成幀時鐘相對于彼此具有任意相位。因此,從漂移補償解串行化器到控制器內(nèi)核的數(shù)據(jù)傳遞涉及從成幀時鐘域跨到控制器內(nèi)核時鐘域的時鐘域。該傳遞進一步被可能存在于8個漂移補償解串行化器中的每一個中的潛在不同的成幀時鐘域變得復(fù)雜。此外,如果存儲器控制器(或共享相同時鐘生成電路的多個相同裸片或單獨裸片存儲器控制器)與兩個或更多個存儲器設(shè)備通信,則數(shù)據(jù)定時變化性可能變得甚至比針對單個存儲器設(shè)備的最差情況還要大。因此,除了針對位內(nèi)采樣相位調(diào)節(jié)的相位調(diào)節(jié)電路和用于控制分組成幀邊界的位對齊電路之外,還提供了分組對齊電路來對齊經(jīng)由相應(yīng)的數(shù)據(jù)鏈路接收的共同分組集,以用于同時向控制器內(nèi)核域中傳遞。即,即便8個分組從存儲器內(nèi)核向存儲器端I/O電路對齊傳遞,各種數(shù)據(jù)鏈路之間的相位差也可能導(dǎo)致分組在存儲器控制器處的時間交錯到達,以及因此分組以彼此相對(以及相對于控制器內(nèi)核時鐘,MCK1) 不同的位偏移的成幀。結(jié)果,原始對齊的分組中的一個或更多個分組在其他的分組之前相對于內(nèi)核時鐘(PCKl)的鎖存沿可用,這意味著缺乏用于對較早到達的分組的傳遞進行延遲以與較晚到達(更加遲緩)的分組對齊的機制,從存儲器內(nèi)核獲得的原始多分組存儲器字的組份分組在傳遞至控制器內(nèi)核時可能時間上分散在兩個或更多個存儲器字之中(即, 組份分組之間的存儲器端定時關(guān)系可能丟失)。因此,在一個實施方式中,有電路用于確保在從控制器I/O電路到控制器內(nèi)核的分組傳遞中保持(或恢復(fù))存儲器內(nèi)核分組對齊。例如,在圖3A的實施方式中,這樣的分組對齊電路由分組寬的先進先出(FIFO)緩沖器287來實現(xiàn),該緩沖器由成幀時鐘(或者其前進一個位時間的版本,被稱作FIFO時鐘,F(xiàn)CKl[i])加載,由控制器內(nèi)核時鐘PCKl卸載,并且深至足以保持?jǐn)?shù)目與在最差定時條件下最長延遲分組成幀時間與最短延遲分組成幀時間之間的間隔所跨越的整數(shù)個內(nèi)核時鐘周期相等的分
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圖3C至圖3D圖示了可以用于實現(xiàn)圖3A的分組對齊電路觀7的基于FIFO分組對齊電路290的實施方式和對應(yīng)時序圖。分組對齊電路290包括四分組深度緩沖器四9、加載電路291和卸載電路301。加載電路291包括模-4加載計數(shù)器四2(即,計數(shù)序列=0、1、 2、3、0、1···,由增量邏輯293和2位寄存器294實現(xiàn))以用于輸出2位加載計數(shù);2位加法器四5,其向加載計數(shù)添加分組調(diào)節(jié)值RrfktAdj [i][l:0],從而使加載計數(shù)能夠前進0-3個成幀時鐘周期(即,事實上使得加載計數(shù)能夠被調(diào)節(jié)至四個可能的初始計數(shù)值中的任何一個);以及2 4解碼器四7,其對加法器調(diào)節(jié)的加載計數(shù)進行解碼以響應(yīng)于上升FCKl沿來選擇4-深度緩沖器四9內(nèi)4個分組中要用傳入分組P [i] [7:0]進行加載的一個。事實上,加載電路實現(xiàn)了向4-深度緩沖器輪換“加載指針”,從而在序列中陸續(xù)選擇一個分組寄存器(隨著加法器調(diào)節(jié)的計數(shù)從3 (lib)向O(OOb)滾動,從最后一個分組寄存器向第一分組寄存器纏繞),并且加法器295使得指針能夠根據(jù)分組調(diào)節(jié)值RrfktAdj [i][l:0]前進到任意起始分組寄存器位置。仍參照圖3C,卸載電路301包括模-4卸載計數(shù)器302 (由增量邏輯303和2位寄存器304形成),用于響應(yīng)于內(nèi)核時鐘信號(PCKl)的上升沿來生成2位計數(shù)序列或“卸載計數(shù)”;以及4:1多路復(fù)用器305,用于響應(yīng)于卸載計數(shù)而陸續(xù)選擇4-深度緩沖器(SEL0-SEL3) 的4個分組寄存器輸出。因此,加載電路四1響應(yīng)于FCKl以循環(huán)方式(即,按順序輪換通過緩沖器四9的4個分組寄存器)加載分組寄存器,并且卸載電路301遵循加載電路的輪換,響應(yīng)于PCKl而以循環(huán)方式卸載分組寄存器。傳入的分組調(diào)節(jié)值使得由加載電路實現(xiàn)的輪換指針能夠以期望數(shù)目的PCKl時鐘周期領(lǐng)先于由卸載電路實現(xiàn)的輪換指針。如下文所述,可以執(zhí)行校準(zhǔn)操作以確定針對每個鏈路的FIFO加載和卸載之間的最小延遲,并且繼而通過設(shè)置針對每個鏈路的加載到卸載延遲與最差情況的最小值匹配而對齊所有鏈路。圖3D圖示了對鏈路DQ
和DQ[7]上的示例性定時數(shù)據(jù)定時模式的分組調(diào)節(jié)值進行調(diào)節(jié)的效果。更具體地,將控制器內(nèi)核時鐘(PCKl)用作參考,假設(shè)針對鏈路DQW]的 FIFO加載時鐘比PCKl滯后PCKl周期的一部分,并且假設(shè)針對鏈路DQ[7]的FIFO加載時鐘領(lǐng)先PCKl大約相同部分。另外,出于解釋的目的,假設(shè)分組調(diào)節(jié)值00、01、10和11分別導(dǎo)致對分組寄存器輸出SEL0、SEL1、SEL2和SEL3的初始選擇。在實際操作中,沒有電路用于將加載計數(shù)器292初始化到預(yù)定狀態(tài),分組調(diào)節(jié)值可以產(chǎn)生由4個可能的初始加載計數(shù)器狀態(tài)(00、01、10、11)中的任意一個偏移的初始分組寄存器輸出選擇。假設(shè)數(shù)據(jù)讀取操作(或校準(zhǔn)數(shù)據(jù)發(fā)射)在每個數(shù)據(jù)鏈路上產(chǎn)生包括分組“i”(“Ha i”)的傳入分組序列,然后FCKl
的滯后相位將導(dǎo)致該主題分組在PCKl的上升沿N之后不久被接收(例如,由于控制器內(nèi)核發(fā)布產(chǎn)生分組“i”返回的請求或其他發(fā)射,而標(biāo)記第N 個PCKl周期的開始),并且根據(jù)分組調(diào)節(jié)值RrfktAdj
[1:0]被加載至4個分組寄存器中的一個(觸發(fā)器0、觸發(fā)器1、觸發(fā)器2或觸發(fā)器3)之中。即,如果分組調(diào)節(jié)值為00,則分組 “i”加載至觸發(fā)器0(具有輸出SEL0)之中,并且在此停留4個FCKl周期。類似地,如果分組調(diào)節(jié)值為OlUO或11,則如圖所示,分組“i”加載至觸發(fā)器I(SELl)、觸發(fā)器2(SEL2)或觸發(fā)器3(SEL3)之中。為了舉例而假設(shè)卸載指針在PCKl的采樣(上升)沿N處指向觸發(fā)器0( S卩,分組寄存器輸出SELO被多路復(fù)用器305選擇)(然后在PCKl沿Ν+1、Ν+2、Ν+3處分別指向觸發(fā)器
151、觸發(fā)器2、觸發(fā)器幻,并且進一步假設(shè)分組“i”被加載到觸發(fā)器0中,可以看出,由于分組剛好在FCKl采樣沿N之后(因此剛好在觸發(fā)器0被卸載到內(nèi)核域之后)加載,在FCK1
的上升沿0向觸發(fā)器0加載分組“i”與PCKl的上升沿N+4從觸發(fā)器0卸載分組“i” (卸載被示為采樣指示符31 之間必須發(fā)生幾乎四個完整的PCKl周期。從內(nèi)核邏輯的角度, 當(dāng)分組調(diào)節(jié)值設(shè)置為“01”時從請求/命令輸出(從內(nèi)核域)到數(shù)據(jù)返回(回到內(nèi)核域) 所需的往返延遲比分組調(diào)節(jié)值設(shè)置為“00”時要少3個內(nèi)核時鐘周期(即,(N+4)-(N+l)= 3)。事實上,針對鏈路W]的最小往返延遲(這里被稱作最小鏈路延遲)是針對分組-調(diào)節(jié)=01的N+1時鐘周期,并且隨著分組調(diào)節(jié)值的遞增逐漸變得更大_N+2、N+3、N+4,并且相應(yīng)地將加載指針前進至進一步領(lǐng)先于卸載指針的分組寄存器觸發(fā)器2、觸發(fā)器3、觸發(fā)器0。仍參照圖3D,由于FCKl [7]的加載沿就發(fā)生在PCKl的觸發(fā)器0采樣沿之前,因此針對鏈路DQ[7]的最小鏈路延遲為“N個"PCK1周期,并且在鏈路分組調(diào)節(jié)值(RrfktAdj[7] [1:0])為“00”時發(fā)生。當(dāng)分組調(diào)節(jié)值遞增到01、10、11時,鏈路延遲增加對應(yīng)數(shù)目的PCKl 周期至 Ν+1、Ν+2、Ν+3。如圖3D的示例性時序圖所示,不同的鏈路可以展現(xiàn)出不同的最小鏈路延遲。然而,由于相應(yīng)數(shù)據(jù)鏈路上的第i個分組是從存儲器設(shè)備內(nèi)核檢索的(或者在校準(zhǔn)操作中從控制器內(nèi)核發(fā)布的)相同的多分組字的組成部分,因此通過響應(yīng)于內(nèi)核時鐘信號的相同采樣沿將所有第i分組都傳遞到控制器內(nèi)核域中來保持這些分組之間的時間關(guān)系是很重要的。如可以通過圖3D 了解到,該“分組對齊”操作事實上就是一種對所有信號傳輸鏈路的鏈路延遲均衡,無論它們單獨的最小延遲如何。圖3E提供了跨所有數(shù)據(jù)鏈路建立統(tǒng)一鏈路延遲(本文中稱為最小系統(tǒng)延遲)的示例。該操作一般可以擴展到所有信號傳輸鏈路,尤其是當(dāng)主要用于單向傳達信息(例如, 命令、數(shù)據(jù)屏蔽)的某些信號傳輸鏈路偶爾用于向存儲器控制器返回信息時尤為如此。最初,針對分組調(diào)節(jié)值的每次設(shè)置來確定針對每個數(shù)據(jù)鏈路的鏈路延遲(在該示例中為讀出數(shù)據(jù)延遲)。這例如可以通過安排在每個鏈路上接收具有預(yù)定位模式的分組 (其之前和之后是不同模式的分組)并且繼而對在接收到該分組之前發(fā)生的PCKl周期的數(shù)目進行計數(shù)來實現(xiàn)。舉例而言,在一個實施方式中(下文更詳細地描述),存儲器設(shè)備被置于數(shù)據(jù)環(huán)回模式,在存儲器端內(nèi)核接口環(huán)回數(shù)據(jù)使得由一個鏈路(例如,奇數(shù)鏈路)發(fā)射的數(shù)據(jù)分組在另一鏈路(例如,相配的偶數(shù)鏈路)上接收,并且因此支持針對每個不同的分組調(diào)節(jié)值的往返延遲確定。在另一實施方式中,向存儲器設(shè)備發(fā)布請求返回確定性的(例如, 先前寫入的或者除此之外可預(yù)測的)讀取數(shù)據(jù)模式的讀取命令,從而支持針對每個鏈路和針對每個分組調(diào)節(jié)值的往返延遲確定(從來自控制器內(nèi)核的讀取命令的輸出到控制器內(nèi)核中的期望數(shù)據(jù)的取得)。無論如何完成,均獲得一組鏈路延遲數(shù)據(jù),包括針對每個鏈路的每個分組調(diào)節(jié)值的相對鏈路延遲(在該示例中為讀出數(shù)據(jù)延遲)值(例如,內(nèi)核時鐘周期的數(shù)目)。在圖3E的323處所示的示例中,鏈路延遲數(shù)據(jù)反映了針對鏈路DQ
和DQ[7]的、 圖3D中的示例性鏈路延遲,連同針對鏈路DQ[1]的類似數(shù)據(jù)。如圖所示,針對DQ[1]的鏈路延遲與鏈路DQW]的鏈路延遲相匹配,但卻發(fā)生于不同的分組調(diào)節(jié)值(輪轉(zhuǎn)了兩個PCKl 周期),這展示了在至少一個實施方式中,加載計數(shù)器和卸載計數(shù)器的初始狀態(tài)是完全任意的。繼續(xù)圖3E,控制器內(nèi)核中的處理器(或者備選地,主處理器或其他上游控制器)可以在325處確定針對每個鏈路的最小鏈路延遲(在該示例中,針對DQ
、DQ[1]鏈路為 N+1個PCKl周期,而針對DQ[7]鏈路為N個PCKl周期),然后在327處基于最差情況(即, 最大)鏈路延遲來確定最小系統(tǒng)延遲。舉例而言,在所示的實施方式中,最小系統(tǒng)延遲被確定為單獨鏈路延遲的最大值,在本情況中為N+1個PCKl周期。此后,在3 處,用與該最小系統(tǒng)延遲對應(yīng)的值對針對每個鏈路的分組調(diào)節(jié)值(RrfktAdj[i] [1:0])進行編程(例如,在下文所述的分組對齊計數(shù)器內(nèi))。因此,在所示的特定示例中,將針對鏈路DQ
、DQ[1]和 DQ[7]的分組調(diào)節(jié)值分別編程為“01”、“11”和“01”,以使那些分組到內(nèi)核傳遞與最小系統(tǒng)延遲對齊。尤其注意,盡管有機會為DQ[7]設(shè)置甚至更低的延遲(RrfktAdj [7] =“00”), 但是事實上該鏈路的操作延遲了一個PCKl周期,以實現(xiàn)與較慢(更加延遲)的鏈路對齊。已經(jīng)描述了可以在漂移補償解串行化器和串行化器電路中使用的示例性相位對齊、位對齊和分組對齊電路,應(yīng)當(dāng)注意多種備選電路實現(xiàn)方式可以用于獲得所描述的結(jié)果而不脫離本文所闡述的原理。例如,各種類型的延遲電路和其他類型的相移電路可以用于生成期望的接收和發(fā)射時鐘相位。此外,關(guān)于位對齊,除了圖3A和圖3F中所示的加法器電路(XU和34 ,還可以提供附加的移位寄存器級,其具有在移位流水線內(nèi)的不同點處對輸出的多路復(fù)用器選擇(從而實現(xiàn)可選擇的延遲,其中“η”為遍歷的附加移位寄存器級的可選擇數(shù)目,并且t 為位時間間隔)。類似地,關(guān)于分組對齊,可以連同多路復(fù)用器一起提供附加的并行寄存器,以支持對不同的字對齊的選擇。更一般而言,用對多個PCKl沿中的一個(例如,圖3D中所示的Ν、Ν+1、Ν+2、Ν+3、Ν+4)進進行選擇的周期跳轉(zhuǎn)電路來來代替 FIFO緩沖器布置,以將數(shù)據(jù)從單個分組寄存器傳遞到內(nèi)核域中。圖3F和圖3G示出了可以用于實現(xiàn)圖2A中所示的任何漂移補償串行化器的漂移補償串行化器185的實施方式和時序圖。與圖3A的漂移補償解串行化器類似,該漂移補償串行化器包括用于執(zhí)行分組對齊、位對齊和位內(nèi)部定時相位調(diào)節(jié)的電路,所有都與解串行化器的順序相反。事實上,漂移補償串行化器預(yù)偏斜每個信號傳輸鏈路中彼此之間的分組(分組對齊)、每個分組的位(位對齊)和數(shù)據(jù)速率發(fā)射時鐘信號的位內(nèi)相位來對齊針對每個鏈路的數(shù)據(jù)發(fā)射,從而使得相配的存儲器端接收電路能夠在期望的位內(nèi)瞬間采樣每個位;根據(jù)存儲器控制器所打算的分組成幀將每組位成幀為分組;以及向存儲器內(nèi)核域同步傳遞形成同一多分組數(shù)據(jù)字的組成部分的所有分組,所有這些都不需要任何相位存儲器端定時補償電路。因此,分組對齊FIFO 371響應(yīng)于控制器內(nèi)核時鐘(PCKl)加載一系列發(fā)射數(shù)據(jù)分組(Tdata[i] [7:0],并因此在該示例中為每個8位分組),并且響應(yīng)于解成幀時鐘信號(TCKlti])的經(jīng)緩沖器延遲的實例(FCKlti])卸載(即,分組從FIFO或隊列頭部彈出)到并行寄存器367中,從而允許根據(jù)需要對在不同的時間將來自相同多分組字的分組從控制器內(nèi)核加載到控制器I/O域,從而對不同鏈路上控制器內(nèi)核到存儲器內(nèi)核傳播時間差異進行補償。響應(yīng)于解成幀時鐘信號TCKl [i],向串行輸出移位寄存器365加載并行寄存器367的內(nèi)容,該解成幀時鐘信號TCKl [i]的生成方式與圖3A的解串行化器內(nèi)的成幀時鐘信號RCKl [i]相同。即,解成幀時鐘信號通過在模-8計數(shù)器(由寄存器341和增量邏輯 343形成)中將位速率發(fā)射時鐘信號TCK8[i]除以8,并且在加法器345中向計數(shù)器輸出添加3位位調(diào)節(jié)值來生成,從而使得模-8計數(shù)器的輸出能夠偏移范圍從0到7的值,并因此使得解成幀能夠發(fā)生在8個可能的位邊界中的任何一個上。在與觸發(fā)器級351中發(fā)射時鐘 TCK8[i]的負向沿同步之后,在TCK8[i]的每8個周期循環(huán)一次的加法器輸出的MSB形成解成幀時鐘TCKl [i]。解成幀時鐘移位通過一系列三個負向TCK8[i]沿觸發(fā)觸發(fā)器(353、355、 357),其中最后兩個觸發(fā)器級(357、355)的輸出被提供到AND門359的反相和非反相輸入用以生成單個TCK8[i]周期加載脈沖LD[i]——每個解成幀時鐘周期發(fā)生一次。向串行輸出移位寄存器365內(nèi)觸發(fā)器級的加載使能輸入提供加載脈沖,使得當(dāng)加載脈沖變高時,并行寄存器367的內(nèi)容被加載到串行輸出移位寄存器365中,并且在半個TCK8[i]周期之后 (由于負向沿觸發(fā)的觸發(fā)器級361)逐位移位至輸出觸發(fā)器363中并且被驅(qū)動到DQ[i]鏈路上。如在圖3A的解串行化器中那樣,提供了內(nèi)插器364(或其他時鐘相位移位器)來支持發(fā)射時鐘信號TCK8[i]與控制器I/O時鐘PCK8之間經(jīng)校準(zhǔn)的位內(nèi)(或周期內(nèi))定時偏移。 下文描述了為建立和調(diào)節(jié)該漂移追蹤相位偏移而應(yīng)用的校準(zhǔn)操作。如關(guān)于圖3A的漂移補償解串行化器所討論的,在某些實施方式中可以通過向內(nèi)插器電路364分發(fā)PCK8
和 PCK8[180° ]波形的額外一對經(jīng)一個周期延遲的副本來支持內(nèi)插時鐘TCK8[i]的無毛刺啟動和停止,但是還可以使用備選技術(shù)來確保無毛刺操作。圖3G圖示了上文所述各種時鐘、控制和數(shù)據(jù)信號之間的時序關(guān)系。更具體的,在 334處示出了 PCK8域與TCK8 [i]域之間的任意相位關(guān)系(注意,只示出了多相位PCK8時鐘信號的0°時鐘相位),連同加載脈沖的定時LD [i]及其對對位調(diào)節(jié)信號TxBitAdj [i] [2 0] 的依賴性,以解成幀給定的數(shù)據(jù)分組,用于在串行輸出流中的逐步位移位的位置處的發(fā)射。 更具體地,根據(jù)位調(diào)節(jié)值TxBitAdj [i] [2:0],在不同的解成幀間隔向串行輸出寄存器傳遞并行寄存器內(nèi)的數(shù)據(jù)分組,從而使得分組邊界能夠在傳出串行位流中按位來移位。即,如果位調(diào)節(jié)值為OCTxBitAdj [i] =0,或000b),則在位19(任意指派的標(biāo)號)發(fā)射結(jié)束時向串行輸出移位寄存器365中加載并行寄存器367內(nèi)的數(shù)據(jù)分組,并且繼而將其作為位21- 發(fā)射。如果TxBitAdj[i] = 1,則在位20傳輸結(jié)束時,在一個位時間之后向串行輸出移位寄存器加載分組,并且繼而將其作為位22- 發(fā)射。繼續(xù)下去,如果TxBitAdj [i] =2、3、4… 7,則在相比當(dāng)TxBitAdj [i] = 0時晚對應(yīng)數(shù)目的位時間之后(即,2、3、4…或7個位時間之后)向串行輸出移位寄存器中加載來自并行寄存器的分組,并且繼而在對應(yīng)數(shù)目的位時間之后將其作為串行位流中的位23-30、M-31、25-32···或觀_35發(fā)射。圖3H圖示了可以用于實現(xiàn)圖3F的分組對齊電路371的基于FIFO的分組對齊電路 380的實施方式。該分組對齊電路總體上如關(guān)于圖3C-圖3E描述的那樣進行操作,但事實上以相反方向建立為確保向存儲器端內(nèi)核中的對齊傳遞所必需的、在相伴的分組(即,屬于相同傳出數(shù)據(jù)字或命令字的分組)之間的錯對齊。因此,分組對齊電路380包括具有分組寄存器觸發(fā)器0至觸發(fā)器3 (在圖3H中由相應(yīng)的輸出SEL0-SEL3表示)的4-深度FIFO 緩沖器351,以及用于加載和卸載FIFO緩沖器的加載電路381 (或加載指針)和卸載電路 383(或卸載指針)。在所示實施方式中,加載電路381包括與圖3C的加載指針291的對應(yīng)元件大體相同起作用的模-4計數(shù)器384(由增量邏輯385和寄存器386形成)和2:4解碼器(387),但是由PCKl而不是由FCKl [i]鐘控。卸載電路383包括與關(guān)于圖3C的卸載指針301的對應(yīng)組件所描述的大體相同起作用的模-4計數(shù)器390(由增量邏輯391和寄存器 392形成)和4:1多路復(fù)用器395,,但是由FCKl [i]而不是由PCKl鐘控并且包括2位加法器393來使得加載序列能夠前進0、1、2或3(0至幻個FCKl采樣沿。通過該布置,F(xiàn)IFO緩沖器382的分組寄存器響應(yīng)于PCKl的連續(xù)沿而以輪轉(zhuǎn)序列加載,并且響應(yīng)于FCKl [i]的連續(xù)沿而以輪轉(zhuǎn)序列卸載,其中加載到卸載的延遲經(jīng)由向模-4卸載計數(shù)器390的輸出添加的
18TxPktAdj [i] [1:0]值來調(diào)節(jié)。因此,通過經(jīng)由先前校準(zhǔn)的漂移補償解串行化器檢索發(fā)射的數(shù)據(jù)(例如,經(jīng)由環(huán)回或?qū)懟睾妥x回),可以針對每個信號傳輸鏈路來確定與發(fā)射分組調(diào)節(jié)值的每個設(shè)置對應(yīng)的延遲值;可以確知最小鏈路延遲并將其用于建立針對控制器到存儲器信號傳輸?shù)南到y(tǒng)鏈路延遲。此后,該系統(tǒng)鏈路延遲值可以用于編程或者以其他方式建立針對每個信號傳輸鏈路的發(fā)射分組調(diào)節(jié)值,以確保在串行化時和在向存儲器端內(nèi)核時鐘域傳遞時的一致對齊。圖4A和圖4B分別圖示了可以用于實現(xiàn)圖2A的存儲器設(shè)備內(nèi)的任何解串行化器電路和串行化器電路的解串行化器電路400和串行化器電路415的實施方式。如圖所示, 內(nèi)核存儲器時鐘MCKl可以用作分組成幀和解成幀時鐘而無需調(diào)節(jié),并且不需要提供其他相位調(diào)節(jié)或位調(diào)節(jié)電路。此外,由于MCK4信號以半數(shù)據(jù)速率振蕩,因此MCK4的上升沿和下降沿(或者MCK4的上升沿和互補時鐘/MCK4的下降沿(反之亦然))二者可以用于對存儲器端串行化器電路和解串行化器電路內(nèi)的數(shù)據(jù)發(fā)射與接收定時,從而實現(xiàn)時間速率定時。在圖4A的示例性解串行化器400的實施方式中,傳入數(shù)據(jù)信號(可以承載寫入數(shù)據(jù)、命令/地址信息、校準(zhǔn)信息等)分別響應(yīng)于存儲器端I/O時鐘MCK4的上升沿和下降沿交替鐘控到偶數(shù)據(jù)觸發(fā)器401和奇數(shù)據(jù)觸發(fā)器403。此后,偶數(shù)據(jù)觸發(fā)器和奇數(shù)據(jù)觸發(fā)器內(nèi)捕獲的數(shù)據(jù)被一起移位至偶數(shù)據(jù)移位寄存器402和奇數(shù)據(jù)移位寄存器404,其中在該8位分組示例中,每個移位寄存器具有4個觸發(fā)器級。在MCK4信號的每4個周期中,在偶移位寄存器和奇移位寄存器加載了完整數(shù)據(jù)分組之后,MCKl的上升沿用于鎖存并行輸出分組寄存器405內(nèi)的數(shù)據(jù)分組(在移位寄存器402、404的輸出處并行可用),從而實現(xiàn)分組作為接收數(shù)據(jù)Rdata[i] [7:0](例如,寫入數(shù)據(jù)、校準(zhǔn)數(shù)據(jù)、配置數(shù)據(jù)、命令/地址信息、數(shù)據(jù)屏蔽信息等)向存儲器內(nèi)核域接口的傳遞。在圖4B的示例性串行化器415中,響應(yīng)于每個MCKl周期生成一次的加載脈沖 430向4級、2位寬移位寄存器416(可以被視為一對分別針對分組的偶數(shù)位和奇數(shù)位的單個位移位寄存器)中并行加載8位發(fā)射數(shù)據(jù)分組Tdata[i][7:0]。此后,位于移位寄存器頭部(即,在觸發(fā)器級ROl中)的兩個位在下一對位被向前移位用于在隨后的MCK4周期發(fā)射之前,在給定MCK4周期的相應(yīng)低相位和高相位中應(yīng)用于輸出驅(qū)動器(因此被驅(qū)動到鏈路 DQ[i]上)。如圖所示,提供觸發(fā)器421用于確保為在MCK4周期的高相位期間的輸出而提供的位的保持時間,并且如果有足夠的保持時間可用則可以省略該觸發(fā)器421。加載脈沖430可以通過多種方式生成,但在所示實施方式中是由觸發(fā)器423和AND 門425生成的。更具體地,AND門425在反相輸入處接收觸發(fā)器423的輸出并且在非反相輸入處接收MCK1,由此生成在內(nèi)核時鐘MCKl的每個上升沿之后延伸持續(xù)MCK4的第一周期的脈沖。來自AND門425的脈沖被緩沖在觸發(fā)器427中以確保在負向MCK4沿觸發(fā)的觸發(fā)器4 中在半個MCK4周期后被重新定時之前有足夠的保持時間用于產(chǎn)生加載脈沖430。加載脈沖本身向多路復(fù)用器級M01、M23和M45提供,從而使得移位寄存器的組件寄存器R01、 R23和R45能夠用待串行化的分組的組份位并行加載(即,位0、1到ROl ’位2、3到R23 ;以及位4、5到R45),同時分組的位6和7同時加載到輸入級寄存器R67中。在備選實施方式中,各種實現(xiàn)方式細節(jié)可以在圖4A和圖4B的串行化器和解串行化器中改變。例如,除了鐘控具有數(shù)據(jù)速率時鐘(所示示例中為半位速率時鐘)的移位寄存器來實現(xiàn)8:1串行化,可以提供一系列2:1多路復(fù)用器和觸發(fā)器級,在連續(xù)級中,響應(yīng)于
19MCK 1的高和低相位選擇8位分組中的交替的4位部分(級1),響應(yīng)于MCK4被2除之后的實例的高和低相位選擇每個4位部分中交替的2位部分(級幻,以及響應(yīng)于輸出級中MCK4 的高和低相位選擇每個2位部分中交替的單個位??梢圆捎妙愃频牟贾脕韴?zhí)行1:8解串行化,在輸入級中將單獨位組合成分組的2位部分,在第二級中將位對組合成分組的4位部分,然后在第三級中組合分組的4位部分。存儲器控制器內(nèi)的漂移補償串行化器和解串行化器類似地可以通過連續(xù)2:1多路復(fù)用(或解多路復(fù)用)級而不是通過由數(shù)據(jù)速率時鐘鐘控的移位寄存器來實現(xiàn)。在該情況下,可以通過向頻分本地時鐘添加偏移值而實現(xiàn)位調(diào)節(jié)。校準(zhǔn)在圖2A的存儲器系統(tǒng)中,基于通過正在校準(zhǔn)的信號傳輸鏈路發(fā)射的數(shù)據(jù)來執(zhí)行每個漂移補償解串行化器和串行化器內(nèi)的時鐘相位、位對齊和分組對齊電路的校準(zhǔn)。在一個實施方式中,執(zhí)行初始校準(zhǔn)操作以在漂移補償解串行化器內(nèi)并且繼而在漂移補償串行化器內(nèi)建立可靠的操作,并且此后足夠頻繁地執(zhí)行周期性(或偶爾的)定時校準(zhǔn)操作來遞增地調(diào)節(jié)校準(zhǔn)設(shè)置,以追蹤存儲器端定時漂移(并且更一般而言,系統(tǒng)范圍的定時漂移)。此外,在一個實施方式中,向本應(yīng)為單向鏈路的其他鏈路(例如,控制/地址和數(shù)據(jù)屏蔽)中的每一個鏈路提供了例如圖3A中所示的漂移補償解串行化器電路(以及例如圖4B中所示相配的存儲器端串行化電路),從而允許針對每個信號傳輸鏈路執(zhí)行一致的校準(zhǔn)過程。在備選的實施方式中,從存儲器設(shè)備到存儲器控制器的另一返回路徑(例如,邊帶鏈路)可以用于校準(zhǔn)單向控制器到存儲器鏈路。在該情況下,經(jīng)由單向鏈路從控制器發(fā)射的數(shù)據(jù)可以被可交換地路由到備選返回路徑用于向存儲器控制器遞送,從而使得存儲器控制器能夠確定原始發(fā)射的數(shù)據(jù)是否由存儲器設(shè)備正確接收。關(guān)于每個漂移補償解串行化器和串行化器的初始校準(zhǔn)的一般方法為首先校準(zhǔn)接收/發(fā)射時鐘相位(調(diào)節(jié)RxPhAdj [i]和TxPhAdj [i])接著是位對齊(RxBitAdj [i]和 TxBitAdj [i])繼而是分組對齊(RxPktAdj [i] ,TxPktAdj [i])。例如,圖5A圖示了針對數(shù)據(jù)鏈路DQO和DQl而校準(zhǔn)漂移補償解串行化器內(nèi)的接收時鐘相位的方法(由此確保可靠的存儲器到控制器信號傳輸),但是應(yīng)當(dāng)理解,相同的過程也針對所有信號傳輸鏈路同時執(zhí)行。 作為校準(zhǔn)支持電路,存儲器控制器包括針對每個信號傳輸鏈路的數(shù)據(jù)選擇(多路復(fù)用)電路和匹配電路,以及用于位內(nèi)相位調(diào)節(jié)、位對齊和字對齊的校準(zhǔn)數(shù)據(jù)模式的源。存儲器設(shè)備也包括數(shù)據(jù)選擇電路和校準(zhǔn)數(shù)據(jù)源,以及成對鏈路之間的環(huán)回互連用于使得經(jīng)由一個信號傳輸鏈路接收的數(shù)據(jù)能夠經(jīng)由配對的相配鏈路返回存儲器控制器。繼續(xù)圖5A,存儲器控制器通過邊帶鏈路(例如,圖2A中所示的邊帶鏈路SL)向存儲器設(shè)備發(fā)布校準(zhǔn)命令,用于經(jīng)由數(shù)據(jù)選擇器(多路復(fù)用器)477e和477ο從校準(zhǔn)數(shù)據(jù)源 471選擇模式集A作為待通過每個DQ
和DQ[1]信號傳輸鏈路向存儲器控制器發(fā)射的校準(zhǔn)數(shù)據(jù)源。針對偶數(shù)鏈路DQ
的整體校準(zhǔn)數(shù)據(jù)路徑由從內(nèi)部數(shù)據(jù)校準(zhǔn)數(shù)據(jù)路徑472通過多路復(fù)用器477e和47 到存儲器端串行化器23 的陰影數(shù)據(jù)流示出。響應(yīng)于差分存儲器I/O時鐘(MCK4)的上升沿和下降沿發(fā)射所得的串行位流,該MCK4以兩倍于1. 6GHz存儲器I/O時鐘速率的速率發(fā)生,由此產(chǎn)生在每個差分鏈路上的3. 2Gb/s的發(fā)射。在到達存儲器控制器時,位序列被提供給相位選擇解串行化器19 和位/分組對齊電路lMe,在此響應(yīng)于接收時鐘RCK8[i]和成幀時鐘信號RCKl [i]的初始相位(例如,RxPhAdj [i] = 000000b 并且RxBitAdj [i] = 000b)對其進行采樣和解串行化(成幀為分組),并且根據(jù)初始分組調(diào)節(jié)值(RrfktAdj[i] =OOb)對其進行分組對齊。在一個實施方式中,形成模式集A的數(shù)據(jù)序列是預(yù)定的或者至少是可預(yù)測的(例如,確定性生成的),使得可以向匹配電路45 提供接收的數(shù)據(jù)以確定接收的數(shù)據(jù)是否與預(yù)期的序列匹配。在一個實現(xiàn)方式中,該評估只針對位序列執(zhí)行,從而使得匹配/失配確定只依賴于單獨位是否被無誤差地采樣,而不考慮任何位或分組失齊。校準(zhǔn)數(shù)據(jù)在奇數(shù)信號傳輸鏈路和偶數(shù)信號傳輸鏈路內(nèi)同時流過并行校準(zhǔn)路徑。因此,針對示為(DQ[1])的奇數(shù)鏈路的校準(zhǔn)數(shù)據(jù)通過I/O電路和針對該奇數(shù)鏈路的校準(zhǔn)支持電路077ο、473ο、2;35ο、192ο、194ο)推進到達匹配電路453ο。
圖5Β圖示了圖5Α的位內(nèi)時鐘相位布置的特定實施方式,而沒有關(guān)于各種數(shù)據(jù)選擇路徑的細節(jié)。如圖所示,偽隨機位序列(PRBQ電路501生成確定性位模式作為模式集 Α,該模式被串行化(23 用于在信號傳輸鏈路(DQ[i])上發(fā)射并且在漂移補償解串行化器 186內(nèi)接收。匹配電路453內(nèi)的狀態(tài)機505(或者位定序器或其他控制邏輯)最初向?qū)崿F(xiàn)方式與存儲器端PRBS電路501相同(即,計算相同的PRBS多項式)的控制器端PRBS電路 503斷言支持種子(seed)的信號(“種子”),從而使得存儲器端PRBS電路和控制器端PRBS 電路能夠同步。如果傳入數(shù)據(jù)序列由初始接收時鐘相位正確采樣,則控制器端PRBS電路的輸出將在播種(即,移位至PRBS寄存器鏈)之后與出現(xiàn)在控制器端PRBS輸入處的存儲器端PRBS的輸出匹配。因此,如果數(shù)據(jù)接收無誤,則狀態(tài)機可以解斷言種子信號,并且當(dāng)前經(jīng)播種的控制器端PRBS輸出將繼續(xù)逐位匹配與模式集A對應(yīng)的接收的數(shù)據(jù)序列。通過該布置,狀態(tài)機505可以根據(jù)控制器端PRBS輸出是否與經(jīng)發(fā)射的數(shù)據(jù)序列匹配來評定初始接收時鐘相位(例如,通過RxPhAdj [i] = 000000b選定的相位)的通過/失效狀態(tài)。此后,接收時鐘相位可以前進(例如,遞增或遵循二進制或其他搜索模式)并且適當(dāng)?shù)臄?shù)據(jù)接收在新時鐘相位被重新測試。通過在數(shù)據(jù)眼的任一端或者在一個數(shù)據(jù)眼的閉合處與隨后數(shù)據(jù)眼的打開處確定通過-失效邊界(即,產(chǎn)生通過和失效測試結(jié)果的毗鄰時鐘相位),可以從一系列通過時鐘相位之中選擇最終時鐘相位,例如作為兩個通過-失效邊界之間的中值, 或者在來自潛在地根據(jù)眼寬度選擇的多個邊界之一中的特定偏移處。圖5C展示該方法,示出了由示例性相位選擇器選擇的48個時鐘相位(即,3個位用于選擇6個時鐘相位中的2 個,3個位用于在選定的時鐘相位對之間內(nèi)插)以及相對于數(shù)據(jù)眼schmoo的通過-失效邊界之間的示例性關(guān)系(即,連續(xù)數(shù)據(jù)眼相互疊放的繪圖)。在所示示例中,針對相位調(diào)節(jié)設(shè)置的失效時鐘相位為0-10和38-47,并且通過相位調(diào)節(jié)設(shè)置從11到37。因此,最終接收時鐘相位可以被選作通過/失效邊界的平均值或中值,在該情況下為取值為M ((10+38) /2或 (11+37)/2)的相位調(diào)節(jié)值。備選地,通過-失效邊界之間的差異可以用作單元間隔的測量 ((37-11) X7. 5° = 202.5° )并且因此用于在有限數(shù)目的沿到中心偏移之間選擇,本文中偶爾將該偏移稱作半UI偏移(雖然并不一定確切地為單元間隔的一半)。該方法支持在與通過/失效邊界對齊的時鐘相位與經(jīng)校準(zhǔn)的采樣點(標(biāo)稱的數(shù)據(jù)眼中點)之間快速切換。 這種“相位跳躍”在加速周期性定時校準(zhǔn)操作方面尤其有用。例如,在下文所述的一個實施方式中,通過從接收時鐘相位到通過-失效邊界時鐘相位(“邊界相位”)的相位跳躍來執(zhí)行周期性定時校準(zhǔn),以確定自從上次定時校準(zhǔn)操作之后通過-失效邊界是否已有漂移。如果有漂移,則在漂移的方向上遞增或遞減邊界相位。在對邊界相位進行更新之后,相對于經(jīng)更新的邊界相位執(zhí)行固定的相位跳躍,以到達對應(yīng)更新的(經(jīng)遞增或經(jīng)遞減的)接收時鐘相位,從而完成關(guān)于接收時鐘相位的周期性定時校準(zhǔn)。
在一個實施方式中,周期性定時校準(zhǔn)隱藏在存儲器端維護操作(例如,DRAM刷新) 下,或者在潛在短暫的空閑間隔中執(zhí)行并且因此涉及相對短暫的測試模式發(fā)射,以支持對通過-失效邊界的漂移的檢測。因為短暫測試模式可以只包括出現(xiàn)在更為隨機的數(shù)據(jù)序列中(如由更長的偽隨機位序列所表示)的有限數(shù)目的頻譜分量,因此在周期性定時校準(zhǔn) (PTC)期間可以覺察到比在初始校準(zhǔn)期間更開放(具有不同的通過/失效邊界)的數(shù)據(jù)眼。 在一個實施方式中,在接收時鐘的初始校準(zhǔn)之后確定PTC通過-失效邊界,并且此后將其用于檢測漂移(例如,通過重新測試邊界相位)。由于PTC邊界時鐘相位響應(yīng)于漂移而遞增和遞減,因此接收時鐘相位對應(yīng)地遞增和遞減,從而將接收時鐘相位保持在相對于PTC失效邊界的恒定偏移并且對系統(tǒng)漂移進行補償。圖5D概念性地圖示了該操作,其示出了覆蓋在由頻譜更完整的初始校準(zhǔn)測試模式造成的較小數(shù)據(jù)眼上的由頻譜有限的PCT測試模式造成的較大數(shù)據(jù)眼,以及PTC邊界相位與接收時鐘相位之間的偏移。在發(fā)射相位校準(zhǔn)(如下文所述)之后可以執(zhí)行類似的操作,從而確定PTC邊界相位連同經(jīng)微調(diào)的發(fā)射時鐘相位并且在周期性發(fā)射定時校準(zhǔn)期間步調(diào)一致地遞增和遞減這些時鐘相位。圖6A和圖6B圖示了漂移補償解串行化器校準(zhǔn)的示例性位對齊(或分組-成幀) 階段。與接收時鐘校準(zhǔn)一樣,位對齊操作開始于從存儲器控制器到存儲器設(shè)備的邊帶命令用于開始輸出預(yù)定校準(zhǔn)數(shù)據(jù)模式;在該情況下,為模式集B 由具有單獨“1”位在預(yù)定的位位置中的8位分組形成的成幀模式。數(shù)據(jù)發(fā)射路徑基本上與圖5A中的相同(由穿過存儲器端多路復(fù)用器級、串行化器、數(shù)據(jù)鏈路、控制器端解串行化器和位/分組對齊電路到達匹配電路453的灰色輪廓示出),但是針對每個鏈路的匹配電路的輸出調(diào)節(jié)向位/分組對齊電路遞送的位對齊值(RxBitAdj [i])而不是如圖5A的接收時鐘校準(zhǔn)操作中的內(nèi)插時鐘相位。 圖6B圖示了例如由匹配電路453內(nèi)的狀態(tài)機505執(zhí)行的總體位對齊操作。如圖所示,狀態(tài)機評估處于初始成幀值(例如,BitAdj = 000)的傳入分組,以確定邏輯“1”位是否出現(xiàn)在分組內(nèi)期望的位位置中。如果沒有,則狀態(tài)機確定實際邏輯“ 1,,位位置與期望的“ 1,,位位置之間的位偏移,并且相應(yīng)地調(diào)節(jié)位調(diào)節(jié)值。在圖6B所示兩個位失齊(或分組成幀錯誤) 示例中的第一示例中,邏輯“1”位被成幀在位位置7(0000 0001b)而不是如原始發(fā)射的位位置0(10000 000b)。在該情況下,有限狀態(tài)機確定一個位的位位移并且將位調(diào)節(jié)值相應(yīng)地設(shè)置成RxBitAdj [i] = 001b,從而實現(xiàn)傳入位序列內(nèi)邏輯“1”的1位右移(或者在成幀邊界中的1位左移)來將邏輯“1”位定位在正確的位位置(位位置0)并且由此建立預(yù)期的分組到分組成幀。在兩個失齊示例的第二示例中,邏輯“1”出現(xiàn)在位位置2,使得應(yīng)用位調(diào)節(jié)6 (RxBitAdj [i] = 110)來實現(xiàn)預(yù)期的分組成幀邊界。仍參照圖6B和圖3A,可以看出位對齊是通過相對于內(nèi)核時鐘域延遲成幀時鐘而實現(xiàn)的,從而使得根據(jù)所需的位移位(與用于建立接收時鐘的期望相位的相位延遲結(jié)合), 給定分組可以在不同時間(即,響應(yīng)于內(nèi)核時鐘信號的不同沿)準(zhǔn)備好向內(nèi)核時鐘域傳遞。 因此,形成從存儲器內(nèi)核檢索的同一多分組值的一部分的分組可以響應(yīng)于不同的內(nèi)核時鐘周期在沒有對齊的情況下向內(nèi)核域中傳遞。為了避免這一后果,執(zhí)行圖6C中所示的分組對齊操作來確定分組延遲值,當(dāng)將該值應(yīng)用于針對各種鏈路的分組對齊電路時,將對齊形成從存儲器內(nèi)核檢索的原始多分組值的一部分的分組以用于同時向控制器內(nèi)核時鐘域傳遞。 與相位和位對齊一樣,分組對齊校準(zhǔn)開始于從存儲器控制器到存儲器設(shè)備的命令用于選擇支持在每序列4個分組之間作出區(qū)分的校準(zhǔn)數(shù)據(jù)源(模式集C)。例如,在一個實施方式中,
22模式集C為4分組序列,該序列包括具有一個或多個“1”位的分組(“P1”),并且有3個0 值分組(“P0”)跟隨其后。因此,狀態(tài)機505可以例如通過向下述邏輯電路輸出本地分組延遲來確定Pl分組接收相對于其他鏈路的那些分組的延遲,上述邏輯電路接收針對其他鏈路的類似信號并且返回指示本地分組延遲相對于最延遲鏈路中延遲的“相對延遲”。狀態(tài)機505通過根據(jù)該相對延遲指示來延遲I/O到內(nèi)核分組傳遞時間而作出響應(yīng),并且從而匹配最延遲鏈路的Pl傳遞時間,使得針對所有鏈路而言,Pl分組均同時向內(nèi)核域傳遞(即, 響應(yīng)于相同的PCKl沿)。在校準(zhǔn)漂移補償解串行化器內(nèi)的接收時鐘相位、位對齊和分組對齊之后,執(zhí)行類似的操作來校準(zhǔn)漂移補償串行化器內(nèi)的發(fā)射時鐘相位、位對齊和分組對齊。通常,這些操作通過經(jīng)由正在校準(zhǔn)的漂移補償串行化器從存儲器控制器向存儲器設(shè)備發(fā)射校準(zhǔn)數(shù)據(jù),然后接收經(jīng)由先前校準(zhǔn)的漂移補償解串行化器從存儲器設(shè)備返回的經(jīng)發(fā)射校準(zhǔn)數(shù)據(jù)來執(zhí)行。更具體地,在一個實施方式中,在存儲器設(shè)備內(nèi)提供數(shù)據(jù)環(huán)回路徑,以使得由存儲器控制器發(fā)射的校準(zhǔn)數(shù)據(jù)能夠返回到存儲器控制器而不需要加重存儲器內(nèi)核的負擔(dān)。該布置加速了校準(zhǔn)數(shù)據(jù)返回并且使得定時校準(zhǔn)操作能夠部分地或完全地隱藏在存儲器刷新或存儲器內(nèi)核中其他開銷操作下(即,與它們并發(fā)地執(zhí)行)。在備選的實施方式中,寫入和讀回操作可以用于建立數(shù)據(jù)鏈路的全環(huán)路測試(從而避免了對環(huán)回路徑的需求),但是上述布置復(fù)雜化了整體的校準(zhǔn)過程——因為在可以開始寫入和讀取操作之前通常需要使得命令路徑可操作。雖然有可能在數(shù)據(jù)路徑校準(zhǔn)之前建立可靠的命令路徑信號傳輸(例如,通過在邊帶鏈路上協(xié)調(diào)的校準(zhǔn)操作;經(jīng)由命令路徑發(fā)送命令并且評估命令是否被正確接收),但這種復(fù)雜性通過環(huán)回方法而得以避免。圖7A、圖7B和圖8A至圖8C圖示了依靠存儲器設(shè)備內(nèi)相應(yīng)的信號傳輸鏈路對之間的交叉耦合回環(huán)路徑的示例性串行化器校準(zhǔn)過程。通常,串行化器校準(zhǔn)過程與解串行化器校準(zhǔn)遵循相同的順序,即開始于時鐘相位調(diào)節(jié),隨后是位對齊(分組成幀),并且最后是鏈路間分組對齊。圖7A示出了在漂移補償解串行化器內(nèi)的發(fā)射時鐘相位的校準(zhǔn)期間的校準(zhǔn)數(shù)據(jù)流。最初,經(jīng)由多路復(fù)用器451e選擇校準(zhǔn)數(shù)據(jù)源并且使用初始分組對齊值、位對齊值和發(fā)射相位值(例如,所有值均為0)在漂移補償串行化器(191e、19;3e)內(nèi)將其串行化。數(shù)據(jù)經(jīng)由偶數(shù)信號傳輸鏈路(在該示例中為DQW])傳達,在相配的存儲器端解串行化器236e內(nèi)接收并分組化,然后經(jīng)由環(huán)回路徑240和多路復(fù)用器473ο路由至針對偶數(shù)/奇數(shù)鏈路對的相配鏈路(即,DQ[1])的數(shù)據(jù)發(fā)射電路和串行化器。繼續(xù),在針對奇數(shù)鏈路的先前校準(zhǔn)的漂移補償解串行化器(192ο、194ο)內(nèi)接收所述數(shù)據(jù)并將其提供用于匹配電路453ο,該匹配電路453ο轉(zhuǎn)而提供針對受測試發(fā)射時鐘相位的通過-失效確定。圖7B圖示了校準(zhǔn)數(shù)據(jù)從源到目的地的整個流程。更具體地,在所示示例中,校準(zhǔn)數(shù)據(jù)序列起源于控制器端PRBS發(fā)生器571,并且使用受測試的發(fā)射相位調(diào)節(jié)設(shè)置(TxPhAdj [i])向存儲器設(shè)備發(fā)射。當(dāng)在存儲器設(shè)備內(nèi)被接收到時,該校準(zhǔn)數(shù)據(jù)序列通過可切換形式的環(huán)回路徑(57 環(huán)回到存儲器控制器,在存儲器控制器內(nèi)被接收并繼而被遞送至控制器端PRBS檢驗器電路503。在所示的特定實施方式中,在發(fā)射校準(zhǔn)和接收校準(zhǔn)期間采用相同的PRBS檢驗器電路503,但是在備選實施方式中也可以使用單獨(或至少不同配置)的檢驗器電路。因為先前已經(jīng)校準(zhǔn)了存儲器到控制器傳遞,所以可以假設(shè)針對受測試的發(fā)射時鐘相位的通過或失效結(jié)果產(chǎn)生自控制器端發(fā)射時鐘與未補償?shù)拇鎯ζ鞫私邮諘r鐘信號之間不當(dāng)?shù)南辔粚R。因此,通過將發(fā)射時鐘相位遞增通過線性(或者二進制搜索或其他搜索)序列,可以標(biāo)識針對該發(fā)射時鐘相位的通過-失效邊界,并且對應(yīng)的發(fā)射時鐘相位被選作這些邊界之間的中點或者相對于所述邊界之一的預(yù)定偏移(例如,基于通過-失效邊界之間時鐘相位的范圍)。在完成針對每個偶數(shù)信號傳輸鏈路的發(fā)射時鐘相位之后,存儲器控制器經(jīng)由邊帶鏈路發(fā)布命令來切換多路復(fù)用布置以使得由奇數(shù)信號傳輸鏈路發(fā)射的數(shù)據(jù)能夠經(jīng)由偶數(shù)信號傳輸鏈路(即, 包括環(huán)回路徑242和多路復(fù)用器473e)環(huán)回,并且使得偶數(shù)信號傳輸鏈路內(nèi)的匹配電路能夠調(diào)節(jié)奇數(shù)鏈路發(fā)射時鐘的相位。在已經(jīng)校準(zhǔn)了偶數(shù)和奇數(shù)發(fā)射時鐘相位之后,存儲器控制器發(fā)布另一邊帶鏈路命令用于重新建立偶數(shù)鏈路解串行化器236e與奇數(shù)鏈路串行化器235ο之間的存儲器端環(huán)回路徑,為對應(yīng)于針對漂移補償解串行化器所執(zhí)行的那些操作的位對齊和分組對齊操作做好準(zhǔn)備。在圖8A、圖8B和圖8C中示出了該布置,示出了整體數(shù)據(jù)流路徑(圖8A),以及向偶數(shù)環(huán)路信號傳輸路徑內(nèi)的位/分組對齊電路提供的位對齊信號(圖8B)和分組對齊信號(圖 8C)。在完成偶數(shù)信號傳輸鏈路內(nèi)的位/分組對齊之后,再次切換存儲器設(shè)備數(shù)據(jù)多路復(fù)用器(例如,響應(yīng)于來自存儲器控制器的邊帶鏈路命令)以支持對奇數(shù)信號傳輸鏈路內(nèi)的位 /分組對齊進行校準(zhǔn)。周期性定時校準(zhǔn)在初始定時校準(zhǔn)努力中針對漂移補償串行化器/解串行化器電路完成相位、位和分組對齊操作之后,可以以存儲器設(shè)備與存儲器控制器之間的全數(shù)據(jù)速率數(shù)據(jù)傳遞來開始活動存儲器操作。如上文所述,存儲器設(shè)備內(nèi)漂移補償電路的缺乏意味著初始相位校準(zhǔn)可能響應(yīng)于溫度和電壓(或其他環(huán)境因素)中的變化而相對快速地漂移遠離期望的對齊,因此需要相對頻繁的糾正。執(zhí)行周期性或偶爾的定時校準(zhǔn)操作來提供這種校正。圖9A和圖9B分別圖示了用于周期性校準(zhǔn)漂移補償串行化器和漂移補償解串行化器的示例性操作序列。首先參照圖9A,在發(fā)射校準(zhǔn)數(shù)據(jù)之前,存儲器控制器經(jīng)由當(dāng)前校準(zhǔn)的命令路徑發(fā)布環(huán)回使能命令以建立從偶數(shù)信號傳輸鏈路到奇數(shù)信號傳輸鏈路的環(huán)回流,并且還響應(yīng)于時鐘選擇信號(EdgeClkkl)而移位發(fā)射時鐘的相位來匹配針對通過/失效邊界記錄的通過時鐘相位。此時,存儲器控制器響應(yīng)于邊界相位發(fā)射時鐘信號發(fā)射從模式源 F選擇的數(shù)據(jù)——可以發(fā)射有限次數(shù)的可預(yù)測或預(yù)定序列的值(例如,一個分組)。模式源在存儲器設(shè)備的相配解串行化器內(nèi)被接收,被環(huán)回到針對受測試鏈路對的奇數(shù)鏈路的串行化器(在所有鏈路對中同時發(fā)生)并且繼而被重新發(fā)射至存儲器控制器,在此處其被接收于漂移補償解串行化器內(nèi)(使用先前校準(zhǔn)的接收時鐘相位)并且被供應(yīng)給匹配電路473ο 以用于與期望值進行比較。如果在該點檢測到模式失配,則存儲器控制器可以推斷出通過/ 失效邊界已經(jīng)在通過/失效邊界的通過相位的方向上漂移,因此在追蹤該相位漂移的方向上遞增針對通過/失效邊界值記錄的時鐘相位。此后,通過相對于當(dāng)前移位的通過/失效邊界以預(yù)定偏移的相位跳躍,實現(xiàn)遞增的(調(diào)節(jié)的)發(fā)射時鐘相位,從而對漂移進行補償。 如果針對先前確認(rèn)的通過/失效邊界的通過相位檢測到模式匹配,則可以測試先前確定的失效相位(使用遞減的邊界相位重復(fù)數(shù)據(jù)模式F的發(fā)射)以確定控制器到存儲器相位是否在相反方向上漂移。如果失效相位現(xiàn)在通過,則推斷出漂移在失效邊界方向上,并且遞減針對通過/失效邊界記錄的時鐘相位來追蹤該相位漂移。此后,通過相位跳躍過預(yù)定偏移到
24現(xiàn)在遞減的通過/失效邊界,實現(xiàn)遞減的(調(diào)節(jié)的)發(fā)射時鐘相位,從而對漂移進行補償。 如果在通過邊界相位中檢測到模式匹配而在失效邊界相位中檢測到模式失配,則通過/失效邊界被認(rèn)為從上次校準(zhǔn)操作起沒有發(fā)生漂移,因此不記錄針對通過/失效邊界或發(fā)射時鐘相位的相位調(diào)節(jié)值的變化。雖然上述校準(zhǔn)方法支持在每個校準(zhǔn)更新期間的相位遞增、遞減或保持,但是在備選實施方式中,每個校準(zhǔn)操作可以遞減或遞增(沒有保持狀態(tài))正在校準(zhǔn)的時鐘相位,因此潛在地遭受一些時鐘抖動,但是作為回報,可以獲益于更簡單的控制電路(例如,狀態(tài)機) 實現(xiàn)方式。在這樣的實施方式中,可以積累若干校準(zhǔn)操作的結(jié)果然后按多數(shù)原則應(yīng)用其來確定相位更新。無論在哪種情況中,在邊界與采樣時鐘相位之間只需要進行單個相位跳躍。在針對偶數(shù)信號傳輸鏈路完成控制器端發(fā)射時鐘相位的周期性定時校準(zhǔn)之后,存儲器控制器經(jīng)由CA鏈路發(fā)布校準(zhǔn)命令來逆轉(zhuǎn)數(shù)據(jù)多路復(fù)用方向并且關(guān)于奇數(shù)鏈路執(zhí)行相同序列的校準(zhǔn)操作。在完成針對偶數(shù)鏈路和奇數(shù)鏈路發(fā)射時鐘相位的周期性定時校準(zhǔn)操作之后,如圖 9B中所示執(zhí)行對應(yīng)的周期性定時校準(zhǔn)操作以調(diào)節(jié)偶數(shù)鏈路和奇數(shù)鏈路接收時鐘相位。在一個實施方式中,接收時鐘校準(zhǔn)緊跟在發(fā)射時鐘相位調(diào)節(jié)后面,使得已經(jīng)建立了從奇數(shù)鏈路解串行化器到偶數(shù)鏈路串行化器的存儲器端環(huán)回路徑。除此之外,存儲器控制器可以經(jīng)由命令路徑發(fā)布命令來建立該環(huán)回路徑。無論在哪種情況中,一旦建立了奇數(shù)到偶數(shù)環(huán)回路徑,存儲器控制器便開始經(jīng)由奇數(shù)信號傳輸鏈路(即,經(jīng)由多路復(fù)用器451ο,通過分組/位對齊電路193ο和相移串行化器191ο)發(fā)射模式F數(shù)據(jù)(或其他周期性定時校準(zhǔn)數(shù)據(jù)),并且經(jīng)由偶數(shù)鏈路解串行化器接收環(huán)回的數(shù)據(jù)。與發(fā)射時鐘一樣,在周期性定時校準(zhǔn)期間接收時鐘相位偏移至先前記錄的通過/失效邊界,以確定通過/失效邊界是否已經(jīng)移動,并且如果已經(jīng)移動,則確定移動的方向。即,如果通過邊界相位仍產(chǎn)生通過結(jié)果,但失效邊界相位現(xiàn)在產(chǎn)生通過結(jié)果而不是失效結(jié)果,則在失效邊界相位的方向上移位針對通過-失效邊界的位調(diào)節(jié)值來抵消相位漂移,從而由于在當(dāng)前移位的通過/失效邊界與接收時鐘之間保持的固定相位偏移而產(chǎn)生接收時鐘相位中的對應(yīng)移位。如果通過邊界相位產(chǎn)生失效結(jié)果, 則在該通過邊界相位的方向上移位針對通過-失效邊界的位調(diào)節(jié)值,從而在接收時鐘相位中產(chǎn)生對應(yīng)的移位來抵消相位漂移。如果通過/失效邊界中沒有移動,則保持接收時鐘相位不變。如關(guān)于發(fā)射時鐘相位所所討論的,在備選實施方式中,接收時鐘相位可以在每次更新中遞增或遞減(即,沒有保持狀態(tài))。在針對偶數(shù)鏈路接收時鐘完成周期性定時校準(zhǔn)之后,存儲器控制器向存儲器設(shè)備發(fā)布命令來逆轉(zhuǎn)數(shù)據(jù)環(huán)回連接(以使得由偶數(shù)信號傳輸鏈路傳輸發(fā)射的數(shù)據(jù)能夠經(jīng)由奇數(shù)信號傳輸鏈路環(huán)回),因此支持針對奇數(shù)鏈路接收時鐘執(zhí)行相同的周期性定時校準(zhǔn)序列。仍參照圖9A和圖9B,在備選實施方式中,除了使用針對發(fā)射定時校準(zhǔn)的環(huán)回布置,還可以執(zhí)行存儲器寫入和讀回操作(包括針對預(yù)定寄存器而不是內(nèi)核存儲陣列的操作)來實現(xiàn)發(fā)射時鐘相位的周期性校準(zhǔn)(調(diào)節(jié))。類似地,存儲器讀取操作和/或存儲器到控制器模式發(fā)射(即,關(guān)于圖6A所述)可以用于周期性地校準(zhǔn)(調(diào)節(jié))接收時鐘相位。 在這樣的實施方式中,可以部分地或者完全地省略環(huán)回電路,并且潛在地可以同時校準(zhǔn)所有鏈路而不是按順序校準(zhǔn)各鏈路對的偶數(shù)鏈路和奇數(shù)鏈路。無論在哪種情況中,均可在上述控制器端校準(zhǔn)電路內(nèi)維持用于支持逐鏈路漂移補償?shù)南嗤辔恢怠⑽粚R值和分組對齊
在一個實施方式中,由控制器端校準(zhǔn)電路維持的位調(diào)節(jié)值維持在上/下對齊計數(shù)器中以使得相位調(diào)節(jié)值中的上溢(或下溢)能夠向位調(diào)節(jié)值進位(或借位),并且同樣地, 使得位調(diào)節(jié)值中的上溢/下溢能夠向分組調(diào)節(jié)值進位/從分組調(diào)節(jié)值借位。在圖IOA中對齊計數(shù)器實施方式(551)中示出了該布置,該對齊計數(shù)器實施方式與關(guān)于圖3A和圖3C所述的6位相位調(diào)節(jié)電路對應(yīng)。即,只使用了 64個可能的相位調(diào)節(jié)值中的48個(即,上部的 3個相位調(diào)節(jié)位用于選擇6對可能的時鐘相位之一從而使得兩個相位選擇值未使用并且因此總共16個相位調(diào)節(jié)值未使用),使得在相位計數(shù)器內(nèi)提供用于實現(xiàn)針對相位調(diào)節(jié)域553 的以48為模的計數(shù)(S卩,從47到0遞增并且從0到47遞減)的電路。因此,當(dāng)相位調(diào)節(jié)值47遞增時,所得的翻轉(zhuǎn)產(chǎn)生向位調(diào)節(jié)域555的進位,事實上將時鐘的相位從給定位時間內(nèi)的最延遲沿前進至更延遲位時間內(nèi)的最不延遲(最前面的)沿。類似地,在將相位前進到相位調(diào)節(jié)域已經(jīng)達到最大計數(shù)G7)并且位調(diào)節(jié)域也已經(jīng)達到最大計數(shù)(7)的點時,時鐘沿中隨后的增量跨過分組邊界,使得相位調(diào)節(jié)值和位調(diào)節(jié)值有效地復(fù)位到0并且分組調(diào)節(jié)域557遞增,從而在更延遲的分組間隔中選擇第一位時間中最前面的時鐘相位。發(fā)生類似的下溢,響應(yīng)于下溢相位調(diào)節(jié)值從位調(diào)節(jié)值借位(遞減)(從0到47遞減),并且響應(yīng)于下溢位調(diào)節(jié)值從分組調(diào)節(jié)值借位。仍參照圖10A,對齊計數(shù)器551包括輸入,用于接收遞增/遞減信號(“±曾/減”)、 加載信號(“加載”)和更新信號(“更新”);以及并行端口,用于使得對齊計數(shù)值(即,所示實施方式中的12位計數(shù)值)能夠加載到計數(shù)器。在一個實施方式中,在周期性定時校準(zhǔn)期間并且響應(yīng)于更新信號的觸發(fā)沿應(yīng)用遞增/遞減信號,以遞增或遞減對齊計數(shù)(計數(shù)器的內(nèi)容)。在初始校準(zhǔn)期間斷言加載信號以使得在初始校準(zhǔn)期間確定的校準(zhǔn)值(例如,由處理器或存儲器控制器內(nèi)核中的其他電路確定的眼邊沿之間的中值或其他統(tǒng)計中心點)能夠被加載到對齊計數(shù)器中。圖IOB圖示了可以在周期性定時校準(zhǔn)期間采用的電路布置,用于更新針對奇數(shù)/ 偶數(shù)信號傳輸鏈路對(在該示例中為DQ
和DQ[1])的每個發(fā)射和接收時鐘相位的對齊計數(shù)器。如圖所示,針對4個時鐘相位中的每一個提供了兩個對齊計數(shù)器;每個鏈路4個對齊計數(shù)器并且因此8個對齊計數(shù)器用于鏈路對(551Τχ(1、551ΤΜ、551Κχ(1、551ΚΜ、551Τχ1、551Μ、 551Kxl、551Kbl)。參照鏈路DQW],例如(鏈路DQ[1]以相同方式實現(xiàn)),提供發(fā)射-時鐘對齊計數(shù)器551Tx(l用于控制發(fā)射時鐘相位(包括位對齊和分組對齊),同時提供發(fā)射-邊界對齊計數(shù)器551ΤΜ用于控制(并且記錄)對應(yīng)的PTC邊界相位(即,當(dāng)應(yīng)用頻譜有限的PTC測試模式時確定為位于通過/失效邊界處的發(fā)射時鐘相位)。類似地,提供接收-時鐘對齊計數(shù)器陽Ikxci用于控制接收時鐘相位,并且提供接收-邊界對齊計數(shù)器551Kb。用于控制(并且記錄)對應(yīng)的PTC邊界相位(即,當(dāng)應(yīng)用PTC測試模式時確定為位于通過/失效邊界處的接收時鐘相位)。在所示實施方式中,每個對齊計數(shù)器(統(tǒng)稱為551)在上述初始校準(zhǔn)序列期間初始化。例如,在一個實現(xiàn)方式中,針對時鐘相位的對齊計數(shù)器由控制器內(nèi)核電路迭代地并行加載,直到針對每個鏈路確定最終校準(zhǔn)的時鐘相位。此后,針對PTC邊界相位的對齊計數(shù)器可以類似地由控制器內(nèi)核電路迭代地并行加載,直到針對每個鏈路確定與通過-失效邊界 (響應(yīng)于頻譜有限的PTC測試模式而確定的)對應(yīng)的最終邊界相位。
26
繼續(xù)圖10B,結(jié)合對齊計數(shù)器的每個時鐘相位/邊界相位對提供了多路復(fù)用器(如在575處所示)以從時鐘相位對齊計數(shù)器或邊界相位對齊計數(shù)器選擇要提供給對應(yīng)的漂移補償串行化器ISScZISS1或漂移補償解串行化器IsecZise1的對齊計數(shù)。提供上文描述的校準(zhǔn)時鐘選擇信號(CalClkkl)來控制對齊計數(shù)選擇。在所示特定示例中,校準(zhǔn)時鐘選擇信號是4位信號,其中每個位被供應(yīng)給4對對齊計數(shù)器的多路復(fù)用器575中相應(yīng)的一個, 從而支持選擇針對全部兩個數(shù)據(jù)鏈路的解串行化器和串行化器的邊界相位(針對PTC)或時鐘相位(針對實時數(shù)據(jù)發(fā)射/接收)。如圖所示,狀態(tài)機571 (可以與上文結(jié)合周期性和 /或初始定時校準(zhǔn)而描述的有限狀態(tài)機相同或者至少部分地相同)也接收校準(zhǔn)時鐘選擇信號,以及比較電路573(例如,上述匹配電路的一部分)的輸出。參照圖IOC(針對狀態(tài)機 571的示例性狀態(tài)圖)和圖10B,只要所有校準(zhǔn)時鐘選擇位保持解斷言,則狀態(tài)機保持操作模式581中并且向多路復(fù)用器576輸出一對數(shù)據(jù)選擇信號(例如,通常與上文關(guān)于初始和周期性定時校準(zhǔn)操作描述的數(shù)據(jù)選擇多路復(fù)用器對應(yīng))以選擇內(nèi)核數(shù)據(jù)道Tdata
[7:0] 和Tdata[l][7:0],以來發(fā)起分別向DQ
和DQ[1]串行化器(ISS0USS1)遞送的發(fā)射數(shù)據(jù) TxD
和TxD[1]。如果斷言了校準(zhǔn)時鐘選擇位中的任何一個(即,CalClkSel > 0000b), 則狀態(tài)機轉(zhuǎn)變至周期性定時校準(zhǔn)(PTC)模式583,在該模式中PTC測試模式被選作(經(jīng)由多路復(fù)用器576)向鏈路串行化器ISScZISS1遞送的發(fā)射數(shù)據(jù)源,并且還向多路復(fù)用器574發(fā)布控制信號以根據(jù)受校準(zhǔn)鏈路選擇解串行化器18 或解串行化器Ise1的輸出用于進行評估。即,如果斷言了與鏈路DQ[1]對應(yīng)的兩個CalClkSel位中任意一個,則狀態(tài)機從DQ[1] 解串行化器選擇要提供給比較電路573的數(shù)據(jù)(S卩,RxD[l]) 0否則,向比較電路提供來自 DQ
解串行化器的數(shù)據(jù)(RxD
)。在PTC測試模式已由鏈路串行化器發(fā)射、由鏈路解串行化器接收并且與比較電路內(nèi)的預(yù)期值進行了比較之后,狀態(tài)機根據(jù)比較結(jié)果指示通過條件還是失效條件而相應(yīng)地轉(zhuǎn)變至?xí)r鐘相位遞增狀態(tài)585或時鐘相位遞減狀態(tài)587(雖然遞增/遞減與通過/失效之間的對應(yīng)可以視情況而反轉(zhuǎn))。在遞增狀態(tài)中,狀態(tài)機提升遞增/ 遞減輸出“增/減”來指示遞增操作,并且斷言更新信號(在圖IOA中示出,但從圖IOB省略用于避免混淆所示的電路元件)以使對應(yīng)的邊界相位和時鐘相位時鐘計數(shù)器能夠得以遞增。類似地,在遞減狀態(tài)中,狀態(tài)機降低遞增/遞減輸出來指定遞減操作并且斷言更新信號以使對齊計數(shù)器的CalClkSel選定對能夠得以遞減。通過該操作,使用由PTC邊界相位的移動指示的定時漂移信息來一起遞增和遞減在初始校準(zhǔn)時加載至對齊計數(shù)器中的時鐘相位及其對應(yīng)的PTC邊界相位,以針對每個信號傳輸鏈路調(diào)節(jié)采樣和發(fā)射時鐘。時鐘停止低功率模式圖IlA圖示了在圖2A的實施方式內(nèi)使用的示例性鐘控布置,其明確示出了針對控制器I/O時鐘(PCK8)的時鐘停止邏輯601和時鐘緩沖器603以及針對向存儲器設(shè)備轉(zhuǎn)發(fā)的數(shù)據(jù)速率系統(tǒng)時鐘(PCK4)的時鐘停止邏輯605和時鐘緩沖器607。參考PCK4時鐘停止邏輯605的詳細視圖610,時鐘使能信號(ENPCK4)由控制器內(nèi)核中的功率模式邏輯斷言和解斷言(在該示例中分別為邏輯高和低),以啟用和禁用(或者啟動和停止)PCK4時鐘。在一個實施方式中,功率模式邏輯由控制器內(nèi)核時鐘PCKl鐘控,使得當(dāng)時鐘使能信號被斷言或解斷言時在整數(shù)數(shù)目的PCKl周期中保持?jǐn)嘌曰蚪鈹嘌?。該布置確保了當(dāng)降低時鐘使能信號以建立時鐘停止低功率模式并且于稍后將其升高以重新啟動時鐘時,控制器內(nèi)核時鐘 (PCKl)與存儲器內(nèi)核時鐘(MCKl)之間的相位關(guān)系得以維持,從而保持初始校準(zhǔn)期間建立
27的位對齊和分組對齊——即使在時鐘停止和重新啟動中。注意在該特定示例中,控制器內(nèi)核和存儲器內(nèi)核以相同的速率鐘控。在備選實施方式中,控制器內(nèi)核和存儲器內(nèi)核可以以不同速率鐘控(因此驅(qū)動不同深度的串行化和解串行化流水線)。在該情況下,時鐘停止間隔可以被限制為整數(shù)數(shù)目的具有最長周期的內(nèi)核時鐘信號。例如,如果控制器內(nèi)核時鐘速率增加到800MHz,而存儲器內(nèi)核時鐘速率仍在400MHz,則可將時鐘停止間隔約束為整數(shù)數(shù)目的存儲器內(nèi)核時鐘周期(在該示例中為2. 5M),從而確??刂破鲀?nèi)核時鐘與存儲器內(nèi)核時鐘之間的相位得以維持。圖IlB是圖IlA鐘控架構(gòu)的時鐘停止(或時鐘暫停)操作的示例性時序圖。所描繪的波形包括存儲器控制器內(nèi)核時鐘PCKl和存儲器設(shè)備內(nèi)核時鐘MCK1,以及系統(tǒng)時鐘PCK4, 以及系統(tǒng)時鐘存在于時鐘生成電路內(nèi)部的版本PCK4i。還描繪了時鐘使能信號ENPCK4和時鐘使能信號的重新定時版本ENPCK4r。本質(zhì)上講,時鐘使能信號用于門控內(nèi)部PCK4i時鐘,因此用于啟用或禁用PCK4 系統(tǒng)時鐘的切換。由于允許控制器內(nèi)核時鐘域和系統(tǒng)時鐘域彼此之間具有任意的相位偏移(并且時鐘使能信號可以具有相對于PCKl沿的任意相位偏移),時鐘使能信號可以在 PCK4i時鐘的任何狀態(tài)期間上升或下降,因此如果直接用于門控系統(tǒng)時鐘,則可能在PCK4i 時鐘的邏輯高狀態(tài)期間將時鐘門控關(guān)閉或開啟,并且從而在系統(tǒng)時鐘線上產(chǎn)生不期望的矮 (即,縮短的)脈沖。在圖IlA的時鐘停止邏輯內(nèi)通過將對內(nèi)核域時鐘使能信號(ENPCK4) 進行重新定時的重新定時邏輯611(詳細視圖610中所示)包括到PCK4i時鐘域中并且與此同時維持經(jīng)重新定時的時鐘使能信號(ENPCK4r)和控制器內(nèi)核時鐘的上升沿和下降沿之間的固定相位偏移來避免上述結(jié)果(生成矮脈沖)。更具體地,在所示實施方式中,僅在 PCK4i時鐘的邏輯低相位期間門控開啟或關(guān)閉系統(tǒng)時鐘,從而不會生成矮脈沖,而經(jīng)重新定時的時鐘使能信號的解斷言與斷言之間的時間間隔維持為整數(shù)個內(nèi)核時鐘周期,由此保持了存儲器內(nèi)核時鐘與控制器內(nèi)核時鐘之間經(jīng)校準(zhǔn)補償?shù)南辔魂P(guān)系。繼續(xù)參照圖IlA和圖11B,經(jīng)重新定時的時鐘使能信號在門613中與PCK4i進行 AND操作,因此在解斷言時,阻止與整數(shù)個控制器內(nèi)核時鐘(PCKl)周期對應(yīng)的若干脈沖出現(xiàn)在PCK4波形中。通過該操作,PCK4被門控關(guān)閉(被抑制;無法切換)并且由此利落地停止并且在與整數(shù)個PCKl周期(在該示例中為一個周期)對應(yīng)的間隔中保持停止。由于 PCK4在存儲器設(shè)備內(nèi)接收并且通過開環(huán)時鐘驅(qū)動電路(例如,由緩沖器223和2 形成) 傳播以產(chǎn)生(頻率不改變)數(shù)據(jù)速率時鐘信號MCK4以及最終的存儲器端發(fā)射和接收時鐘, PCK4的利落停止(或暫停)也產(chǎn)生那些時鐘的對應(yīng)的利落停止,由此利落地掛起存儲器端串行化器和解串行化器的操作。相配的控制器端解串行化器和串行化器的操作也通過時鐘停止邏輯601內(nèi)控制器端I/O時鐘的停止而立即掛起。在一個實施方式中,存儲器端除法器電路225由4態(tài)、模-4計數(shù)器(例如,包括在614處所示的增量邏輯616和狀態(tài)寄存器621)實現(xiàn),其中最高有效位在MCK4時鐘的每兩個周期之后切換,因此輸出為存儲器端內(nèi)核時鐘MCK1。注意,模-4計數(shù)器通??梢栽谟嫈?shù)器輸出(標(biāo)出了 MSB)處所示的4個狀態(tài)中的任何一個中加電,MCKl與控制器內(nèi)核時鐘 PCKl之間的相位關(guān)系因此可以具有4個初始相位偏移中的任意一個,該4個初始相位偏移由MCK4信號的一個周期相位隔開因此為2位時間。在圖2A(和圖11A)的實施方式中,PCKl 和MCK4之間的這種初始相位關(guān)系(無論是什么)在漂移補償串行化器和解串行化器內(nèi)的位調(diào)節(jié)值和相位調(diào)節(jié)值的初始校準(zhǔn)中得到了考慮。由于在PCK4/MCK4信號的停止期間PCKl 繼續(xù)切換,PCK4/MCK4的、不對數(shù)目等于PCK4對PCKl時鐘比(在該示例中為4)的PCK4脈沖加以抑制的任何停止都將在時鐘重啟時改變PCKl與MCKl之間的相位關(guān)系,因此導(dǎo)致丟失相對于控制器內(nèi)核時鐘域的位和分組同步。另一方面,通過將PCK4利落地停止整數(shù)個 PCKl周期,確保被抑制的PCK4(因此MCK4)脈沖的數(shù)目等于PCK4對PCKl時鐘比,并且因此將維持初始校準(zhǔn)設(shè)置與之對齊的PCKl與MCKl相位關(guān)系,從而使得正確地成幀并且分組對齊的數(shù)據(jù)能夠在時鐘重啟時無錯誤地向控制器內(nèi)核域傳遞。圖IlB中通過模-2計數(shù)器的狀態(tài)(00、01、10、11、00、…)結(jié)合MCK4的沿圖示了該結(jié)果,并且示出了在時鐘停止間隔期間對N*(PCK4與PCKl比)個PCK4時鐘脈沖的抑制保持了在時鐘重新啟動時PCKl與MCKl 的相位關(guān)系(“*”表示乘法)。圖IlC和圖IlD圖示了系統(tǒng)時鐘時鐘停止邏輯605的更詳細實施方式及對應(yīng)的時序圖。時鐘停止邏輯包括與圖IlA的門613對應(yīng)的邏輯AND門613,以及由觸發(fā)器631、 633、6;35、637、639、641、645 和 647,邏輯元件 632,634 和 636,以及多路復(fù)用器 638 和 643 形成的重新定時邏輯。如上文所討論,重新定時電路用于將來自控制器內(nèi)核的時鐘使能信號ENPCK4重新定時到系統(tǒng)時鐘PCK4的域中。該操作中的初始步驟是利用內(nèi)核時鐘信號來對時鐘使能信號進行采樣,并且因此將ENPCK4內(nèi)的任何轉(zhuǎn)變與內(nèi)核邏輯信號的轉(zhuǎn)變對齊,并且確保代表時鐘使能信號使能信號的信號(即,時鐘使能采樣)在至少一個內(nèi)核時鐘周期中保持穩(wěn)定。此外,在系統(tǒng)初始化時執(zhí)行一次加載跳轉(zhuǎn)操作(響應(yīng)于加載跳轉(zhuǎn)信號 (LD-SKIP))來確定PCKl信號相對于在PCK4域中生成并被稱作PCMc的相同頻率時鐘信號的相位。更具體地,當(dāng)加載跳轉(zhuǎn)上升時,多路復(fù)用器638將PCMc傳遞到觸發(fā)器級639的輸入,從而使得PCMc能夠由隨后的PCKl的上升沿采樣。觸發(fā)器級639的輸出(本文稱作跳轉(zhuǎn)信號)通過加載跳轉(zhuǎn)的解斷言而鎖存,并且將依賴于PCMc在PCKl上升沿處是高還是低而相應(yīng)地為邏輯“1”或“0”。因為在系統(tǒng)操作期間PCMc與PCKl之間的相位關(guān)系保持不變,因此加載跳轉(zhuǎn)只需要在加電(或者系統(tǒng)復(fù)位)時斷言一次以解析跳轉(zhuǎn)信號的狀態(tài)。繼續(xù),響應(yīng)于PCKl的上升沿而由觸發(fā)器級637對時鐘使能信號ENPCK4進行采樣, 以生成上升PCKl沿對齊的時鐘使能信號ENPCMa,該信號被確保在針對整數(shù)個PCKl周期中保持在相同狀態(tài)。ENPCMa本身響應(yīng)于隨后的下降PCKl沿在觸發(fā)器641中被采樣,以生成負PCKl沿對齊時鐘使能信號ENPCK4b,該信號同樣被確保在整數(shù)個PCKl周期中保持在相同狀態(tài)。如圖IlD中所示,兩個PCKl對齊的時鐘使能信號ENPCMa和ENPCK4b表示PCKl對齊的時鐘使能信號的實例,它們在相同時間間隔上但在交替的環(huán)境中有效;在一種情況下當(dāng)跳轉(zhuǎn)信號為高時(ENPCK4a)并且在另一情況下當(dāng)跳轉(zhuǎn)信號為低時(ENPCK4b)。因此,通過根據(jù)跳轉(zhuǎn)信號的狀態(tài)在多路復(fù)用器643中的兩個PCKl對齊的時鐘使能信號之間進行選擇, 選擇出具有相同開始和停止時間的PCKl對齊的時鐘使能信號并且在任何一種情況下向重新定時觸發(fā)器級645輸出。此外,確保了選定的PCKl對齊的時鐘使能信號跨過向重新定時觸發(fā)器級645的觸發(fā)輸入提供的正交時鐘信號PCK4d( S卩,與PCKl和PCK4具有相同頻率但相對于PCMc具有正交相位關(guān)系的時鐘信號)的上升沿。最后,由于PCK4d的每個沿響應(yīng)于數(shù)據(jù)速率時鐘PCK4i的負向沿而生成(憑借觸發(fā)器631),所以用于觸發(fā)重新定時觸發(fā)器級645并且因此對PCKl對齊的時鐘使能信號采樣的PCK4d的上升沿在PCK4i變低之后立即出現(xiàn)。通過該設(shè)計,在重新定時的時鐘使能信號ENPCMc由PCK4i的下一下降沿在另一重新定時觸發(fā)器級647中采樣之前提供設(shè)置和保持時間的一個完整(或近似完整的)PCK4i 時鐘周期,以產(chǎn)生最終重新定時的時鐘使能信號ENPCK4r用于門控PCK4開啟和關(guān)閉。如圖 IlD中所示,最終結(jié)果是最終重新定時的時鐘使能信號ENPCK4r僅響應(yīng)于PCK4i的下降沿并且僅當(dāng)從上次狀態(tài)改變起發(fā)生了整數(shù)個PCKl時鐘周期之后才改變狀態(tài)。通過該操作,避免了 PCK4輸出上成問題的矮脈沖并且PCKl與PCK4之間的時鐘相位關(guān)系在時鐘停止和重啟中得以維持,從而保持了存儲器控制器內(nèi)漂移補償串行化器和解串行化器電路的經(jīng)校準(zhǔn)的狀態(tài)。 圖IlC和圖IlD中所示的技術(shù)和電路還可以應(yīng)用到針對控制器端I/O時鐘PCK8 的時鐘停止邏輯內(nèi),從而避免PCK8時鐘線上的矮脈沖,并且確保在時鐘停止期間禁用(或抑制)的PCK8脈沖的數(shù)目與禁用的PCK4脈沖的數(shù)目匹配(考慮到2:1時鐘比)。圖IlE至圖IlG圖示了備選的時鐘停止架構(gòu)650以及對應(yīng)的電路和時序圖。與圖 IlA架構(gòu)中的單獨PCK4和PCK8時鐘停止電路相反,時鐘停止架構(gòu)650包括單個時鐘停止邏輯電路651,其禁用產(chǎn)生最終PCK8時鐘相位以及在分頻之后產(chǎn)生系統(tǒng)時鐘信號PCK4的內(nèi)部PCK8時鐘相位(PCKSi)的切換。除了缺少時鐘停止電路601和605以及提供單獨時鐘使能信號(ENPCK8/4)而不是多個時鐘使能信號以外,架構(gòu)650的功能元件總體上如同關(guān)于它們在圖IlA中相似標(biāo)號的對應(yīng)元件所描述的那樣進行操作。同樣,如在圖IlA的實施方式中一樣,控制器內(nèi)核時鐘PCKl可以在PCK8i時鐘相位(因此PCK8和PCK4時鐘)已經(jīng)停止之后繼續(xù)切換。圖IlF圖示了可以用于實現(xiàn)圖IlE的時鐘停止電路651的時鐘停止電路670的實施方式。如圖所示,響應(yīng)于觸發(fā)器671中的基線PLL輸出相位PLU0° ](相對于內(nèi)核時鐘具有8x頻率的時鐘相位)對來自控制器內(nèi)核域的時鐘使能信號(ENPCK8/4)進行采樣,從而將時鐘使能信號重新定時至PLL輸出時鐘域作為經(jīng)重新定時的使能信號672。在備選的實施方式中可以使用其他的重新定時電路來重新定時時鐘使能信號,包括在將時鐘使能信號最終重新定時至PLL輸出時鐘域之前將該時鐘使能信號傳遞通過一系列定時域的分級重新定時電路。響應(yīng)于PLL
的下降沿對重新定時的時鐘使能信號672進行采樣,以在 PLL
時鐘信號的邏輯低半周期的開始時降低時鐘0-使能信號(clkO-en)。多路復(fù)用器674(或其他選擇器電路)通過從PLL
解耦合對應(yīng)的PCKSi輸出(PCK8U0。])并且將該PCKSi輸出耦合接地來響應(yīng)降低的時鐘0-使能信號,以將輸出保持為低并實現(xiàn)時鐘停止。重新定時的時鐘使能信號672由PLL[60° ]的下降沿類似地采樣,以在PLL[60° ] 時鐘信號的邏輯低半周期的開始時降低時鐘1-使能信號(clkl-en)。多路器676通過從 PLL[60° ]解耦合PCK8U60。]輸出并且將該輸出耦合接地來響應(yīng)降低的時鐘1_使能信號。最后,響應(yīng)于PLL[120° ]的下降沿對重新定時的時鐘使能信號680的更延遲實例(例如由時鐘0-使能信號的緩沖器延遲實例生成)進行采樣,以在PLL[120° ]時鐘信號的邏輯低半周期的開始時降低時鐘2-使能信號(Clk2-en)。多路復(fù)用器678通過從PLL[120° ] 解耦合PCK8i[120° ]輸出并且將該輸出耦合接地來響應(yīng)降低的時鐘2-使能信號。如由圖IlG的陰影時鐘停止區(qū)域所示(以虛線輪廓示出了被抑制的時鐘脈沖),PCKSi時鐘相位響應(yīng)于降低的時鐘使能信號的利落停止對應(yīng)地帶來PCK8
時鐘相位、 PCK4時鐘相位以及因此存儲器端時鐘MCK4(和未示出的MCK1)的利落停止。所有停止的 (或暫停的或禁用的)時鐘的利落重啟通過提升時鐘使能信號(ENPCK8/4)而類似地實現(xiàn)。
30即,響應(yīng)于待重新啟用的PLL時鐘相位的下降沿對時鐘使能信號(必要時進一步重新定時, 以滿足針對每個PLL輸出相位的設(shè)置和保持時間要求)的上升沿進行采樣,從而在針對每個PLL時鐘相位的邏輯低間隔的起始處切換多路復(fù)用器選擇以使得PLL時鐘相位能夠無毛刺地重新耦合到對應(yīng)的PCKSi時鐘節(jié)點。雖然沒有在圖IlF和圖IlG中具體示出,但0°、 60°和120° PLL時鐘的互補實例(180° ,240°和300° )可以分別根據(jù)時鐘0-使能、時鐘1-使能和時鐘-2使能信號的狀態(tài)類似地禁用和啟用。此外,如在上文所述的各種實施方式中那樣,在備選的實施方式中可以生成更多或更少的PLL輸出相位。進入和退出時鐘停止模式-系統(tǒng)操作在一個實施方式中,每當(dāng)存儲器控制器已完成所有請求的存儲器事務(wù)并且因此執(zhí)行完工作時便進入時鐘停止低功率模式。在一個實施方式中,空閑狀態(tài)由存儲器控制器內(nèi)核中的功率模式邏輯確定,該功率模式邏輯監(jiān)測一隊列的掛起事務(wù)(“事務(wù)隊列”)并且由此當(dāng)該事務(wù)隊列變空時被通知。功率模式邏輯至少等待長至足以讓從隊列拉出的最后一個事務(wù)(即,最終事務(wù))得以完成的時間,至少從存儲器設(shè)備和控制器I/O電路的角度是如此,并且繼而解斷言時鐘使能信號ENPCK4和ENPCK8以利落地停止控制器I/O時鐘信號和系統(tǒng)時鐘信號(分別為PCK8和PCK4),而不是在清空隊列時立即停止控制器I/O時鐘和系統(tǒng)時鐘。圖12A是在包括進入和退出時鐘停止低功率模式的間隔期間在存儲器控制器處的時鐘信號、時鐘使能信號和命令/地址信號的示例性時序圖。時鐘信號包括控制器內(nèi)核時鐘PCK1、系統(tǒng)時鐘信號SCK(存儲器控制器內(nèi)的PCK4)和控制器I/O時鐘PCK8。繼續(xù)上述示例性實施方式,數(shù)據(jù)和命令以3. 2Gb/s發(fā)射;每0. 625nS系統(tǒng)時鐘周期2位以及每 2.5nS(納秒)內(nèi)核時鐘周期8位。通過該布置,建立了 8:1串行化流水線,在內(nèi)核時鐘信號的給定周期期間以8位分組(S卩,字節(jié))向每個漂移補償串行化器呈現(xiàn)傳出信息,同時在相同的內(nèi)核時鐘周期期間,先前呈現(xiàn)的分組的位以相應(yīng)的位時間(位時間或、IT = tPCK8(PCK8 周期))串行傳輸發(fā)射。因此,如圖12A所示, ραα = ρκτ = 4*^κ = 8* ΒΙΤ^φ“*,1* 相乘。在備選實施方式中,可以選擇不同的傳輸發(fā)射頻率、時鐘比率、串行化比率和分組大 在存儲器控制器內(nèi),數(shù)據(jù)和命令/地址(CA)位的分組分別經(jīng)由8位寬數(shù)據(jù)道和CA 道向I/O電路提供。在一個實施方式中,每個存儲器訪問命令和對應(yīng)地址被打包成兩個8 位分組,其因此可以在單個分組時間中通過兩個CA鏈路(CA
和CA[1])進行傳輸。當(dāng)沒有仍待發(fā)送的分組時,經(jīng)由命令路徑(CAW]、CA[1])向存儲器設(shè)備發(fā)射被描繪為“NOP”命令分組(例如,以0填充的分組)的“無操作”命令,并且控制器內(nèi)核開始對在完成命令路徑上發(fā)射的最后一個存儲器訪問命令(“最終命令”)進行倒計時。在倒計時期間,時鐘停止模式被稱為是處在掛起中,并且控制器內(nèi)核中的功率模式邏輯處于預(yù)時鐘停止?fàn)顟B(tài),其中所有時鐘繼續(xù)切換以在最終寫入操作的情況下為將將要存儲在存儲器內(nèi)核中的寫入數(shù)據(jù)提供必要的定時沿,或者在最終存儲器讀取命令的情況下為將將要從存儲器內(nèi)核返回、 在控制器I/O到內(nèi)核接口處解串行化和呈現(xiàn)的讀出數(shù)據(jù)提供必要的定時沿。如果在與最終命令相關(guān)聯(lián)的所有操作在存儲器設(shè)備和控制器I/O電路內(nèi)完成時沒有新的事務(wù)在事務(wù)隊列中排隊,則功率模式邏輯解斷言分別針對系統(tǒng)時鐘PCK4 (SCK)和控制器I/O時鐘PCK8的時鐘使能信號ENPCK4和ENPCK8。
在圖12A內(nèi),進入時鐘停止模式開始于最終剩下的存儲器訪問請求經(jīng)由8位寬命令道 Cadata
[7:0]和 Cadata[1] [7:0]從 16 位寬事務(wù)隊列(T-Queue [150])到控制器 I/O電路的傳遞(移除或離隊)。命令數(shù)據(jù)道本身可以在分組對齊電路(即,分組對齊FIFO 或跳轉(zhuǎn)電路)中實現(xiàn),該分組對齊電路支持針對給定信號傳輸鏈路從內(nèi)核時鐘域到成幀時鐘域的跨越。因此,每個連續(xù)命令,無論是NOP還是存儲器訪問命令(0P),均可以響應(yīng)于內(nèi)核時鐘(PCKl)的下降沿在分組對齊電路內(nèi)轉(zhuǎn)發(fā),在經(jīng)校準(zhǔn)的(并且鏈路特定)數(shù)目的位時間之后向成幀時鐘域中傳遞,然后被串行化用于經(jīng)由CA
和CA[1]鏈路傳輸。因此,標(biāo)示為“0P0”的最終操作在時刻702從事務(wù)隊列傳遞至命令道,在時刻704開始在分組對齊電路中轉(zhuǎn)發(fā)(響應(yīng)于下降PCKl沿),然后在串行化延遲tSEKm之后從分組對齊電路向控制器端解串行化電路內(nèi)的串行移位寄存器(例如,由圖3D所示的觸發(fā)器級315形成)傳遞,該串行化延遲tSEKm與PCKl周期加上解成幀時鐘信號(圖3D中的TCK[i])與PCKl之間的位級偏移對應(yīng)。此后,數(shù)據(jù)逐位從串行移位寄存器移出,以實現(xiàn)CAW]/CA[1]信號傳輸鏈路上的串行數(shù)據(jù)發(fā)射。不同信號傳輸鏈路之間的位可變性在圖12A中由針對CA
和CA[1]信號傳輸鏈路的串行化延遲之間的4位時間差異所著重凸顯。即,針對鏈路CA
的內(nèi)核時鐘與解成幀時鐘之間(即,PCKl與TCKl [i]之間)的位級偏移為0,使得OPO的低階分組在從事務(wù)隊列傳遞到CA
分組對齊電路起一個PCKl循環(huán)(tSEKm = 8位時間)之后傳遞到針對CA
鏈路的串行移位寄存器,并且因此在時刻706開始在CA
信號傳輸鏈路上按位串行地發(fā)射。 因此,串行化延遲tSEKm為一個PCKl周期或8位時間。相比之下,針對鏈路CA[1]的內(nèi)核時鐘與解成幀時鐘(即,PCKl與TCKl [i+Ι]之間)之間存在4位偏移,使得在OPO的高階分組從事務(wù)隊列向CA[1]分組對齊電路傳遞之后,在分組通過CA[1]信號傳輸鏈路傳輸之前 (開始于時刻708)經(jīng)過(或發(fā)生)了 12位時間串行化延遲??傊?,8位時間串行化延遲與 12位時間串行化延遲之間的差異產(chǎn)生OPO的低階分組與高階分組的控制器端發(fā)射之間的4 位時間偏移(或位可變性)——不計入可能存在于針對CA
鏈路與CA[1]鏈路的發(fā)射時鐘之間的任何子位時間相位偏移(即,TCK8[i]與TCK8[i+l]之間的相位偏移)??傊?,位可變性和子位相位偏移產(chǎn)生關(guān)聯(lián)命令/地址分組與數(shù)據(jù)分組的時間交錯發(fā)射,以支持存儲器端數(shù)據(jù)采樣、解串行化和I/O到內(nèi)核傳遞,所有這些都無需存儲器端時鐘調(diào)節(jié)電路。雖然圖12A中沒有示出,但是在控制器端數(shù)據(jù)解串行化器內(nèi)能夠容忍類似的位可變性和子位相位偏移,以在無存儲器端時鐘調(diào)節(jié)電路的情況下支持存儲器端內(nèi)核到I/O傳遞、串行化和數(shù)據(jù)發(fā)射。繼續(xù)圖12A中的時鐘停止示例,在將最終存儲器訪問操作(即,0P0)從事務(wù)隊列傳遞至針對鏈路CA
和CA[1]的命令道時,功率模式邏輯確定事務(wù)隊列為空,并且因此開始對針對系統(tǒng)時鐘和控制器1/0時鐘的時鐘使能信號的解斷言倒計時。在一個實施方式中,倒計時時間是操作特定的,并且因此指定為t。A__EN,其中“0P”指示存儲器訪問請求的性質(zhì)(例如,行操作——諸如激活或預(yù)充電,或者列操作——諸如存儲器讀取或存儲器寫入,盡管可能適用特定于其他非DRAM類型的存儲器存儲的操作時間,諸如編程時間和擦除時間)。備選地,可以應(yīng)用固定的倒計時時間,而不考慮正在執(zhí)行的操作類型。無論在哪種情況中,目標(biāo)均在于確保向存儲器設(shè)備和控制器1/0電路提供足夠的鐘控沿來完成最后的存儲器訪問操作。一般而言,在清空事務(wù)隊列之間最差情況的延遲發(fā)生在存儲器讀取操作中,該延遲包括命令串行化時間(包括最差情況位可變性)、命令路徑上的傳播、存儲器設(shè)備的數(shù)據(jù)檢索和串行化延遲(這里統(tǒng)稱為CAS延遲)、數(shù)據(jù)路徑上的讀出數(shù)據(jù)傳播時間以及最終的控制器端數(shù)據(jù)解串行化時間。在操作特定的實施方式中,功率模式邏輯可以基于該最終操作為寄存器組(或查找表)編制索引,并且由此檢索倒計時值(例如,在解斷言時鐘使能信號之前發(fā)生的內(nèi)核時鐘周期的數(shù)目)。在固定計數(shù)的實施方式中,倒計時值可以在系統(tǒng)啟動時基于用于完成存儲器讀取操作的最差情況時間的運行時間或者生產(chǎn)時間或設(shè)計時間測量來進行編程,或者通過在系統(tǒng)生產(chǎn)時間編程一次性寄存器,或者甚至實現(xiàn)硬連線、 最差情況計數(shù)值。無論如何實現(xiàn),如果在向時鐘停止(即,當(dāng)功率模式邏輯處于時鐘停止掛起模式) 倒計時期間有新的存儲器訪問請求插入事務(wù)隊列中(或者以其他方式接收到),則中止掛起的時鐘停止并且功率模式邏輯返回活動模式,繼續(xù)針對空狀態(tài)監(jiān)測事務(wù)隊列。但是如果在倒計時完成之前沒有新的存儲器訪問請求在事務(wù)隊列內(nèi)排隊,則功率模式邏輯解斷言時鐘使能信號ENPCK4和ENPCK8,從而觸發(fā)時鐘停止操作。如上文所述,ENPCK4和ENPCK8在內(nèi)核時鐘域內(nèi)生成,并且因此在PCK4和PCK8域內(nèi)重新定時以確保H(C4和PCK8時鐘的利落停止(或者暫停或禁用)。此外,在其中PCK4 和PCK8域(即,系統(tǒng)時鐘和控制器I/O時鐘域)被允許彼此具有相位偏移(例如,如圖2A 的實施方式中那樣)的一個實施方式中,重新定時的時鐘使能信號ENPCK4r和ENPCK8r的解斷言時間可以不同,從而產(chǎn)生針對PCK4和PCK8時鐘的不同時鐘停止時間。在圖12A的示例性時序圖中,時鐘停止時間中的這種變化由PCK4時鐘停止時間與PCK8時鐘停止時間之間的兩個位時間OfPCKS周期,1個PCK4周期)偏移示出。S卩,PCK8時鐘停止邏輯中的重新定時延遲(或禁用延遲)比PCK4時鐘停止邏輯中的重新定時延遲長2個位時間。由于兩個時鐘都停止整數(shù)個PCKl周期,因此在時鐘重啟時適用相同的2位時間偏移,使得在考慮到任何時鐘比(在該示例中為2:1)之后,在PCK8和PCK4時鐘域中生成相同數(shù)目的時鐘脈沖。在停止控制器I/O時鐘方面的一個重大挑戰(zhàn)由各種控制器端串行化器/解串行化器電路中所允許的位可變性展現(xiàn)出來。即,由于在針對不同信號傳輸鏈路的控制器端定時域之間允許位可變性(事實上在必要時錯開那些域來實現(xiàn)與相配的未補償存儲器端定時域的對齊),所以針對不同鏈路的分組邊界本身是偏移的。從時鐘停止的角度,無論控制器 I/O時鐘停止于何處,一個或多個CA分組可能僅部分地被串行化,事實上將分組分裂成了出現(xiàn)在時鐘停止間隔的任一端上的部分(例如,711和712)。然而,由于PCK8利落地停止整數(shù)個PCKl周期,因此分組(712)的剩余部分在時鐘重啟時被正確地串行化,并且在分組邊界解成幀并傳輸新的分組,該分組邊界反映了控制器端解成幀時鐘與內(nèi)核時鐘PCKl之間的預(yù)先建立的關(guān)系。S卩,控制器內(nèi)核時鐘(PCKl)與解成幀時鐘(例如,TCK8[i])之間的位級(以及位內(nèi)相位)偏移得以維持,使得任意時鐘停止分裂分組的剩余位被發(fā)送并且新的分組被解成巾貞——就像沒有發(fā)生時鐘停止一樣。在視覺上,這可以通過沿開始時鐘邊界對圖12A的示圖進行切片并且把在時鐘重啟之后出現(xiàn)的示圖部分左移以與時鐘停止邊界一致來想象。如圖可以看出,分組成幀邊界得以維持,使得在時鐘重啟時所有時鐘停止分裂分組都被形成整體?;仡櫟酱嗣枋龅臅r鐘轉(zhuǎn)發(fā)架構(gòu),由于任何數(shù)目的系統(tǒng)時鐘脈沖可以飛往(即,在時鐘鏈路上傳播)存儲器設(shè)備,因此用于支持給定信號傳輸鏈路上位的接收或發(fā)射的特定系統(tǒng)時鐘沿將通常在時間上相對于控制器I/O時鐘的標(biāo)稱對齊的沿偏移。即,假設(shè)控制器 I/O時鐘沿與系統(tǒng)時鐘沿從控制器端時鐘生成器同時輸出,則I/O時鐘沿將通常用于對控制器端I/O電路內(nèi)的數(shù)據(jù)接收事件定時,而系統(tǒng)時鐘沿則仍路由到存儲器設(shè)備或存儲器設(shè)備I/O電路。從時鐘停止的角度,這意味著即便系統(tǒng)時鐘和控制器I/O時鐘在存儲器控制器處同時停止,存儲器設(shè)備將仍然經(jīng)歷比控制器I/O電路更多的時鐘沿(考慮到時鐘比), 因為更長的系統(tǒng)時鐘流水線需要更長時間才能排空。并且類似地,從時鐘啟動的角度,如果系統(tǒng)時鐘和控制器I/O時鐘同時啟動,則控制器I/O電路將在存儲器端I/O電路之前開始接收時鐘脈沖,這是由于存儲器端時鐘流水線更長。這對于管理分裂分組提出了重大挑戰(zhàn), 因為可以由控制器I/O電路發(fā)射的分組的任何剩余部分可能在系統(tǒng)時鐘沿到達以對傳入數(shù)據(jù)進行采樣之前(或之后)到達存儲器設(shè)備。更普遍而言,如果在時鐘重啟時發(fā)射的任何命令或數(shù)據(jù)分組的位如果在鐘控沿可用于對它們的接收進行定時之前到達存儲器設(shè)備, 則它們可能被丟棄掉。在一個實施方式中,通過如下所列來管理這種復(fù)雜性(i)針對在時鐘停止前間隔以及針對時鐘重啟后間隔的無操作(NOP或no-op)命令的發(fā)射,以及(ii)確??刂破鞫藘?nèi)核時鐘(PCKl)與存儲器端內(nèi)核時鐘(MCKl)之間的相位關(guān)系在時鐘停止間隔中得以維持。首先,在時鐘停止間隔前后即刻進行的no-op發(fā)射確保了在轉(zhuǎn)發(fā)的時鐘流水線填滿時不會丟棄掉有意義的命令或數(shù)據(jù)。即,由于沒有數(shù)據(jù)結(jié)合no-op命令一起傳輸,并且沒有指定任何存儲器訪問命令,因此在時鐘重啟時初始傳輸?shù)奈坏膩G失不會產(chǎn)生什么后果。其次,通過維持PCKl對MCKl的相位關(guān)系,控制器端成幀/解成幀時鐘信號與存儲器端成幀/解成幀時鐘信號之間在初始校準(zhǔn)中建立的關(guān)系在時鐘重啟時得以維持。即,當(dāng)有意義的(即,非no-op)命令(CA)和數(shù)據(jù)最終通過命令和數(shù)據(jù)路徑發(fā)送時,命令和數(shù)據(jù)將由接收設(shè)備正確地成幀,從而使得系統(tǒng)操作能夠繼續(xù)而不需要重新對齊計數(shù)器部分成幀/解成幀時鐘。此外,由于存儲器設(shè)備內(nèi)的開環(huán)時鐘分發(fā)架構(gòu),存儲器端發(fā)射和接收時鐘的相位在時鐘停止期間基本保持不變,使得在時鐘停止之前處于控制器端串行化器/解串行化器電路內(nèi)就位的相位調(diào)節(jié)在時鐘重啟之后仍然有效,由此支持在時鐘重啟時立即且可靠的數(shù)據(jù)和命令發(fā)射。繼續(xù)圖12A,在時鐘停止之后,內(nèi)核時鐘繼續(xù)運行(即,振蕩、切換)使得控制器內(nèi)核可以繼續(xù)接收主機請求的存儲器事務(wù)并對其排隊,并且功率模式邏輯可以繼續(xù)監(jiān)測事務(wù)隊列以確定是否以及何時掛起新的事務(wù)請求。在檢測到排隊了新事務(wù)請求排隊時,功率模式邏輯轉(zhuǎn)變到時鐘開始掛起狀態(tài)并且在隨后的上升PCKl沿提升(斷言)時鐘使能信號 ENPCK4和ENPCK8。針對PCK4和PCK8的時鐘停止邏輯通過在相應(yīng)重新定時延遲(或使能延遲)tc4EL和te8a之后提升重新定時的時鐘使能信號ENPCK4r和ENPCK8r來響應(yīng)對內(nèi)核域時鐘使能信號的斷言。在所示特定示例中,解斷言與重新斷言重新定時延遲匹配(即,
=tc4EL并且t?!?= tC8EL)。只要ENPCK4和ENPCK8信號的解斷言時間如在該示例中那樣是整數(shù)個PCKl時鐘周期一則情況就會是這樣。如果ENPCK4或ENPCK8解斷言時間不是整數(shù)個PCKl周期,則時鐘停止邏輯將重新定時對應(yīng)的時鐘使能信號來強制執(zhí)行整數(shù)個PCKl 時鐘停止間隔,盡管時鐘停止重新定時延遲與時鐘啟動定時延遲將不匹配。在重新定時延遲發(fā)生之后,PCK4和PCK8時鐘停止電路分別提升重新定時的時鐘使能信號ENPCK4r和ENPCK8r,從而使得系統(tǒng)時鐘(SCK、PCK4)和控制器內(nèi)核時鐘能夠開始切換。如上文所述,控制器內(nèi)核利用一定數(shù)目的no-op命令來填補重啟間隔以確保在發(fā)射與新排隊的存儲器事務(wù)請求對應(yīng)的存儲器命令之前,系統(tǒng)時鐘脈沖已經(jīng)抵達了控制器I/O 電路。因此,新的事物請求(圖中示為“0P1”)直到從被排隊起的一定數(shù)目的內(nèi)核時鐘周期之后(在該示例中,在兩個周期延遲之后)才向命令道傳遞,使得no-op命令在時鐘時鐘重啟時發(fā)射。功率模式邏輯在檢測到新排隊的事務(wù)請求OPl時開始重啟倒計時,從而使得OPl 能夠在倒計時結(jié)束之前一個PCKl周期離隊(從而提供用于填補no-op的時間),從而及時將OPl加載到命令道中以在重啟倒計時結(jié)束時向串行化器傳遞。此后(在間隔tEN_。A_2 后),OPl命令被串行化并且經(jīng)由CA
和CA[1]鏈路發(fā)射,從而在時鐘重啟之后維持解成幀時鐘沿與內(nèi)核時鐘沿之間的校準(zhǔn)對齊(因此鏈路到鏈路的位可變性)。圖12B和圖12C從存儲器設(shè)備的角度圖示了時鐘停止模式的進入和退出。首先參考圖12B,其圖示了跟隨于時鐘重啟之后的存儲器寫入操作,在時刻720接收并處理最終操作,之后在時刻722對時鐘停止倒計時。注意,所示的倒計時間隔由上文所述控制器內(nèi)的功率模式邏輯強制執(zhí)行,并且覆蓋在圖12B的存儲器端時序圖上,以簡單地用于示出在最終命令0P0到達之后時鐘停止事件被掛起。如圖所示,一系列no-op命令跟隨0P0,從而使得存儲器端數(shù)據(jù)串行化/解串行化電路和內(nèi)核邏輯能夠在時鐘停止發(fā)生之前完成由0P0指定的操作。在倒計時間隔發(fā)生之后,時鐘如圖所示地停止,從而實現(xiàn)存儲器設(shè)備的時鐘停止低功率操作。注意,雖然時鐘停止被示為與CA鏈路上的成幀邊界重合,但是系統(tǒng)操作沒有對此進行要求。相反,任何數(shù)目的系統(tǒng)時鐘脈沖可以在去往存儲器設(shè)備的途中(依賴于時鐘鏈路上波流水線的深度,以及開環(huán)時鐘分發(fā)架構(gòu)的存儲器上時鐘延遲),并且因此在成幀邊界之間的實現(xiàn)方式特定的(以及/或者在有多個存儲器設(shè)備存在并布置在距存儲器控制器不同的位置處時設(shè)備位置特定的)時間產(chǎn)生時鐘停止。如上文所述,在一個實施方式中通過no-op的發(fā)射,以確保在時鐘停止時沒有數(shù)據(jù)分組或有意義的命令分組前進通過存儲器端解串行化器/串行化器電路(即,不被分裂)來考慮這種后果。當(dāng)時鐘重啟時(在該示例中在系統(tǒng)時鐘周期52),接收一個或更多個no-op命令,從而填補啟動隊列使得時鐘沿在存儲器訪問命令和/或數(shù)據(jù)到達之前到達存儲器端1/0電路內(nèi)。在所示示例中,在接收寫入命令(WR)及伴隨組地址(Ba,用于選擇存儲器內(nèi)核中多個存儲器組中的一個)和列地址 (Ca,用于選擇駐留在選定組的感測放大器內(nèi)數(shù)據(jù)頁內(nèi)多個列中的一個)之前接收至少一個完整no-op命令。在注冊寫入命令之后一段時間(寫入命令到數(shù)據(jù)),寫入數(shù)據(jù)分組和對應(yīng)的數(shù)據(jù)屏蔽分組在間隔(突發(fā)長度或突發(fā)時間)上接收??傊偣?2個字節(jié)和 32個對應(yīng)屏蔽位被接收并傳遞到存儲器內(nèi)核,以寫入到關(guān)于寫入命令而指定的組(并且開始于列偏移)中。圖12C圖示了與圖12B基本相同的時鐘停止模式的進入/退出,但卻是在存儲器讀取操作的上下文之中。在該情況中,時間ta(列地址選通脈沖(CAQ延遲)在存儲器讀取(即,用于根據(jù)組地址Ba和列地址Ca從存儲器內(nèi)核讀取數(shù)據(jù)的命令)的注冊與32字節(jié)讀取數(shù)據(jù)的輸出(在間隔tBL中在每個數(shù)據(jù)鏈路上傳輸?shù)?個串行化分組)之間流逝。圖13圖示了根據(jù)一種備選實施方式的時鐘停止的進入和退出,該備選實施方式允許時鐘停止間隔延伸跨過分?jǐn)?shù)個或非整數(shù)個內(nèi)核時鐘周期。如上文所述,將時鐘停止間隔約束到整數(shù)個內(nèi)核時鐘周期確保了當(dāng)存儲器端內(nèi)核時鐘在時鐘停止之后重啟時,存儲器端內(nèi)核時鐘(MCKl)與控制器內(nèi)核時鐘(PCKl)之間的相位關(guān)系得以維持?;叵胫辽僭趫D2A的實施方式中,根據(jù)用于從MCK4生成MCKl的以4相除電路的4個可能的狀態(tài),MCKl可以具有關(guān)于PCKl的4個相位關(guān)系中的一個,因此,如果釋放了整數(shù)內(nèi)核時鐘約束,則存儲器內(nèi)核時鐘在時鐘重啟時可以具有針對控制器內(nèi)核時鐘的4個可能的相位關(guān)系中的一個。從存儲器端串行化器/解串行化器電路的角度,這意味著,缺乏時鐘停止間隔的知識,可以應(yīng)用 4個分組成幀/解成幀時鐘中的任意一個,其中每個都與相對于MCKl的4個不同位時間偏移(即,相對于MCKl偏移0、2、4或6個位時間)中的一個對齊。因此,在一個實施方式中,存儲器設(shè)備包括4:1多路復(fù)用器以允許在時鐘重啟時從4個分組成幀/解成幀時鐘中選擇一個。此外,存儲器控制器發(fā)射在圖13中示為“NCK”命令的組合no-op、時鐘對齊命令,而不是在時鐘重啟時發(fā)射0值無操作命令。例如,每個NCK命令可以包括NCK分組內(nèi)預(yù)定位位置中的單對“1” (例如,“11000000”)。通過在時鐘啟動時利用4個可能的成幀/ 解成幀時鐘中的每一個將傳入命令成幀,并且將4個不同成幀的分組與預(yù)期的NCK分組值進行比較,可以將產(chǎn)生了預(yù)期NCK的成幀時鐘選作向前進的存儲器端成幀/解成幀時鐘。調(diào)節(jié)芯片間內(nèi)核時鐘相位偏移如關(guān)于圖IlA討論的,缺乏用于強制預(yù)定加電/復(fù)位狀態(tài)的電路,提供用于生成存儲器端內(nèi)核時鐘MCK1(即,通過將存儲器端I/O時鐘(MCK4)除以4)的示例性模_4計數(shù)器 (225,616)可以在4個可能狀態(tài)(00、01、10、11)中的任何一個中加電,并且因此任意地建立MCKl與控制器端內(nèi)核時鐘(PCKl)之間4個可能相位關(guān)系中的一個。由于每個MCK4周期跨越2個位時間,因此4個可能的相位MCKl對PCKl相位關(guān)系彼此之間相等地相隔2位時間相位偏移(不計由于系統(tǒng)時鐘鏈路上的傳播或時鐘緩沖延遲造成的任何相位偏移)。 在一個實施方式中,MCKl對PCKl相位關(guān)系在加電(或復(fù)位)時設(shè)置,并且此后在不修改的情況下通過存儲器控制器的漂移補償串行化器/解串行化器電路內(nèi)的位對齊和分組對齊電路的校準(zhǔn)而被納入考慮。由于在某些情況下這可能導(dǎo)致增加的延遲,延遲優(yōu)勢可以在備選的實施方式中獲取,在該備選的實施方式中在初始校準(zhǔn)期間將MCK4除法器225調(diào)節(jié)到以下狀態(tài)——其中最延遲數(shù)據(jù)鏈路相對于控制器端內(nèi)核時鐘域而言在相位上被提前(想象將圖3D中FCKl
的時序提前2個位時間)并且因此減少最差鏈路定時進而減少最小讀取延遲。圖14A圖示了時鐘除法器的一種實施方式,該時鐘除法器包括連同關(guān)于圖IlA所述的模-4計數(shù)器614 ( S卩,由增量邏輯616和2位寄存器621形成),模-4加法器751用于向計數(shù)輸出添加2位內(nèi)核時鐘調(diào)節(jié)值(CoreCkAdj [1:0])來產(chǎn)生時鐘除法器輸出。通過該布置,時鐘除法器輸出可以從任意初始值(在模-4計數(shù)器614的加電/復(fù)位時確定)移位到4個可能的輸出狀態(tài)(00、01、10、11)中的任何一個,由此使得MCKl的相位(S卩,除法器輸出的MSB)能夠相對于PCKl被調(diào)節(jié)2位時間增量(或PCKl的正交步長)。圖14B圖示了該結(jié)果,示出了針對內(nèi)核時鐘調(diào)節(jié)值的4個設(shè)置中的每一個的、MCKl相對于PCKl的4個示例性相位(示為MCKl的下標(biāo))。為了便于理解,假設(shè)模-4計數(shù)器614最初在狀態(tài)“00b”加電,使得在MCK4的初始上升沿(如655所示,發(fā)生在相對于PCK4初始上升沿的一定延遲時段之后)處,除法器輸出從“ 00 ”轉(zhuǎn)變到“ 01 ”,或者從“ 01 ”到“ 10 ”或從“ 10 ”到“ 11 ”或從 “11”到“00”,這取決于生成相位可調(diào)節(jié)MCKl的內(nèi)核時鐘調(diào)節(jié)值的狀態(tài)。如圖所示,內(nèi)核時鐘調(diào)節(jié)值中的每次遞增的凈效應(yīng)是相對于PCKl將MCKl提前2個位時間。圖14C圖示了針對內(nèi)核時鐘調(diào)節(jié)值CoreCkAdj [1:0]的4個設(shè)置的每一個、相對于PCKl沿的控制器端分組成幀邊界的示例性對齊。在所示示例中,假設(shè)讀出數(shù)據(jù)通過鏈路 DQ[7]上的最少延遲以及鏈路DQ
上的最大延遲返回,并且進一步假設(shè)經(jīng)由DQ
到達的分組在PCKl采樣沿之后即刻成幀,而經(jīng)由DQ[7]到達的分組在PCKl采樣沿之前即刻成幀。 在采用了上文關(guān)于圖3C-圖3E描述的分組對齊技術(shù)的實施方式中,系統(tǒng)讀取延遲被設(shè)置成最差情況最小值,并且因此被設(shè)置成如針對MCK‘情況(S卩,CoreCkAdj [1:0] =“00”)所示的鏈路DQ
的N+1延遲(N+1個PCKl周期)。然而,通過將存儲器端內(nèi)核時鐘的相位提前2個位時間(即,如在MCKtll所示),所有傳入分組均相對于PCKl采樣沿早兩個位時間到達,并且因此可以響應(yīng)于PCKl的第N個采樣沿而不是沿N+1被采樣,從而將系統(tǒng)讀取延遲減少一個PCKl時鐘周期(即,實現(xiàn)N個PCKl周期的系統(tǒng)讀取延遲)。當(dāng)MCKl提前另外2 位時間間隔(MCKltl)時可以實現(xiàn)類似的結(jié)果,從而提供甚至更多的控制器端余量(并且因此潛在地提供更多的漂移容忍度)。然而當(dāng)MCKl再提前另外2位時間間隔時(MCK11所示), 將會錯過一個PCKl串行化邊界(即,來自內(nèi)核的數(shù)據(jù)在這樣的提前的時間沒有準(zhǔn)備好串行化),從而導(dǎo)致關(guān)于延遲了一個周期的MCKl沿的數(shù)據(jù)串行化,并因此導(dǎo)致在存儲器控制器處的甚至比在MCKlcitl情況下更為延遲的到達。如圖14C所展示,可以通過某些而非所有內(nèi)核時鐘調(diào)節(jié)設(shè)置來實現(xiàn)減少的系統(tǒng)延遲。因此,在一個實施方式中,例如通過執(zhí)行上文所述的位對齊和分組對齊操作來輪流測試每個內(nèi)核時鐘調(diào)節(jié)設(shè)置,以確定通過每個設(shè)置可獲得的最小系統(tǒng)延遲。如果有不止一個設(shè)置產(chǎn)生相同的最小系統(tǒng)延遲,則可以選擇這些產(chǎn)生相同最小延遲的設(shè)置中的中間設(shè)置或其他統(tǒng)計中心,用于提供在任一方向上的最大漂移容忍度。在圖14C的示例中,由于存在兩個產(chǎn)生相同最小值的內(nèi)核時鐘調(diào)節(jié)設(shè)置,因此可以收集附加信息來確定這兩個設(shè)置中的哪一個提供最大的漂移容忍度(將該設(shè)置選擇為校準(zhǔn)結(jié)果)或者可以做出預(yù)定的選擇(例如, 始終選擇最高值的內(nèi)核時鐘調(diào)節(jié)或者最后測試的調(diào)節(jié)來產(chǎn)生最小延遲)。再次參照圖14A,在一個實施方式中,經(jīng)由邊帶鏈路向存儲器設(shè)備傳達內(nèi)核時鐘調(diào)節(jié)設(shè)置(CoreCkAdj [1:0]),從而使該設(shè)置能夠在控制器端解串行化器校準(zhǔn)結(jié)束時并且在控制器端串行化器校準(zhǔn)之前得以修訂。備選地,可以執(zhí)行完整的校準(zhǔn)(解串行化器和串行化器)且在其后跟隨內(nèi)核時鐘調(diào)節(jié)——必要時迭代進行。考慮到存儲器端內(nèi)核時鐘調(diào)節(jié)將存儲器端內(nèi)核時鐘的相位和控制器端內(nèi)核時鐘的相位相對彼此移位,因此可以備選地通過移位控制器端內(nèi)核時鐘的相位而不是存儲器端內(nèi)核時鐘的相位來實現(xiàn)相同的相對相移。例如在一個實施方式中,圖2A的以8相除電路 163被修改成使得PCKl的相位能夠被提前到8個除法器狀態(tài)中的任何一個,并且從而使得 PCKl能夠相對于MCKl移位。在另一實施方式中,圖2A的以2相除電路165被修改成使得 PCK4的相位能夠被提前半個周期(事實上被反相)。此外,用抑制控制器端PCK4時鐘停止邏輯內(nèi)的某些數(shù)目(1個、2個或3個)的PCK4脈沖的調(diào)節(jié)機制來替代時鐘相移,以設(shè)置 MCKl與PCKl之間的初始相位關(guān)系來實現(xiàn)前面提到的延遲優(yōu)勢。在又一實施方式中,可以在PPL的輸出處提供相移電路(例如,內(nèi)插器),用以使得前向時鐘能夠以期望的(并且可實踐的)分辨率進行相位步進,以建立具有完全校準(zhǔn)的漂移容忍度的減少的系統(tǒng)延遲(例如,在相位設(shè)置中步進或搜索來尋找最小延遲窗口的邊界并建立居中于邊界之間的最終相位)。無毛刺相位躍變
在一個實施方式中,上述時鐘停止邏輯在周期性定時校準(zhǔn)操作的開始和結(jié)束時采用,以用于抑制(或屏蔽)否則可能會在相位躍變期間在控制器端接收和發(fā)射時鐘中出現(xiàn)的毛刺。即,如圖15A所示,當(dāng)針對給定鏈路的數(shù)據(jù)采樣時鐘的相位RCK8[i]突然地從用于接收實時數(shù)據(jù)的以眼為中心的相位(RCK8[i]UVE)轉(zhuǎn)變?yōu)橛糜跈z測定時漂移的邊界相位 (RCK8[i]PTC)時(即,響應(yīng)于CalClkkl斷言的相位跳躍),在時鐘線上可能出現(xiàn)短至足以對解串行化器成幀邏輯產(chǎn)生毛刺的矮時鐘脈沖775,如由凈時鐘波形RCK8[i]NET所示。更具體地,矮脈沖775的持續(xù)時間可能如此之短,以至于在分組成幀電路內(nèi)導(dǎo)致不確定的動作(即,可能會被用于生成成幀時鐘的計數(shù)器電路計數(shù)到,也可能不會),并且因此在返回實時數(shù)據(jù)傳遞(即,退出周期性定時校準(zhǔn))時產(chǎn)生分組成幀錯誤。一般而言,這種時鐘毛刺和由此產(chǎn)生的邏輯毛刺可以通過在PTC相位躍變操作期間抑制控制器端時鐘來避免。圖15B是圖示了預(yù)PTC時鐘停止操作和由此產(chǎn)生的無毛刺時鐘波形(其產(chǎn)生 RCK8[i]NET)的時序圖。一般而言,單個內(nèi)核時鐘周期時鐘停止間隔插入在實時操作(艮口, 運行時讀取和寫入數(shù)據(jù)傳遞)與PTC操作之間的每次轉(zhuǎn)變中。時鐘停止間隔使得實時模式時鐘相位選擇與PTC模式時鐘相位選擇之間的轉(zhuǎn)變能夠在接收時鐘被禁用時實現(xiàn),從而在時鐘停止間隔期間抑制任何潛在矮脈沖以及所有其他接收時鐘脈沖,并且因此使得相位跳躍對于解串行化器成幀邏輯而言透明。在時鐘重啟時,接收時鐘脈沖由成幀邏輯無誤地計數(shù),盡管有新的(PTC)時鐘相位。該操作由按順序標(biāo)號的脈沖在圖15B中示出,其中脈沖0、 1和2響應(yīng)于實時模式接收時鐘相位(RCK8[i]UVE)而被計數(shù)并且脈沖3、4、5、6、7等響應(yīng)于 PTC模式接收時鐘相位(RCK8[i]PTC)而被計數(shù)。實時模式時鐘和PTC模式時鐘中的被抑制脈沖以灰色陰影778示出。注意,PTC模式時鐘被示為與實時模式時鐘并發(fā)地切換,用于展示兩個時鐘相位之間的偏移。事實上,只有凈時鐘結(jié)果RCK8[i]NET出現(xiàn)在RCK8[i]時鐘線上。包括被抑制矮脈沖780在內(nèi)的凈被抑制脈沖還在781以灰色示出。最后,為了避免在從PTC模式到實時模式的返回相位跳躍中的矮脈沖,如在782所示執(zhí)行另一單個PCKl周期時鐘停止操作。圖16A至圖16F涉及用于執(zhí)行周期性定時校準(zhǔn)的備選方式,該周期性定時校準(zhǔn)支持無時鐘停止過程的無毛刺相位躍變。一般而言,備選方法涉及排除任意相位躍變的完全不同的時鐘漂移檢測,其有利于在進入或退出PTC模式的任何轉(zhuǎn)變中的一個或更多個半位時間(或半單元間隔(UI))相位跳躍。如下文所述,通過將每個半UI相位跳躍限制為向領(lǐng)先于原先時鐘相位半個UI的新時鐘相位的轉(zhuǎn)變,確保了所有時鐘脈沖持續(xù)至少半個UI,因此不短于RCK8[i]時鐘脈沖的脈沖寬度。最后,在一個實施方式中,從PTC模式的退出涉及在連續(xù)內(nèi)核時鐘周期中執(zhí)行的一系列3個半UI相位跳躍,并且從而在進入或者退出PTC模式的轉(zhuǎn)變中實現(xiàn)兩個單元間隔G*0.5UI = 2UI)的總控制器端相位提前。因此,為了維持相對于存儲器端成幀和解成幀邏輯的分組成幀同步,存儲器控制器在從PTC模式退出時將成幀時鐘延遲兩個單元間隔(兩個位時間)。圖16A圖示了基于在數(shù)據(jù)眼之間的轉(zhuǎn)變處而不是在眼打開其自身期間捕獲的信號傳輸波形的采樣進行的周期性定時校準(zhǔn)。一般而言,傳入的一系列數(shù)據(jù)值可以響應(yīng)于在數(shù)據(jù)眼中點處的接收時鐘信號(RCK)進行采樣,以產(chǎn)生一系列對應(yīng)于傳達的數(shù)據(jù)值(屯、 di+1、di+2、di+3···)的數(shù)據(jù)采樣(Si、Si+1、Si+2、Sp3…)。此外,通過對信號傳輸波形進行過采樣,附加地捕獲在數(shù)據(jù)眼之間的轉(zhuǎn)換(沿)處的采樣(或“沿采樣”)(^、4+1、 2、 廣·),相位信息可以在每當(dāng)沿采樣并不與之前或后續(xù)的數(shù)據(jù)采樣匹配時獲得。更具體地,由于單位間隔根據(jù)定義為信號傳輸波形中連續(xù)沿之間的時間,因此如果每單元間隔對波形采樣兩次——響應(yīng)于采樣時鐘信號采樣一次以生成數(shù)據(jù)采樣并且響應(yīng)于采樣時鐘(或沿時鐘)的半UI移位版本再采樣一次以生成沿采樣——則在事實上沿采樣與其之前或隨后數(shù)據(jù)采樣之間的不一致是如下指示即,在信號傳輸波形中發(fā)生了轉(zhuǎn)變(從“1”到“0”或相反的轉(zhuǎn)變),以及相對于理想的沿采樣點分別過晚地或過早地捕獲了沿采樣。該結(jié)果在圖16A中由兩個早/晚不等式給出如果ei不等于Si,則采樣是在從Si到的轉(zhuǎn)變之后被捕獲的并且因此過晚;如果ei不等于si+1,則采樣是在從Si到si+1的轉(zhuǎn)變之前被捕獲的并且因此過早。因此,可以通過確定在給定時間間隔中(或者預(yù)定數(shù)目的沿采樣中)獲得的過早/過晚指示中的大多數(shù)指示出沿時鐘(因此采樣時鐘)相對于理想采樣點(此處過早/過晚指示處于平衡)是過早還是過晚,并且相應(yīng)地調(diào)節(jié)沿相位及采樣時鐘來生成相位錯誤信息。在一個實施方式中,上述過早/過晚確定在周期性定時校準(zhǔn)(PTC)操作期間實現(xiàn), 其無需過采樣,并且通過發(fā)射已知數(shù)據(jù)模式并且通過使用半UI移位的接收時鐘(即,沿時鐘)生成對應(yīng)沿采樣來替代。圖16B圖示了相位錯誤檢測器801的實施方式,該相位誤差檢測器801在異NOR(XNOR)門803中對一組沿采樣^e1…^v1)與已知數(shù)據(jù)采樣(dQ、cV·· C^pdn)進行比較,并且將所得的采樣過早/采樣過晚(sE/sL)供應(yīng)給表決邏輯804。在一個實施方式中,表決邏輯是組合邏輯電路,該組合邏輯電路根據(jù)過早指示還是過晚指示占優(yōu)(構(gòu)成大多數(shù)表決)來生成相位遞增/遞減信號(“增/減”),并且輸出該遞增/遞減信號來更新接收時鐘信號的對齊計數(shù)。圖16C圖示了執(zhí)行用于在控制器端漂移補償解串行化器的周期性定時校準(zhǔn)期間實現(xiàn)相位更新的示例性操作序列。起始于821,接收時鐘被相位提前半個UI (0. 5UI)。此后, 開始預(yù)定(或可預(yù)測)測試數(shù)據(jù)模式的存儲器端發(fā)射。例如在一個實現(xiàn)方式中,向存儲器設(shè)備發(fā)布側(cè)鏈路命令用以開始測試模式發(fā)射。備選地,可將存儲器設(shè)備置于上文所述的環(huán)回模式,并且將測試模式從存儲器控制器發(fā)射至存儲器設(shè)備繼而在環(huán)回操作中將其從存儲器設(shè)備重新發(fā)射至存儲器控制器。無論在哪種情況中,在823處,存儲器控制器利用半UI移位的接收時鐘對傳入的測試模式進行采樣,以在825處生成沿采樣序列。在決策框827處對沿采樣進行評估,以確定是時鐘過早指示(ei O (Ii)還是時鐘過晚指示(ei <>di+1)占優(yōu)。如果時鐘過早指示構(gòu)成大多數(shù),則接收時鐘被認(rèn)為相對于期望的采樣點過晚,并且對應(yīng)的對齊計數(shù)在8 處被遞減以提前時鐘相位。相反地,如果時鐘過晚指示構(gòu)成大多數(shù),則接收時鐘被認(rèn)為相對于期望的采樣點過早,并且對應(yīng)的對齊計數(shù)在8 處被遞增以推遲時鐘相位。此后,接收時鐘在831處被提前1.5UI來恢復(fù)預(yù)校準(zhǔn)相位。在一個實施方式中,該相位提前由3個0. 5UI相位提前操作的序列實現(xiàn),以用于恢復(fù)如下文關(guān)于圖16D和圖16E所述的預(yù)校準(zhǔn)相位。最終,在833處,在成幀時鐘發(fā)生器中引入2位時間延遲來對由于接收時鐘的凈2UI相位提前而產(chǎn)生的附加脈沖進行補償。關(guān)于圖16F對該操作進行進一步詳細描述。圖16D圖示了時鐘相移電路的實施方式,該時鐘相移電路響應(yīng)于相位提前信號 ("AdvO. 5UI”)提供了無毛刺0. 5UI相位提前。如圖所示,該電路包括差分沿觸發(fā)的觸發(fā)器841、843的環(huán)耦合對,該差分沿觸發(fā)的觸發(fā)器841、843分別由位速率接收時鐘(RCK8[i]) 的上升沿和下降(正向和負向)沿來鐘控。正向沿觸發(fā)的觸發(fā)器841的反相輸出和非反相輸出耦合到負向沿觸發(fā)的觸發(fā)器843的對應(yīng)的反相輸入和非反相輸入,同時負向沿觸發(fā)的觸發(fā)器843的反相輸出和非反相輸出交叉耦合到正向沿觸發(fā)的觸發(fā)器841的非反相輸入和反相輸入。通過該布置,正向沿觸發(fā)的觸發(fā)器841的正向(非反相)輸出和負向(反相) 輸出響應(yīng)于位速率時鐘(RCK8[i])的每個上升沿轉(zhuǎn)變,每兩個位時間循環(huán)一次,同時負向沿觸發(fā)的觸發(fā)器843的正向輸出和負向輸出響應(yīng)于位速率時鐘的每個下降沿轉(zhuǎn)變,每兩個位時間循環(huán)一次,但是相對于正向沿觸發(fā)的觸發(fā)器841的輸出而言處于正交關(guān)系(半UI偏移)。因此,如圖16E中所示,生成4個半位速率時鐘信號iCK_P*iCK_N(正向和負向“同相”時鐘)和qCK_P和qCK_N(正向和負向“正交”時鐘),由2UI間隔(即,半位速率時鐘周期的一個周期)中的半UI相位偏移進行相位分發(fā)。如圖16D所示,該4個時鐘信號被供應(yīng)到多路復(fù)用器847的輸入端口并且響應(yīng)于2位(模-4)計數(shù)器845的輸出而被選擇用于輸出。在一個實施方式中,計數(shù)器845實現(xiàn)為格雷碼計數(shù)器(例如,計數(shù)序列=00、01、11、 10,00···)來避免輸出毛刺并且響應(yīng)于相位提前信號(AdvO. 5UI)被提前以選擇序列中的不同時鐘信號,以用于實現(xiàn)從一個半位速率時鐘到下一個半位速率時鐘的相位跳躍。通過該操作,并且通過將每個相位跳躍限制為從一個半位速率時鐘到該半位速率時鐘的提前了半個UI的實例的跳躍(S卩,從iCK_P到qCK_N、從qCK_N到iCK_N、從iCK_N到qCK_N并且最終從qCK_P回到iCK_P,如箭頭850所示),確保了最差情況(最短持續(xù)時間)矮脈沖的持續(xù)時間至少為0. 5UI,如在851處和853處所示,而無論提前信號何時遞增。因此,通過確保所有邏輯電路都能夠確定性地響應(yīng)間隔開0. 5UI的時鐘沿(即,能夠由數(shù)據(jù)速率頻率時鐘進行鐘控),確保了決定性、無毛刺電路操作。仍參考圖16D,可以看出從給定的半位速率時鐘到半UI延遲時鐘的返回0. 5UI相位跳躍(即,如通常期望用以在周期性定時校準(zhǔn)完成之后恢復(fù)實時操作那樣)不產(chǎn)生相同的無毛刺時鐘結(jié)果。即,取決于相位跳躍何時開始,可能產(chǎn)生不確定持續(xù)時間的矮脈沖。在一個實施方式中,通過以在連續(xù)內(nèi)核時鐘周期中執(zhí)行的3個附加的半UI相位跳躍序列(總長1.5UI)實現(xiàn)到原始(預(yù)PTC)時鐘的返回來避免這樣的矮脈沖。最終,由于4個0.5UI 相位提前(一個用于在PTC期間提供沿時鐘,3個用于恢復(fù)數(shù)據(jù)采樣時鐘相位)的凈效應(yīng)是用于將由此產(chǎn)生的時鐘的相位提前2個單位間隔,用于生成位成幀時鐘的計數(shù)器電路被延遲2個單位間隔來保持相對于存儲器端分組成幀的同步。該效應(yīng)在圖16F中概念性地示出,該圖示出了 4個半UI相位跳躍的序列產(chǎn)生相對于相配存儲器端時鐘(MCK4)的控制器端時鐘(RCK4)中的兩個附加位定時沿。在一個實施方式中,在圖3A的解串行化器中提供成幀時鐘延遲電路,以在從PTC模式退出時從用于生成成幀時鐘信號RCKl和FCKl的模-8 計數(shù)器中減2,從而恢復(fù)正確的分組成幀邊界。返回圖16D,可以看出相位躍變電路的一個結(jié)果是產(chǎn)生半位速率接收時鐘 RCK4[i]。在一個實施方式中,通過修正控制器端串行化器/解串行化器電路,以響應(yīng)于半位速率時鐘的上升沿和下降沿兩者鐘控輸入/鐘控輸出數(shù)據(jù)來適應(yīng)該結(jié)果。例如在一個實施方式中,圖4A和圖4B的半位速率串行化器/解串行化器電路在存儲器控制器內(nèi)實現(xiàn),從而應(yīng)用對齊計數(shù)控制的分組成幀時鐘來替代MCKl。雖然圖16A至圖16F已關(guān)于控制器端接收時鐘定時進行了描述,但是也可以執(zhí)行相配的0. 5UI相位跳躍操作(和發(fā)射時鐘生成電路)來實現(xiàn)發(fā)射時鐘相位的周期性定時校準(zhǔn)。例如,通過相位提前發(fā)射時鐘相位0. 5UI,并且隨后接收所產(chǎn)生的存儲器端捕獲的沿采樣(例如,經(jīng)由環(huán)回),可以做出相同的遞增/遞減決策,在該情況中,如果沿采樣指示過早存儲器端采樣實例,則提前發(fā)射時鐘相位(即,提前數(shù)據(jù)相位并有效地推遲存儲器端采樣實例);以及如果沿采樣指示過晚存儲器端采樣實例,則遞減發(fā)射時鐘相位。類似地,在從 PTC退出時,發(fā)射時鐘的相位可以在一系列0. 5UI相位跳躍中被提前1. 5UI,以恢復(fù)(現(xiàn)在根據(jù)沿漂移而調(diào)節(jié)的)預(yù)校準(zhǔn)發(fā)射相位。最終,控制器端解成幀時鐘可以被延遲2個計數(shù), 以對由于4個0. 5UI相位跳躍而產(chǎn)生的(相對于存儲器端定時的)兩個附加定時沿進行校正。具有低功率時鐘停止模式的存儲器系統(tǒng)的系統(tǒng)應(yīng)用具有低功率時鐘停止模式的存儲器系統(tǒng)到此已經(jīng)在存儲器控制器和單個存儲器設(shè)備的上下文中進行了描述。雖然此類緊密耦合控制器/存儲器系統(tǒng)可以用于多種移動應(yīng)用,但是單個存儲器控制器集成電路(控制器IC)可以備選地對布置在各種架構(gòu)中的多個存儲器設(shè)備(存儲器IC)進行控制。此外,可以在單個IC中實現(xiàn)多個存儲器控制器信道, 每個存儲器控制器信道控制單獨一組一個或多個存儲器IC,并且從而允許單個時鐘電路生成針對多個控制器端I/O電路和開環(huán)存儲器端時鐘分發(fā)電路的時鐘信號。圖17A圖示了具有單個控制器IC 751和多個存儲器1075^-755^的可暫停時鐘存儲器系統(tǒng)750的實施方式。在所示實施方式中,存儲器設(shè)備(統(tǒng)稱為75 布置在存儲器模塊753上(該存儲器模塊通常為如下電路板其具有用于到底板或母板的可移除連接的沿連接器,并且因此允許存儲器容量在插入附加的存儲器模塊時擴展),并且個別地包括如圖2A所示的I/O接口和開環(huán)時鐘分發(fā)布置。在該情況中,所示出的每個信號傳輸鏈路群組 (752)可以包括存儲器控制器與存儲器設(shè)備中的相應(yīng)一個存儲器設(shè)備之間的點到點連接, 并且可以包括專用時鐘、CA和數(shù)據(jù)鏈路(以及數(shù)據(jù)屏蔽——如果需要的話)。備選地,可以向存儲器模塊的所有存儲器設(shè)備分發(fā)某些或所有信號傳輸鏈路(例如,以多點下傳形式耦合到所有存儲器設(shè)備的時鐘鏈路,和/或以多點下傳形式耦合到所有存儲器設(shè)備的一個或多個命令鏈路)。另外,每個信號傳輸鏈路可以耦合到多個存儲器設(shè)備(例如,數(shù)據(jù)鏈路耦合到多個存儲器模塊上的一部分存儲器設(shè)備,如數(shù)據(jù)鏈路W到N-1]耦合到多個存儲器模塊753中的每個存儲器模塊上的第一存儲器IC,數(shù)據(jù)鏈路[N+1到2N]耦合到多個存儲器模塊中的每個存儲器模塊上的第二存儲器IC,等等),從而建立多點下傳數(shù)據(jù)和/或命令路徑。在后一種情況下,根據(jù)針對給定的存儲器訪問事務(wù)而選定的存儲器模塊(或者從相同模塊上的兩個或更多個這樣的群組中選擇的存儲器設(shè)備群組),可能適用附加的定時補償值。在該情況中,分組調(diào)節(jié)值、位調(diào)節(jié)值和相位調(diào)節(jié)值可以動態(tài)地切換——這取決于給定存儲器訪問事務(wù)所針對存儲器設(shè)備群組,其中針對每個群組保持單獨的對齊寄存器集。圖17B圖示了另一存儲器系統(tǒng)實施方式,在該情況中,具有實現(xiàn)與圖2A中所示存儲器端I/O接口對應(yīng)的接口 777的模塊安裝的緩沖器IC 775。通過該布置,可以在存儲器控制器771與緩沖器IC 775之間實現(xiàn)具有時鐘停止低功率模式的高速信號傳輸系統(tǒng),其中更常規(guī)的接口 7 實現(xiàn)在緩沖器IC與布置在存儲器模塊773上的緩沖器IC 775旁邊的存儲器設(shè)備781^-781^,781^781^之間。例如,在一個實施方式中,命令/地址值不僅包括組地址、行地址和列地址,還包括緩沖器IC 775向其轉(zhuǎn)發(fā)命令的個別存儲器設(shè)備781、782(或存儲器設(shè)備群組)的地址。緩沖器IC可以附加地包括數(shù)據(jù)輸入/輸出緩沖器,用于對用以最終向選定地址的存儲器設(shè)備(或存儲器設(shè)備群組)分發(fā)的傳入的寫入數(shù)據(jù),以及將要向存儲器控制器轉(zhuǎn)發(fā)的讀出數(shù)據(jù)進行排隊。作為示例,在一個實施方式中,緩沖器IC到存儲器設(shè)備接口是不需要存儲器上PLL/DLL用來維持鏈路完整性的相對慢的信號傳輸接口,或者可以使用標(biāo)準(zhǔn)的基于選通脈沖的信號傳輸來實現(xiàn)。分級功率模式在一個實施方式中,除上文描述的活動操作模式(活動模式)和時鐘停止低功率模式以外,上文所述的均步低功率信號傳輸系統(tǒng)支持兩個其他功率模式功率降低模式,其中信號發(fā)射器和接收器電路中的偏置電流源被關(guān)閉;以及深度功率降低模式,其中控制器端PLL(圖2A的元件161)可以隨同控制器內(nèi)核中的邏輯電路一起被禁用。在所有功率模式之間的轉(zhuǎn)變可以由上文所述的功率模式邏輯響應(yīng)于來自控制器內(nèi)核的命令流量進行管理。 功率模式(此處還被稱作功率狀態(tài))可以用于以增加的退出延遲來換取降低的功耗。以下表格(表1)總結(jié)了在一個實現(xiàn)方式中的存儲器控制器功率狀態(tài)的性能,其示出了活動模式 (P4)以及3個低功率模式
權(quán)利要求
1.一種集成電路存儲器設(shè)備,包括時鐘輸入,用于接收第一時鐘信號;時鐘接收器,用于接收所述第一時鐘信號;信號傳輸電路,用于從所述時鐘接收器接收所述第一時鐘信號,以及用于響應(yīng)于所述第一時鐘信號的轉(zhuǎn)變從所述集成電路存儲器設(shè)備輸出數(shù)據(jù)信號,所述第一時鐘信號具有針對以所述數(shù)據(jù)信號傳達的數(shù)據(jù)的每個位的相應(yīng)轉(zhuǎn)變;以及控制電路,用于響應(yīng)于來自存儲器控制器的控制信號而禁用所述時鐘接收器的操作。
2.根據(jù)權(quán)利要求1所述的集成電路存儲器設(shè)備,其中以所述數(shù)據(jù)信號傳達的數(shù)據(jù)的每個位在相應(yīng)的位時間內(nèi)在所述集成電路存儲器設(shè)備的輸出處有效,并且所述數(shù)據(jù)信號與所述第一時鐘信號之間的相位偏移被允許漂移至少所述位時間。
3.根據(jù)權(quán)利要求1所述的集成電路存儲器設(shè)備,其中所述第一時鐘信號接收自所述存儲器控制器。
4.根據(jù)權(quán)利要求1所述的集成電路存儲器設(shè)備,進一步包括命令接口,用于接收從所述存儲器控制器向所述存儲器設(shè)備傳達存儲器訪問請求的一個或多個命令信號;以及命令信號接收器,用于放大所述一個或多個命令信號,其中用于響應(yīng)于來自所述存儲器控制器的所述控制信號而禁用所述時鐘接收器的操作的所述電路包括用于響應(yīng)于所述控制信號而禁用所述命令信號接收器的操作的電路。
5.根據(jù)權(quán)利要求1所述的集成電路存儲器設(shè)備,其中所述時鐘接收器包括電流源,用于建立偏置電流,并且所述控制電路包括用于禁用所述偏置電流的流動的電路。
6.根據(jù)權(quán)利要求1所述的集成電路存儲器設(shè)備,進一步包括多個接收器,用于接收經(jīng)由多個數(shù)據(jù)鏈路接收的相應(yīng)數(shù)據(jù)信號;并且其中所述控制電路包括用于在第一間隔期間使得所述接收器進入降低功率模式的電路,在所述第一間隔中沒有數(shù)據(jù)信號要經(jīng)由所述數(shù)據(jù)鏈路接收。
7.根據(jù)權(quán)利要求6所述的集成電路存儲器設(shè)備,進一步包括多個發(fā)射器,用于經(jīng)由所述多個數(shù)據(jù)鏈路輸出相應(yīng)的數(shù)據(jù)信號,所述多個發(fā)射器包括所述信號傳輸電路,用于從所述時鐘接收器接收所述第一時鐘信號以及用于輸出數(shù)據(jù)信號;并且其中所述控制電路包括用于在第二間隔期間使得所述發(fā)射器進入降低功率模式的電路,在所述第二間隔中沒有數(shù)據(jù)信號要經(jīng)由所述數(shù)據(jù)鏈路輸出。
8.根據(jù)權(quán)利要求6所述的集成電路存儲器設(shè)備,其中所述控制電路包括用于禁用所述接收器內(nèi)的偏置電流以在所述第一間隔期間使得所述接收器進入降低功率模式的電路。
9.根據(jù)權(quán)利要求6所述的存儲器設(shè)備,進一步包括命令接口,用于接收以下存儲器訪問命令,包括(i)存儲器寫入命令,所述命令指示在其中數(shù)據(jù)信號要經(jīng)由所述數(shù)據(jù)鏈路在所述存儲器設(shè)備內(nèi)接收并且要在所述接收器內(nèi)放大的對應(yīng)間隔,以及(ii)存儲器讀取命令,所述命令指示在其中數(shù)據(jù)信號要在所述發(fā)射器內(nèi)放大并且要經(jīng)由所述數(shù)據(jù)鏈路從所述存儲器設(shè)備輸出的對應(yīng)間隔。
10.根據(jù)權(quán)利要求9所述的存儲器設(shè)備,其中用于在第一間隔期間使得所述接收器進入降低功率模式的所述控制電路包括用于在沒有接收到與所述第一間隔對應(yīng)的存儲器寫入命令時使得所述接收器進入降低功率模式的電路。
11.根據(jù)權(quán)利要求10所述的存儲器設(shè)備,其中用于在第二間隔期間使得所述發(fā)射器進入降低功率模式的所述控制電路包括用于在確定沒有接收到與所述第一間隔對應(yīng)的存儲器讀取命令時使得所述發(fā)射器進入降低功率模式的電路。
12.—種存儲器控制器,包括功率模式邏輯,用于選擇時鐘生成電路來向存儲器設(shè)備輸出第一時鐘信號;驅(qū)動器電路,用于向存儲器設(shè)備輸出第一定時信號,所述第一定時信號用于定時數(shù)據(jù)信號從所述存儲器設(shè)備向所述存儲器控制器的發(fā)射;控制電路,用于在其中沒有數(shù)據(jù)信號要經(jīng)由所述數(shù)據(jù)鏈路接收的第一間隔期間使得所述接收器進入降低功率模式,以及在其中沒有數(shù)據(jù)信號要經(jīng)由所述數(shù)據(jù)鏈路輸出的第二間隔期間使得所述發(fā)射器進入降低功率模式;并且其中以所述輸出數(shù)據(jù)信號傳達的數(shù)據(jù)的每個位在相應(yīng)的位時間內(nèi)在所述集成電路存儲器設(shè)備的輸出處有效,并且所述輸出數(shù)據(jù)信號與所述第一時鐘信號之間的相位偏移被允許漂移至少所述位時間。
13.根據(jù)權(quán)利要求12所述的存儲器控制器,其中所述控制電路包括用于在存儲器訪問操作之間的空閑期禁用所述第一定時信號的切換以降低所述存儲器設(shè)備內(nèi)的功耗的電路。
全文摘要
在低功率信號傳輸系統(tǒng)中,集成電路設(shè)備包括開環(huán)時鐘分發(fā)電路和發(fā)射電路,它們協(xié)同操作以支持未伴隨源同步定時參考的信息承載符號的高速發(fā)射。開環(huán)時鐘分布電路響應(yīng)于外部供應(yīng)的時鐘信號生成發(fā)射時鐘信號,并且發(fā)射電路響應(yīng)于發(fā)射時鐘信號的轉(zhuǎn)變向外部信號線上輸出符號序列。每個符號在符號時間內(nèi)在發(fā)射電路的輸出處有效,并且允許發(fā)射時鐘信號與外部供應(yīng)的時鐘信號之間的相位偏移漂移至少該符號時間。
文檔編號G11C8/00GK102257571SQ200980151566
公開日2011年11月23日 申請日期2009年7月9日 優(yōu)先權(quán)日2009年1月12日
發(fā)明者F·A·韋爾, J·W·鮑爾頓, R·E·帕爾默 申請人:拉姆伯斯公司