專利名稱：用以在ddr dram寫入期間三態(tài)控制未使用數據字節(jié)的方法、系統(tǒng)及設備的制作方法
技術領域：
本發(fā)明大體涉及內存處理，尤其涉及一種使用數個雙倍數據率(DDR)內存的方法、系統(tǒng)及設備。
背景技術：
雙倍數據率(DDR)動態(tài)隨機存取內存(DRAM)為一種使用于裝置中的內存集成電路以達成兩倍于先前單倍數據率DRAM的頻寬。這是藉由兩次唧取(亦即，在時鐘訊號的升緣及降緣都傳輸數據)而不增加相關的時鐘頻率來實現。雙直列內存模塊(DIMM)為包含一序列的動態(tài)隨機存取內存集成電路的內存模塊?；贒DR-DRAM的DIMM具有兩倍于時鐘速率的數據。這可藉由時鐘控制數據選通(data strobe)的升緣及降緣來達成。目前對于雙倍數據率(DDR)雙直列內存模塊(亦即，DDR DIMM))的寫入交易，期望所有數據驅動器在寫入操作期間可傳送。在寫入操作期間，所有傳送器(亦即，數據驅動器)能起作用，即使在此類操作期間沒有使用所有的數據驅動器。因此，對于DDR DIMM的寫入交易，會期望所有的數據驅動器為可傳送，因而不必要地消耗電力。這導致浪費電力，而為現今集成電路及裝置的關鍵問題。此外，目前的低功率DDR設計可能沒有與DDR接收器關連的端子。此類DDR設計仍送出數據位，即使該等數據位被內存屏蔽及儲存。不過，有些圖形DDR(⑶DR)被組態(tài)成在接收器側具有上拉以供電的端子。這些⑶DR裝置在寫入操作期間常包含所有的數據驅動器。在GDDR裝置中，如果接收端子被組態(tài)成只有上拉(或只有下拉)時，會讓驅動器在驅動1時(或在下拉的情形下為0)開通，以使該裝置不浪費電力，因為該驅動器及端子被拉往相同的方向。在此類GDDR裝置中，GDDR也有可能三態(tài)控制(亦即，關閉)數據驅動器， 而不是在功率上拉端子的過程中驅動1，或接地下拉端子的過程中驅動0。因此，對于有供電端子的⑶DR裝置，驅動1可導致零I/O耗電量。不過，至于DDR裝置，在DDR接收器終止供電時，驅動1的此種方法不會導致此類DDR裝置的零耗電量。由于使用DDR內存的許多裝置為電池供電型，因此除了其它事項以外，亟須更有效地減少耗電量以便，例如，增加此類裝置的電池壽命。


由以下的說明及附圖可更加明白本內容，其中相同的元件符號表示相似的元件。第1圖的例示方塊圖顯示經組態(tài)成在雙倍數據率(DDR)內存交易期間可節(jié)省電力的內存接口電路系統(tǒng)。第2圖的例示方塊圖顯示經組態(tài)成在DDR內存交易期間可節(jié)省電力的內存接口電路系統(tǒng)的另一具體實施例。第3圖顯示用于實現內存接口電路系統(tǒng)的電路級描述。第4圖以流程圖顯示控制內存中的數據字節(jié)的方法。
第5圖以流程圖顯示用以控制內存中的數據字節(jié)的另一方法。第6圖顯示例示的處理裝置中可用來實現描述于本文的技術的區(qū)塊。
具體實施例方式在一實施例中，內存接口電路包含多個數據總線驅動器與經設計成可被操作以回應寫入驅動器屏蔽信息的邏輯。若需要，可將該等總線寫入驅動器及邏輯實現于個別的集成電路。該等總線驅動器經設計成可回應寫入操作。也可將該邏輯設計成在寫入操作期間基于寫入驅動器屏蔽信息可選擇性地去能該等數據總線驅動器中的任一者。也揭示相關的方法。除了其它的優(yōu)點以外，該內存接口電路、方法及系統(tǒng)所消耗的電力小于使用雙倍數據率(DDR)內存的習知內存接口電路、方法及系統(tǒng)。在一實施例中，藉由判斷那些數據總線驅動器實際需要傳送以及那些數據總線驅動器不需要傳送，使得該內存接口電路可減少在DDR寫入操作時的耗電量。在一實施例中，可提供至少一個選通驅動器(strobe driver)以產生該寫入操作的預定時鐘間隔的選通信號。可提供至少一數據屏蔽驅動器用來接收寫入驅動器屏蔽信息及產生判斷那些數據字節(jié)要屏蔽的輸出。每個數據屏蔽驅動器可耦合至邏輯模塊。該邏輯模塊則可選擇該等數據總線驅動器中的至少一者。在一實施例中，該邏輯模塊包含或門結構。該或門結構包含各自具有回應寫入驅動器屏蔽信息的輸入端的多個或門。每個或門的輸出端可耦合至各自的總線驅動器。在一實施例中，多個DDR接收器可被操作以耦合至該等數據總線驅動器，使得該等DDR接收器中的每一個具有經組態(tài)成包含至少一上拉電阻器及至少一下拉電阻器的輸入端，以產生中點端子結構(mid-point termination structure)。該中點端子結構造成每個DDR接收器中的對應者在沒有寫入操作下被拉高，及/或該中點端子結構造成每個DDR 接收器中的對應者在寫入操作期間被拉低。一種包含該內存接口電路的裝置，以及可為無線手持裝置或任何適當的裝置。在本文中所使用的術語“電路”或“模塊”可包括電子電路、執(zhí)行一或更多軟件或韌體程序的一或更多處理器(例如，共享、專用或一群處理器，例如但不限于微處理器、DSP或中央處理單元)及內存、組合邏輯電路、ASIC、及/或提供提及功能性的其它適當組件。藉由減少電力至減少的所欲電力水平，包括使它失效的水平，則“電路”或“模塊”可“關機”。 同樣，藉由增加供電至致使它可操作的水平，則“電路”或“模塊”可“開機”。另外，本技藝一般技術人員應了解，“電路”或“模塊”的操作、設計及組織可用硬件描述語言來描述，例如 Veri log , VHDL、或其它適當的硬件描述語言。圖1的例示方塊圖顯示經組態(tài)成在雙倍數據率(DDR)內存交易期間可節(jié)省電力的內存接口電路系統(tǒng)100。該系統(tǒng)100可視需要在設備102中操作，例如膝上計算機、服務器、手持裝置(例如，個人數字助理、行動電話、視訊播放器)、或任何適當設備。也可將系統(tǒng) 100組態(tài)成埋入設備102的集成電路104。因此，系統(tǒng)100的揭示內容在此是描述在DDR內存交易期間節(jié)省電力的技術，例如，藉由在DDR內存寫入交易期間三態(tài)控制未使用數據總線驅動器。這可用內存接口電路108來實現，其包含經設計成可回應寫入操作的多個數據總線驅動器。內存接口電路108可包含DDR內存控制器110與DDR I/O收發(fā)器區(qū)塊112。DDR內存控制器110及DDR I/O收發(fā)器區(qū)塊112經由總線107可被操作為相互耦合?？衫斫獾氖?，圖形DDR(⑶DR) I/O收發(fā)器可與DDR I/O收發(fā)器區(qū)塊112互換。在一具體實施例中，可將DDR內存控制器110組態(tài)成經設計成可被操作以回應寫入驅動器屏蔽信息的邏輯模塊120。可將此邏輯模塊120組態(tài)成可致能系統(tǒng)100以達成DDR寫入操作期間的節(jié)電。 例如，邏輯模塊120可操作以在寫入操作期間基于寫入驅動器屏蔽信息來去能多個數據總線驅動器中的任一者?？蓪⑦壿嬆K120組態(tài)成可在寫入操作期間基于寫入驅動器屏蔽信息判斷多個數據總線驅動器中那些要致能。該寫入驅動器屏蔽信息用來判斷那些數據總線驅動器需要傳送(亦即，寫入內存)，以及那些數據總線驅動器不需要傳送。在操作時，與數據總線驅動器關連的寫入驅動器屏蔽信息在該數據總線驅動器被屏蔽(亦即，不寫到內存)時可驅至高位。此外，與數據總線驅動器關連的寫入驅動器屏蔽信息在該數據總線驅動器被組態(tài)成可寫到內存時可驅至低位。然后，該寫入驅動器屏蔽信息在寫入操作期間可用來關閉(亦即，三態(tài)控制)與DDR I/O收發(fā)器區(qū)塊112關連的選定I/O驅動器。這導致在雙倍數據率(DDR)內存交易(例如，寫入交易)期間可省電。除了與系統(tǒng)100有關的其它組件以外，內存客戶端106可經由總線105連接至內存接口 108，以便協助操作通訊。內存客戶端106可組態(tài)成中央處理單元(CPU)核心、圖形處理單元(GPU)核心、微控制器、及其部份或需要存取內存的任何適當結構。下文會詳述內存客戶端106(例如，處理器)與和系統(tǒng)有關的其它組件的接口。內存接口電路108經由總線109可被操作以耦合至DDR內存114。DDR內存114 可包含可用于裝置(例如，計算機、行動電話、數字音響播放器、手持裝置、等等)的內存集成電路。對于與內存芯片及內存模塊有關的特征，DDR內存114內的組件遵守JEDEC標準。 DDR內存114可包含經由總線109接收傳送自DDR I/O收發(fā)器區(qū)塊112的數據/信息的DDR I/O收發(fā)器區(qū)塊116。DDR I/O收發(fā)器區(qū)塊116在輸入處也可包含電阻器端子結構。該等結構可組態(tài)為中點端子結構。中點端子結構在DDR I/O接收輸入處可有助于改善寫入操作在DDR內存交易期間的訊號完整性。這使得系統(tǒng)100的DDR內存交易有優(yōu)于先前習知單倍數據率交易的改進，例如，藉由通過兩次唧取而不增加時鐘頻率來達成幾乎兩倍的頻寬。兩次唧取可要求在給定時鐘訊號的升緣及降緣傳輸數據。DDR I/O收發(fā)器區(qū)塊116可經由總線111與內存單元(memory cell) 118建立接口以便協助DDR內存114的操作。此類內存單元的組態(tài)為本技藝所習知。例如，內存單元118沿著橫列(亦即，字符線(word lines)) 及直行(亦即，位線(bit lines))排列。該等內存單元的運作為可充電以產生1或0的電容集合。該等內存單元也可以8個位(1個字節(jié))的記憶塊為單位儲存數據。圖2的例示方塊圖顯示內存接口電路系統(tǒng)200的另一具體實施例，其經組態(tài)成例如，藉由在DDR內存寫入交易期間三態(tài)控制未使用數據字節(jié)可節(jié)省雙倍數據率(DDR)內存交易期間的電力。該系統(tǒng)200可視需要在設備202中操作，例如膝上計算機、服務器、手持裝置(例如，個人數字助理、行動電話、視訊播放器)、或任何適當設備。也可將系統(tǒng)200組態(tài)為設備202中的集成電路204。在此具體實施例中，除了與系統(tǒng)200有關的其它組件以外， 內存客戶端106可連接至DDR內存控制器210以協助操作通訊，。內存客戶端106可組態(tài)為中央處理單元(CPU)核心、圖形處理單元(GPU)核心、微控制器、及其部份或需要存取內存的任何適當結構。DDR內存控制器210包含經設計成可產生控制寫入操作的寫入驅動器屏蔽信息的多個數據總線驅動器。該寫入驅動器屏蔽信息用來判斷那些數據總線驅動器需要傳送(亦即，寫到內存)，以及那些數據總線驅動器不需要傳送。DDR內存控制器210也判斷要寫入那些字節(jié)數值。因此，當DDR內存控制器210判斷不經由選定數據總線驅動器來寫入時，DDR內存控制器210則可產生可操作以屏蔽該等數據總線驅動器的寫入驅動器屏蔽信息。因此，在操作時，與數據總線驅動器關連的寫入驅動器屏蔽信息在該數據總線驅動器被屏蔽(亦即，不寫到內存)時可驅至高位。此外，與數據總線驅動器關連的寫入驅動器屏蔽信息在該數據總線驅動器被組態(tài)成可寫到內存時可驅至低位。此外，在一具體實施例中，有助于系統(tǒng)200的節(jié)電特征的邏輯模塊120經組態(tài)成可位于DDR I/O收發(fā)器區(qū)塊212內。在此具體實施例中，邏輯120為DDR I/O收發(fā)器區(qū)塊 212的部件，而不是DDR內存控制器210 (如圖1所示)。DDR I/O收發(fā)器區(qū)塊212經由總線 207接收來自DDR內存控制器210的輸入控制信號。邏輯模塊120可設計成可被操作以回應由DDR內存控制器210產生的寫入驅動器屏蔽信息。該邏輯模塊120也可組態(tài)成可致能系統(tǒng)200達成DDR寫入操作期間的節(jié)電。例如，該邏輯可操作以在寫入操作期間基于寫入驅動器屏蔽信息來去能多個數據總線驅動器中的任一者。然后，該寫入驅動器屏蔽信息可用來關閉(亦即，三態(tài)控制)與DDR I/O收發(fā)器區(qū)塊212關連的選定I/O驅動器。這導致在雙倍數據率(DDR)內存交易(例如，寫入交易)期間可省電。當然，可將邏輯模塊120組態(tài)成基于寫入驅動器屏蔽信息在寫入操作期間可致能數據總線驅動器中的任一者。此外， DDR I/O收發(fā)器區(qū)塊212經由DDR總線209可被操作以耦合至DDR內存114。在說明圖1 時已描述DDR內存114的特征。圖3顯示用于實現內存接口電路系統(tǒng)的電路級描述的實施例，該內存接口電路系統(tǒng)可用來達成DDR內存交易期間的大幅節(jié)電。在此具體實施例中，系統(tǒng)300包含具有數個邏輯門120的內存控制器110，該等邏輯門120的輸入端接收寫入驅動器屏蔽信息，以及由與內存控制器110關連的緩存器區(qū)塊311產生的三態(tài)數據(亦即，三態(tài)1)。緩存器區(qū)塊311 保存數據、選通、及寫入驅動器屏蔽信息。該數據、選通及寫入驅動器屏蔽信息可由內存控制器110來產生。內存控制器110可接受來自與內存客戶端106(圖1)關連的不同組件的請求。然后，內存控制器110判斷那個組件可擦寫內存以及何時可進行該讀寫。內存控制器110也判斷是否要執(zhí)行讀取、寫入、不操作、或自刷新(self refresh)。邏輯門120可接收由與內存控制器110關連的三態(tài)邏輯(圖未顯示)所產生的三態(tài)輸入(亦即，三態(tài)1)。 該三態(tài)邏輯與寫入及讀取有關。然后，邏輯門120產生三態(tài)訊號，例如作為數據總線驅動器330的輸入的三態(tài)2。由邏輯門120輸出的三態(tài)訊號在寫入操作期間可致能數據總線驅動器330，以及在任何其它時候去能或三態(tài)控制數據總線驅動器330。在某些情形下，藉由在讀取期間讓數據總線驅動器330開通，數據總線驅動器330也可用來終止讀取。該三態(tài)邏輯可組態(tài)成位在數據總線驅動器330內或內存控制器內。邏輯門120經設計成可操作以回應寫入驅動器屏蔽信息。邏輯門120可組態(tài)成由各自具有寫入驅動器屏蔽信息作為輸入的多個或門構成的或門結構。每個或門可具有耦合至各自數據總線驅動器330的輸入端的輸出端。因此，寫入驅動器屏蔽信息與三態(tài)數據(亦即，三態(tài)1)的組合造成每個或門結構可產生作為各自數據總線驅動器330的輸入端(亦即，三態(tài)2)的輸出端。輸入由邏輯門 120(亦即，或門結構)產生的訊號(亦即，三態(tài)2)的每個數據總線驅動器330則可操作以在寫入操作期間去能選定的多個數據總線驅動器330。寫入驅動器屏蔽信息及三態(tài)信息可提供給每個數據總線驅動器330以便在數據總線驅動器330不寫到內存時去能各自的數據總線驅動器330。相較于每個數據總線驅動器330在寫入操作期間開通，這可提供一種方案使得控制器310能夠選擇那些數據總線驅動器330在寫入操作期間去能。此外，具有與三態(tài)1數據結合的寫入驅動器屏蔽信息有助于確保每個選定數據總線驅動器330在數據總線驅動器330去能時確實不耗電。這有助于減少整體系統(tǒng)300的耗電量。當然，可將邏輯門 120組態(tài)成在寫入操作期間可致能數據總線驅動器330中的任一者以便實現有助于節(jié)電的寫入驅動器屏蔽信息。此外，可將邏輯門的其它組態(tài)組態(tài)成可包含NAND、M)R、XN0R門或任何其它等價組合邏輯的任何組合以便使用寫入驅動器屏蔽信息實現在寫入操作期間去能或致能數據總線驅動器的所欲目標來達成節(jié)電。DDR I/O收發(fā)器區(qū)塊112可包含多個數據總線驅動器330、選通驅動器340及數據屏蔽驅動器350。在另一具體實施例中，DDR I/O收發(fā)器區(qū)塊312可組態(tài)有邏輯門120，如圖2所示。在操作時，可選擇數據屏蔽驅動器350中的至少一者來接收寫入驅動器屏蔽信息及產生輸出。此外，至少一個數據屏蔽驅動器350的輸入端可被操作以耦合至邏輯門120 的輸入端。此寫入驅動器屏蔽信息在邏輯門120上操作以協助選擇多個數據總線驅動器 330中的那一些需要屏蔽。提供數據屏蔽驅動器350的輸出以在內存輸出數據時指示有沒有寫入驅動器屏蔽信息。該數據屏蔽輸出送至DDR內存114，以通知它忽略(DM = 1)或寫入(DM = O)內存。此外，至少一選通驅動器340被組態(tài)成可以在寫入操作的預定時鐘間隔產生選通信號。該選通訊號用作時鐘以鎖存升緣及降緣上的數據。由于具有與DDR DRAM 關連的高速數據傳輸，因此，每個選通驅動器340可組態(tài)成登記正在時鐘兩緣上輸入或輸出的數據。每個選通驅動器340接收可由控制器110產生的選通訊號輸入及三態(tài)輸入。然后，選通驅動器的輸出可用來作為DDR I/O接收區(qū)塊316的輸入。DDR I/O收發(fā)器區(qū)塊116可由可被操作以各自耦合至多個數據總線驅動器330的多個DDR接收器360構成。數據選通驅動器340的輸出端可被操作以耦合至多個選通接收器370的輸入端。提供數個選通接收器370以藉由準確地接收與選通驅動器340關連的數據選通來協助DDR內存交易在高速數據傳輸期間的操作。數據屏蔽驅動器350的輸出端可被操作以耦合至數據屏蔽接收器380的輸入端。數據屏蔽接收器350經組態(tài)成可接收由數據屏蔽驅動器350所輸出的數據寫入驅動器屏蔽信息，其指示在內存輸出數據時有沒有寫入驅動器屏蔽信息。多個DDR接收器360、選通接收器370及數據屏蔽接收器380中的每一個具有組態(tài)成包括至少一上拉電阻器及至少一下拉電阻器的輸入端以產生中點端子結構。 藉由排除在目的地的電波(反射否則可能造成干擾)，使得此類中點端子結構有助于改善總線線路在操作期間的訊號完整性。盡管與每個驅動器及接收器關連的總線線路為16位寬的總線，然而也可考慮較大尺寸的總線，例如32位及64位寬的總線?，F在請參考圖4，其描述一種基于DDR寫入操作來控制內存中的數據字節(jié)的方法。 在一具體實施例中，于操作步驟402中，若需要，DDR內存控制器(110、210)可經組態(tài)以判斷何時需要DDR寫入操作。此外，在操作步驟404中，若需要，可將DDR內存控制器(110、 210)組態(tài)成可判斷那些字節(jié)要屏蔽。在操作步驟406中，基于字節(jié)屏蔽設定(byte mask setting)，DDR內存控制器110在寫入操作期間可去能多個DDR數據總線驅動器以回應寫入驅動器屏蔽信息(亦即，字節(jié)屏蔽設定)。如前述，也可經由組合門邏輯(combinatorial gate logic)將邏輯門組態(tài)成可操作寫入驅動器屏蔽信息以判斷多個DDR數據總線驅動器中那些要去能及/或致能。例如，考慮如圖3所示的電路組態(tài)。內存控制器110可接收來自與內存客戶端106(圖1)關連的至少一組件的請求以寫到內存。該請求可導致內存控制器110判定需要寫入操作。在此實施例中，內存控制器110可判定該寫入操作需要在數據總線驅動器330、331及332上操作。在數據總線驅動器330、331及332上操作表示在寫入操作期間打開數據總線驅動器330及331，以及關掉數據總線驅動器332。在此情況下，內存控制器110可決定送出“110”的字節(jié)屏蔽設定。因此，內存控制器110內的邏輯門120 可在數據總線驅動器330、331、332上操作以回應“110”的字節(jié)屏蔽設定。因此，基于“110” 的字節(jié)屏蔽設定，在寫入操作期間打開數據總線驅動器330、331同時選擇性地去能數據總線驅動器332。選定數據總線驅動器在寫入操作期間去能導致系統(tǒng)300減少它的耗電量。圖5以流程圖的形式顯示用以控制內存中的數據字節(jié)的另一方法。在一具體實施例中，于操作步驟502中，若需要，可將內存控制器組態(tài)成可判斷何時需要寫入操作。在操作步驟504中，基于字節(jié)屏蔽設定，該內存控制器在寫入操作期間可去能多個數據總線驅動器以回應寫入驅動器屏蔽信息(亦即，字節(jié)屏蔽設定)。該寫入驅動器屏蔽信息可透過總線傳送以去能數據總線驅動器，從而導致系統(tǒng)可減少耗電量。例如，再度考慮如圖3所示的電路組態(tài)。內存控制器110可接收來自與內存客戶端106(圖1)關連的至少一組件的請求以寫到內存。該請求可導致內存控制器110判定為需要寫入操作。在此情況下，內存控制器110可決定送出“110”的字節(jié)屏蔽設定，這意味在寫入操作期間打開數據總線驅動器 330及331，以及關掉數據總線驅動器332。因此，回應“110”的字節(jié)屏蔽設定，在寫入操作期間打開數據總線驅動器330及331同時選擇性地去能數據總線驅動器332。選定數據總線驅動器在寫入操作期間去能導致系統(tǒng)300可減少耗電量。請參考圖6，進一步描述可用來實現本發(fā)明的例示裝置600。再次參考圖1至3，裝置600或類似裝置可用來實現，例如，一個或多個系統(tǒng)100、200，接著可用來實現，例如，內存接口電路300。無論如何，裝置600都包含耦合至計算機可讀取媒體604的處理器602 (例如，內存客戶端106、206)。接著，計算機可讀取媒體604包含經儲存的可執(zhí)行指令616與數據618。在一具體實施例中，處理器602可包含一個或多個處理裝置，例如微處理器、微控制器、數字訊號處理器、或其組合，其能夠執(zhí)行儲存的指令616及操作儲存的數據618。同樣， 計算機可讀取媒體604可包含一個或多個裝置，例如CDR0M、RAM、其它形式的ROM、硬盤、分散內存、等等。顯示于圖6的處理器及儲存配置種類為本技藝一般技術人員所習知。在此具體實施例中，此處描述于系統(tǒng)100、200中的處理技術是在計算機可讀取媒體604內實現成為可執(zhí)行指令與數據的組合。在一具體實施例中，裝置600可包含一個或更多個使用者輸入裝置606、顯示器 608、周邊接口 610、其它輸出裝置612及網絡接口 614，它們皆與處理器602通訊。使用者輸入裝置606可包含用以提供使用者輸入至處理器602的任何機構。例如，使用者輸入裝置606可包含鍵盤、鼠標、觸控屏幕、麥克風及適當的語音辨識應用或任何其它構件，藉此裝置600的使用者可提供輸入數據給處理器602。顯示器608可包含習知顯示器機構，例如陰極射線管(CRT)、平板顯示器、或本技藝一般技術人員習知的任何其它顯示器機構。周邊接口 610可包含與各種周邊裝置通訊所需的必要硬件、韌體及/或軟件，例如媒體驅動器 (例如，磁盤或光盤驅動器)或與實時技術一起使用的任何其它輸入源。同樣地，其它的輸出裝置612可視需要包含類似的媒體驅動機構以及能夠提供信息給裝置600的使用者的其它裝置，例如喇叭、LED、觸覺輸出、等等。最后，如本技藝所習知，網絡接口 614可包含硬件、韌體及/或軟件讓處理器602可經由有線或無線網絡與其它的裝置通訊。盡管已將裝置600描述為用以實現描述于本文的技術的具體實施例，本技藝一般技術人員應了解可使用其它同樣功能的技術。例如，如本技藝所習知，以可執(zhí)行指令實現的功能中的一些或所有可用韌體及/或硬件裝置來實現，例如特殊應用集成電路(ASIC)、可編程邏輯數組、狀態(tài)機、等等。另外，裝置600的其它實作可包含多于或少于附圖標記的組件。例如，當用來實現系統(tǒng)100、200時，裝置600可不含顯示器608或使用者輸入606。再者，本技藝一般技術人員會了解此方式可使用許多變體。如上述，除了其它的優(yōu)點以外，本發(fā)明提供消耗電力少于使用雙倍數據率(DDR) 內存的習知內存接口電路及系統(tǒng)的內存接口電路、方法及系統(tǒng)。藉由判斷那些字節(jié)實際需要傳送以及那些字節(jié)不需要傳送，該內存接口電路可減少在DDR寫入操作時的耗電量。因此，利用寫入驅動器屏蔽信息與三態(tài)數據/電路以關閉(亦即，三態(tài)控制)與DDR I/O收發(fā)器關連的選定I/O驅動器，使得該內存接口電路消耗的電力少于習知內存接口電路、方法及系統(tǒng)。本技藝一般技術人員應可了解本發(fā)明其它的優(yōu)點。此外，已知集成電路設計系統(tǒng)(例如，工作站)制作集成電路是基于儲存于計算機可讀取內存的可執(zhí)行信息，例如但不限于CDROM、RAM、其它形式的ROM、硬盤、分散內存、等等。該信息可包含表示(例如，編譯或以其它方式表示)任何適當語言的數據，例如但不限于硬件描述語言或其它適當的語言。因此，描述于本文的電路及/或模塊也可由此類系統(tǒng)制作成集成電路。例如，集成電路的制作可用儲存于計算機可讀取媒體的信息，在執(zhí)行該信息時可使得集成電路設計系統(tǒng)產生包含多個數據總線驅動器與經設計成可被操作以回應寫入驅動器屏蔽信息的邏輯的內存接口電路。該等總線驅動器經設計成可回應寫入操作。 也可將該邏輯設計成在寫入操作期間基于寫入驅動器屏蔽信息可去能多個數據總線驅動器中的任一者。也可適當地生產具有執(zhí)行描述于本文的其它操作的電路及/或模塊的集成電路。盡管本揭示內容包含特定的實施例，然而應了解本揭示內容不受限于該等實施例。在閱讀附圖、本專利說明書及以下的權利要求后，熟諳此藝者可想出許多修改、變化、變體、替代及等價而不脫離本揭示內容的精神及范疇。
權利要求
1.一種內存接口電路，包括邏輯，經設計成可操作地回應寫入驅動器屏蔽信息以及在寫入操作期間基于該寫入驅動器屏蔽信息來去能多個數據總線驅動器中的任一者。
2.如權利要求1的所述的內存接口電路，其中該等數據總線驅動器經設計成可回應一寫入操作。
3.如權利要求1所述的內存接口電路，進一步包括至少一選通驅動器，經組態(tài)成以該寫入操作的預定時鐘間隔而產生選通信號；以及至少一數據屏蔽驅動器，經組態(tài)成可接收該寫入驅動器屏蔽信息以及產生判斷那些數據字節(jié)要屏蔽的輸出，其中該至少一數據屏蔽驅動器可被操作以耦合至該邏輯，該邏輯能夠選擇該等數據總線驅動器的至少一個中的任一者。
4.一種設備，包括如權利要求1所述的內存接口電路。
5.如權利要求1的內存接口電路，其中該邏輯包含由多個或門構成的或門結構，該等或門各自具有回應寫入驅動器屏蔽信息的輸入端與各自耦合至總線驅動器的輸出端。
6.一種控制內存中的數據字節(jié)的方法，包括回應雙倍數據率(DDR)寫入操作，基于一預定字節(jié)屏蔽設定，在該寫入操作期間去能多個DDR總線驅動器中的至少一個對應DDR總線驅動器，以減少耗電量。
7.—種控制內存中的數據字節(jié)的方法，包括回應寫入操作，在該寫入操作期間去能多個數據總線驅動器以回應寫入驅動器屏蔽信息；以及透過總線送出該寫入驅動器屏蔽信息同時去能該等數據總線驅動器，以減少耗電量。
8.如權利要求7所述的方法，進一步包括以該寫入操作的預定時鐘間隔產生選通信號；以及判斷在該寫入操作時需要屏蔽的數據字節(jié)。
9.一種用于建立內存接口的系統(tǒng)，包括雙倍數據率(DDR)接口，包括經設計成可回應寫入操作的多個數據總線驅動器，以及經設計成可被操作以回應寫入驅動器屏蔽信息的邏輯，該邏輯可操作以在該寫入操作期間基于該寫入驅動器屏蔽信息來去能該等數據總線驅動器中的被選定者；以及DDR內存，包括可操作以耦合至該等數據總線驅動器的多個DDR接收器，該等DDR接收器各有經組態(tài)成具有至少一個上拉電阻器及至少一個下拉電阻器的輸入端以產生中點端子結構。
10.如權利要求9所述的系統(tǒng)，進一步包括至少一選通驅動器，經組態(tài)成以該寫入操作的預定時鐘間隔而產生選通信號；以及至少一個數據屏蔽驅動器，經組態(tài)成可接收該寫入驅動器屏蔽信息以及產生判斷那些數據字節(jié)要屏蔽的輸出，其中該至少一個數據屏蔽驅動器可被操作以耦合至該邏輯，該邏輯能夠選擇該等數據總線驅動器的至少一個中的任一者。
11.如權利要求9所述的系統(tǒng)，其中該DDR內存控制器可被操作以判斷是否需要該寫入操作。
12.如權利要求9所述的系統(tǒng)，其中該中點端子結構造成每個該等DDR接收器中的對應者在沒有寫入操作下被拉高，及/或該中點端子結構造成每個該等DDR接收器中的對應者在寫入操作期間被拉低。
13.如權利要求第9項的系統(tǒng)，其中該邏輯包含多個或門的或門結構，該等或門各自具有回應寫入驅動器屏蔽信息的輸入端與各自耦合至總線驅動器的輸出端。
14.一種用于控制內存中的數據字節(jié)的設備，包括 處理器；以及具有可執(zhí)行指令已儲存于其上的計算機可讀取媒體，當該處理器執(zhí)行該等可執(zhí)行指令時，造成該處理器可判斷是否需要寫入操作；在該寫入操作期間去能多個數據總線驅動器以回應寫入驅動器屏蔽信息；以及透過總線來送出該寫入驅動器屏蔽信息同時去能該等數據總線驅動器，以減少耗電量。
15.如權利要求14所述的設備，其中該處理器可讀取媒體更包含可執(zhí)行指令，在該處理器執(zhí)行該等可執(zhí)行指令時，造成該處理器可以該寫入操作的預定時鐘間隔產生選通信號；以及判斷那些數據字節(jié)需要在該寫入操作時屏蔽。
16.一種用于控制內存中的數據字節(jié)的設備，包括 處理器；以及具有可執(zhí)行指令已儲存于其上的計算機可讀取媒體，當該處理器執(zhí)行該等可執(zhí)行指令時，造成該處理器可判斷是否需要雙倍數據率(DDR)寫入操作；以及根據預定字節(jié)屏蔽設定，在該寫入操作期間去能對應DDR總線驅動器，以減少耗電量。
17.一種具有可執(zhí)行指令已儲存于其上的計算機可讀取媒體，當處理器執(zhí)行該等可執(zhí)行指令時，造成該處理器可回應雙倍數據率(DDR)寫入操作，基于預定字節(jié)屏蔽設定，在該寫入操作期間去能多個DDR總線驅動器中的至少一個對應DDR總線驅動器，以減少耗電量。
18.如權利要求17所述的計算機可讀取媒體，其中該等指令經組態(tài)成硬件描述語言。
全文摘要
一種內存接口電路，其包含多個數據總線驅動器與經設計成可操作地回應寫入驅動器屏蔽信息的邏輯。若需要，可將該等總線寫入驅動器及邏輯實現于個別的集成電路。該等總線驅動器經設計成可回應寫入操作。也可將該邏輯設計成在該寫入操作期間基于該寫入驅動器屏蔽信息來去能該等數據總線驅動器中的任一者。
文檔編號G11C11/4063GK102282619SQ200980154657
公開日2011年12月14日 申請日期2009年11月17日 優(yōu)先權日2008年11月20日
發(fā)明者G·居特里, J·費里 申請人:Ati技術無限責任公司