專利名稱：移位寄存器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及移位寄存器，特別涉及優(yōu)選在顯示裝置的驅(qū)動(dòng)電路等中使用的移位寄存器。
背景技術(shù)：
有源矩陣型顯示裝置按行單位對(duì)2維配置的像素電路進(jìn)行選擇，通過將與顯示數(shù)據(jù)相應(yīng)的電壓寫入所選擇的像素電路來顯示圖像。為了按行單位選擇像素電路，作為掃描信號(hào)線驅(qū)動(dòng)電路使用移位寄存器，該移位寄存器根據(jù)時(shí)鐘信號(hào)將輸出信號(hào)依次移位。在進(jìn)行點(diǎn)順序驅(qū)動(dòng)的顯示裝置中，在數(shù)據(jù)信號(hào)線驅(qū)動(dòng)電路的內(nèi)部設(shè)置同樣的移位寄存器。此外，在液晶顯示裝置等中，存在使用用于形成像素電路內(nèi)的TFTCThin Film Transistor 薄膜晶體管)的制造工藝，將掃描信號(hào)線驅(qū)動(dòng)電路與像素電路形成為一體的情況。在這種情況下，為了削減制造成本，優(yōu)選由與TFT相同的導(dǎo)電型的晶體管(具體而言為N溝道型晶體管)形成作為掃描信號(hào)線驅(qū)動(dòng)電路發(fā)揮作用的移位寄存器。在由N溝道型晶體管構(gòu)成的移位寄存器中，為了將時(shí)鐘信號(hào)以其原有的電壓電平輸出，使用圖18所示的自舉(bootstrap)電路。在圖18所示的電路中，當(dāng)輸入信號(hào)IN從低電平變化為高電平時(shí)，通過與二極管連接的晶體管92，節(jié)點(diǎn)N9的電位也變化為高電平， 晶體管91成為導(dǎo)通狀態(tài)。之后，當(dāng)輸入信號(hào)IN變化為低電平時(shí)，晶體管92成為截止?fàn)顟B(tài)， 節(jié)點(diǎn)N9成為浮動(dòng)狀態(tài)(floating，浮置)，晶體管91保持導(dǎo)通狀態(tài)。在該狀態(tài)下，當(dāng)時(shí)鐘信號(hào)CK從低電平變化為高電平時(shí)，由于存在于晶體管91的柵極-源極間的電容器93的作用(自舉效應(yīng))，節(jié)點(diǎn)N9的電位上升至QXVck)左右(其中， Vck是時(shí)鐘信號(hào)CK的振幅)。因此，具有振幅Vck的時(shí)鐘信號(hào)CK不使電壓降低地通過晶體管91，從輸出端子OUT，時(shí)鐘信號(hào)CK以原有的電壓電平輸出。另外，關(guān)于包括自舉電路的移位寄存器，例如記載在專利文獻(xiàn)1 3中?，F(xiàn)有技術(shù)文獻(xiàn)專利文獻(xiàn)專利文獻(xiàn)1 日本特開2005-50502號(hào)公報(bào)專利文獻(xiàn)2 國(guó)際公開第92/15992號(hào)小冊(cè)子專利文獻(xiàn)3 日本特開平8-87897號(hào)公報(bào)

發(fā)明內(nèi)容
發(fā)明所要解決的問題在上述現(xiàn)有的移位寄存器中，輸出晶體管的柵極電位由于泄漏電流而變動(dòng)，因此存在輸出信號(hào)變鈍(dull，遲鈍，鈍化)的問題。在圖18所示的電路中，為了在輸出時(shí)鐘信號(hào)CK后使節(jié)點(diǎn)N9的電位變化為低電平，在節(jié)點(diǎn)N9與接地之間設(shè)置有晶體管94 (參照?qǐng)D 19)。在節(jié)點(diǎn)N9的電位為Vck以上的期間，使用控制信號(hào)CTRL將晶體管94控制成截止?fàn)顟B(tài)。
但是，在對(duì)晶體管94的漏極-源極間施加電位差QXVck)的期間，有比通常大的泄漏電流流經(jīng)晶體管94。因此，節(jié)點(diǎn)N9的電位從QXVck)起隨著時(shí)間的經(jīng)過而下降，輸出信號(hào)OUT發(fā)生變鈍(參照?qǐng)D20)。例如，在非晶硅TFT液晶面板中，與一般的TN(Twisted Nematic 扭轉(zhuǎn)向列型)模式液晶面板相比，存在需要提高掃描信號(hào)線的高電平電位的液晶面板。在將掃描信號(hào)線驅(qū)動(dòng)電路一體地形成在這樣的液晶面板的情況下，存在對(duì)移位寄存器內(nèi)的晶體管的漏極-源極間施加較高的超過40V的電壓的情況。在這樣需要較高的高電平電位的情況下，輸出信號(hào)容易發(fā)生變鈍。此外，輸出信號(hào)變鈍在高溫時(shí)也容易發(fā)生。當(dāng)移位寄存器的輸出信號(hào)變鈍時(shí)，包含移位寄存器的顯示裝置等容易發(fā)生誤動(dòng)作。因此，本發(fā)明的目的在于提供能夠防止輸出信號(hào)變鈍的移位寄存器。用于解決問題的方式本發(fā)明的第一方面提供一種移位寄存器，其特征在于其是將單位電路多級(jí)連接而構(gòu)成的移位寄存器，上述單位電路包括輸出晶體管，其設(shè)置在時(shí)鐘端子與輸出端子之間，根據(jù)柵極電位來切換是否使時(shí)鐘信號(hào)通過；和一個(gè)導(dǎo)通端子與上述輸出晶體管的柵極連接的一個(gè)以上的控制晶體管，其中在上述輸出晶體管為導(dǎo)通狀態(tài)、且上述時(shí)鐘信號(hào)為高電平的時(shí)鐘通過期間，上述輸出晶體管的柵極電位比上述時(shí)鐘信號(hào)的高電平電位高，在上述控制晶體管中包括與上述輸出晶體管相比溝道長(zhǎng)度更長(zhǎng)的晶體管。本發(fā)明的第二方面的特征在于在本發(fā)明的第一方面中，在上述控制晶體管中包括在時(shí)鐘通過期間，柵極被提供低電平電位而成為截止?fàn)顟B(tài)，另一個(gè)導(dǎo)通端子被施加低電平電位的晶體管，該晶體管的溝道長(zhǎng)度比上述輸出晶體管的溝道長(zhǎng)度長(zhǎng)。本發(fā)明的第三方面的特征在于在本發(fā)明的第二方面中，在上述控制晶體管中包括在時(shí)鐘通過期間，柵極被提供低電平電位而成為截止?fàn)顟B(tài)，另一個(gè)導(dǎo)通端子被固定地施加低電平電位的晶體管，該晶體管的溝道長(zhǎng)度比上述輸出晶體管的溝道長(zhǎng)度長(zhǎng)。本發(fā)明的第四方面的特征在于在本發(fā)明的第二方面中，在上述控制晶體管中包括在時(shí)鐘通過期間，柵極被提供低電平電位而成為截止?fàn)顟B(tài)，另一個(gè)導(dǎo)通端子被提供在時(shí)鐘通過期間為低電平的信號(hào)的晶體管，該晶體管的溝道長(zhǎng)度比上述輸出晶體管的溝道長(zhǎng)度長(zhǎng)。本發(fā)明的第五方面的特征在于在本發(fā)明的第二方面中，在上述控制晶體管中包括在時(shí)鐘通過期間，柵極被提供低電平電位而成為截止?fàn)顟B(tài)，另一個(gè)導(dǎo)通端子被施加低電平電位的多個(gè)晶體管，該多個(gè)晶體管的溝道長(zhǎng)度均比上述輸出晶體管的溝道長(zhǎng)度長(zhǎng)。本發(fā)明的第六方面的特征在于在本發(fā)明的第一方面中，在上述控制晶體管中包括與上述輸出晶體管相比溝道長(zhǎng)度長(zhǎng)0. 5 μ m以上的晶體管。本發(fā)明的第七方面的特征在于在本發(fā)明的第一方面中，上述輸出晶體管的柵極與上述輸出晶體管的上述輸出端子一側(cè)的導(dǎo)通端子電容華禹合。本發(fā)明的第八方面提供一種顯示裝置，其特征在于，包括呈2維狀配置的多個(gè)像素電路；包括第一 第七方面的任一個(gè)方面中的移位寄存器的驅(qū)動(dòng)電路。發(fā)明的效果根據(jù)本發(fā)明的第一方面，通過使與輸出晶體管的柵極連接的控制晶體管的溝道長(zhǎng)度變長(zhǎng)，能夠在時(shí)鐘通過期間削減流過控制晶體管的泄漏電流，能夠抑制輸出晶體管的柵極電位的變動(dòng)。由此，能夠防止輸出信號(hào)變鈍。根據(jù)本發(fā)明的第二方面，輸出晶體管的柵極與晶體管連接，該晶體管在時(shí)鐘通過期間柵極被提供低電平電位而成為截止?fàn)顟B(tài)，另一個(gè)導(dǎo)通端子被施加低電平電位，在這種情況下，通過使該晶體管的溝道長(zhǎng)度變長(zhǎng)，能夠在時(shí)鐘通過期間削減流過該晶體管的泄漏電流，能夠抑制輸出晶體管的柵極電位的變動(dòng)，由此，能夠防止輸出信號(hào)變鈍。根據(jù)本發(fā)明的第三方面，輸出晶體管的柵極與晶體管連接，該晶體管在時(shí)鐘通過期間柵極被提供低電平電位而成為截止?fàn)顟B(tài)，另一個(gè)導(dǎo)通端子被固定地施加低電平電位， 在這種情況下，通過使該晶體管的溝道長(zhǎng)度變長(zhǎng)，能夠在時(shí)鐘通過期間削減流過該晶體管的泄漏電流，能夠抑制輸出晶體管的柵極電位的變動(dòng)，由此，能夠防止輸出信號(hào)變鈍。根據(jù)本發(fā)明的第四方面，輸出晶體管的柵極與晶體管連接，該晶體管在時(shí)鐘通過期間柵極被提供低電平電位而成為截止?fàn)顟B(tài)，另一個(gè)導(dǎo)通端子被提供在時(shí)鐘通過期間為低電平的信號(hào)，在這種情況下，通過使該晶體管的溝道長(zhǎng)度變長(zhǎng)，能夠在時(shí)鐘通過期間削減流過該晶體管的泄漏電流，能夠抑制輸出晶體管的柵極電位的變動(dòng)，由此，能夠防止輸出信號(hào)變鈍。根據(jù)本發(fā)明的第五方面，輸出晶體管的柵極與多個(gè)晶體管連接，該多個(gè)晶體管在時(shí)鐘通過期間柵極被提供低電平電位而成為截止?fàn)顟B(tài)，另一個(gè)導(dǎo)通端子被施加低電平電位，在這種情況下，通過使該多個(gè)晶體管的溝道長(zhǎng)度變長(zhǎng)，能夠在時(shí)鐘通過期間削減流過該多個(gè)晶體管的泄漏電流，能夠抑制輸出晶體管的柵極電位的變動(dòng)，由此，能夠防止輸出信號(hào)變鈍。根據(jù)本發(fā)明的第六方面，通過使與輸出晶體管的柵極連接的控制晶體管的溝道長(zhǎng)度比輸出晶體管的溝道長(zhǎng)度長(zhǎng)0. 5 μ m以上，即使在晶體管的溝道長(zhǎng)度發(fā)生士0. 2 μ m左右的制造偏差的情況下，也能夠抑制輸出晶體管的柵極電位的變動(dòng)，能夠獲得防止輸出信號(hào)變鈍的效果。根據(jù)本發(fā)明的第七方面，通過使輸出晶體管的柵極與輸出端子一側(cè)的導(dǎo)通端子電容耦合，能夠容易地構(gòu)成在時(shí)鐘通過期間輸出晶體管的柵極電位比時(shí)鐘信號(hào)的高電平電位高的單位電路。 根據(jù)本發(fā)明的第八方面，通過使用包含能夠防止輸出信號(hào)變鈍的移位寄存器的驅(qū)動(dòng)電路，能夠防止顯示裝置的誤動(dòng)作。


圖1是表示本發(fā)明的第一實(shí)施方式的移位寄存器的結(jié)構(gòu)的框圖。
圖2是圖1所示的移位寄存器包含的單位電路的電路圖。
圖3是圖1所示的移位寄存器的時(shí)序圖。
圖4是表示包含圖1所示的移位寄存器的液晶顯示裝置的結(jié)構(gòu)的框圖
圖5是表示晶體管的溝道長(zhǎng)度與泄漏電流的關(guān)系的圖。
圖6是表示本發(fā)明的第二實(shí)施方式的移位寄存器的結(jié)構(gòu)的框圖。
圖7是圖6所示的移位寄存器包含的單位電路的電路圖。
圖8是圖6所示的移位寄存器的時(shí)序圖。
圖9是表示本發(fā)明的第三實(shí)施方式的移位寄存器的結(jié)構(gòu)的框圖。
圖10是圖9所示的移位寄存器包含的單位電路的電路圖。
圖11是圖9所示的移位寄存器的時(shí)序圖。
圖12是表示本發(fā)明的第四實(shí)施方式的移位寄存器的結(jié)構(gòu)的框圖。
圖13是圖12所示的移位寄存器包含的單位電路的電路圖。
圖14是圖12所示的移位寄存器的時(shí)序圖。
圖15是表示本發(fā)明的第五實(shí)施方式的移位寄存器的結(jié)構(gòu)的框圖。
圖16是圖15所示的移位寄存器包含的單位電路的電路圖。
圖17是圖15所示的移位寄存器的時(shí)序圖。
圖18是自舉電路的電路圖。
圖19是表示自舉電路的輸出信號(hào)變鈍的理由的圖。
圖20是表示自舉電路的輸出信號(hào)變鈍的狀況的圖。
具體實(shí)施例方式以下，參照附圖對(duì)本發(fā)明的各實(shí)施方式的移位寄存器進(jìn)行說明。在以下的說明中， 只要沒有特別地說明，就令高電平電位為Vck，令低電平電位為0。此外，以與電路的某個(gè)端子相同的名稱稱呼經(jīng)由該端子輸入或輸出的信號(hào)(例如，將經(jīng)由時(shí)鐘端子CK輸入的信號(hào)稱為時(shí)鐘信號(hào)CK)。η和m為2以上的整數(shù)，i為1以上η以下的整數(shù)，j為1以上m以下的整數(shù)。(第一實(shí)施方式)圖1是表示本發(fā)明的第一實(shí)施方式的移位寄存器的結(jié)構(gòu)的框圖。圖1所示的移位寄存器1是將η個(gè)單位電路10多級(jí)連接而構(gòu)成的。單位電路10具有輸入端子INa、INb、 時(shí)鐘端子CK、電源端子VSS和輸出端子OUT。從外部對(duì)移位寄存器1供給起始脈沖SP、結(jié)束脈沖EP、2相的時(shí)鐘信號(hào)CK1、CK2 和低電平電位VSS。起始脈沖SP被提供到第一級(jí)單位電路10的輸入端子INa。結(jié)束脈沖A EP被提供到第η級(jí)單位電路10的輸入端子INb。時(shí)鐘信號(hào)CKl被提供到第奇數(shù)級(jí)單位電路10的時(shí)鐘端子CK。時(shí)鐘信號(hào)CK2被提供到第偶數(shù)級(jí)單位電路10的時(shí)鐘端子CK。低電平電位VSS被提供到所有單位電路10的電源端子VSS。單位電路10的輸出信號(hào)OUT作為輸出信號(hào)SROUTl SROUTn輸出到外部，并且被提供到后級(jí)的單位電路10的輸入端子INa 和前級(jí)的單位電路10的輸入端子INb。圖2是移位寄存器1包含的單位電路10的電路圖。單位電路10的電路結(jié)構(gòu)與專利文獻(xiàn)1所記載的電路相同。單位電路10在移位寄存器的尺寸方面具有后述的特征，在這方面與專利文獻(xiàn)1所記載的電路不同。如圖2所示，單位電路10包含N溝道型晶體管11 15和電容器16。晶體管11 的漏極與時(shí)鐘端子CK連接，源極與輸出端子OUT連接。晶體管12的漏極和柵極與輸入端子INa連接，源極與晶體管11的柵極連接。在晶體管11的柵極-源極間設(shè)置有電容器16。 晶體管13的漏極與輸出端子OUT連接，晶體管14的漏極與晶體管11的柵極連接。晶體管 13,14的柵極與輸入端子INb連接，源極與電源端子VSS連接。晶體管15的漏極與晶體管 11的柵極連接，柵極與時(shí)鐘端子CK連接，源極與輸出端子OUT連接。晶體管11設(shè)置在時(shí)鐘端子與輸出端子之間，作為根據(jù)柵極電位來切換是否使時(shí)鐘信號(hào)通過的輸出晶體管發(fā)揮作用。此外，晶體管11的柵極與晶體管11的輸出端子OUT 一側(cè)的導(dǎo)通端子(源極)電容耦合。因此如后所述，在晶體管11為導(dǎo)通狀態(tài)、時(shí)鐘信號(hào)CK 為高電平期間(以下稱為時(shí)鐘通過期間)，晶體管11的柵極電位比時(shí)鐘信號(hào)CK的高電平電位高。以下，將連接有晶體管11的柵極的節(jié)點(diǎn)稱為m。圖3是移位寄存器1的時(shí)序圖。在圖3中記載了第奇數(shù)級(jí)的單位電路10的輸入輸出信號(hào)和節(jié)點(diǎn)m的電位的變化。對(duì)第奇數(shù)級(jí)的單位電路10，從時(shí)鐘端子CK提供時(shí)鐘信號(hào)CK1。時(shí)鐘信號(hào)CKl是高電平期間的長(zhǎng)度比1/2周期稍短的時(shí)鐘信號(hào)。時(shí)鐘信號(hào)CK2是使時(shí)鐘信號(hào)CKl延遲1/2周期而得的信號(hào)。起始脈沖SP(未圖示)在移位動(dòng)作開始前，在與時(shí)鐘信號(hào)CKl的高電平期間相同長(zhǎng)度的時(shí)間為高電平。結(jié)束脈沖EP(未圖示)在移位動(dòng)作結(jié)束后，在與時(shí)鐘信號(hào)CKl的高電平期間相同長(zhǎng)度的時(shí)間為高電平。當(dāng)在時(shí)刻tl輸入信號(hào)INa(前級(jí)的單位電路10的輸出信號(hào))從低電平變化為高電平時(shí)，通過與二極管連接的晶體管12，使節(jié)點(diǎn)m的電位也變化為高電平，晶體管Ii成為導(dǎo)通狀態(tài)。當(dāng)在時(shí)刻t2輸入信號(hào)INa變化為低電平時(shí)，晶體管12成為截止?fàn)顟B(tài)，節(jié)點(diǎn)m 成為浮動(dòng)狀態(tài)，而晶體管11保持導(dǎo)通狀態(tài)。當(dāng)在時(shí)刻t3時(shí)鐘信號(hào)CK(時(shí)鐘信號(hào)CKl)從低電平變化為高電平時(shí)，由于自舉效應(yīng)，節(jié)點(diǎn)W的電位上升至OXVck)左右。因?yàn)榫w管11的柵極電位足夠高，所以時(shí)鐘信號(hào)CK不使電壓降低地通過晶體管11。在從時(shí)鐘信號(hào)CK成為高電平的時(shí)刻t3至?xí)r刻t4的期間，節(jié)點(diǎn)m的電位成為OXVck)左右，輸出信號(hào)OUT成為高電平。在時(shí)刻t4，節(jié)點(diǎn)m的電位成為高電平，輸出信號(hào)OUT成為低電平。當(dāng)在時(shí)刻t5輸入信號(hào)INb (后級(jí)的單位電路10的輸出信號(hào))從低電平變化為高電平時(shí)，晶體管13、14成為導(dǎo)通狀態(tài)。在晶體管13為導(dǎo)通狀態(tài)的期間，輸出端子OUT被施加低電平電位。此外，當(dāng)晶體管14成為導(dǎo)通狀態(tài)時(shí)，節(jié)點(diǎn)m的電位變化為低電平，晶體管 11成為截止?fàn)顟B(tài)。當(dāng)在時(shí)刻t6輸入信號(hào)INb變化為低電平時(shí)，晶體管13、14成為截止?fàn)顟B(tài)。此時(shí)，節(jié)點(diǎn)W成為浮動(dòng)狀態(tài)，而晶體管11保持截止?fàn)顟B(tài)。至輸入信號(hào)INa下一次變?yōu)楦唠娖綖橹梗w管11保持截止?fàn)顟B(tài)，輸出信號(hào)OUT保持低電平。晶體管15在時(shí)鐘信號(hào)CK為高電平時(shí)成為導(dǎo)通狀態(tài)。因此，在輸出信號(hào)OUT為低電平的期間，每次時(shí)鐘信號(hào)CK成為高電平時(shí)，在節(jié)點(diǎn)N施加輸出端子OUT的電位(低電平電位)。這樣，晶體管15具有防止節(jié)點(diǎn)m的電位的變動(dòng)的功能。移位寄存器1例如在顯示裝置的驅(qū)動(dòng)電路等中使用。圖4是表示具備移位寄存器 1的液晶顯示裝置的結(jié)構(gòu)的框圖。圖4所示的液晶顯示裝置100包括像素陣列101、顯示控制電路102、掃描信號(hào)線驅(qū)動(dòng)電路103和數(shù)據(jù)信號(hào)線驅(qū)動(dòng)電路104。在液晶顯示裝置100中， 移位寄存器1作為掃描信號(hào)線驅(qū)動(dòng)電路103使用。圖4所示的像素陣列101包含η條掃描信號(hào)線Gl &i、m條數(shù)據(jù)信號(hào)線Sl Sm 和(mXn)個(gè)像素電路Pij。掃描信號(hào)線Gl 相互平行地配置，數(shù)據(jù)信號(hào)線Sl Sm按照與掃描信號(hào)線Gl 正交的方式相互平行地配置。在掃描信號(hào)線Gi與數(shù)據(jù)信號(hào)線Sj 的交點(diǎn)附近配置有像素電路Pij。這樣，(mXn)個(gè)像素電路Pi j配置成2維狀，在行方向各配置m個(gè)、在列方向各配置η個(gè)。掃描信號(hào)線Gi與配置在第i行的像素電路Pij共用(公用)地連接，數(shù)據(jù)信號(hào)線Sj與配置在第j列的像素電路Pij共用地連接。從液晶顯示裝置100的外部供給水平同步信號(hào)HSYNC、垂直同步信號(hào)VSYNC等控制信號(hào)和顯示數(shù)據(jù)DT。顯示控制電路102根據(jù)這些信號(hào)對(duì)掃描信號(hào)線驅(qū)動(dòng)電路103輸出時(shí)鐘信號(hào)CK1、CK2和起始脈沖SP，對(duì)數(shù)據(jù)信號(hào)線驅(qū)動(dòng)電路104輸出控制信號(hào)SC和顯示數(shù)據(jù)DT。掃描信號(hào)線驅(qū)動(dòng)電路103由η級(jí)移位寄存器1構(gòu)成。移位寄存器1根據(jù)時(shí)鐘信號(hào) CKU CK2將輸出信號(hào)SROUTl SROUTn逐個(gè)依次控制成高電平(表示選擇狀態(tài))。輸出信號(hào)SROUTl SROUTn被分別提供到掃描信號(hào)線Gl &1。由此，掃描信號(hào)線Gl &ι被逐個(gè)依次選擇，1行量的像素電路Pij被一并選擇。數(shù)據(jù)信號(hào)線驅(qū)動(dòng)電路104根據(jù)控制信號(hào)SC和顯示數(shù)據(jù)DT對(duì)數(shù)據(jù)信號(hào)線Sl Sm 提供與顯示數(shù)據(jù)DT相應(yīng)的電壓。由此，被選擇的1行量的像素電路Pij被寫入與顯示數(shù)據(jù) DT相應(yīng)的電壓。這樣，液晶顯示裝置100顯示圖像。以下對(duì)作為本實(shí)施方式的移位寄存器1的特征的、單位電路10內(nèi)的晶體管的尺寸進(jìn)行說明。在單位電路10內(nèi)的節(jié)點(diǎn)Ni，除晶體管11以外還連接有晶體管12、14、15。其中， 晶體管12、14在時(shí)鐘通過期間柵極被提供低電平電位而成為截止?fàn)顟B(tài)。此外，晶體管12的漏極被施加在時(shí)鐘通過期間成為低電平的輸入信號(hào)INa，晶體管14的源極被固定地施加低電平電位。因此，在單位電路10，為了防止時(shí)鐘通過期間中的泄漏電流引起的節(jié)點(diǎn)m的電位的變動(dòng)(電位下降)，使晶體管12、14的溝道長(zhǎng)度(漏極-源極間的間隙長(zhǎng)度)比晶體管 11的溝道長(zhǎng)度長(zhǎng)。例如，如果利用現(xiàn)有的設(shè)計(jì)方法求取晶體管11 15的溝道寬度W和溝道長(zhǎng)度L， 則能夠得到以下的結(jié)果。晶體管 11 :ff/L = 5000/4 μ m晶體管 12 :ff/L = 750/4 μ m晶體管 13 :ff/L = 1000/4 μ m晶體管 14 :ff/L = 750/4 μ m晶體管 15 :ff/L = 500/4 μ m
在本實(shí)施方式中，使晶體管11、13、15的尺寸不變，使晶體管12、14的溝道長(zhǎng)度為 1. 5倍，與此一致地，使晶體管12、14的溝道寬度為1. 5倍。其結(jié)果是，晶體管12、14的溝道寬度W和溝道長(zhǎng)度L如以下所示。晶體管 12 :ff/L = 1125/6 μ m晶體管 14 :ff/L = 1125/6 μ m一般流經(jīng)晶體管的導(dǎo)通電流Ion由下式⑴賦予。其中，在式⑴中，μ是遷移率、W是晶體管的溝道寬度、L是晶體管的溝道長(zhǎng)度、Cgi是柵極絕緣膜的每單位面積的電容 (容量)、Vg是晶體管的柵極電壓、Vth是晶體管的閾值電壓。Ion = 1/2Χ μ X (ff/L) XCgiX (Vg-Vth)2......(1)如式(1)所示，導(dǎo)通電流Ion與(W/L)成比例。因此，如果在使晶體管的溝道長(zhǎng)度L變長(zhǎng)時(shí)，使溝道寬度W按相同比例變長(zhǎng)，則流通與加長(zhǎng)溝道長(zhǎng)度之前相同的量的導(dǎo)通電流，能夠?qū)崿F(xiàn)相同的導(dǎo)通特性。以下說明本實(shí)施方式的移位寄存器1的效果。如參照?qǐng)D19和圖20說明的那樣， 在包含自舉電流的現(xiàn)有的移位寄存器中，輸出晶體管的柵極電位根據(jù)泄漏電流變動(dòng)，因此存在輸出信號(hào)變鈍的問題。圖5是表示晶體管的溝道長(zhǎng)度與泄漏電流的關(guān)系的圖。如圖5 所示，當(dāng)使溝道長(zhǎng)度變長(zhǎng)時(shí)泄漏電流減少。例如，當(dāng)將溝道長(zhǎng)度從4 μ m加長(zhǎng)到6 μ m時(shí)，泄漏電流約減少至1/5。此外，從圖5可知，在使溝道長(zhǎng)度變?yōu)閗倍(其中，k> 1)時(shí)，泄漏電流比Ι/k倍更大幅地減少。因此，在如上述那樣使晶體管的溝道長(zhǎng)度L變長(zhǎng)時(shí)，如果按相同比例加長(zhǎng)溝道寬度W，則泄漏電流比加長(zhǎng)溝道長(zhǎng)度之前減少。本實(shí)施方式的移位寄存器1具有如下特征一個(gè)導(dǎo)通端子與晶體管11 (輸出晶體管)的柵極連接的晶體管12、14、15中的晶體管12、14的溝道長(zhǎng)度比晶體管11的溝道長(zhǎng)度長(zhǎng)，該晶體管12、14在時(shí)鐘通過期間柵極被提供低電平電位而成為截止?fàn)顟B(tài)，另一個(gè)導(dǎo)通端子被施加低電平電位。因此，與現(xiàn)有的移位寄存器相比，在時(shí)鐘通過期間，能夠削減流過晶體管12、14的泄漏電流，抑制節(jié)點(diǎn)m的電位(輸出晶體管的柵極電位)的變動(dòng)，減小輸出信號(hào)OUT變鈍。因此，根據(jù)本實(shí)施方式的移位寄存器1，能夠防止輸出信號(hào)OUT變鈍。此外，通過將能夠防止輸出信號(hào)變鈍的移位寄存器1作為顯示裝置的掃描信號(hào)線驅(qū)動(dòng)電路使用，能夠正確地驅(qū)動(dòng)掃描信號(hào)線，防止顯示裝置的誤動(dòng)作。另外，在單位電路10中，不對(duì)晶體管11、13、15的漏極-源極間施加電位差 QXVck)。因此，流過晶體管11、13、15的泄漏電流比流過晶體管12、14的泄漏電流少。即使使晶體管11、13、15的溝道長(zhǎng)度變長(zhǎng)，對(duì)于防止輸出信號(hào)OUT變鈍沒有幫助，另一方面會(huì)增加電路量。因此，晶體管11、13、15的溝道長(zhǎng)度優(yōu)選使用以現(xiàn)有的設(shè)計(jì)方法求出的值。此外，當(dāng)使晶體管12、14的溝道長(zhǎng)度變長(zhǎng)時(shí)，需要考慮制造偏差，使溝道長(zhǎng)度加長(zhǎng)至一定程度以上。例如，當(dāng)假設(shè)晶體管的溝道長(zhǎng)度發(fā)生最大士0.2μπι左右的制造偏差時(shí)， 在最壞的情況下，晶體管12、14的溝道長(zhǎng)度比設(shè)計(jì)值短0. 2 μ m，晶體管11的溝道長(zhǎng)度比設(shè)計(jì)值長(zhǎng)0.2 μ m。因此，在發(fā)生上述的制造偏差的情況下，使晶體管12、14的溝道長(zhǎng)度比晶體管11的溝道長(zhǎng)度長(zhǎng)0. 5 μ m以上。由此，即使晶體管的溝道長(zhǎng)度發(fā)生士0. 2 μ m左右的制造偏差的情況下，也能夠抑制晶體管11的柵極電位的變動(dòng)，獲得防止輸出信號(hào)變鈍的效果。(第二實(shí)施方式)圖6是表示本發(fā)明的第二實(shí)施方式的移位寄存器的結(jié)構(gòu)的框圖。圖6所示的移位寄存器2是將η個(gè)單位電路20多級(jí)連接而構(gòu)成的。單位電路20具有輸入端子INa、INb、 時(shí)鐘端子CK、CKB、電源端子VSS、清除端子CLR和輸出端子OUT。從外部對(duì)移位寄存器2供給起始脈沖SP、結(jié)束脈沖EP、2相的時(shí)鐘信號(hào)CK1、CK2、 清除脈沖CP和低電平電位VSS。起始脈沖SP被提供到第一級(jí)單位電路20的輸入端子INa。 結(jié)束脈沖EP被提供到第η級(jí)單位電路20的輸入端子INb。時(shí)鐘信號(hào)CKl被提供到第奇數(shù)級(jí)單位電路20的時(shí)鐘端子CK和第偶數(shù)級(jí)單位電路20的時(shí)鐘端子CKB。時(shí)鐘信號(hào)CK2被提供到第偶數(shù)級(jí)單位電路20的時(shí)鐘端子CK和第奇數(shù)級(jí)單位電路20的時(shí)鐘端子CKB。清除脈沖CP被提供到所有單位電路20的清除端子CLR。低電平電位VSS被提供到所有單位電路 20的電源端子VSS。單位電路20的輸出信號(hào)OUT作為輸出信號(hào)SROUTl SROUTn輸出到外部，并且被提供到后級(jí)的單位電路20的輸入端子INa和前級(jí)的單位電路20的輸入端子 INb。圖7是移位寄存器2包含的單位電路20的電路圖。如圖7所示，單位電路20包含N溝道型晶體管11 15、21、22以及電容器16。單位電路20是對(duì)第一實(shí)施方式的單位電路10追加晶體管21、22而形成的單位電路。對(duì)單位電路20的構(gòu)成要素中的與單位電路 10相同的構(gòu)成要素，標(biāo)注相同的參照附圖標(biāo)記，省略其說明。晶體管21的漏極與輸出端子OUT連接，柵極與時(shí)鐘端子CKB連接，源極與電源端子VSS連接。晶體管22的漏極與晶體管11的柵極連接，柵極與清除端子CLR連接，源極與電源端子VSS連接。以下將連接有晶體管11的柵極的節(jié)點(diǎn)稱為N2。圖8是移位寄存器2的時(shí)序圖。圖8所示的時(shí)序圖與圖3所示的時(shí)序圖相同。在圖8中記載了第奇數(shù)級(jí)的單位電路20的輸入輸出信號(hào)和節(jié)點(diǎn)N2的電位的變化。對(duì)第奇數(shù)級(jí)的單位電路20，從時(shí)鐘端子CK提供時(shí)鐘信號(hào)CK1，從時(shí)鐘端子CKB提供時(shí)鐘信號(hào)CK2，清除脈沖CP(未圖示)在移位動(dòng)作開始前在規(guī)定時(shí)間內(nèi)成為高電平。晶體管21在時(shí)鐘信號(hào)CKB(時(shí)鐘信號(hào)CK2)為高電平時(shí)成為導(dǎo)通狀態(tài)。因此，時(shí)鐘信號(hào)CKB每次成為高電平時(shí)，輸出端子OUT被施加低電平電位。這樣，晶體管21具有反復(fù)將輸出信號(hào)OUT設(shè)定為低電平，使輸出信號(hào)OUT穩(wěn)定的功能。晶體管22在清除信號(hào)CLR(清除脈沖CP)為高電平時(shí)成為導(dǎo)通狀態(tài)。此時(shí)，在節(jié)點(diǎn)N2施加低電平電位。這樣，晶體管22具有將節(jié)點(diǎn)N2的電位初始化為低電平的功能。移位寄存器2以與第一實(shí)施方式的移位寄存器1相同的方式使用。在單位電路20內(nèi)的節(jié)點(diǎn)N2，除晶體管11以外還連接有晶體管12、14、15、22。其中，晶體管12、14、22在時(shí)鐘通過期間柵極被提供低電平電位而成為截止?fàn)顟B(tài)。此外，晶體管12的漏極在時(shí)鐘通過期間被施加成為低電平的輸入信號(hào)INa，晶體管14、22的源極被固定地施加低電平電位。在單位電路20，通過使晶體管12、14、22的溝道長(zhǎng)度比晶體管11的溝道長(zhǎng)度長(zhǎng)，能夠防止輸出信號(hào)OUT變鈍。(第三實(shí)施方式)圖9是表示本發(fā)明的第三實(shí)施方式的移位寄存器的結(jié)構(gòu)的框圖。圖9所示的移位寄存器3是將η個(gè)單位電路30多級(jí)連接而構(gòu)成的。單位電路30具有輸入端子INa、INb、 時(shí)鐘端子CK、CKB、電源端子VSS、清除端子CLR和輸出端子OUT。移位寄存器3的單位電路 30間的信號(hào)線的連接方式與第二實(shí)施方式相同。圖10是移位寄存器3包含的單位電路30的電路圖。如圖10所示，單位電路30包含N溝道型晶體管11 14、21、22、31 34以及電容器16。單位電路30是從第二實(shí)施方式的單位電路20削除晶體管15、追加晶體管31 34而形成的單位電路。對(duì)單位電路 30的構(gòu)成要素中的與單位電路10、20相同的構(gòu)成要素，標(biāo)注相同的參照附圖標(biāo)記，省略其說明。晶體管31的漏極與晶體管21的柵極連接，源極與電源端子VSS連接。晶體管31 的柵極與晶體管32的源極和晶體管33、34的漏極連接。晶體管32的漏極和柵極與時(shí)鐘端子CKB連接。晶體管33的柵極與晶體管11的柵極連接，源極與電源端子VSS連接。晶體管34的柵極與時(shí)鐘端子CK連接，源極與電源端子VSS連接。以下將連接有晶體管11的柵極的節(jié)點(diǎn)稱為N3，將連接有晶體管31的柵極的節(jié)點(diǎn)稱為N31。圖11是移位寄存器3的時(shí)序圖。圖11所示的時(shí)序圖和圖3所示的時(shí)序圖相同。 在圖U中記載了第奇數(shù)級(jí)單位電路30的輸入輸出信號(hào)和節(jié)點(diǎn)N3、N31的電位的變化。晶體管32在時(shí)鐘信號(hào)CKB(時(shí)鐘信號(hào)CK2)為高電平時(shí)成為導(dǎo)通狀態(tài)。此時(shí)，在節(jié)點(diǎn)N31施加時(shí)鐘信號(hào)CKB的高電平電位。晶體管33在節(jié)點(diǎn)N3的電位為Vck以上時(shí)成為導(dǎo)通狀態(tài)。此時(shí)，在節(jié)點(diǎn)N31施加低電平電位。晶體管34在時(shí)鐘信號(hào)CK(時(shí)鐘信號(hào)CKl)為高電平時(shí)成為導(dǎo)通狀態(tài)。此時(shí)，在節(jié)點(diǎn)N31施加低電平電位。因此，節(jié)點(diǎn)N31的電位在時(shí)鐘信號(hào)CK為低電平、時(shí)鐘信號(hào)CKB為高電平、且節(jié)點(diǎn)N3 的電位為低電平時(shí)成為高電平，除此以外的時(shí)間成為低電平。此時(shí)，在節(jié)點(diǎn)N3施加低電平電位。這樣，晶體管31 34具有維持被施加到節(jié)點(diǎn)N3的電位的低電平電位的功能。移位寄存器3以與第一實(shí)施方式的移位寄存器1相同的方式使用。在單位電路30內(nèi)的節(jié)點(diǎn)N3，除晶體管11以外還連接有晶體管12、14、22、31、33。 其中，晶體管12、14、22、31在時(shí)鐘通過期間柵極被提供低電平電位而成為截止?fàn)顟B(tài)。此外， 晶體管12的漏極被施加在時(shí)鐘通過期間成為低電平的輸入信號(hào)INa，晶體管14、22、31的源極被固定地施加低電平電位。在單位電路30，通過使晶體管12、14、22、31的溝道長(zhǎng)度比晶體管11的溝道長(zhǎng)度長(zhǎng)，能夠防止輸出信號(hào)OUT變鈍。(第四實(shí)施方式)圖12是表示本發(fā)明的第四實(shí)施方式的移位寄存器的結(jié)構(gòu)的框圖。圖12所示的移位寄存器4是將η個(gè)單位電路40多級(jí)連接而構(gòu)成的。單位電路40具有輸入端子IN、時(shí)鐘端子CKa、CKb、電源端子VDD、VSS以及輸出端子OUT。η個(gè)單位電路40分為包含第一級(jí)、 第四級(jí)、第七級(jí)等的第一組；包含第二級(jí)、第五級(jí)、第八級(jí)等的第二組；和包含第三級(jí)、第六級(jí)、第九級(jí)等的第三組。從外部對(duì)移位寄存器4供給起始脈沖SP、3相的時(shí)鐘信號(hào)CKl CK3、高電平電位 VDD和低電平電位VSS。起始脈沖SP被提供到第一級(jí)單位電路40的輸入端子IN。時(shí)鐘信號(hào)CKl被提供到第一組內(nèi)的單位電路40的時(shí)鐘端子CKa和第二組內(nèi)的單位電路40的時(shí)鐘端子CKb。時(shí)鐘信號(hào)CK2被提供到第二組內(nèi)的單位電路40的時(shí)鐘端子CKa和第三組內(nèi)的單位電路40的時(shí)鐘端子CKb。時(shí)鐘信號(hào)CK3被提供到第三組內(nèi)的單位電路40的時(shí)鐘端子 CKa和第一組內(nèi)的單位電路40的時(shí)鐘端子CKb。高電平電位VDD被提供到所有單位電路40 的電源端子VDD。低電平電位VSS被提供到所有單位電路40的電源端子VSS。單位電路40 的輸出信號(hào)OUT作為輸出信號(hào)SROUTl SROUTn輸出到外部，并且被提供到后級(jí)的單位電路40的輸入端子IN。
圖13是移位寄存器4包含的單位電路40的電路圖。單位電路40的電路結(jié)構(gòu)與專利文獻(xiàn)2中記載的電路相同。不過，在圖13中將在專利文獻(xiàn)2中未明示記載的電容器明示記載。單位電路40在晶體管的尺寸方面具有與第一實(shí)施方式相同的特征，在這方面與專利文獻(xiàn)2中記載的電路不同。如圖13所示，單位電路40包含N溝道型晶體管41 46以及電容器47。晶體管 41的漏極與時(shí)鐘端子CKa連接，源極與輸出端子OUT連接。晶體管42的漏極與電源端子 VDD連接，柵極與輸入端子IN連接，源極與晶體管41的柵極連接。在晶體管41的柵極-源極間設(shè)置有電容器47。晶體管43的漏極與輸出端子OUT連接，晶體管44的漏極與晶體管41的柵極連接。 晶體管43、44的柵極相互連接，源極與電源端子VSS連接。晶體管45的漏極與電源端子 VDD連接，柵極與時(shí)鐘端子CKb連接，柵極與晶體管43、44的柵極連接。晶體管46的漏極與晶體管43、44的柵極連接，柵極與輸入端子IN連接，源極與電源端子VSS連接。晶體管41 設(shè)置在時(shí)鐘端子與輸出端子之間，作為根據(jù)柵極電位來切換是否使時(shí)鐘信號(hào)通過的輸出晶體管發(fā)揮作用。此外，晶體管41的柵極與晶體管41的輸出端子OUT —側(cè)的導(dǎo)通端子(源極)電容耦合。因此，在晶體管41為導(dǎo)通狀態(tài)、時(shí)鐘信號(hào)CKa為高電平的時(shí)鐘通過期間，晶體管41的柵極電位比時(shí)鐘信號(hào)CKa的高電平電位高。以下，將連接有晶體管41的柵極的節(jié)點(diǎn)稱為N4，將連接有晶體管43、44的柵極的節(jié)點(diǎn)稱為N41。圖14是移位寄存器4的時(shí)序圖。在圖14中記載了第一組內(nèi)的單位電路40的輸入輸出信號(hào)和節(jié)點(diǎn)N4、N41的電位的變化。對(duì)第一組內(nèi)的單位電路40，從時(shí)鐘端子CKa提供時(shí)鐘信號(hào)CK1，從時(shí)鐘端子CKb提供時(shí)鐘信號(hào)CK3。時(shí)鐘信號(hào)CKl是高電平期間的長(zhǎng)度為大致1/2周期的時(shí)鐘信號(hào)。時(shí)鐘信號(hào)CK2是使時(shí)鐘信號(hào)CKl延遲1/3周期而得的信號(hào)。時(shí)鐘信號(hào)CK3是使時(shí)鐘信號(hào)CKl延遲2/3周期而得的信號(hào)。當(dāng)在時(shí)刻tl時(shí)鐘信號(hào)CKb (時(shí)鐘信號(hào)CK3)和輸入信號(hào)IN(前級(jí)的單位電路40的輸出信號(hào))從低電平變化為高電平時(shí)，晶體管42、45、46成為導(dǎo)通狀態(tài)。此時(shí)，節(jié)點(diǎn)N4的電位成為高電平，晶體管41成為導(dǎo)通狀態(tài)。此外，因?yàn)榫w管46的尺寸與晶體管45的尺寸相比足夠大，所以節(jié)點(diǎn)N41的電位成為低電平。因此，晶體管43、44成為截止?fàn)顟B(tài)。當(dāng)在時(shí)刻t2時(shí)鐘信號(hào)CKa(時(shí)鐘信號(hào)CKl)從低電平變化為高電平時(shí)，由于自舉效應(yīng)，節(jié)點(diǎn)N4的電位上升至QXVck)左右。因?yàn)榫w管41的柵極電位足夠高，所以時(shí)鐘信號(hào)CKa不使電壓下降地通過晶體管41。在從時(shí)鐘信號(hào)CKa成為高電平的時(shí)刻t2至?xí)r刻t4 的期間，節(jié)點(diǎn)N4的電位成為QXVck)左右，輸出信號(hào)OUT成為高電平。在時(shí)刻t4，節(jié)點(diǎn)N4 的電位成為高電平，輸出信號(hào)OUT成為低電平。另外，在時(shí)刻t3，時(shí)鐘信號(hào)CKb和輸入信號(hào)IN變化為低電平，晶體管42、45、46成為截止?fàn)顟B(tài)。此時(shí)，節(jié)點(diǎn)N4、N41成為浮動(dòng)狀態(tài)，而節(jié)點(diǎn)N1、N41的電位不變化，因此晶體管 41、43、44的狀態(tài)不變化。當(dāng)在時(shí)刻t5時(shí)鐘信號(hào)CKb變化為高電平時(shí)，晶體管45成為導(dǎo)通狀態(tài)。此時(shí)，輸入信號(hào)IN為低電平，晶體管46為截止?fàn)顟B(tài)，因此，節(jié)點(diǎn)N41的電位成為高電平。因此，晶體管 43、44成為導(dǎo)通狀態(tài)。在晶體管43為導(dǎo)通狀態(tài)的期間，輸出端子OUT被施加低電平電位。 此外，當(dāng)晶體管44成為導(dǎo)通狀態(tài)時(shí)，節(jié)點(diǎn)N4的電位變化為低電平，晶體管41成為截止?fàn)顟B(tài)。至輸入信號(hào)IN下一次變?yōu)楦唠娖綖橹?，晶體管41保持截止?fàn)顟B(tài)，輸出信號(hào)OUT保持低電平。移位寄存器4以與第一實(shí)施方式的移位寄存器1相同的方式使用。在單位電路40內(nèi)的節(jié)點(diǎn)N4，除晶體管41以外還連接有晶體管42、44。其中，晶體管44在時(shí)鐘通過期間柵極被提供低電平電位而成為截止?fàn)顟B(tài)。此外，晶體管44的源極被固定地施加低電平電位。在單位電路40，通過使晶體管44的溝道長(zhǎng)度比晶體管41的溝道長(zhǎng)度長(zhǎng)，能夠防止輸出信號(hào)OUT變鈍。(第五實(shí)施方式)圖15是表示本發(fā)明的第五實(shí)施方式的移位寄存器的結(jié)構(gòu)的框圖。圖15所示的移位寄存器5是將η個(gè)單位電路50多級(jí)連接而構(gòu)成的。單位電路50具有輸入端子INa、INb、 時(shí)鐘端子CK、電源端子VSS和輸出端子OUT。η個(gè)單位電路50與第四實(shí)施方式同樣被分成
三個(gè)組。從外部對(duì)移位寄存器5供給起始脈沖SP、結(jié)束脈沖ΕΡ1、ΕΡ2、3相的時(shí)鐘信號(hào) CKl CK3和低電平電位VSS。起始脈沖SP被提供到第一級(jí)單位電路50的輸入端子INa。 結(jié)束脈沖EPl被提供到第(n-1)級(jí)單位電路50的輸入端子INb。結(jié)束脈沖EP2被提供到第 η級(jí)單位電路50的輸入端子INb。時(shí)鐘信號(hào)CKl CK3被分別提供到第一 第三組內(nèi)的單位電路50的時(shí)鐘端子CK。低電平電位VSS被提供到所有單位電路50的電源端子VSS。單位電路50的輸出信號(hào)OUT作為輸出信號(hào)SROUTl SROUTn輸出到外部，并且被提供到后級(jí)的單位電路50的輸入端子INa和2級(jí)之前的單位電路50的輸入端子INb。圖16是移位寄存器5包含的單位電路50的電路圖。單位電路50的電路結(jié)構(gòu)與專利文獻(xiàn)3中記載的電路相同。單位電路50在晶體管的尺寸方面具有與第一實(shí)施方式相同的特征，在這方面與專利文獻(xiàn)3中記載的電路不同。如圖16所示，單位電路50包含N溝道型晶體管51 討和電容器55。晶體管51 的漏極與時(shí)鐘端子CK連接，源極與輸出端子OUT連接。晶體管52的漏極和柵極與輸入端子INa連接，源極與晶體管51的柵極連接。在晶體管51的柵極_源極間設(shè)置有電容器55。 晶體管53的漏極與輸出端子OUT連接，柵極被施加規(guī)定的電壓Vcl，源極與電源端子VSS連接。電壓Vcl是使晶體管53成為導(dǎo)通狀態(tài)的電壓。晶體管53作為對(duì)輸出端子OUT持續(xù)地施加低電平電位的下拉晶體管發(fā)揮作用。晶體管M的漏極與晶體管51的柵極連接，柵極與輸入端子INb連接，源極與電源端子VSS連接。晶體管51設(shè)置在時(shí)鐘端子與輸出端子之間，作為根據(jù)柵極電位來切換是否使時(shí)鐘信號(hào)通過的輸出晶體管發(fā)揮作用。此外，晶體管51的柵極與晶體管51的輸出端子OUT 一側(cè)的導(dǎo)通端子(源極)電容耦合。因此，在晶體管51為導(dǎo)通狀態(tài)、時(shí)鐘信號(hào)CK為高電平的時(shí)鐘通過期間，晶體管51的柵極電位比時(shí)鐘信號(hào)CK的高電平電位高。以下，將連接有晶體管51的柵極的節(jié)點(diǎn)稱為N5。圖17是移位寄存器5的時(shí)序圖。在圖17中記載了第一組內(nèi)的單位電路50的輸入輸出信號(hào)和節(jié)點(diǎn)N5的電位的變化。對(duì)第一組內(nèi)的單位電路50，從時(shí)鐘端子CK提供時(shí)鐘信號(hào)CK1。如圖17所示，時(shí)鐘信號(hào)CKl是高電平期間的長(zhǎng)度為比1/3周期稍短的時(shí)鐘信號(hào)。 時(shí)鐘信號(hào)CK2是使時(shí)鐘信號(hào)CKl延遲1/3周期而得的信號(hào)。時(shí)鐘信號(hào)CK3是使時(shí)鐘信號(hào) CKl延遲2/3周期而得的信號(hào)。當(dāng)在時(shí)刻tl輸入信號(hào)INa(前級(jí)的單位電路50的輸出信號(hào))從低電平變化為高電平時(shí)，通過與二極管連接的晶體管52，節(jié)點(diǎn)N5的電位也變化為高電平，晶體管51成為導(dǎo)通狀態(tài)。當(dāng)在時(shí)刻t2輸入信號(hào)INa變化為低電平時(shí)，晶體管52成為截止?fàn)顟B(tài)，節(jié)點(diǎn)N5成為浮動(dòng)狀態(tài)，晶體管51保持導(dǎo)通狀態(tài)。當(dāng)在時(shí)刻t3時(shí)鐘信號(hào)CK(時(shí)鐘信號(hào)CKl)從低電平變化為高電平時(shí)，由于自舉效應(yīng)，節(jié)點(diǎn)N5的電位上升至QXVck)左右。因?yàn)榫w管51的柵極電位足夠高，所以時(shí)鐘信號(hào)CK不使電壓下降地通過晶體管51。在從時(shí)鐘信號(hào)CK成為高電平的時(shí)刻t3至?xí)r刻t4的期間，節(jié)點(diǎn)N5的電位成為QXVck)左右，輸出信號(hào)OUT成為高電平。在時(shí)刻t4，節(jié)點(diǎn)N5的電位成為高電平，輸出信號(hào)OUT成為低電平。當(dāng)在時(shí)刻t5輸入信號(hào)INb (2級(jí)之后的單位電路50的輸出信號(hào))從低電平變化為高電平時(shí)，晶體管M成為導(dǎo)通狀態(tài)。此時(shí)，節(jié)點(diǎn)N5的電位變化為低電平，晶體管51成為截止?fàn)顟B(tài)。至輸入信號(hào)INa下一次變?yōu)楦唠娖綖橹?，晶體管51保持截止?fàn)顟B(tài)，輸出信號(hào)OUT 保持低電平。移位寄存器5以與第一實(shí)施方式的移位寄存器1相同的方式使用。在單位電路50內(nèi)的節(jié)點(diǎn)N5，除晶體管51以外還連接有晶體管52、54。晶體管52、 討在時(shí)鐘通過期間柵極被提供低電平電位而成為截止?fàn)顟B(tài)。此外，晶體管52的漏極被施加在時(shí)鐘通過期間成為低電平的輸入信號(hào)INa，晶體管M的源極被固定地施加低電平電位。 在單位電路50，通過使晶體管52、54的溝道長(zhǎng)度比晶體管51的溝道長(zhǎng)度長(zhǎng)，能夠防止輸出信號(hào)OUT變鈍。另外，在以上的說明中，當(dāng)在一個(gè)導(dǎo)通端子與輸出晶體管的柵極連接的控制晶體管中，包括多個(gè)在時(shí)鐘通過期間柵極被提供低電平電位而成為截止?fàn)顟B(tài)、另一個(gè)導(dǎo)通端子被施加低電平電位的晶體管時(shí)，使該多個(gè)晶體管的溝道長(zhǎng)度均比輸出晶體管的溝道長(zhǎng)度長(zhǎng)。由此，能夠有效地防止輸出信號(hào)變鈍。在代替這種方式、在單位電路內(nèi)包含多個(gè)滿足上述條件的晶體管的情況下，也可以僅對(duì)于其中一部分晶體管使溝道長(zhǎng)度比輸出晶體管的溝道長(zhǎng)度長(zhǎng)。例如，也可以僅使?jié)M足上述條件的多個(gè)晶體管中的泄漏電流為最大的晶體管的溝道長(zhǎng)度比輸出晶體管的溝道長(zhǎng)度長(zhǎng)。 此外，在上述的說明中，在單位電路設(shè)置有自舉電路用的電容器，但是也可以將存在于輸出晶體管的柵極-源極間的寄生電容作為自舉用的電容器使用。如上所述，根據(jù)本發(fā)明的移位寄存器，使與輸出晶體管的柵極連接的控制晶體管的溝道長(zhǎng)度變長(zhǎng)，由此，能夠削減在時(shí)鐘通過期間流經(jīng)控制晶體管的泄漏電流，抑制輸出晶體管的柵極電位的變動(dòng)，防止輸出信號(hào)變鈍。產(chǎn)業(yè)上的可利用性本發(fā)明的移位寄存器能夠獲得能夠防止輸出信號(hào)變鈍的效果，因此能夠在顯示裝置(例如液晶顯示裝置)的驅(qū)動(dòng)電路等中利用。附圖標(biāo)記的說明1、2、3、4、5移位寄存器10、20、30、40、50 單位電路11 15、21、22、31 34、41 46、51 54 晶體管16、47、55 電容器100液晶顯示裝置101像素陣列102顯示控制電路
103掃描信號(hào)線驅(qū)動(dòng)電路104數(shù)據(jù)信號(hào)線驅(qū)動(dòng)電路
權(quán)利要求
1.一種移位寄存器，其特征在于其是將單位電路多級(jí)連接而構(gòu)成的移位寄存器，所述單位電路包括輸出晶體管，其設(shè)置在時(shí)鐘端子與輸出端子之間，根據(jù)柵極電位來切換是否使時(shí)鐘信號(hào)通過；和一個(gè)導(dǎo)通端子與所述輸出晶體管的柵極連接的一個(gè)以上的控制晶體管，其中在所述輸出晶體管為導(dǎo)通狀態(tài)、且所述時(shí)鐘信號(hào)為高電平的時(shí)鐘通過期間，所述輸出晶體管的柵極電位比所述時(shí)鐘信號(hào)的高電平電位高，在所述控制晶體管中包括與所述輸出晶體管相比溝道長(zhǎng)度更長(zhǎng)的晶體管。
2.如權(quán)利要求1所述的移位寄存器，其特征在于在所述控制晶體管中包括在時(shí)鐘通過期間，柵極被提供低電平電位而成為截止?fàn)顟B(tài)， 另一個(gè)導(dǎo)通端子被施加低電平電位的晶體管，該晶體管的溝道長(zhǎng)度比所述輸出晶體管的溝道長(zhǎng)度長(zhǎng)。
3.如權(quán)利要求2所述的移位寄存器，其特征在于在所述控制晶體管中包括在時(shí)鐘通過期間，柵極被提供低電平電位而成為截止?fàn)顟B(tài)， 另一個(gè)導(dǎo)通端子被固定地施加低電平電位的晶體管，該晶體管的溝道長(zhǎng)度比所述輸出晶體管的溝道長(zhǎng)度長(zhǎng)。
4.如權(quán)利要求2所述的移位寄存器，其特征在于在所述控制晶體管中包括在時(shí)鐘通過期間，柵極被提供低電平電位而成為截止?fàn)顟B(tài)， 另一個(gè)導(dǎo)通端子被提供在時(shí)鐘通過期間為低電平的信號(hào)的晶體管，該晶體管的溝道長(zhǎng)度比所述輸出晶體管的溝道長(zhǎng)度長(zhǎng)。
5.如權(quán)利要求2所述的移位寄存器，其特征在于在所述控制晶體管中包括在時(shí)鐘通過期間，柵極被提供低電平電位而成為截止?fàn)顟B(tài)， 另一個(gè)導(dǎo)通端子被施加低電平電位的多個(gè)晶體管，該多個(gè)晶體管的溝道長(zhǎng)度均比所述輸出晶體管的溝道長(zhǎng)度長(zhǎng)。
6.如權(quán)利要求1所述的移位寄存器，其特征在于在所述控制晶體管中包括與所述輸出晶體管相比溝道長(zhǎng)度長(zhǎng)0. 5 μ m以上的晶體管。
7.如權(quán)利要求1所述的移位寄存器，其特征在于所述輸出晶體管的柵極與所述輸出晶體管的所述輸出端子一側(cè)的導(dǎo)通端子電容耦合。
8.一種顯示裝置，其特征在于，包括呈2維狀配置的多個(gè)像素電路；和包括權(quán)利要求1 7中任一項(xiàng)所述的移位寄存器的驅(qū)動(dòng)電路。
全文摘要
本發(fā)明提供移位寄存器。將包括自舉電路的單位電路(10)多級(jí)連接，構(gòu)成移位寄存器。在單位電路(10)中，晶體管(11)為導(dǎo)通狀態(tài)、且時(shí)鐘信號(hào)(CK)為高電平的期間，為時(shí)鐘通過期間。在一個(gè)導(dǎo)通端子與晶體管(11)的柵極連接的晶體管中，使在時(shí)鐘通過期間柵極被提供低電平電位而成為截止?fàn)顟B(tài)、另一個(gè)導(dǎo)通端子被施加低電平電位的晶體管(12)、(14)的溝道長(zhǎng)度比晶體管(11)的溝道長(zhǎng)度長(zhǎng)。由此，能夠削減時(shí)鐘通過期間的泄漏電流，抑制晶體管(11)的柵極電位的變動(dòng)，防止輸出信號(hào)變鈍。
文檔編號(hào)G11C19/28GK102428521SQ20098015934
公開日2012年4月25日 申請(qǐng)日期2009年12月25日 優(yōu)先權(quán)日2009年5月28日
發(fā)明者山崎周郎, 嶋田純也, 田中信也, 菊池哲郎 申請(qǐng)人:夏普株式會(huì)社