專利名稱：數(shù)據(jù)傳送系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及數(shù)據(jù)傳送系統(tǒng)，尤其涉及一種多個(gè)器件或多個(gè)電路塊共用一個(gè)存儲(chǔ)器
的系統(tǒng)。
背景技術(shù)：
以往公知多個(gè)器件或多個(gè)電路塊共用一個(gè)存儲(chǔ)器的系統(tǒng)。 一般，在這種系統(tǒng)中， 存儲(chǔ)器接受來自成為主要的器件或電路塊的訪問信號，以輸出讀取數(shù)據(jù)。此時(shí)，若各器件或 各電路塊不具有用于讀取存儲(chǔ)器的數(shù)據(jù)的存儲(chǔ)器控制電路，則無法讀取存儲(chǔ)器內(nèi)的數(shù)據(jù)。
另外，存在多個(gè)器件或電路塊同時(shí)訪問一個(gè)存儲(chǔ)器的情況。在這種同時(shí)訪問發(fā)生 的情況下，需要在存儲(chǔ)器側(cè)設(shè)置用于調(diào)整存儲(chǔ)器訪問的沖突、從存儲(chǔ)器輸出數(shù)據(jù)的優(yōu)先度 等的訪問調(diào)整電路。 由此，需要存儲(chǔ)器的數(shù)據(jù)的器件或電路塊為主要的、保存數(shù)據(jù)的存儲(chǔ)器為從屬的
系統(tǒng)已經(jīng)被專利文獻(xiàn)1 專利文獻(xiàn)3公開了。專利文獻(xiàn)1日本特開平11-039222號公報(bào)專利文獻(xiàn)2日本特開平11-175499號公報(bào)專利文獻(xiàn)3日本特開2001-325243號公報(bào) 如上所述，在多個(gè)器件或多個(gè)電路塊共用一個(gè)存儲(chǔ)器的系統(tǒng)中，通過使各器件或 各電路塊必須分別具有用于讀取存儲(chǔ)器的數(shù)據(jù)的存儲(chǔ)器控制電路，從而存在系統(tǒng)整體的電 路規(guī)模增大的問題。另外，通過在存儲(chǔ)器側(cè)也設(shè)置訪問調(diào)整電路，從而電路規(guī)模也會(huì)增大。
由此，作為系統(tǒng)整體而言，產(chǎn)生了復(fù)雜化和電路規(guī)模增大的問題。

發(fā)明內(nèi)容
本發(fā)明是一種數(shù)據(jù)傳送系統(tǒng)，其是多個(gè)器件或多個(gè)電路塊共用一個(gè)存儲(chǔ)器的系統(tǒng) 中的數(shù)據(jù)傳送系統(tǒng)，其特征在于，所述存儲(chǔ)器包括存儲(chǔ)區(qū)域，其與多個(gè)地址對應(yīng)地保存數(shù) 據(jù)；和存儲(chǔ)器控制電路，其與時(shí)鐘同步地輸出所述地址及與所述地址對應(yīng)保存的數(shù)據(jù)，各器 件或各電路塊包括譯碼器，其對經(jīng)由所述存儲(chǔ)器控制電路輸出的所述地址是否與事先分 配的地址一致進(jìn)行解讀；和寄存器，其根據(jù)所述譯碼器的解讀結(jié)果與所述時(shí)鐘同步地讀取 經(jīng)由所述存儲(chǔ)器控制電路輸出的數(shù)據(jù)。 根據(jù)本發(fā)明，由于采用存儲(chǔ)器為主要的、各器件或各電路塊為從屬的結(jié)構(gòu)，故從屬 側(cè)(器件或電路塊)只具有與事先分配的地址對應(yīng)的譯碼器和寄存器的結(jié)構(gòu)就能夠從存儲(chǔ) 器中讀取需要的數(shù)據(jù)。 此時(shí)，由于寄存器自身即使在以往的系統(tǒng)結(jié)構(gòu)中也是保存從存儲(chǔ)器讀取出的數(shù)據(jù) 所需的部件，故在系統(tǒng)整體中能謀求電路規(guī)模的削減。由于其效果與共有存儲(chǔ)器的器件、電 路塊的數(shù)目成正比地增大，故系統(tǒng)規(guī)模越大其效果就越大。 另外，對于為主要的存儲(chǔ)器側(cè)而言，不需要用于調(diào)整訪問的沖突的訪問調(diào)整電路。 另外，由于對于實(shí)現(xiàn)從存儲(chǔ)器側(cè)向器件、電路塊的數(shù)據(jù)自動(dòng)傳送的結(jié)構(gòu)而言也能利用以往內(nèi)置于存儲(chǔ)器內(nèi)的地址計(jì)數(shù)器，故無電路規(guī)模的增大，且作為存儲(chǔ)器整體的電路規(guī)模反而 會(huì)減小。


圖1是表示本發(fā)明的實(shí)施方式涉及的數(shù)據(jù)傳送系統(tǒng)的結(jié)構(gòu)的圖。
圖2是從存儲(chǔ)器輸出的數(shù)據(jù)的時(shí)序圖。
圖3是譯碼器及寄存器的電路圖。
圖4是寄存器的具體電路圖。 圖中10-存儲(chǔ)器塊，11-控制電路，12_自動(dòng)引導(dǎo)觸發(fā)電路，13-通電檢測電路， 14-控制管腳，21 25-譯碼器+寄存器，30-數(shù)據(jù)總線。
具體實(shí)施例方式
首先，在說明本發(fā)明的基本技術(shù)思想時(shí)，以需要保存在存儲(chǔ)器中的數(shù)據(jù)的器件或 電路塊為主要(主)、保存數(shù)據(jù)的存儲(chǔ)器為從屬(從)的方式構(gòu)成系統(tǒng)。即，向器件、電路塊 和存儲(chǔ)器給予與以往相反的作用。 具體地說，存儲(chǔ)器為主要的，與特定的器件或電路塊進(jìn)行的訪問無關(guān)，例如，存儲(chǔ) 器側(cè)使該存儲(chǔ)器空間內(nèi)的數(shù)據(jù)按照從地址的00地址開始、01地址、02地址的順序與從存儲(chǔ) 器發(fā)生的時(shí)鐘同步，并輸出地址信息和與該地址信息對應(yīng)的數(shù)據(jù)。并且，在地址到達(dá)了其最 終地址的時(shí)刻，停止從存儲(chǔ)器輸出數(shù)據(jù)。 另一方面，為從屬的器件或電路塊譯碼解讀從存儲(chǔ)器輸出的地址信息，在判斷為 該地址信息與事先分配給器件或電路塊的地址一致的時(shí)刻，與從存儲(chǔ)器輸出的時(shí)鐘同步地 讀取需要的數(shù)據(jù)。 圖1是表示本發(fā)明的實(shí)施方式涉及的數(shù)據(jù)傳送系統(tǒng)的結(jié)構(gòu)的圖。該系統(tǒng)是在一個(gè) 半導(dǎo)體芯片100上形成有存儲(chǔ)器塊10和電路塊A 電路塊E的芯片上的系統(tǒng)(System On Chip)。 由于存儲(chǔ)器塊10具有保存數(shù)據(jù)的存儲(chǔ)區(qū)域，故該存儲(chǔ)區(qū)域如圖示的地址所示被 分割為以下8個(gè)塊塊X區(qū)域(地址OOh OFh)、塊A區(qū)域(地址10h 1Fh)、塊B區(qū)域 (地址20h 2Fh)、塊C區(qū)域(地址30h 3Fh)、塊D區(qū)域(地址40h 4Fh)、塊E區(qū)域 (地址50h 5Fh)、塊F區(qū)域(地址60h 6Fh)、塊G區(qū)域(地址70h 7Fh)。在此，地址 XXh用16進(jìn)制表示。 另外，塊A區(qū)域?qū)?yīng)電路塊A，塊B區(qū)域?qū)?yīng)電路塊B。其他的塊區(qū)域也同樣。其 中，塊X區(qū)域是用于根據(jù)需要來擴(kuò)充存儲(chǔ)容量的擴(kuò)充用存儲(chǔ)區(qū)域，在初始狀態(tài)并不使其與 特定的電路塊對應(yīng)。 上述存儲(chǔ)區(qū)域的塊區(qū)域例如優(yōu)選由閃存、EEPROM等可電擦除、寫入、讀取及重寫的 非易失性存儲(chǔ)器構(gòu)成。 存儲(chǔ)器塊10的控制電路11經(jīng)由數(shù)據(jù)總線30向電路塊A 電路塊E輸出時(shí)鐘、地 址及與該地址對應(yīng)的數(shù)據(jù)。在此，地址及數(shù)據(jù)與時(shí)鐘同步地被輸出。 圖2是表示控制電路11的數(shù)據(jù)輸出的例子的圖。即，存儲(chǔ)器塊10的動(dòng)作是基于 從自動(dòng)引導(dǎo)觸發(fā)電路12輸出的觸發(fā)信號開始的。即、在輸出所述觸發(fā)信號時(shí)，設(shè)置在存儲(chǔ)
4器塊IO上的時(shí)鐘生成電路啟動(dòng)并輸出一定周期的時(shí)鐘。地址優(yōu)選與時(shí)鐘的下降沿同步地 在時(shí)間序列上被增加為00地址、01地址、02地址、03地址......。 并且，在時(shí)間序列上輸出與地址對應(yīng)的D〈0〉、D〈1〉、D〈2〉、D〈3〉、……。為了增加 地址，能夠利用設(shè)置在存儲(chǔ)器塊10上的地址計(jì)數(shù)器。在地址到達(dá)最終地址7F地址且輸出 最后的數(shù)據(jù)D〈127>時(shí)，控制電路11停止數(shù)據(jù)的輸出動(dòng)作。 此時(shí)，自動(dòng)引導(dǎo)觸發(fā)電路12根據(jù)來自檢測系統(tǒng)的電源導(dǎo)通的通電(power on)檢 測電路13的通電檢測信號輸出所述觸發(fā)信號。S卩、控制電路11在系統(tǒng)的電源導(dǎo)通時(shí)自動(dòng) 地開始上述的數(shù)據(jù)的輸出序列。因此，電路塊A 電路塊E在系統(tǒng)的電源導(dǎo)通時(shí)能自動(dòng)地 讀取保存在存儲(chǔ)器塊10上的所需要的數(shù)據(jù)。此時(shí)，即使在系統(tǒng)的電源斷開時(shí)，存儲(chǔ)器塊10 也需要保存數(shù)據(jù)，需要由非易失性存儲(chǔ)器構(gòu)成。 另外，自動(dòng)引導(dǎo)觸發(fā)電路12也構(gòu)成為即使在發(fā)布了來自電路塊A 電路塊E的 其中一個(gè)電路塊的觸發(fā)信號的情況下，也輸出所述觸發(fā)信號。 控制電路11并不限定于上述的情況，也可以構(gòu)成為在保存于存儲(chǔ)區(qū)域中的數(shù)據(jù) 被重寫時(shí)或定期地開始上述的數(shù)據(jù)輸出序列。 另外，控制電路11基于由控制管腳14輸入的地址、數(shù)據(jù)等的寫入控制信號，能重 寫存儲(chǔ)器塊10對應(yīng)的地址的數(shù)據(jù)。其中，此時(shí)存儲(chǔ)器塊10需要利用可重寫的存儲(chǔ)器來形 成。 由此，在重寫了存儲(chǔ)區(qū)域的數(shù)據(jù)的情況下，控制電路11自動(dòng)啟動(dòng)，經(jīng)由數(shù)據(jù)總線 30向電路塊A 電路塊E輸出時(shí)鐘、地址及與該地址對應(yīng)的數(shù)據(jù)。此時(shí)，電路塊A 電路塊 E側(cè)的動(dòng)作也是同樣的。因此，電路塊A 電路塊E能夠讀取被更新后的最新的數(shù)據(jù)。
另外，在存儲(chǔ)器塊10上設(shè)置計(jì)時(shí)器，由此控制電路11通過監(jiān)視該計(jì)時(shí)器的輸出， 從而基于計(jì)時(shí)器的輸出也能定期地開始上述的數(shù)據(jù)的輸出序列。 另一方面，電路塊A 電路塊E的結(jié)構(gòu)是在各電路塊內(nèi)設(shè)置譯碼器+寄存器21 25。譯碼器對從存儲(chǔ)器塊10的控制電路11傳送來的地址信息進(jìn)行譯碼，并在其與事先分配 給該電路塊的地址一致的情況下，將與該地址對應(yīng)的數(shù)據(jù)輸出到設(shè)置在該次級的寄存器。 并且，寄存器與時(shí)鐘同步地讀取數(shù)據(jù)并進(jìn)行保存。 讀取到寄存器內(nèi)的數(shù)據(jù)被用作該電路塊的電路調(diào)整數(shù)據(jù)等。例如，在電路塊A中 作為邏輯控制用的表格數(shù)據(jù)來利用，在電路塊B中作為標(biāo)識數(shù)據(jù)來利用，在電路塊C中作為 電路的微調(diào)數(shù)據(jù)來利用，在電路塊D中作為IC的識別數(shù)據(jù)來利用，在電路塊E中作為IC的 制造信息管理數(shù)據(jù)來利用。 圖3是表示設(shè)置在電路塊A 電路塊E上的譯碼器+寄存器的結(jié)構(gòu)的電路圖。圖 4是寄存器的具體電路圖。 以下，在電路塊A中，對事先給譯碼器211分配了地址19h的情況進(jìn)行說明。另夕卜， 與一個(gè)地址19h對應(yīng)的數(shù)據(jù)的比特結(jié)構(gòu)是8比特。 在譯碼器211中，以在從存儲(chǔ)器塊10的控制電路11經(jīng)由數(shù)據(jù)總線30傳送來的地 址信息是19h時(shí)、即地址數(shù)據(jù)
[7]的各比特?cái)?shù)據(jù)為"10011000"時(shí)N0R電路NR1的輸 出為高電平且在傳送來除此之外的地址的情況下NOR電路NR1的輸出為低電平的方式構(gòu)成 譯碼器211的邏輯電路。 另外，從存儲(chǔ)器塊10的控制電路11經(jīng)由數(shù)據(jù)總線30傳送來的8比特的數(shù)據(jù)
數(shù)據(jù)[7]分別被輸入到CMOS傳輸門TGA0 TGA7。 CMOS傳輸門TGAO TGA7構(gòu)成為 在NOR電路NR1的輸出為高電平時(shí)導(dǎo)通。 在CMOS傳輸門TGAO TGA7導(dǎo)通時(shí)，數(shù)據(jù)
數(shù)據(jù)[7]通過CMOS傳輸門TGAO TGA7被施加到構(gòu)成次級的寄存器212的觸發(fā)器(flip-flop)FFO FF7的數(shù)據(jù)輸入端子D。 并且，數(shù)據(jù)
數(shù)據(jù)[7]與施加到時(shí)鐘輸入端子CKN上的時(shí)鐘的上升沿同步地被讀取到 對應(yīng)的觸發(fā)器FFO FF7且被保存在對應(yīng)的觸發(fā)器FFO FF7中。 在NOR電路NR1的輸出為低電平時(shí)，雖然CMOS傳輸門TGAO TGA7為斷開狀態(tài)， 但是CMOS傳輸門TGBO TGB7為導(dǎo)通，并將觸發(fā)器FFO FF7的各輸出數(shù)據(jù)REG[O] [7] 反饋到數(shù)據(jù)輸入端子D后輸入。且有，觸發(fā)器FFO FF7構(gòu)成為利用施加于復(fù)位端子RN上 的復(fù)位信號而被復(fù)位。 圖4是觸發(fā)器FFO FF7的具體電路結(jié)構(gòu)例。如圖示，觸發(fā)器由CMOS傳輸門TGI TG4、 NAND電路NA1、 NA2、反相器構(gòu)成，且串聯(lián)連接兩個(gè)鎖存電路LA1、 LA2而形成。在低電 平的復(fù)位信號被輸入到NAND電路NA1、NA2時(shí)，觸發(fā)器的輸出信號Q為低電平。
如上所述，根據(jù)本實(shí)施方式，由于采取存儲(chǔ)器塊10為主要、各電路塊A 電路塊E 為從屬的結(jié)構(gòu)，故從屬側(cè)(電路塊)只具有與事先分配的地址對應(yīng)的譯碼器和寄存器的結(jié) 構(gòu)就能從存儲(chǔ)器塊10讀取所需要的數(shù)據(jù)。 此時(shí)，由于寄存器自身在以往的系統(tǒng)結(jié)構(gòu)中也是保存從存儲(chǔ)器讀取出的數(shù)據(jù)所需 的部件，故在系統(tǒng)整體中能謀求電路規(guī)模的削減。由于其效果與共有存儲(chǔ)器塊10的電路塊 的數(shù)目成正比地增大，故系統(tǒng)規(guī)模越大其效果就越大。 另外，對于為主要的存儲(chǔ)器塊10側(cè)而言，不需要用于調(diào)整訪問的沖突的訪問調(diào)整 電路。另外，由于對于實(shí)現(xiàn)從存儲(chǔ)器塊10側(cè)向電路塊A 電路塊E的數(shù)據(jù)自動(dòng)傳送的結(jié)構(gòu) 而言也能利用以往內(nèi)置于存儲(chǔ)器塊內(nèi)的地址計(jì)數(shù)器，故無電路規(guī)模的增大，且作為存儲(chǔ)器 塊10整體的電路規(guī)模反而會(huì)減小。 且有，在上述的實(shí)施方式中，雖然以在一個(gè)半導(dǎo)體芯片IOO上形成有存儲(chǔ)器塊10 和電路塊A 電路塊E的芯片上的系統(tǒng)(System On Chip)為例進(jìn)行了說明，但是所謂的存 儲(chǔ)器塊10和電路塊A 電路塊E也可以分別形成在不同的半導(dǎo)體芯片上。另外，代替存儲(chǔ) 器塊10和電路塊A 電路塊E，也可以設(shè)置多個(gè)器件。
權(quán)利要求
一種數(shù)據(jù)傳送系統(tǒng)，其是多個(gè)器件或多個(gè)電路塊共用一個(gè)存儲(chǔ)器的系統(tǒng)中的數(shù)據(jù)傳送系統(tǒng)，其特征在于，所述存儲(chǔ)器包括存儲(chǔ)區(qū)域，其與多個(gè)地址對應(yīng)地保存數(shù)據(jù)；和存儲(chǔ)器控制電路，其與時(shí)鐘同步地輸出所述地址及與所述地址對應(yīng)保存的數(shù)據(jù)，各器件或各電路塊包括譯碼器，其對經(jīng)由所述存儲(chǔ)器控制電路輸出的所述地址是否與事先分配的地址一致進(jìn)行解讀；和寄存器，其根據(jù)所述譯碼器的解讀結(jié)果，與所述時(shí)鐘同步地讀取經(jīng)由所述存儲(chǔ)器控制電路輸出的數(shù)據(jù)。
2. 根據(jù)權(quán)利要求l所述的數(shù)據(jù)傳送系統(tǒng)，其特征在于，所述數(shù)據(jù)傳送系統(tǒng)具備自動(dòng)引導(dǎo)觸發(fā)電路，所述自動(dòng)引導(dǎo)觸發(fā)電路在所述存儲(chǔ)器的電源處于導(dǎo)通時(shí)或根據(jù)來自所述電路塊的觸發(fā)信號，使所述存儲(chǔ)器控制電路的所述地址及所述數(shù)據(jù)的輸出動(dòng)作開始。
3. 根據(jù)權(quán)利要求l所述的數(shù)據(jù)傳送系統(tǒng)，其特征在于，所述存儲(chǔ)器控制電路在保存于所述存儲(chǔ)區(qū)域上的數(shù)據(jù)被重寫時(shí)或定期地開始所述地址及所述數(shù)據(jù)的輸出動(dòng)作。
4. 根據(jù)權(quán)利要求1 3中任意一項(xiàng)所述的數(shù)據(jù)傳送系統(tǒng)，其特征在于，所述存儲(chǔ)器控制電路具備與所述時(shí)鐘同步地增加所述地址的地址計(jì)數(shù)器。
5. 根據(jù)權(quán)利要求1 4中任意一項(xiàng)所述的數(shù)據(jù)傳送系統(tǒng)，其特征在于，在一個(gè)半導(dǎo)體芯片上形成有所述存儲(chǔ)器和所述多個(gè)器件或所述電路塊。
全文摘要
本發(fā)明提供一種數(shù)據(jù)傳送系統(tǒng)。其中，由于采取存儲(chǔ)器塊(10)為主要、各電路塊(A～E)為從屬的結(jié)構(gòu)，故從屬側(cè)、即電路塊只具有與事先分配的地址對應(yīng)的譯碼器和寄存器的結(jié)構(gòu)就能夠從存儲(chǔ)器塊(10)讀取所需要的數(shù)據(jù)。此時(shí)，由于寄存器自身即使在以往的系統(tǒng)結(jié)構(gòu)中也是保存從存儲(chǔ)器讀取出的數(shù)據(jù)所必需的，故在系統(tǒng)整體中能謀求電路規(guī)模的削減。由于其效果與共有存儲(chǔ)器塊(10)的電路塊的數(shù)目成正比地增大，故系統(tǒng)規(guī)模越大其效果就越大。從而，在多個(gè)器件或多個(gè)電路塊共用一個(gè)存儲(chǔ)器的系統(tǒng)中能謀求系統(tǒng)的電路規(guī)模的削減。
文檔編號G11C16/26GK101794616SQ201010105010
公開日2010年8月4日 申請日期2010年1月27日 優(yōu)先權(quán)日2009年1月28日
發(fā)明者金田義宣 申請人:三洋電機(jī)株式會(huì)社;三洋半導(dǎo)體株式會(huì)社