專利名稱：半導(dǎo)體存儲器裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及同步偽(pseudo)SRAM的訪問速度的增加。
背景技術(shù)：
在本領(lǐng)域中偽SRAM是眾所周知的。偽SRAM具有與使用現(xiàn)有技術(shù)的DRAM的存儲 器單元的SRAM相同的接口。 S卩，偽SRAM包括被構(gòu)建在存儲器中的刷新控制，并且控制器僅 執(zhí)行讀取/寫入控制。 由于偽SRAM使用在速度方面被認(rèn)為不理想的DRAM用于存儲器單元，并且外圍電 路被集成，因此偽SRAM的訪問速度小于SRAM并且還小于純粹的DRAM。另一方面，偽SRAM 具有每面積低成本并且高容量的優(yōu)點。 使用這些優(yōu)點，在要求便宜并且高容量但是不要求高速訪問的移動應(yīng)用的領(lǐng)域中 已經(jīng)經(jīng)常使用偽SRAM。 然而近年來，即使在諸如網(wǎng)絡(luò)裝置的要求高速訪問的領(lǐng)域中，存儲器正在增加它 們的容量，從而要求DRAM核。 現(xiàn)有的SRAM應(yīng)被替換為高容量存儲器以響應(yīng)此需求，然而存在增長的加速偽 SRAM的要求。 在偽SRAM的構(gòu)造中存在存儲器不能預(yù)期讀取/寫入命令到達(dá)的時間的限制。因 此，需要在接收命令的同時禁止刷新操作，并且等待刷新完成，并且然后開始讀取操作。
例如，日本專利No. 3376998公布一種操作使用DRAM單元作為通用的(非同步的) SRAM的半導(dǎo)體存儲器裝置的地址訪問方法。 圖7是根據(jù)日本專利No. 3376998的一個示例性實施例的時序圖。 時序圖示出響應(yīng)于從外部接收到的讀取/寫入請求立即內(nèi)部地執(zhí)行刷新，并且然
后執(zhí)行讀取/寫入請求的操作。 在這樣的情況下，存在下述問題，即讀取操作的開始被延遲了等待刷新操作的時 間并且從而減慢了訪問。此外，為了防止刷新和讀取/寫入操作之間的內(nèi)部競爭，需要在接 收讀取/寫入命令之后控制不開始新的刷新。 因此，希望的是，維持不要求任何刷新控制的偽SRAM接口并且還增加訪問的速度。

發(fā)明內(nèi)容
為了簡單地消除刷新控制，能夠考慮將日本專利No. 3376998的概念應(yīng)用于同步 偽S廳。
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在此描述下述情況，其中日本專利No. 3376998的概念被簡單地應(yīng)用于同步偽 S廳。 圖5示出將日本專利No. 3376998的概念應(yīng)用于同步偽SRAM的構(gòu)造示例。
在圖5中，外部輸入的時鐘經(jīng)過延遲裝置成為內(nèi)部時鐘。然后，使用內(nèi)部時鐘通過 觸發(fā)器(FF。)鎖存命令0至N。然后通過命令解碼器110處理命令0至N，并且然后將其提 供給DRAM核200。 刷新請求信號沒有被直接地輸入至命令解碼器110，而是經(jīng)過具有反相輸入的 AND電路120和觸發(fā)器(FF》被輸入至命令解碼器。即，刷新請求信號被輸入至具有反相輸 入的AND電路120的正輸入并且內(nèi)部讀取命令被輸入至反相輸入。來自于具有反相輸入的 AND電路120的輸出被輸入至命令解碼器110。 因此內(nèi)部讀取命令去激活刷新請求信號。然后，如果接收到讀取命令，則將會禁止 后來的刷新操作。 這樣，刷新同步電路由具有反相輸入的AND電路120組成。 圖6是在行周期(tKC)=訪問(tKAC) = 4周期的產(chǎn)品中的根據(jù)圖5的控制的時序 圖。 假定在周期1接收到讀取命令。然后，能夠識別從命令解碼器110的輸出接收到
讀取命令，因此能夠禁止在周期2中并且在周期2之后要開始的刷新操作。 然而，最新的刷新操作能夠從內(nèi)部時鐘的周期1的邊緣開始。在這樣的情況下，從
邊緣開始等待刷新時段，生成內(nèi)部讀取命令，并且讀出的數(shù)據(jù)被輸出至外部端子。圖6示出
最新時序的此種情況。 根據(jù)圖6，通過下述的總和確定從接收讀取命令時到數(shù)據(jù)輸出的訪問；
{(1)內(nèi)部時鐘延遲} + {(2)刷新時段} + {(3)數(shù)據(jù)輸出} 通常在反相SRAM中，內(nèi)部刷新時段和讀取時段被指定為t/2，因此通過下述來表 示從讀取命令開始的隨機(jī)訪問時間tKAC : {(1)內(nèi)部時鐘延遲Ht/2+K3)數(shù)據(jù)輸出} 公式(1)
因此，存在顯著的延遲。 看起來，通過在周期"l"禁止刷新使得能夠?qū)⒆詈笠獔?zhí)行的刷新時序向前移動一 個周期并且這有助于更高的速度。 然而，此種控制將不會產(chǎn)生與在周期"5"中禁止刷新的任何不同。
因此，本發(fā)明人已經(jīng)發(fā)現(xiàn)連續(xù)的讀取/寫入訪問將會中斷任何刷新操作的問題。 本發(fā)明的實施例的示例性方面是半導(dǎo)體存儲器裝置，該半導(dǎo)體存儲器裝置包括存
儲器單元陣列，該存儲器單元陣列具有用于存儲數(shù)據(jù)的多個存儲器單元；刷新請求電路，該
刷新請求電路內(nèi)部地生成刷新請求，其中刷新請求請求存儲器單元的刷新操作；命令解碼
器，該命令解碼器解碼外部訪問請求和刷新請求并且將其提供給存儲器單元，其中外部訪
問請求請求從外部到存儲器單元的訪問；刷新同步電路，該刷新同步電路被提供在刷新請
求電路和命令解碼器之間并且如果從命令解碼器輸出外部訪問請求那么去激活刷新請求；
時鐘相位調(diào)整單元，該時鐘相位調(diào)整單元對時鐘產(chǎn)生延遲，其中延遲與從外部訪問請求被
生成到外部訪問請求經(jīng)過命令解碼器并且與外部訪問請求同步的刷新同步請求被提供給
存儲器單元所花費(fèi)的時間相同或者更長，并且延遲短于一個周期；以及觸發(fā)器，該觸發(fā)器被
4提供在命令解碼器和存儲器單元陣列之間，在來自時鐘相位調(diào)整單元的時鐘時序獲取來自 于命令解碼器的請求，并且將其提供給存儲器單元陣列。 在此種構(gòu)造中，通過時鐘相位調(diào)整單元將解碼和獲取外部訪問請求的時序延遲相 位調(diào)整時鐘。然后，相位調(diào)整時鐘的延遲僅為將刷新請求與外部命令(例如，讀取命令)同 步并且對其進(jìn)行去激活所需要的時間。 然后能夠從具有與當(dāng)外部訪問請求被提供時相同的周期的相位調(diào)整時鐘的時序 去激活刷新請求。 禁止刷新操作的周期能夠被加快相位調(diào)整時鐘的延遲。因此，能夠減少等待刷新 時段的時間并且從而結(jié)果減少隨機(jī)訪問時間。這使得能夠加速半導(dǎo)體存儲器裝置的訪問時 間。


結(jié)合附圖，根據(jù)某些示例性實施例的以下描述，以上和其它示例性方面、優(yōu)點和特 征將更加明顯，其中 圖1是示出根據(jù)第一示例性實施例的同步偽SRAM的構(gòu)造的框圖；
圖2是示出在開始刷新之后接收讀取命令的情況下的操作的時序圖；
圖3是示出在同時接收刷新請求和讀取命令的情況下的操作的時序圖；
圖4是示出第二示例性實施例的構(gòu)造的框圖； 圖5是在日本專利No. 3376998的概念簡單應(yīng)用于同步偽SRAM的情況下的框圖；
圖6是根據(jù)在行周期(tKC)=訪問(tKAC) = 4周期的產(chǎn)品中根據(jù)圖5的控制的時 序圖；以及 圖7是根據(jù)現(xiàn)有技術(shù)的示例性實施例的時序圖。
具體實施例方式
在下文中參考附圖描述本發(fā)明的示例性實施例。
第一示例性實施例 圖1是示出根據(jù)第一示例性實施例的同步偽SRAM的構(gòu)造的框圖。
在圖1中，通過相同的符號表示與圖5相同的組件。 為了解釋問題，參考圖5解釋將日本專利No. 3376998簡單應(yīng)用于同步偽SRAM的 情況。 在與圖5相比較的本示例性實施例中，同步偽SRAM包括觸發(fā)器(FF2)，該觸發(fā)器用 于鎖存命令解碼器110的輸出信號(內(nèi)部命令)；和相位時鐘調(diào)整單元130，該相位時鐘調(diào) 整單元130用于調(diào)整到觸發(fā)器(FF2)的時鐘信號的相位。 時鐘相位調(diào)整單元130包括命令解碼器110和刷新請求邏輯(120)的復(fù)制電路。
因此，時鐘相位調(diào)整單元130將內(nèi)部時鐘延遲了與由圖1中的虛線箭頭表示的生 成的命令的關(guān)鍵路徑的延遲相同或更長的時段。 時鐘相位調(diào)整單元130被插入在內(nèi)部時鐘和觸發(fā)器FF2之間，并且將延遲的時鐘 (相位調(diào)整時鐘)提供給觸發(fā)器FF2。 由從時鐘相位調(diào)整單元130輸出的相位調(diào)整時鐘控制觸發(fā)器FF2。
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通過此種構(gòu)造，由通過從內(nèi)部時鐘在關(guān)鍵路徑中延遲的時鐘(相位調(diào)整時鐘)獲 取的命令控制DRAM核200。 在下文中解釋被提供有上述構(gòu)造的第一示例性實施例的操作。 圖2和圖3是安裝tKC = tMC = 4時鐘的產(chǎn)品的情況下的時序圖。 圖2是示出在開始(1)刷新之后接收讀取命令的情況下的操作的時序圖。 圖3是示出在同時接收(2)刷新請求和讀取命令的情況下的操作的時序圖。 參考圖2描述在開始(1)刷新之后接收讀取命令的情況下的操作。 情況被描述為下述示例，其中在周期0從刷新請求電路140內(nèi)部生成刷新請求，并
且在周期1外部提供讀取命令。 首先，在周期0內(nèi)部生成刷新請求。 接收刷新請求的周期0是NOP (非操作)命令(意指沒有生成讀取命令)。
使用內(nèi)部時鐘獲取的NOP命令經(jīng)過命令解碼器100。 NOP命令應(yīng)被輸入至具有反相輸入的AND電路120的反相輸入，然而在本示例中刷 新請求被原樣輸出并且被提供給命令解碼器110。 因此，在由圖1中的箭頭表示的關(guān)鍵路徑中延遲內(nèi)部刷新命令，并且將其提供給
觸發(fā)器(FF2)的數(shù)據(jù)端子。 通過FF2鎖存此內(nèi)部刷新命令。 這時，觸發(fā)器(FF2)利用相位調(diào)整時鐘鎖存此內(nèi)部刷新命令。 通過時鐘相位調(diào)整單元130，相位調(diào)整時鐘比關(guān)鍵路徑的延遲稍慢。 因此，在這樣的情況下，在從內(nèi)部時鐘延遲了相位調(diào)整時鐘的時序?qū)RAM核200
指定刷新開始。 然后，在周期1外部輸入讀取命令。
此讀取命令經(jīng)由命令解碼器110輸出至觸發(fā)器(FF2)。
觸發(fā)器(FF2)在相位調(diào)整時鐘的時序"1"鎖存此讀取命令。
DRAM核200的刷新操作從相位調(diào)整時鐘的"0"開始。 因此，當(dāng)隨機(jī)周期時間的一半(tKC/2)已經(jīng)流逝時，DRAM核200的讀取操作從相位 調(diào)整時鐘"2 "開始，并且由讀取操作獲取的數(shù)據(jù)被輸出。 同時，內(nèi)部讀取命令被輸入至具有反相輸入的AND電路120的反相輸入。這去激 活要利用刷新請求作為觸發(fā)產(chǎn)生的內(nèi)部刷新命令。因此，在相位調(diào)整時鐘"l"中和之后的 內(nèi)部刷新命令被去激活。 如迄今為止所述，本示例性實施例的同步偽SRAM被提供有時鐘相位調(diào)整單元130
并且將解碼并且獲取內(nèi)部命令的時序從內(nèi)部時鐘延遲了相位調(diào)整時鐘的時段。 然后，相位調(diào)整時鐘的延遲僅為將刷新請求與外部命令(例如，讀取命令)同步并
且將其去激活所需要的時間。 因此，能夠從具有與提供外部訪問請求時相同的周期的相位調(diào)整時鐘的時序去激 活刷新請求。 禁止刷新操作的周期能夠被加快相位調(diào)整時鐘的延遲。因此，能夠減少等待刷新 時段的時間，并且從而結(jié)果減少隨機(jī)訪問時間(t^)。 接下來，在下文中參考圖3描述其中同時接收(2)刷新請求和讀取命令的情況。
在這樣的情況下，在周期1同時產(chǎn)生刷新請求和讀取命令。 在內(nèi)部時鐘的周期1獲取在周期1提供的讀取命令，該讀取命令經(jīng)過圖1的關(guān)鍵 路徑，并且到達(dá)觸發(fā)器(FF)。 在相位調(diào)整時鐘的周期1鎖存已經(jīng)到達(dá)觸發(fā)器(FF)的內(nèi)部讀取命令。 此外，內(nèi)部讀取命令被輸入至具有反相輸入的AND電路120的反相輸入。這去激
活要使用作為觸發(fā)的刷新請求生成的內(nèi)部刷新命令。 通過這樣的操作，DRAM核200的讀取操作在相位調(diào)整時鐘"2"的邊緣處開始。
如迄今為止所述，在本示例性實施例中，在圖2和圖3的情況下，在周期1接收讀 取命令并且能夠從相位調(diào)整時鐘"2"開始DRAM核200的讀取操作。 當(dāng)本示例性實施例的隨機(jī)周期時間(tK)是4個時鐘周期時，相位調(diào)整時鐘"1 "到 "2"的延遲是tKC/4。 因此，從讀取命令開始的隨機(jī)訪問時間(t^)是；
Kl)'時鐘延遲等量HKt/4) + K3)數(shù)據(jù)輸出1…公式(2)
Kl)'時鐘延遲等量}是內(nèi)部延遲的延遲(延遲A) +相位調(diào)整時鐘的延遲(延遲
B)。



當(dāng)將此公式(2)與公式(1)進(jìn)行比較時在隨機(jī)訪問時間tMC中的加速的效果是； 公式(l)-公式(2) =((l)-(l)， )+W4…公式(3)
在此公式中，{(1)_(1)'}是圖1的關(guān)鍵路徑的延遲。該延遲通常遠(yuǎn)遠(yuǎn)小于是同步 電路設(shè)計的基礎(chǔ)的時鐘周期(=tKAC/4)。 作為典型的示例，在tKAe = tKe = 20ns并且關(guān)鍵路徑的延遲是2ns的情況下，公式 (3)是_2ns+20ns/4 = 3ns。 因此在這樣的情況下，通過應(yīng)用本示例性實施例，能夠?qū)㈦S機(jī)訪問時間加快3ns。
在現(xiàn)有技術(shù)的構(gòu)造中，tKAC = 20ns，并且在本示例性實施例中，tMC = 17ns，從而實 現(xiàn)15%加速。 第二示例性實施例 接下來，在下文中描述本發(fā)明的第二示例性實施例。 第二示例性實施例的基本構(gòu)造與第一示例性實施例的相同，不同之處在于相位調(diào) 整單元由DLL (DLL :延遲鎖相環(huán))電路150組成。
圖4是示出第二示例性實施例的構(gòu)造的框圖。 在第一示例性實施例(圖1)中，復(fù)制電路被用于確定相位調(diào)整時鐘的生成時序。
在第二示例性實施例中，DLL 150被用于構(gòu)成相位調(diào)整單元。 在這樣的構(gòu)造中，DLL 150適當(dāng)?shù)刂付〞r鐘延遲的量。 具體地，DLL 150將延遲指定為與關(guān)鍵路徑的延遲時間相同或者更長。 當(dāng)DLL被用于生成時鐘時，例如當(dāng)試圖確保用于低頻率產(chǎn)品等級的內(nèi)部命令的較
大鎖存裕量時或者當(dāng)試圖通過闡明與其它電路的時序關(guān)系而使時序設(shè)計變得容易時，能夠
通過諸如修剪熔絲(fuse)的手段適當(dāng)?shù)卣{(diào)整相位調(diào)整時鐘的時序。 第二示例性實施例的操作與第一示例性實施例的相同，不同之處在于通過DLL執(zhí) 行相位調(diào)整時鐘的調(diào)整。
本發(fā)明不限于上述示例性實施例，而是能夠在本發(fā)明的范圍內(nèi)適當(dāng)?shù)剡M(jìn)行修改。
例如，至于相位調(diào)整電路，除了包括復(fù)制電路和DLL電路的上述構(gòu)造之外，可以包 括PLL電路，并且可以通過移位時鐘相位或者延伸時鐘的周期為內(nèi)部時鐘延遲要被提供給 觸發(fā)器(FF)的時鐘。 本領(lǐng)域的技術(shù)人員能夠根據(jù)需要組合第一和第二示例性實施例。 雖然已經(jīng)按照若干示例性實施例描述了本發(fā)明，但是本領(lǐng)域的技術(shù)人員將理解本
發(fā)明可以在所附的權(quán)利要求的精神和范圍內(nèi)進(jìn)行各種修改的實踐，并且本發(fā)明并不限于上
述的示例。 此外，權(quán)利要求的范圍不受到上述的示例性實施例的限制。 此外，應(yīng)當(dāng)注意的是，申請人意在涵蓋所有權(quán)利要求要素的等同形式，即使在后期 的審查過程中對權(quán)利要求進(jìn)行過修改亦是如此。
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權(quán)利要求
一種半導(dǎo)體存儲器裝置，包括存儲器單元陣列，所述存儲器單元陣列具有用于存儲數(shù)據(jù)的多個存儲器單元；刷新請求電路，所述刷新請求電路內(nèi)部生成刷新請求，所述刷新請求請求所述存儲器單元的刷新操作；命令解碼器，所述命令解碼器解碼外部訪問請求和所述刷新請求并且將其提供給所述存儲器單元，所述外部訪問請求請求從外部到所述存儲器單元的訪問；刷新同步電路，所述刷新同步電路被提供在所述刷新請求電路和所述命令解碼器之間并且如果從所述命令解碼器輸出所述外部訪問請求則去激活所述刷新請求；時鐘相位調(diào)整單元，所述時鐘相位調(diào)整單元對時鐘產(chǎn)生延遲，所述延遲與從生成所述外部訪問請求到所述外部訪問請求經(jīng)過所述命令解碼器并且與所述外部訪問請求同步的刷新同步請求被提供給所述存儲器單元所花費(fèi)的時間相同或者更長，并且所述延遲短于一個周期；以及觸發(fā)器，所述觸發(fā)器被提供在所述命令解碼器和所述存儲器單元陣列之間，在來自所述時鐘相位調(diào)整單元的時鐘時序獲取來自于所述命令解碼器的請求，并且將其提供給所述存儲器單元陣列。
2. 根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲器裝置，其中所述時鐘相位調(diào)整單元包括所述命 令解碼器的復(fù)制電路。
3. 根據(jù)權(quán)利要求2所述的半導(dǎo)體存儲器裝置，其中所述復(fù)制電路進(jìn)一步包括所述刷新 同步電路。
4. 根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲器裝置，其中所述時鐘相位調(diào)整單元由DLL電路 組成。
5. 根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲器裝置，其中所述時鐘相位調(diào)整單元由PLL電路 組成。
全文摘要
本發(fā)明涉及一種半導(dǎo)體存儲器裝置。半導(dǎo)體存儲器裝置被提供在刷新請求電路和命令解碼器之間，并且包括刷新同步電路，該刷新同步電路用于如果從命令解碼器輸出外部訪問請求則去激活刷新請求。半導(dǎo)體存儲器裝置進(jìn)一步包括時鐘相位調(diào)整單元，該時鐘相位調(diào)整單元對時鐘生成延遲，其中延遲與從發(fā)布外部訪問請求時直到通過關(guān)鍵路徑時花費(fèi)的時間相同或者更長，并且該延遲還短于一個周期。然后，觸發(fā)器在來自于時鐘相位調(diào)整單元的時鐘時序獲取來自于命令解碼器的請求并且將其提供給存儲器單元陣列。
文檔編號G11C11/403GK101794614SQ20101010584
公開日2010年8月4日 申請日期2010年1月26日 優(yōu)先權(quán)日2009年2月3日
發(fā)明者園田正俊 申請人:恩益禧電子股份有限公司