專利名稱：存儲(chǔ)器編程的放電電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明關(guān)于非揮發(fā)存儲(chǔ)陣列的編程。
背景技術(shù)：
非揮發(fā)存儲(chǔ)的臨界電壓通常是由儲(chǔ)存在每一存儲(chǔ)單元電荷儲(chǔ)存層中的可變電荷 數(shù)目所決定。一存儲(chǔ)器中的感測(cè)區(qū)間必須足夠?qū)捯栽试S在不同臨界電壓狀態(tài)間，例如完全 編程、完全抹除、以及許多不同的中間狀態(tài)(對(duì)多階存儲(chǔ)單元而言)的緩沖余地，如此一讀 取操作可以可靠地區(qū)分不同的編程及抹除臨界電壓狀態(tài)。然而，一存儲(chǔ)陣列中不同的存儲(chǔ) 單元之間會(huì)根據(jù)在存儲(chǔ)單元在存儲(chǔ)陣列中的位置，及根據(jù)此存儲(chǔ)陣列中特定位置的工藝參 數(shù)而有著變動(dòng)地電氣特性，例如電阻值和電容值。雖然存儲(chǔ)陣列中個(gè)別的存儲(chǔ)單元之間會(huì) 有所變動(dòng)，然而感測(cè)區(qū)間必須足夠?qū)捯栽试S在不同臨界電壓狀態(tài)間作出區(qū)分，而不管存儲(chǔ) 單元是位在陣列中的哪一個(gè)特定位置。此“第二位效應(yīng)”則是造成存儲(chǔ)陣列中個(gè)別的存儲(chǔ)單元之間變動(dòng)地來(lái)源，其會(huì)降低 感測(cè)區(qū)間。此”第二位效應(yīng)”是指在SONOS存儲(chǔ)單元中儲(chǔ)存數(shù)據(jù)于信道兩端之間，在編程右 側(cè)位時(shí)對(duì)左側(cè)位所產(chǎn)生的干擾。Eitan的美國(guó)專利第6011725號(hào)，在此引為參考數(shù)據(jù)，提供 對(duì)于許多傳統(tǒng)非揮發(fā)存儲(chǔ)單元的詳細(xì)比較，包括各自的編程、抹除及讀取技術(shù)，和其相關(guān)的 第二位效應(yīng)。Eitan的美國(guó)專利也揭露一種硅-氧化硅-氮化硅-氧化硅-硅(SONOS)型 態(tài)存儲(chǔ)單元可以通過(guò)區(qū)域化電荷儲(chǔ)存技術(shù)儲(chǔ)存兩個(gè)位的數(shù)據(jù)。換另一種方式描述，此”第二位效應(yīng)”是指在存儲(chǔ)單元一側(cè)未被編程位的反向讀取 電流，其反向讀取電流必須擊穿存儲(chǔ)單元另一側(cè)被編程位的信道區(qū)域。此第二位效應(yīng)窄化 了此操作，存儲(chǔ)單元另一側(cè)被編程位與另一側(cè)未被編程位的臨界電壓差値的感測(cè)區(qū)間。因 為一陣列的不同存儲(chǔ)單元具有不同的編程數(shù)目，此“第二位效應(yīng)”在不同存儲(chǔ)單元之間也具 有不同的效應(yīng)。其結(jié)果是，此感測(cè)區(qū)間由不同的考慮來(lái)定義，例如上述的變動(dòng)儲(chǔ)存電荷、邊界及效應(yīng)。

發(fā)明內(nèi)容
本發(fā)明的一目的為提供一種具有存儲(chǔ)器集成電路的裝置。此存儲(chǔ)器集成電路包括 一非揮發(fā)存儲(chǔ)器陣列、多條位線存取該非揮發(fā)存儲(chǔ)器陣列及位線放電電路。此多條位線具有一第一端點(diǎn)于該非揮發(fā)存儲(chǔ)器陣列的該第一側(cè)及一第二端點(diǎn)于 該非揮發(fā)存儲(chǔ)器陣列的該第二側(cè)。此位線放電電路電性連接至該多條位線的該第一端點(diǎn)及 該第二端點(diǎn)，該位線放電電路提供該多條位線中的位線多條放電路徑。在一實(shí)施例中包含控制電路電性連接至該位線放電電路以為該多條位線中的一 位線同時(shí)導(dǎo)通所述多條放電路徑。在一實(shí)施例中，該控制電路在編程操作時(shí)為該位線同時(shí)導(dǎo)通所述多條放電路徑。在一實(shí)施例中，多條放電路徑包括一第一放電路徑及一第二放電路徑。
4
某些實(shí)施例中包含感測(cè)放大多任務(wù)器電路。此感測(cè)放大器多任務(wù)電路，包含多個(gè) 多任務(wù)晶體管具有第一電流載送端點(diǎn)電性連接至該多條位線的該第二端點(diǎn)，及第二電流載 送端點(diǎn)。以及此感測(cè)放大器多任務(wù)電路也包含一組輸出晶體管電性連接至該多個(gè)多任務(wù)晶 體管的該第二電流載送端點(diǎn)。不同的實(shí)施例中結(jié)合不同的放電路徑。此第一放電路徑通過(guò)電性連接至該多條位線的該第一端點(diǎn)的該位線放電電路的 多個(gè)放電晶體管，使得該多條位線中的不同位線，具有通過(guò)該第一多個(gè)放電晶體管中的不 同放電晶體管的該第一放電路徑，以及在不同的實(shí)施例中，此第二放電路徑是通過(guò)至少與該多條位線的該第二端點(diǎn)電性連接的感測(cè)放大器多任務(wù)電路，通過(guò)電 性連接至該多條位線的該第二端點(diǎn)的位線放電電路中的第二多個(gè)放電晶體管，使得該多條 位線中的不同位線，具有通過(guò)該第二多個(gè)放電晶體管中的不同放電晶體管的該第二放電路徑。在不同的范例中，該第二放電路徑通過(guò)感測(cè)放大器多任務(wù)電路(如通過(guò)感測(cè)放大 器多任務(wù)電路的多任務(wù)器晶體管及該組輸出晶體管)。在不同的范例中，該第二放電路徑跳 過(guò)感測(cè)放大器多任務(wù)電路(如跳過(guò)感測(cè)放大器多任務(wù)電路的多任務(wù)器晶體管及該組輸出 晶體管，或是僅跳過(guò)感測(cè)放大器多任務(wù)電路的該組輸出晶體管)。本發(fā)明的另一目的為提供一種方法，包含經(jīng)由開(kāi)啟多條放電晶體管以同時(shí)開(kāi)啟多條放電路徑。經(jīng)由多條放電路徑同時(shí)電性 放電一位線，其中該位線是存取該非揮發(fā)存儲(chǔ)器陣列的多條位線之一。本發(fā)明的又一目的為提供一種制造一存儲(chǔ)集成電路的方法。提供該存儲(chǔ)集成電路 的一非揮發(fā)存儲(chǔ)器陣列具有一第一側(cè)及一第二側(cè)。提供該存儲(chǔ)集成電路的多條位線存取該 非揮發(fā)存儲(chǔ)器陣列，該多條位線具有一第一端點(diǎn)于該非揮發(fā)存儲(chǔ)器陣列的該第一側(cè)；一第 二端點(diǎn)于該非揮發(fā)存儲(chǔ)器陣列的該第二側(cè)；提供位線放電電路電性連接至該多條位線的該 第一端點(diǎn)及該第二端點(diǎn)，該位線放電電路提供該多條位線中的位線多條放電路徑。在一實(shí) 施例中，提供控制電路電性連接至該位線放電電路以為該多條位線中的一位線同時(shí)導(dǎo)通所 述多條放電路徑。


本發(fā)明由申請(qǐng)專利范圍所界定。這些和其它目的，特征，和實(shí)施例，會(huì)在下列實(shí)施 方式的章節(jié)中搭配附圖被描述，其中圖1顯示一改良非揮發(fā)存儲(chǔ)陣列的方塊示意圖，其具有位線的多條放電路徑。圖2顯示一改良非揮發(fā)存儲(chǔ)陣列的簡(jiǎn)要電路示意圖，其具有位線的多條放電路 徑，其電性耦接一第二放電路徑至感測(cè)放大器多任務(wù)器電路的一輸出晶體管。圖3顯示一改良非揮發(fā)存儲(chǔ)陣列的簡(jiǎn)要電路示意圖，其具有位線的多條放電路 徑，其電性耦接一第二放電路徑至感測(cè)放大器多任務(wù)器電路的多任務(wù)晶體管，而跳過(guò)感測(cè) 放大器多任務(wù)器電路的輸出晶體管。圖4顯示一改良非揮發(fā)存儲(chǔ)陣列的簡(jiǎn)要電路示意圖，其具有位線的多條放電路 徑，其電性耦接個(gè)別的第二放電路徑至個(gè)別的主要位線，而跳過(guò)感測(cè)放大器多任務(wù)器電路的多任務(wù)晶體管及輸出晶體管。
圖5為包含此處所描述的位線的多條放電路徑的集成電路的簡(jiǎn)化方塊圖。
主要元件符號(hào)說(shuō)明
110放電路徑
120陣列
130Y多任務(wù)器與第二放電路徑
140感測(cè)放大器
210,310,410放電路徑
220,320,420陣列
232,332,432Y多任務(wù)器
234、334、434放電路徑
240、340、440感測(cè)放大器及數(shù)據(jù)線驅(qū)動(dòng)器
550集成電路
540放電電路
500非揮發(fā)存儲(chǔ)器陣列
501列譯碼器
502字符線
503行譯碼器/放電電路
504位線
505,507總線
506感測(cè)放大器與數(shù)據(jù)輸入結(jié)構(gòu)
511數(shù)據(jù)輸入線
515數(shù)據(jù)輸出線
509編程、抹除和讀取偏壓調(diào)整狀態(tài)機(jī)構(gòu)(同時(shí)開(kāi)
啟多條放電路徑)
508偏壓調(diào)整供應(yīng)電壓
具體實(shí)施例方式圖1顯示一改良非揮發(fā)存儲(chǔ)陣列的方塊示意圖，其具有位線的多條放電路徑。非揮發(fā)存儲(chǔ)陣列120的位線具有一放電路徑110通過(guò)此陣列的一側(cè)。此外，此非 揮發(fā)存儲(chǔ)陣列120的位線具有一第二放電路徑130在與感測(cè)放大器140相關(guān)的多任務(wù)器電 路130邊緣。圖2和圖3所示的實(shí)施例會(huì)在以下描述，通過(guò)將此感測(cè)放大器多任務(wù)器電路額外 作為第二位線放電路徑的用，而減少了集成電路的尺寸。圖2顯示一改良非揮發(fā)存儲(chǔ)陣列的簡(jiǎn)要電路示意圖，其具有位線的多條放電路 徑，其電性耦接一第二放電路徑至感測(cè)放大器多任務(wù)器電路的一輸出晶體管。非揮發(fā)存儲(chǔ)陣列220的位線具有一放電路徑210通過(guò)此陣列的一側(cè)。此放電路徑 210的放電晶體管由分別的譯碼信號(hào)YG[7:0](來(lái)自行譯碼器)以分別開(kāi)啟不同位線的不同 放電路徑。于一編程操作時(shí)，對(duì)應(yīng)特定放電晶體管的譯碼信號(hào)開(kāi)啟正確的放電路徑，特別是此被編程存儲(chǔ)單元的源極端位線。此外，此非揮發(fā)存儲(chǔ)陣列220的位線具有一第二放電路 徑234在與感測(cè)放大器及數(shù)據(jù)線驅(qū)動(dòng)器240相關(guān)的多任務(wù)器電路232邊緣。分別的譯碼漏極信號(hào)YD [7:0]及分別的譯碼源極信號(hào)YS [7:0]開(kāi)啟多任務(wù)晶體管 以將位線分別電性連接至，由信號(hào)YD_D0所開(kāi)啟的漏極輸出晶體管和由信號(hào)YS_S0所開(kāi)啟 的源極輸出晶體管，因此將多條位線多任務(wù)至感測(cè)放大器電路。因?yàn)槊恳淮鎯?chǔ)單元的兩側(cè) 皆被讀取，位線可以分別電性連接至一漏極端電壓或一源極端電壓。此YGB信號(hào)開(kāi)啟放電晶體管以在YG信號(hào)開(kāi)啟第一放電路徑的同時(shí)導(dǎo)通第二放電 路徑。此放電晶體管與源極輸出晶體管電性連接。其結(jié)果是，于一編程操作時(shí)，會(huì)同時(shí)開(kāi)啟 自源極端位線的多條放電路徑。這些多條放電路徑有效地降低了位線源極端電阻值R_mbl 至(l/4)R_mbl。為了簡(jiǎn)化計(jì)算起見(jiàn)，通常大約一半具有(l/2)R_mbl電阻值的位線在存儲(chǔ) 單元的上方進(jìn)行編程而大約一半具有(l/^)R_mbl電阻值的位線在存儲(chǔ)單元的下方進(jìn)行編 程。因?yàn)檫@兩條路徑是同時(shí)開(kāi)啟及放電，兩個(gè)并聯(lián)的(l/2)R_mbl電阻具有整體源極端電阻 值為(l/4)R_mbl。因?yàn)樽源嗽诖鎯?chǔ)陣列之間變動(dòng)的寄生電阻所導(dǎo)致的壓降大小減少，此降低的整體 源極端電阻值會(huì)放寬此操作的感測(cè)區(qū)間。因?yàn)橐痪幊滩僮鲿r(shí)的寄生電阻降低的效應(yīng)，于一 讀取操作時(shí)的第二位效應(yīng)亦會(huì)顯著地減少。圖3顯示一改良非揮發(fā)存儲(chǔ)陣列的簡(jiǎn)要電路示意圖，其具有位線的多條放電路 徑，其電性耦接一第二放電路徑至感測(cè)放大器多任務(wù)器電路的多任務(wù)晶體管，而跳過(guò)感測(cè) 放大器多任務(wù)器電路的輸出晶體管。非揮發(fā)存儲(chǔ)陣列320的位線具有一放電路徑310通過(guò)此陣列的一側(cè)。此放電路徑 310的放電晶體管由分別的譯碼信號(hào)YG[7:0](來(lái)自行譯碼器)以分別開(kāi)啟不同位線的不同 放電路徑。于一編程操作時(shí)，對(duì)應(yīng)特定放電晶體管的譯碼信號(hào)開(kāi)啟正確的放電路徑，特別是 此被編程存儲(chǔ)單元的源極端位線。此外，此非揮發(fā)存儲(chǔ)陣列320的位線具有一第二放電路 徑在與感測(cè)放大器及數(shù)據(jù)線驅(qū)動(dòng)器340相關(guān)的多任務(wù)器電路332邊緣。分別的譯碼漏極信號(hào)YD [7:0]及分別的譯碼源極信號(hào)YS [7:0]開(kāi)啟多任務(wù)晶體管 以將位線分別電性連接至，由信號(hào)YD_D0所開(kāi)啟的漏極輸出晶體管和由信號(hào)YS_S0所開(kāi)啟 的源極輸出晶體管，因此將多條位線多任務(wù)至感測(cè)放大器電路。此YGB信號(hào)開(kāi)啟放電晶體管以在YG信號(hào)開(kāi)啟第一放電路徑的同時(shí)導(dǎo)通第二放電 路徑334。此放電晶體管與多任務(wù)電路的多任務(wù)晶體管的輸出電性連接，而跳過(guò)多任務(wù)電路 的源極輸出晶體管。圖4顯示一改良非揮發(fā)存儲(chǔ)陣列的簡(jiǎn)要電路示意圖，其具有位線的多條放電路 徑，其電性耦接個(gè)別的第二放電路徑至個(gè)別的主要位線，而跳過(guò)感測(cè)放大器多任務(wù)器電路 的多任務(wù)晶體管及輸出晶體管。此實(shí)施例并不像的前所描述的圖2和圖3 —般，并不會(huì)將此感測(cè)放大器多任務(wù)器 電路額外作為第二位線放電路徑的用。然而，對(duì)一較大尺寸的集成電路而言，如此的面積消 耗并不會(huì)有特別的影響。非揮發(fā)存儲(chǔ)陣列420的位線具有一放電路徑410通過(guò)此陣列的一側(cè)。此放電路徑 410的放電晶體管由分別的譯碼信號(hào)YG[7:0](來(lái)自行譯碼器)以分別開(kāi)啟不同位線的不同 放電路徑。于一編程操作時(shí)，對(duì)應(yīng)特定放電晶體管的譯碼信號(hào)開(kāi)啟正確的放電路徑，特別是此被編程存儲(chǔ)單元的源極端位線。此外，此非揮發(fā)存儲(chǔ)陣列420的位線具有一第二放電路 徑在與感測(cè)放大器及數(shù)據(jù)線驅(qū)動(dòng)器440相關(guān)的多任務(wù)器電路432邊緣。分別的譯碼漏極信號(hào)YD [7:0]及分別的譯碼源極信號(hào)YS [7:0]開(kāi)啟多任務(wù)晶體管 以將位線分別電性連接至，由信號(hào)YD_D0所開(kāi)啟的漏極輸出晶體管和由信號(hào)YS_S0所開(kāi)啟 的源極輸出晶體管，因此將多條位線多任務(wù)至感測(cè)放大器電路。此放電信號(hào)YGB[7:0]開(kāi)啟放電晶體管以在YG[7:0]信號(hào)開(kāi)啟第一放電路徑的同 時(shí)導(dǎo)通第二放電路徑434。此放電晶體管與主要位線電性連接，而跳過(guò)感測(cè)放大器多任務(wù)器 電路的多任務(wù)晶體管，同時(shí)也跳過(guò)感測(cè)放大器多任務(wù)器電路的源極輸出晶體管。圖5為包含此處所描述的位線的多條放電路徑的集成電路的簡(jiǎn)化方塊圖。一集成電路550包括此處所描述的使用具有位線的多條放電路徑的存儲(chǔ)陣列 500。多條放電路徑于編程操作時(shí)經(jīng)由放電電路540及行譯碼器/放電電路503被提供。一 字符線(或列)和區(qū)塊選擇譯碼器501耦接至，且與其電性通訊，多條字符線502，并沿著 存儲(chǔ)陣列500的列方向排列。一位線(或行)譯碼器和驅(qū)動(dòng)器503耦接至，且與其電性通 訊，多字元線504，其是沿著存儲(chǔ)器陣列500的行方向排列以自讀取數(shù)據(jù)，或是寫(xiě)入數(shù)據(jù)至， 存儲(chǔ)器陣列500的存儲(chǔ)單元中。地址是通過(guò)總線505提供至字符線和區(qū)塊選擇譯碼器501 及位線譯碼器503。方塊506中的感測(cè)放大器與數(shù)據(jù)輸入結(jié)構(gòu)，包含作為讀取、編程和抹除 模式的電流源，通過(guò)總線507耦接至位線譯碼器503。數(shù)據(jù)由集成電路550上的輸入/輸出 端口通過(guò)數(shù)據(jù)輸入線511傳送至方塊506的數(shù)據(jù)輸入結(jié)構(gòu)。數(shù)據(jù)由方塊506中的感測(cè)放大 器，通過(guò)數(shù)據(jù)輸出線515，傳送至集成電路550上的輸入/輸出端或其它集成電路550內(nèi)或 外的數(shù)據(jù)目的地。雖然本發(fā)明已參照實(shí)施例來(lái)加以描述，然本發(fā)明創(chuàng)作并未受限于其詳細(xì)描述內(nèi) 容。替換方式及修改樣式已于先前描述中所建議，且其它替換方式及修改樣式將為熟習(xí)此 項(xiàng)技藝的人士所思及。特別是，所有具有實(shí)質(zhì)上相同于本發(fā)明的構(gòu)件結(jié)合而達(dá)成與本發(fā)明 實(shí)質(zhì)上相同結(jié)果，皆不脫離本發(fā)明的精神范疇。因此，所有此等替換方式及修改樣式意欲落 在本發(fā)明于隨附申請(qǐng)專利范圍及其均等物所界定的范疇的中。
權(quán)利要求
1.一種集成電路裝置，其特征在于，包括 一存儲(chǔ)器集成電路，包括一非揮發(fā)存儲(chǔ)器陣列具有一第一側(cè)及一第二側(cè)； 多條位線存取該非揮發(fā)存儲(chǔ)器陣列，該多條位線具有 一第一端點(diǎn)于該非揮發(fā)存儲(chǔ)器陣列的該第一側(cè)； 一第二端點(diǎn)于該非揮發(fā)存儲(chǔ)器陣列的該第二側(cè)；以及一位線放電電路，其電性連接至該多條位線的該第一端點(diǎn)及該第二端點(diǎn)，該位線放電 電路提供該多條位線中的位線多條放電路徑。
2.如權(quán)利要求1所述的裝置，其特征在于，還包含控制電路，電性連接至該位線放電電路，以在同一時(shí)間為該多條位線中的一位線導(dǎo)通 所述多條放電路徑，且該控制電路在編程操作時(shí)，為該位線同時(shí)導(dǎo)通所述多條放電路徑。
3.如權(quán)利要求1所述的裝置，其特征在于，所述多條放電路徑包含一第一放電路徑，通過(guò)電性連接至該多條位線的該第一端點(diǎn)的該位線放電電路中的第 一多個(gè)放電晶體管，使得該多條位線中的不同位線，具有通過(guò)該第一多個(gè)放電晶體管中的 不同放電晶體管的該第一放電路徑，以及一第二放電路徑，通過(guò)電性連接至該多條位線的該第二端點(diǎn)的位線放電電路中的第二 多個(gè)放電晶體管，使得該多條位線中的不同位線，具有通過(guò)該第二多個(gè)放電晶體管中的不 同放電晶體管的該第二放電路徑。
4.如權(quán)利要求1所述的裝置，其特征在于，所述多條放電路徑包含一第一放電路徑，通過(guò)電性連接至該多條位線的該第一端點(diǎn)的該位線放電電路中的第 一多個(gè)放電晶體管，使得該多條位線中的不同位線，具有通過(guò)該第一多個(gè)放電晶體管中的 不同放電晶體管的該第一放電路徑，以及一第二放電路徑，至少通過(guò)與該多條位線的該第二端點(diǎn)電性連接的感測(cè)放大器多任務(wù) 電路。
5.如權(quán)利要求1所述的裝置，其特征在于，還包含 感測(cè)放大器多任務(wù)電路，包含多個(gè)多任務(wù)晶體管，具有第一電流載送端點(diǎn)電性連接至該多條位線的該第二端點(diǎn)，及 第二電流載送端點(diǎn)；以及一組輸出晶體管，電性連接至該多個(gè)多任務(wù)晶體管的該第二電流載送端點(diǎn)， 其中所述多條放電路徑包含一第一放電路徑，通過(guò)電性連接至該多條位線的該第一端點(diǎn)的該位線放電電路中的第 一多個(gè)放電晶體管，使得該多條位線中的不同位線，具有通過(guò)該第一多個(gè)放電晶體管中的 不同放電晶體管的該第一放電路徑，以及一第二放電路徑，通過(guò)該感測(cè)放大器多任務(wù)電路的至少一部分。
6.如權(quán)利要求1所述的裝置，其特征在于，還包含 感測(cè)放大器多任務(wù)電路，包含多個(gè)多任務(wù)晶體管，具有第一電流載送端點(diǎn)電性連接至該多條位線的該第二端點(diǎn)，及 第二電流載送端點(diǎn)；以及一組輸出晶體管，電性連接至該多個(gè)多任務(wù)晶體管的該第二電流載送端點(diǎn)；其中所述多條放電路徑包含一第一放電路徑，通過(guò)電性連接至該多條位線的該第一端點(diǎn)的該位線放電電路中的第 一多個(gè)放電晶體管，使得該多條位線中的不同位線，具有通過(guò)該第一多個(gè)放電晶體管中的 不同放電晶體管的該第一放電路徑，以及一第二放電路徑，通過(guò)該感測(cè)放大器多任務(wù)電路的該多個(gè)多任務(wù)晶體管，但是跳過(guò)該 感測(cè)放大器多任務(wù)電路的該組輸出晶體管。
7.一種集成電路編程放電的方法，其特征在于，包括 經(jīng)由開(kāi)啟多個(gè)放電晶體管以同時(shí)開(kāi)啟多條放電路徑；經(jīng)由該多條放電路徑同時(shí)電性放電一位線，其中該位線是存取一非揮發(fā)存儲(chǔ)器陣列的 多條位線之一。
8.如權(quán)利要求7所述的方法，其特征在于，所述多條放電路徑及多個(gè)放電晶體管包含 一第一放電路徑，通過(guò)電性連接至該多條位線的該第一端點(diǎn)的該位線放電電路中的第一多個(gè)放電晶體管，使得該多條位線中的不同位線，具有通過(guò)該第一多個(gè)放電晶體管中的 不同放電晶體管的該第一放電路徑，以及一第二放電路徑，通過(guò)感測(cè)放大器多任務(wù)電路的至少一部分。
9.如權(quán)利要求7所述的方法，其特征在于，所述多條放電路徑及多個(gè)放電晶體管包含 一第一放電路徑，通過(guò)電性連接至該多條位線的該第一端點(diǎn)的該位線放電電路中的第一多個(gè)放電晶體管，使得該多條位線中的不同位線，具有通過(guò)該第一多個(gè)放電晶體管中的 不同放電晶體管的該第一放電路徑，以及一第二放電路徑，通過(guò)電性連接至該多條位線的該第二端點(diǎn)的位線放電電路中的第二 多個(gè)放電晶體管，使得該多條位線中的不同位線，具有通過(guò)該第二多個(gè)放電晶體管中的不 同放電晶體管的該第二放電路徑。
10.如權(quán)利要求7所述的方法，其特征在于，在編程操作時(shí)，經(jīng)由所述多條放電路徑同 時(shí)電性放電該位線。
11.一種制造一存儲(chǔ)集成電路的方法，其特征在于，包括提供該存儲(chǔ)集成電路的一非揮發(fā)存儲(chǔ)器陣列具有一第一側(cè)及一第二側(cè)； 提供該存儲(chǔ)集成電路的多條位線存取該非揮發(fā)存儲(chǔ)器陣列，該多條位線具有 一第一端點(diǎn)于該非揮發(fā)存儲(chǔ)器陣列的該第一側(cè)； 一第二端點(diǎn)于該非揮發(fā)存儲(chǔ)器陣列的該第二側(cè)；提供位線放電電路，電性連接至該多條位線的該第一端點(diǎn)及該第二端點(diǎn)，該位線放電 電路提供該多條位線中的位線多條放電路徑；以及提供控制電路，電性連接至該位線放電電路以為該多條位線中的一位線同時(shí)導(dǎo)通所述 多條放電路徑。
全文摘要
本發(fā)明一目的為提供一種具有存儲(chǔ)器的集成電路裝置。此存儲(chǔ)器集成電路包括一非揮發(fā)存儲(chǔ)器陣列、多條位線存取該非揮發(fā)存儲(chǔ)器陣列、位線放電電路及控制電路。在編程操作期間，所述位線的一位線同時(shí)有多條放電路徑。
文檔編號(hào)G11C16/24GK102142280SQ20101010804
公開(kāi)日2011年8月3日 申請(qǐng)日期2010年1月28日 優(yōu)先權(quán)日2010年1月28日
發(fā)明者洪俊雄, 陳漢松, 陳重光 申請(qǐng)人:旺宏電子股份有限公司