專(zhuān)利名稱(chēng)：半導(dǎo)體存儲(chǔ)裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體存儲(chǔ)裝置，具體地說(shuō)，涉及具有在半導(dǎo)體基板上層疊了存儲(chǔ)單 元陣列的構(gòu)造的半導(dǎo)體存儲(chǔ)裝置。
背景技術(shù)：
近年，作為閃速存儲(chǔ)器的后續(xù)候補(bǔ)，阻變存儲(chǔ)器備受注目。這里，阻變存儲(chǔ)裝置 除了以過(guò)渡金屬氧化物為記錄層、其電阻值狀態(tài)非易失地存儲(chǔ)的狹義阻變存儲(chǔ)器(ReRAM Resistive RAM)以外，還包含以硫?qū)俚葹橛涗泴硬⒗闷浣Y(jié)晶狀態(tài)(導(dǎo)體)和非晶質(zhì)狀態(tài) (絕緣體)的電阻值信息的相變存儲(chǔ)器(PGRAM =Phase Change RAM)等。阻變存儲(chǔ)器的可變電阻元件已知有2種動(dòng)作模式。一種是通過(guò)切換施加電壓的極 性來(lái)設(shè)定高電阻狀態(tài)和低電阻狀態(tài)的所謂雙極型。另一種是不切換施加電壓的極性而通過(guò) 控制電壓值和電壓施加時(shí)間可設(shè)定高電阻狀態(tài)和低電阻狀態(tài)的所謂單極型。為了實(shí)現(xiàn)高密度存儲(chǔ)單元陣列，最好是單極型。這是因?yàn)樵趩螛O型的場(chǎng)合，不采用 晶體管，通過(guò)在位線及字線的交差部重疊可變電阻元件和二極管等的整流元件，可以構(gòu)成 單元陣列。而且通過(guò)三維地層疊排列這樣的存儲(chǔ)單元陣列，不增大單元陣列面積，可以實(shí)現(xiàn) 大容量(參照專(zhuān)利文獻(xiàn)1)。在單極型的ReRAM的場(chǎng)合，對(duì)存儲(chǔ)單元的數(shù)據(jù)寫(xiě)入通過(guò)對(duì)可變電阻元件短時(shí)間施 加規(guī)定電壓而進(jìn)行。從而，可變電阻元件從高電阻狀態(tài)變化到低電阻狀態(tài)。以下，將該可 變電阻元件從高電阻狀態(tài)變化到低電阻狀態(tài)的動(dòng)作稱(chēng)為置位動(dòng)作。另一方面，對(duì)存儲(chǔ)單元 MC的數(shù)據(jù)刪除通過(guò)對(duì)置位動(dòng)作后的低電阻狀態(tài)的可變電阻元件長(zhǎng)時(shí)間施加比置位動(dòng)作時(shí) 低的規(guī)定電壓來(lái)進(jìn)行。從而，可變電阻元件從低電阻狀態(tài)變化到高電阻狀態(tài)。以下，將該可 變電阻元件從低電阻狀態(tài)變化到高電阻狀態(tài)的動(dòng)作稱(chēng)為復(fù)位動(dòng)作。存儲(chǔ)單元若是以例如高 電阻狀態(tài)為穩(wěn)定狀態(tài)(復(fù)位狀態(tài))的2值數(shù)據(jù)存儲(chǔ)，則通過(guò)將復(fù)位狀態(tài)變化到低電阻狀態(tài) 的置位動(dòng)作來(lái)進(jìn)行數(shù)據(jù)寫(xiě)入，通過(guò)將置位狀態(tài)變化為高電阻狀態(tài)的復(fù)位動(dòng)作來(lái)進(jìn)行數(shù)據(jù)刪 除。復(fù)位動(dòng)作時(shí)，選擇存儲(chǔ)單元從低電阻狀態(tài)變化到高電阻狀態(tài)必須流過(guò)數(shù)μ A左右 的電流。該電流流入選擇字線和選擇位線，但是由于這些布線的布線電阻為數(shù)IOK歐姆左 右，因此無(wú)法忽視布線電阻引起的電壓降(IR降)。若考慮由包含流入復(fù)位電流的布線接觸 的整個(gè)路徑的寄生電阻引起的電壓降，則必須對(duì)選擇存儲(chǔ)單元所連接的選擇位線施加比可 變電阻元件的復(fù)位動(dòng)作所必要的規(guī)定電壓大的電壓。從而，即使產(chǎn)生由寄生電阻引起的電 壓降，也可以對(duì)選擇存儲(chǔ)單元供給期望的電壓及復(fù)位電流。通過(guò)該復(fù)位動(dòng)作，選擇存儲(chǔ)單元從低電阻狀態(tài)成為高電阻狀態(tài)時(shí)，流入包含選擇 字線、選擇位線及布線接觸的布線的電流急劇減少。因此，這次幾乎不產(chǎn)生布線的寄生電阻 導(dǎo)致的電壓降。從而，可能產(chǎn)生對(duì)成為高電阻狀態(tài)的選擇存儲(chǔ)單元施加超出復(fù)位動(dòng)作所必 要的規(guī)定電壓的置位電壓左右的高電壓而在復(fù)位動(dòng)作結(jié)束后存儲(chǔ)單元誤進(jìn)行置位動(dòng)作的 所謂誤置位動(dòng)作。
專(zhuān)利文獻(xiàn)1日本特表2005-522045號(hào)公報(bào)。

發(fā)明內(nèi)容
本發(fā)明的目的是提供可以有效防止存儲(chǔ)單元復(fù)位動(dòng)作后的誤置位動(dòng)作的發(fā)生的 半導(dǎo)體存儲(chǔ)裝置。本發(fā)明的一種方式的半導(dǎo)體存儲(chǔ)裝置，其特征在于，具有單元陣列，其具備多個(gè) 第1布線、與上述第1布線交差的多個(gè)第2布線、及在上述第1布線和上述第2布線的交差 部配置的包括非歐姆元件及可變電阻元件的串聯(lián)電路的存儲(chǔ)單元；控制電路，其通過(guò)上述 第1布線及上述第2布線對(duì)上述存儲(chǔ)單元施加使上述可變電阻元件從低電阻狀態(tài)過(guò)渡到高 電阻狀態(tài)所必要的控制電壓；以及偏置電壓賦予電路，其向上述可變電阻元件的一端側(cè)賦 予抑制與上述可變電阻元件從上述低電阻狀態(tài)向上述高電阻狀態(tài)的過(guò)渡伴隨的電位變動(dòng) 的偏置電壓。本發(fā)明的另一方式的半導(dǎo)體存儲(chǔ)裝置，其特征在于，具有單元陣列，其具備多個(gè) 第1布線、與上述第1布線交差的多個(gè)第2布線、及在上述第1布線和上述第2布線的交差 部配置的包括非歐姆元件及可變電阻元件的串聯(lián)電路的存儲(chǔ)單元；控制電路，其通過(guò)上述 第1布線及上述第2布線對(duì)上述存儲(chǔ)單元施加使上述可變電阻元件從低電阻狀態(tài)過(guò)渡到 高電阻狀態(tài)所必要的控制電壓；以及偏置電壓賦予電路，其向上述可變電阻元件的一端側(cè) 賦予抑制與上述可變電阻元件從上述低電阻狀態(tài)向上述高電阻狀態(tài)的過(guò)渡伴隨的電位變 動(dòng)的偏置電壓；其中，上述偏置電壓賦予電路，在上述可變電阻元件向上述高電阻狀態(tài)過(guò)渡 時(shí)，施加上述偏置電壓，使得通過(guò)上述第1布線及上述第2布線對(duì)上述存儲(chǔ)單元施加的電壓 小于上述存儲(chǔ)單元從上述高電阻狀態(tài)向上述低電阻狀態(tài)過(guò)渡所必要的電壓。本發(fā)明的再一方式的半導(dǎo)體存儲(chǔ)裝置，其特征在于，具有單元陣列，其具備多個(gè) 第1布線、與上述第1布線交差的多個(gè)第2布線、及在上述第1布線和上述第2布線的交差 部配置的包括非歐姆元件及可變電阻元件的串聯(lián)電路的存儲(chǔ)單元；控制電路，其通過(guò)上述 第1布線及上述第2布線對(duì)上述存儲(chǔ)單元施加使上述可變電阻元件從低電阻狀態(tài)過(guò)渡到高 電阻狀態(tài)所必要的控制電壓；以及偏置電壓賦予電路，其向上述可變電阻元件的一端側(cè)賦 予抑制與上述可變電阻元件從上述低電阻狀態(tài)向上述高電阻狀態(tài)的過(guò)渡伴隨的電位變動(dòng) 的偏置電壓；上述偏置電壓賦予電路具有偽布線，其與上述第1或第2布線交差；偽存儲(chǔ) 單元，其包含在上述第1或第2布線和上述偽布線的交差部配置的、比上述高電阻狀態(tài)的可 變電阻元件的電阻低的電阻元件；以及偽布線控制電路，其在上述控制電路向上述存儲(chǔ)單 元施加上述控制電壓時(shí)，通過(guò)上述偽布線向上述偽存儲(chǔ)單元施加偽布線控制電壓；其中，上 述偏置電壓賦予電路，在上述可變電阻元件的電阻狀態(tài)的過(guò)渡前后對(duì)上述偽布線控制電壓 進(jìn)行維持。根據(jù)本發(fā)明，可提供可有效防止存儲(chǔ)單元復(fù)位動(dòng)作后的誤置位動(dòng)作的發(fā)生的半導(dǎo)體存儲(chǔ)裝置。


圖1是第1實(shí)施例的阻變存儲(chǔ)裝置的構(gòu)成的立體圖。圖2是第1實(shí)施例的阻變存儲(chǔ)裝置的存儲(chǔ)單元陣列的等價(jià)電路的電路圖。
圖3是第1實(shí)施例的阻變存儲(chǔ)裝置的各動(dòng)作中的電壓降的說(shuō)明圖。圖4A是比較例的阻變存儲(chǔ)裝置的復(fù)位動(dòng)作中的電壓降的說(shuō)明圖。圖4B是比較例的阻變存儲(chǔ)裝置的復(fù)位動(dòng)作中的電壓降的說(shuō)明圖。圖5A是第1實(shí)施例的阻變存儲(chǔ)裝置的復(fù)位動(dòng)作中的電壓降的說(shuō)明圖。圖5B是第1實(shí)施例的阻變存儲(chǔ)裝置的復(fù)位動(dòng)作中的電壓降的說(shuō)明圖。圖6是第1實(shí)施例的阻變存儲(chǔ)裝置的偽位線控制電路的構(gòu)成例的電路圖。圖7是第1實(shí)施例的阻變存儲(chǔ)裝置的列/行控制電路的配置例的方框圖。圖8是第1實(shí)施例的阻變存儲(chǔ)裝置的行控制電路的構(gòu)成例的電路圖。圖9是第1實(shí)施例的阻變存儲(chǔ)裝置的行控制電路的構(gòu)成例的電路圖。圖10是第1實(shí)施例的阻變存儲(chǔ)裝置的行控制電路的構(gòu)成例的電路圖。圖11是第1實(shí)施例的阻變存儲(chǔ)裝置的行控制電路的構(gòu)成例的電路圖。圖12是第1實(shí)施例的阻變存儲(chǔ)裝置的列控制電路的構(gòu)成例的電路圖。圖13是第1實(shí)施例的阻變存儲(chǔ)裝置的列控制電路的構(gòu)成例的電路圖。圖14是第1實(shí)施例的阻變存儲(chǔ)裝置的列控制電路的構(gòu)成例的電路圖。圖15是第1實(shí)施例的阻變存儲(chǔ)裝置的列控制電路的構(gòu)成例的電路圖。圖16A是第2實(shí)施例的阻變存儲(chǔ)裝置的復(fù)位動(dòng)作中的電壓降的說(shuō)明圖。圖16B是第2實(shí)施例的阻變存儲(chǔ)裝置的復(fù)位動(dòng)作中的電壓降的說(shuō)明圖。圖17是第2實(shí)施例的阻變存儲(chǔ)裝置的偽字線控制電路的構(gòu)成例的電路圖。圖18是阻變存儲(chǔ)裝置的二極管的電流電壓特性的示圖。圖19是阻變存儲(chǔ)裝置的存儲(chǔ)單元陣列的構(gòu)成例的示圖。符號(hào)的說(shuō)明1半導(dǎo)體基板，2存儲(chǔ)塊，3布線區(qū)域，4位線接觸區(qū)域，5字線接觸區(qū)域，6位線接 觸，7字線接觸，10行解碼器，11主行解碼器，12寫(xiě)入驅(qū)動(dòng)線驅(qū)動(dòng)器，13行電源線驅(qū)動(dòng)器，14 行系周邊電路，20列開(kāi)關(guān)，21列解碼器，22讀出放大器/寫(xiě)入緩沖器，23列電源線驅(qū)動(dòng)器， 24列系周邊電路，30偽位線控制電路，30偽字線控制電路，40恒定電流電路，50電壓采樣電 路，MA存儲(chǔ)單元陣列，MC存儲(chǔ)單元，VR可變電阻元件，Di 二極管，BL位線，WL字線。
具體實(shí)施例方式以下，參照

本發(fā)明的實(shí)施例。本實(shí)施例中半導(dǎo)體存儲(chǔ)裝置作為具有層疊 了存儲(chǔ)單元陣列的三維存儲(chǔ)單元陣列構(gòu)造的阻變存儲(chǔ)裝置進(jìn)行說(shuō)明。但是，該構(gòu)成只是一 例，本發(fā)明當(dāng)然不限于此。[第1實(shí)施例]圖1表示本發(fā)明的第1實(shí)施例的阻變存儲(chǔ)裝置的基本構(gòu)成，即形成有半導(dǎo)體基板 1上的全局總線等的布線的布線區(qū)域3和在其上層疊的存儲(chǔ)塊2的構(gòu)成。如圖1所示，存儲(chǔ)塊2在該例包括4層的存儲(chǔ)單元陣列MAO MA3。在存儲(chǔ)塊2的 正下方的半導(dǎo)體基板1設(shè)置有布線區(qū)域3。在布線區(qū)域3設(shè)有用于將在存儲(chǔ)塊2寫(xiě)入/讀 出的數(shù)據(jù)與外部交換的全局總線等。另外，該布線區(qū)域3也可以設(shè)置后述的包含列開(kāi)關(guān)等 的列控制電路、包含行解碼器等的行控制電路。為了將層疊的各存儲(chǔ)單元陣列MA的字線WL及位線BL與半導(dǎo)體基板1上形成的布線區(qū)域3連接，在存儲(chǔ)塊2的側(cè)面需要垂直布線(過(guò)孔接觸)。布線區(qū)域3的四邊設(shè)置位 線接觸區(qū)域4及字線接觸區(qū)域5。在位線接觸區(qū)域4及字線接觸區(qū)域5，形成用于連接位線 BL及字線WL與控制電路的位線接觸6及字線接觸7。字線WL的一端經(jīng)由字線接觸區(qū)域5 形成的字線接觸7與布線區(qū)域3連接。另外，位線BL的一端經(jīng)由位線接觸區(qū)域4形成的位 線接觸6與布線區(qū)域3連接。圖1中表示了多個(gè)存儲(chǔ)單元陣列MA在半導(dǎo)體基板1上以垂直方向(圖1所示ζ 方向)層疊的一個(gè)存儲(chǔ)塊2，但是實(shí)際上，這樣的單位存儲(chǔ)塊2在字線WL的延伸方向(圖1 所示χ方向)及位線BL的延伸方向(圖1所示y方向)上配置成多個(gè)矩陣狀。如圖1所示，本實(shí)施例中，字線接觸區(qū)域5中，僅僅一列字線接觸7即一剖面的所 有層的字線WL經(jīng)由共用接觸與布線區(qū)域3連接。另外，位線接觸區(qū)域4中，各層的位線BL 經(jīng)由分別準(zhǔn)備的4列的位線接觸6與布線區(qū)域3連接。本實(shí)施例中，位線BL逐層地被獨(dú)立 驅(qū)動(dòng)，字線WL在所有層共用連接，但是字線WL也可以逐層獨(dú)立驅(qū)動(dòng)。另外，也可以位線BL 共用，而獨(dú)立驅(qū)動(dòng)字線W。而且，也可以構(gòu)成為位線BL及字線WL的至少一方在上下層共用。圖2是阻變存儲(chǔ)裝置的存儲(chǔ)單元陣列MA的等價(jià)電路的電路圖。這里，圖2所示存 儲(chǔ)單元陣列MA在位線BL的延伸方向(圖2所示y方向)及字線WL的延伸方向(圖2所 示χ方向)分別配置多個(gè)單位存儲(chǔ)單元MC，以二維矩陣狀排列。如圖示，在字線WL和位線 BL的交差部，配置有整流元件如二極管Di和可變電阻元件VR串聯(lián)連接的電阻變化型的單 位存儲(chǔ)單元MC。這里，構(gòu)成存儲(chǔ)單元MC的二極管Di及可變電阻元件VR的配置、極性也不 限于圖示?？勺冸娮柙R例如具有包括電極/過(guò)渡金屬氧化物(二元或三元)/電極的構(gòu) 造，通過(guò)電壓、電流、熱等的施加條件使金屬氧化物的電阻值變化，其電阻值的不同狀態(tài)作 為信息非易失地存儲(chǔ)。作為該可變電阻元件VR，更具體地說(shuō)，可以采用硫?qū)俚韧ㄟ^(guò)結(jié)晶狀態(tài) 和非晶質(zhì)狀態(tài)的相移來(lái)改變電阻值的物質(zhì)(PCRAM)、使金屬陽(yáng)離子析出而在電極間形成橋 接(導(dǎo)電橋)或使析出的金屬離子化而破壞橋接來(lái)改變電阻值的物質(zhì)(GBRAM Conductive Bridging RAM(導(dǎo)電橋RAM))、通過(guò)電壓或電流施加來(lái)改變電阻值的物質(zhì)(ReRAM)(與通過(guò) 電極界面存在的電荷俘獲所俘獲的電荷的有無(wú)而引起電阻變化的物質(zhì)和通過(guò)缺氧等引起 的傳導(dǎo)路徑的有無(wú)而引起電阻變化的物質(zhì)有顯著區(qū)別)等。在單極型的ReRAM的場(chǎng)合，對(duì)存儲(chǔ)單元MC的數(shù)據(jù)寫(xiě)入即置位動(dòng)作通過(guò)以IOns IOOns左右的時(shí)間對(duì)可變電阻元件VR施加例如1. 5V(若包含二極管Di的電壓降0. 6V，則 實(shí)際為2. IV左右)的電壓、IOnA左右的電流來(lái)進(jìn)行。從而，可變電阻元件VR從高電阻狀態(tài) 向低電阻狀態(tài)變化。作為其原因，例如，考慮通過(guò)向可變電阻元件VR施加高電壓來(lái)引起內(nèi) 部陽(yáng)離子(正電荷離子)的移動(dòng)，使絕緣狀態(tài)的物質(zhì)相變到與電化學(xué)勢(shì)(準(zhǔn))穩(wěn)定的導(dǎo)電 體物質(zhì)串聯(lián)結(jié)合的狀態(tài)的模型。當(dāng)然，因物質(zhì)不同而存在各種各樣的模型，因此也可考慮其 他模型。另一方面，對(duì)存儲(chǔ)單元MC的數(shù)據(jù)刪除即復(fù)位動(dòng)作，通過(guò)對(duì)置位動(dòng)作后的低電阻狀態(tài)的可變電阻元件VR以500ns 2 μ s左右的時(shí)間施加0. 6V(若包含二極管Di的電壓降 1. OV則實(shí)際為1.6V左右)的電壓、1μ A 10 μ A左右的電流來(lái)進(jìn)行。從而，可變電阻元件 VR從低電阻狀態(tài)向高電阻狀態(tài)變化。作為其原因，例如可考慮通過(guò)在可變電阻元件VR的內(nèi) 部發(fā)生的焦耳熱，原子熱擴(kuò)散而向原來(lái)的熱平衡狀態(tài)變化的模型。
存儲(chǔ)單元MC若是以例如高電阻狀態(tài)為穩(wěn)定狀態(tài)(復(fù)位狀態(tài))的2值數(shù)據(jù)存儲(chǔ)，則 通過(guò)將復(fù)位狀態(tài)向低電阻狀態(tài)變化的置位動(dòng)作來(lái)進(jìn)行數(shù)據(jù)的寫(xiě)入，通過(guò)將置位狀態(tài)向高電 阻狀態(tài)變化的復(fù)位動(dòng)作來(lái)進(jìn)行數(shù)據(jù)的刪除。存儲(chǔ)單元MC的讀出動(dòng)作，通過(guò)對(duì)可變電阻元件VR施加0. 4V (若包含二極管Di的 電壓降0.8V則實(shí)際為1.2V左右)的電壓并監(jiān)視經(jīng)由可變電阻元件VR流入的電流來(lái)進(jìn)行。 從而，判定可變電阻元件VR是低電阻狀態(tài)還是高電阻狀態(tài)。本實(shí)施例的阻變存儲(chǔ)裝置的置位動(dòng)作及復(fù)位動(dòng)作參照?qǐng)D2進(jìn)行說(shuō)明。圖2表示存 儲(chǔ)單元MC的置位動(dòng)作時(shí)及復(fù)位動(dòng)作時(shí)與存儲(chǔ)單元陣列MA連接的位線BL及字線WL所施加 的電壓的狀態(tài)。這里，通過(guò)置位動(dòng)作及復(fù)位動(dòng)作改寫(xiě)數(shù)據(jù)的選擇存儲(chǔ)單元MC用MCll進(jìn)行 說(shuō)明。未與選擇存儲(chǔ)單元MCll連接的非選擇位線BL00、BL02、BL03是〃 L"狀態(tài)(本實(shí) 施例中Vss = 0V)。置位動(dòng)作時(shí)，與選擇存儲(chǔ)單元MCll連接的選擇位線BLOl被從〃 L"狀 態(tài)(Vss = 0V)驅(qū)動(dòng)到"H"狀態(tài)(本實(shí)施例中為電壓VSET)。另外，未與選擇存儲(chǔ)單元MCll 連接的非選擇字線WL00、WL02、W03為〃 H"狀態(tài)(本實(shí)施例中為電壓VSET)。置位動(dòng)作時(shí)， 與選擇存儲(chǔ)單元MCll連接的選擇字線WLOl從該"H"狀態(tài)(電壓VSET)被驅(qū)動(dòng)到"L" 狀態(tài)(本實(shí)施例中電壓Vss = 0V)。從而，選擇存儲(chǔ)單元MCll的二極管Di成為正向偏置狀 態(tài)，電流流入。選擇存儲(chǔ)單元MCll被施加電位差VSET，可變電阻元件VR從高電阻狀態(tài)向低 電阻狀態(tài)變化，置位動(dòng)作結(jié)束。另外，本實(shí)施例的阻變存儲(chǔ)裝置的復(fù)位動(dòng)作，通過(guò)將對(duì)圖2所示選擇位線BL01、非 選擇字線WL00、WL02、WL03施加的電壓作為復(fù)位電壓VRESET來(lái)執(zhí)行。接著，參照?qǐng)D3說(shuō)明阻變存儲(chǔ)裝置的復(fù)位動(dòng)作后的誤置位動(dòng)作發(fā)生的條件。圖3 是阻變存儲(chǔ)裝置的復(fù)位動(dòng)作及置位動(dòng)作中的電壓降的說(shuō)明圖。圖3中簡(jiǎn)化圖示了圖2所示 存儲(chǔ)單元陣列MA內(nèi)的選擇位線BLO1、選擇存儲(chǔ)單元MCll及選擇字線WLOl的構(gòu)成。圖3的左側(cè)表示存儲(chǔ)單元MC的復(fù)位動(dòng)作時(shí)對(duì)與存儲(chǔ)單元陣列MA連接的位線BL 及字線WL施加的電壓及電流的狀態(tài)。復(fù)位動(dòng)作時(shí)，與選擇存儲(chǔ)單元MCll連接的選擇位線BLOl被驅(qū)動(dòng)到〃 H"狀態(tài)(本 實(shí)施例為電壓VRESET)，選擇字線WLOl被驅(qū)動(dòng)到“L"狀態(tài)(本實(shí)施例中電壓Vss = 0V)。 通過(guò)對(duì)選擇位線BLOl的電壓施加，選擇存儲(chǔ)單元MCll的二極管Di成為正向偏置狀態(tài)，在 選擇存儲(chǔ)單元MCll流入可執(zhí)行復(fù)位動(dòng)作的復(fù)位電流Ireset。這里，可將存儲(chǔ)單元MC的可 變電阻元件VR從低電阻狀態(tài)向高電阻狀態(tài)變化的電壓(元件施加復(fù)位電壓VR_reSet)的 值，是將置位狀態(tài)(低電阻狀態(tài))的可變電阻元件VR的電阻值Rset乘以復(fù)位電流Ireset 的值 Iresei^Rset0這里，考慮位線BL的寄生電阻PRbl、字線WL的寄生電阻PRwl及二極管Di引起的電壓降。位線BL的寄生電阻PRbl (電阻值Rbl)產(chǎn)生的電壓降由電阻值Rbl和流入電流 Ireset的積求出。位線BL的寄生電阻PRbl引起的電壓降的值成為IreSet*Rbl。另外，字 線WL的寄生電阻PRwl (電阻值Rwl)引起的電壓降由電阻值Rwl和流入電流Ireset的積 求出。字線WL的寄生電阻PRwl引起的電壓降的值成為Ireset^Rwl。復(fù)位動(dòng)作時(shí)的二極管 Di弓丨起的電壓降的值是Vf_reset。因此，向選擇存儲(chǔ)單元MCll施加復(fù)位電壓時(shí)的電壓降 的值成為 Ireset* (Rbl+Rwl)+Vf_reset。
向位線BLOl施加的復(fù)位電壓VRESET，如下記數(shù)值1，是復(fù)位動(dòng)作所必要的元件施 加復(fù)位電壓VR_reset( = Ireset*Rset)和向選擇存儲(chǔ)單元MCll施加復(fù)位電壓時(shí)的電壓降 的值 Ireset* (Rbl+Rwl) +Vf_reset 的禾口。數(shù)值1VRESET = VR_reset+Ireset*(Rbl+Rwl)+Vf_reset (1)通過(guò)該復(fù)位電壓VRESET及復(fù)位電流Ireset，可變電阻元件VR從低電阻狀態(tài)向高 電阻狀態(tài)變化，復(fù)位動(dòng)作結(jié)束。圖3的右側(cè)表示存儲(chǔ)單元MC的置位動(dòng)作時(shí)，向與存儲(chǔ)單元陣列MA連接的位線BL 及字線WL施加的電壓及電流的狀態(tài)。置位動(dòng)作時(shí)，與選擇存儲(chǔ)單元MCll連接的選擇位線BLOl被驅(qū)動(dòng)到〃 H"狀態(tài)(本 實(shí)施例為電壓VSET)，選擇字線WLOl被驅(qū)動(dòng)到“L"狀態(tài)(本實(shí)施例中電壓Vss = 0V)。通 過(guò)對(duì)選擇位線BLOl的電壓施加，選擇存儲(chǔ)單元MCll的二極管Di成為正向偏置狀態(tài)，向選 擇存儲(chǔ)單元MCll流入可執(zhí)行置位動(dòng)作的置位電流Iset。這里，可使存儲(chǔ)單元MC的可變電 阻元件VR從高電阻狀態(tài)向低電阻狀態(tài)變化的電壓(元件施加置位電壓VR_set)的值，是 將復(fù)位狀態(tài)(高電阻狀態(tài))的可變電阻元件VR的電阻值Rreset乘以置位電流Iset的值 Iset氺Rreset0這里，考慮位線BL的寄生電阻PRbl、字線WL的寄生電阻PRwl及二極管Di引起 的電壓降。位線BL的寄生電阻PRbl (電阻值Rbl)引起的電壓降由電阻值Rbl和流入電流 Iset的積求出。位線BL的寄生電阻PRbl引起的電壓降的值成為Iset*Rbl。另外，字線 WL的寄生電阻PRwl (電阻值Rwl)引起的電壓降由電阻值Rwl和流入電流Iset的積求出。 字線WL的寄生電阻PRwl引起的電壓降的值成為Iset*RWl。置位動(dòng)作時(shí)的二極管Di引起 的電壓降的值是Vf_set。因此，向選擇存儲(chǔ)單元MCll施加置位電壓時(shí)的電壓降的值成為 Iset*(Rbl+Rwl)+Vf_setD向位線BLOl施加的置位電壓VSET，如下記數(shù)值2，是置位動(dòng)作所必要的元件施加 置位電壓VR_set( = Iset^Rreset)和向選擇存儲(chǔ)單元MCll施加置位電壓時(shí)的電壓降的值 Iset*(Rbl+Rwl)+Vf_set 的和。數(shù)值2VSET = VR_set+Iset*(Rbl+Rwl)+Vf_set (2)通過(guò)該置位電壓VSET及置位電流I set，可變電阻元件VR從高電阻狀態(tài)向低電阻狀態(tài)變化，置位動(dòng)作結(jié)束。這里，不會(huì)對(duì)復(fù)位動(dòng)作時(shí)向高電阻狀態(tài)變化的選擇存儲(chǔ)單元MCll執(zhí)行誤置位動(dòng) 作的條件必須為數(shù)值3VRESET < VSET (3)作為動(dòng)作的條件，假定VR_reset = 0. 6V, VR_set = 1. 5V, Vf_reset = 1. 0V, Vf_ set = 0. 6V, Ireset = 10 μ A, Iset = InA, Rbl+Rwl =數(shù) IOK 歐姆。將其代入(1)式及(2) 式。此時(shí)，由于⑵式的Iset*(Rbl+Rwl)的項(xiàng)小而可以忽略，因此成為數(shù)值4VEESET = 1. 6V+Ireset*(Rbl+Rwl)
VSET = 2. IV若將其代入(3)式，則成為數(shù)值5Ireset* (Rbl+Rwl) < 0. 5V (4)S卩，若以滿足(4)式的條件的左右減小布線電阻，則復(fù)位動(dòng)作后發(fā)生誤置位動(dòng)作。 為了防止復(fù)位動(dòng)作后的誤置位動(dòng)作，必須抑制布線的寄生電阻引起的電壓降。但是，伴隨阻 變存儲(chǔ)裝置中的電路的微細(xì)化，難以抑制布線的寄生電阻，有產(chǎn)生誤置位動(dòng)作的危險(xiǎn)。本實(shí) 施例的阻變存儲(chǔ)裝置有效防止該誤置位動(dòng)作的發(fā)生。以下，用比較例的阻變存儲(chǔ)裝置，說(shuō)明布線電阻引起的電壓降導(dǎo)致的誤置位動(dòng)作 的例子。圖4A及圖4B是比較例的阻變存儲(chǔ)裝置的復(fù)位動(dòng)作中的電壓降的說(shuō)明圖。
如圖4A所示，在復(fù)位動(dòng)作時(shí)，復(fù)位電流Ireset經(jīng)由低電阻狀態(tài)的選擇存儲(chǔ)單元 MCll從選擇位線BLOl流入選擇字線WL01。向選擇位線BLOl施加的復(fù)位電壓VRESET經(jīng)由 位線BL的寄生電阻PRbl及低電阻狀態(tài)的選擇存儲(chǔ)單元MCll而電壓下降。因此，選擇存儲(chǔ) 單元MCll與選擇字線WLOl連接處成為0. 3V左右的電壓。該電壓因字線WL的寄生電阻 PRwl而下降，選擇字線WLOl的最終電位成為0V。接著，如圖4B所示，通過(guò)復(fù)位動(dòng)作，選擇存儲(chǔ)單元MCll成為高電阻狀態(tài)時(shí)，復(fù)位電 流Ireset幾乎不流入選擇存儲(chǔ)單元MC11。該場(chǎng)合，布線的寄生電阻PRbl、PRwl中的電壓 降消失，向選擇位線BLOl施加的復(fù)位電壓VRESET直接向選擇存儲(chǔ)單元MCll施加。這里， 布線的寄生電阻超過(guò)上述(4)式規(guī)定的上限的場(chǎng)合，向選擇存儲(chǔ)單元MCll施加的復(fù)位電壓 VRESET超過(guò)選擇存儲(chǔ)單元的置位動(dòng)作所必要的電壓。從而，誤置位動(dòng)作發(fā)生。接著，參照?qǐng)D5A及圖5B說(shuō)明本實(shí)施例的阻變存儲(chǔ)裝置中的復(fù)位動(dòng)作。圖5A及圖 5B是本實(shí)施例的阻變存儲(chǔ)裝置的復(fù)位動(dòng)作中的電壓降的說(shuō)明圖。如圖5A所示，在本實(shí)施例的存儲(chǔ)單元陣列MA除了位線BL外還配置偽(dummy)位 線dBL。在偽位線dBL和字線WL的交差部，連接有包括整流元件及電阻元件的偽存儲(chǔ)單元 dMC。偽存儲(chǔ)單元dMC設(shè)為具有與存儲(chǔ)單元MC的低電阻狀態(tài)近似同樣的電阻值。作為該偽 存儲(chǔ)單元dMC，例如，可以采用對(duì)通常的存儲(chǔ)單元MC施加比置位動(dòng)作時(shí)高的電壓來(lái)破壞可 變電阻元件VR后總是呈低電阻狀態(tài)的存儲(chǔ)單元。如圖5A所示，在本實(shí)施例的阻變存儲(chǔ)裝置的復(fù)位動(dòng)作時(shí)，復(fù)位電流Ireset也經(jīng) 由低電阻狀態(tài)的選擇存儲(chǔ)單元MCll從選擇位線BLOl流入選擇字線WL01。另外，向偽位線 dBL施加比復(fù)位電壓VRESET低的規(guī)定電壓V α。因此，偽電流Idummy經(jīng)由低電阻狀態(tài)的偽 存儲(chǔ)單元dMC從偽位線dBL流入選擇字線WLO1。向選擇位線BLOl施加的復(fù)位電壓VRESET 經(jīng)由位線BL的寄生電阻PRbl及低電阻狀態(tài)的選擇存儲(chǔ)單元MCll而電壓下降。因此，選擇 存儲(chǔ)單元MCll與選擇字線WLOl連接處的電壓成為0. 3V左右。該電壓因字線WL的寄生電 阻PRwl而下降，選擇字線WLOl的最終電位成為0V。這里，向偽位線dBL施加的電壓Va比 復(fù)位電壓小，且選擇存儲(chǔ)單元MCll與字線WLOl連接處的電壓為0. 3V左右。因此，流入偽 存儲(chǔ)單元dMC的偽電流Idummy的值成為小于復(fù)位電流Ireset的值。接著，如圖5B所示，通過(guò)復(fù)位動(dòng)作，選擇存儲(chǔ)單元MCll成為高電阻狀態(tài)時(shí)，復(fù)位電 流Ireset幾乎不流入選擇存儲(chǔ)單元MCll。另一方面，由于偽存儲(chǔ)單元dMC總是為低電阻狀 態(tài)，即使不流入復(fù)位電流IRESET，偽電流Idummy也持續(xù)流入。這里，選擇字線WLOl的電位不因向選擇位線BLCM施加的復(fù)位電壓VRESET而上升，因此與選擇存儲(chǔ)單元MC11成為高電 阻狀態(tài)前相比容易流入偽電流Idummy。向偽位線dBL施加的電壓V a經(jīng)由偽位線dBL的寄 生電阻PRbl及低電阻狀態(tài)的偽存儲(chǔ)單元dMC而電壓下降，偽存儲(chǔ)單元dMC與選擇字線WL01 連接處的電壓成為0. 15V左右。該電壓因字線WL的寄生電阻PRwl而下降，選擇字線WL01 的最終電位成為0V。在本實(shí)施例中的復(fù)位動(dòng)作的場(chǎng)合，向復(fù)位動(dòng)作結(jié)束的選擇存儲(chǔ)單元MC11施加的 電壓成為從向選擇位線BL01施加的復(fù)位電壓VRESET減去字線WL01的上升電壓0. 15V后的 電壓。因此，向選擇存儲(chǔ)單元MC11施加的電壓比向選擇位線BL01施加的復(fù)位電壓VRESET 緩和，不會(huì)超過(guò)可能發(fā)生誤置位動(dòng)作的置位電壓VSET。根據(jù)本實(shí)施例的阻變存儲(chǔ)裝置，可以 防止復(fù)位動(dòng)作后的誤置位動(dòng)作的發(fā)生。接著，參照?qǐng)D6說(shuō)明復(fù)位動(dòng)作時(shí)向偽位線dBL施加電壓Va的阻變存儲(chǔ)裝置的電 路構(gòu)成。圖6是作為阻變存儲(chǔ)裝置的偏置電壓賦予電路的一種方式的偽位線控制電路30 的構(gòu)成例的電路圖。該偽位線控制電路30是即使通過(guò)選擇存儲(chǔ)單元MC11的復(fù)位動(dòng)作改變 偽電流Idummy的場(chǎng)合，也對(duì)偽位線dBL持續(xù)施加規(guī)定電壓V a的控制電路。通過(guò)該偏置電 壓Va，即使選擇存儲(chǔ)單元MC11的電阻狀態(tài)過(guò)渡到高電阻狀態(tài)，也可以抑制選擇字線WL01 的電位變動(dòng)。這里，向選擇位線BL01施加復(fù)位電壓VRESET，向選擇字線WL01經(jīng)由開(kāi)關(guān)晶體 管QS施加接地電壓Vss。[偽位線控制電路30的構(gòu)成]如圖6，偽位線dBL與偽位線控制電路30連接。該偽位線控制電路30具有輸出恒 定電流Iref 1的恒定電流電路40和根據(jù)從該恒定電流電路40輸出的恒定電流Iref 1對(duì)規(guī) 定電壓Va采樣并向偽位線dBL施加的電壓采樣電路50。另外，偽位線控制電路30具有將 電壓采樣電路50采樣的偽位線dBL的電位在選擇存儲(chǔ)單元MCI 1的復(fù)位動(dòng)作的期間維持的 差動(dòng)放大器DA。恒定電流電路40具有構(gòu)成電流鏡對(duì)的NM0S晶體管QN41、QN42、與晶體管QN41、 QN42串聯(lián)連接的電路激活用的NM0S晶體管QN43、QN44。另外，恒定電流電路40具有構(gòu)成 接受電流鏡對(duì)的輸出而輸出恒定電流Irefl的電流鏡輸出電路的PM0S晶體管QP41、QP42。電壓采樣電路50具有包括NM0S晶體管QN50及PM0S晶體管QP50的開(kāi)關(guān)SWA、包 括NM0S晶體管QN51及PM0S晶體管QP51的開(kāi)關(guān)SWB和包括NM0S晶體管QN52及PM0S晶 體管QP52的開(kāi)關(guān)SWC。匪OS晶體管QN50 52及PM0S晶體管QP50 52的柵極被分別輸 入開(kāi)關(guān)信號(hào)Sw_A Sw_C及bSw_A bSw_C。開(kāi)關(guān)SWA及開(kāi)關(guān)SWB的輸入端子與輸出恒定 電流Irefl的恒定電流電路40的輸出端子并聯(lián)。開(kāi)關(guān)SWA的輸出端子與偽位線dBL連接。 開(kāi)關(guān)SWB的輸出端子與電容器C50的一方的端子連接，電容器C50的另一方的端子被施加 接地電壓Vss。另外，電容器C50的一方的端子也與差動(dòng)放大器DA的非反相輸入端子Pres連接。 差動(dòng)放大器DA的輸出端子與開(kāi)關(guān)SWC連接，并與反相輸入端子反饋連接。開(kāi)關(guān)SWC的輸出 端子與偽位線dBL連接。[偽位線控制電路30的動(dòng)作]說(shuō)明這樣構(gòu)成的偽位線控制電路30的動(dòng)作。在復(fù)位動(dòng)作開(kāi)始的同時(shí)，若向恒定電 流電路40輸入電流Iref，則經(jīng)由NM0S晶體管QN41、QN42及電流鏡輸出電路輸出恒定電流Irefl。此時(shí)，將開(kāi)關(guān)信號(hào)Sw_A、Sw_B設(shè)為〃 H〃電平，bSw_A、bSw_B設(shè)為〃 L〃電平，使開(kāi) 關(guān)SWA、SWB導(dǎo)通，成為導(dǎo)通狀態(tài)。另夕卜，將開(kāi)關(guān)信號(hào)Sw_C設(shè)為〃 L"電平，bSw_C設(shè)為〃 H" 電平，使開(kāi)關(guān)SWC截止，成為非導(dǎo)通狀態(tài)。從而 ，使可向偽位線dBL施加規(guī)定電壓V a的偽 電流Idummy (例如1 y A左右)流入偽存儲(chǔ)單元dMC，并且將基于規(guī)定電壓V a的電荷在電 容器C50蓄積。通過(guò)該電容器C50向偽位線dBL供給恒定電流后立即對(duì)偽位線dBL的規(guī)定 電壓Va進(jìn)行采樣，確定對(duì)差動(dòng)放大器DA的非反相輸入端子Pres的輸入電壓。接著，將開(kāi)關(guān)信號(hào)Sw_B設(shè)為〃 L"電平，bSw_B設(shè)為〃 H"電平，使開(kāi)關(guān)SWB截止而 成為非導(dǎo)通狀態(tài)，并且將開(kāi)關(guān)信號(hào)Sw_C設(shè)為"H"電平，將bSw_C設(shè)為"L"電平，使開(kāi)關(guān) SWC導(dǎo)通而成為導(dǎo)通狀態(tài)。然后，偽位線dBL的電壓由差動(dòng)放大器DA保持在規(guī)定電壓Va。 選擇存儲(chǔ)單元MC11在復(fù)位動(dòng)作后即使成為了高電阻狀態(tài)，也會(huì)增加偽電流Idummy，向偽位 線dBL持續(xù)施加規(guī)定電壓V a。如上所述，通過(guò)對(duì)與偽存儲(chǔ)單元dMC連接的偽位線dBL持續(xù) 施加電壓V a，發(fā)生偽電流I dummy和由字線WL01的寄生電阻PRwl引起的電壓降，存儲(chǔ)單元 MC11的字線WL01側(cè)的連接端的電壓上升接地電壓Vss以上，因此，可以防止復(fù)位動(dòng)作后的 誤置位動(dòng)作的發(fā)生。這里，偽位線控制電路30向偽位線dBL施加的規(guī)定電壓Va可以設(shè)定為大于從向 選擇位線BL01施加的復(fù)位電壓VRESET減去選擇存儲(chǔ)單元MC11進(jìn)行置位動(dòng)作所必要的元 件施加置位電壓VR_set后的電壓。從而，可以將向復(fù)位動(dòng)作后的選擇存儲(chǔ)單元MC11施加 的電壓可靠地減小到可能發(fā)生誤置位動(dòng)作的元件施加置位電壓VR_set以下。[控制電路的構(gòu)成]接著，參照?qǐng)D7 圖15說(shuō)明復(fù)位動(dòng)作時(shí)向位線BL01施加復(fù)位電壓VRESET、向字 線WL01施加電壓Vss的阻變存儲(chǔ)裝置的電路構(gòu)成。這里，以在字線方向排列2Kbit (= 2048bit)、位線方向排列512bit的存儲(chǔ)單元MC而構(gòu)成1Mbit的存儲(chǔ)單元陣列MA的情況為 例進(jìn)行說(shuō)明。圖7是阻變存儲(chǔ)裝置的列控制電路及行控制電路的配置例的方框圖。如圖7，行控制電路由例如行解碼器10、主行解碼器11、寫(xiě)入驅(qū)動(dòng)線驅(qū)動(dòng)器12、行 電源線驅(qū)動(dòng)器13及行系周邊電路14構(gòu)成。另外，列控制電路由例如列開(kāi)關(guān)20、列解碼器 21、讀出放大器/寫(xiě)入緩沖器22、列電源線驅(qū)動(dòng)器23及列系周邊電路24構(gòu)成。本實(shí)施例的字線WL具有階層化構(gòu)造，主行解碼器11選擇驅(qū)動(dòng)256對(duì)主字線MWLx、 MWLbx(x = <255:0 中的任一對(duì)。作為一例，選擇的主字線MWLx、MWLbx中，主字線MWLx成 為〃 H"狀態(tài)，主字線MWLbx成為〃 L"狀態(tài)。相反，非選擇的主字線MWLx、MWLbx中，主字 線MWLx成為〃 L"狀態(tài)，主字線MWLbx成為〃 H"狀態(tài)。一對(duì)主字線MWLx、MWLbx與一個(gè)行 解碼器10連接。行解碼器10選擇驅(qū)動(dòng)包括主字線MWLx、MWLbx的階層下的8根字線WL的 字線群WLx<7:0>中的1根。與由主行解碼器11選擇驅(qū)動(dòng)的主字線MWLx、MWLbx所連接的 行解碼器10進(jìn)一步選擇驅(qū)動(dòng)字線WL，從而選擇驅(qū)動(dòng)1根字線WL。寫(xiě)入驅(qū)動(dòng)線驅(qū)動(dòng)器12與8根寫(xiě)入驅(qū)動(dòng)線WDRV<7:0>及行電源線VRow連接，行電 源線驅(qū)動(dòng)器13與行電源線VRow連接。該寫(xiě)入驅(qū)動(dòng)線WDRV<7:0>及行電源線VRow與行解 碼器10連接。寫(xiě)入驅(qū)動(dòng)線WDRV<7:0>及行電源線VRow被施加行解碼器10驅(qū)動(dòng)字線WL用 的電壓。具體地，復(fù)位動(dòng)作時(shí)向8根寫(xiě)入驅(qū)動(dòng)線WDRV<7:0>中與選擇字線WL對(duì)應(yīng)的1根寫(xiě) 入驅(qū)動(dòng)線WDRV供給電壓Vss( = 0V)，向另外7根供給電壓VRESET。另外，行電源線VRow， 被施加向非選擇的主字線MWL、MWLbx的階層下的字線WL供給的電壓(VRESET)。行系周邊電路14進(jìn)行該阻變存儲(chǔ)裝置全體的管理，接受來(lái)自外部的主機(jī)裝置的控制信號(hào)，進(jìn)行讀 出、寫(xiě)入、刪除、數(shù)據(jù)的輸入輸出管理等。本實(shí)施例的位線BL也具有階層化構(gòu)造，列解碼器21選擇驅(qū)動(dòng)128對(duì)的列選擇線 CSLy, CSLby (y = <127:0 的任一對(duì)。作為一例，選擇的列選擇線CSLy、CSLby中，列選擇 線CSLy成為"H"狀態(tài)，列選擇線CSLby成為"L"狀態(tài)。相反，非選擇的列選擇線CSLy、 CSLby中，列選擇線CSLy成為"L"狀態(tài)，列選擇線CSLby成為"H"狀態(tài)。一對(duì)列選擇線 CSLyXSLby與一個(gè)列開(kāi)關(guān)20連接。列開(kāi)關(guān)20選擇驅(qū)動(dòng)包括列選擇線CSLy、CSLby的階層 下的4根位線BL的位線群BLy<3:0>中的1根。與列解碼器21選擇驅(qū)動(dòng)的列選擇線CSLy、 CSLby所連接的列開(kāi)關(guān)20進(jìn)一步選擇驅(qū)動(dòng)位線BL，從而選擇驅(qū)動(dòng)1根位線BL。
讀出放大器/寫(xiě)入緩沖器22與4根本地?cái)?shù)據(jù)線LDQ<3:0>連接。該本地?cái)?shù)據(jù)線 LDQ<3:0>與列開(kāi)關(guān)20連接。讀出放大器/寫(xiě)入緩沖器22檢測(cè)放大從本地?cái)?shù)據(jù)線LDQ<3:0> 讀出的信號(hào)，并且將從數(shù)據(jù)輸入輸出線10<3:0>輸入的寫(xiě)入數(shù)據(jù)經(jīng)由列開(kāi)關(guān)20供給存儲(chǔ)單 元MC。本地?cái)?shù)據(jù)線LDQ<3:0>被施加列開(kāi)關(guān)20驅(qū)動(dòng)位線BL用的電壓。具體地，復(fù)位動(dòng)作時(shí) 4根本地?cái)?shù)據(jù)線LDQ<3:0>被供給電壓VRESET。讀出放大器/寫(xiě)入緩沖器22經(jīng)由列電源線 VColl與列電源線驅(qū)動(dòng)器23連接。列系周邊電路24進(jìn)行該阻變存儲(chǔ)裝置全體的管理，接受 來(lái)自外部的主機(jī)裝置的控制信號(hào)，進(jìn)行讀出、寫(xiě)入、刪除、數(shù)據(jù)的輸入輸出管理等。接著，參照?qǐng)D8 圖11，詳細(xì)說(shuō)明行控制電路的構(gòu)成。圖8 圖11是阻變存儲(chǔ)裝 置的行控制電路的構(gòu)成例的電路圖。[行解碼器10的構(gòu)成]如圖7及圖8，行解碼器10與256對(duì)的主字線MWLx及MWLbx(x = <255:0>)的任一 對(duì)、行電源線VRow以及寫(xiě)入驅(qū)動(dòng)線WDRV<7:0>連接。另外，行解碼器10與字線群WLx<70> 連接，該字線群WLx<7:0>與排列為一列的多個(gè)存儲(chǔ)單元MC連接。如前述，與一個(gè)行解碼 器10連接的字線群WLx<7:0>包括字線WLxO 字線WLx7的8根布線。同樣，寫(xiě)入驅(qū)動(dòng)線 WDRV<7 0>是包括WDRVO WDRV7的8根布線的布線。如圖8所示，行解碼器10具有8個(gè) 將2個(gè)NMOS晶體管QNl及QN2的源極相互連接而成晶體管對(duì)。晶體管QNl的柵極與主字 線MWLbx連接，漏極與行電源線VRow連接。另外，晶體管QN2的柵極與主字線MWLx連接，漏 極與寫(xiě)入驅(qū)動(dòng)線WDRV<7 0>的任一個(gè)連接。晶體管QNl及QN2的源極都與字線群WLx<7 0> 的任一個(gè)連接。[主行解碼器11的構(gòu)成]如圖7及圖9，主行解碼器11與256對(duì)的主字線MWLx及MWLbx(x = <255:0>)以 及地址信號(hào)線連接。主行解碼器11是用于驅(qū)動(dòng)具有階層化構(gòu)造的字線WL的預(yù)解碼器。一 組主字線MWLx、MWLbx與一個(gè)行解碼器10內(nèi)的8個(gè)晶體管對(duì)(圖8的QN1、QN2)分別連接， 1個(gè)行解碼器10可以選擇8根字線WLx<7:0>的任一個(gè)。主行解碼器11對(duì)每1對(duì)的主字線 MWLx.MWLbx分別具有圖9所示電路。如圖9所示，一個(gè)主行解碼器11中，與主行解碼器11 連接的地址信號(hào)線與邏輯門(mén)GATEl連接。邏輯門(mén)GATEl的輸出信號(hào)經(jīng)由電平轉(zhuǎn)換器L/S供 給包括PMOS晶體管QPl及NMOS晶體管QN3的CMOS反相器CMOSl的輸入端子。晶體管QPl 的源級(jí)與電源VSETH連接，晶體管QN3的源極接地。晶體管QPl及QN3的漏極都與主字線 麗Lx連接。另外，主字線麗Lx與包括PMOS晶體管QP2及匪OS晶體管QN4的CMOS反相器 CM0S2連接。晶體管QP2的源極都與電源VSETH連接，晶體管QN4的源極接地。晶體管QP2及QN4的漏極都與主字線MWLbx連接。[寫(xiě)入驅(qū)動(dòng)線驅(qū)動(dòng)器12的構(gòu)成]如圖7及圖10，寫(xiě)入驅(qū)動(dòng)線驅(qū)動(dòng)器12與行電源線VRow及地址信號(hào)線連接。這里， 寫(xiě)入驅(qū)動(dòng)線驅(qū)動(dòng)器12也是預(yù)解碼器。與寫(xiě)入驅(qū)動(dòng)線驅(qū)動(dòng)器12連接的地址信號(hào)線與邏輯門(mén) GATE2連接。邏輯門(mén)GATE2的輸出信號(hào)經(jīng)由電平轉(zhuǎn)換器L/S供給包括PMOS晶體管QP3及 NMOS晶體管QN5的CMOS反相器CM0S3的輸入端子。晶體管QP3的源極與后述施加了電壓 VRESET的行電源線VRow連接，晶體管QN5的源極接地。晶體管QP3及QN5的漏極都與寫(xiě)入 驅(qū)動(dòng)線WDRV<7:0>連接。
[行電源線驅(qū)動(dòng)器13的構(gòu)成]如圖7及圖11，行電源線驅(qū)動(dòng)器13與行電源線VRow及控制信號(hào)線連接。行電源 線驅(qū)動(dòng)器13中，電源VSETH與NMOS晶體管QN6的漏極及柵極連接。晶體管QN6的源極經(jīng) 由PMOS晶體管QP6與行電源線VRow連接。晶體管QP6的柵極被供給控制信號(hào)SETon。另 外，行電源線驅(qū)動(dòng)器13中，電源VREAD經(jīng)由PMOS晶體管QP4，電源VRESET經(jīng)由PMOS晶體管 QP5，分別與行電源線VRow連接。晶體管QP4的柵極被供給控制信號(hào)READon，晶體管QP5的 柵極被供給控制信號(hào)RESETon?？刂菩盘?hào)READoruRESETon分別在數(shù)據(jù)讀出時(shí)、復(fù)位動(dòng)作時(shí) 從〃 H"狀態(tài)成為〃 L"狀態(tài)。接著，參照?qǐng)D12 圖15，詳細(xì)說(shuō)明列控制電路的構(gòu)成。圖12 圖15是阻變存儲(chǔ) 裝置的列控制電路的構(gòu)成例的電路圖。[列開(kāi)關(guān)20的構(gòu)成]如圖7及圖12，列開(kāi)關(guān)20與128對(duì)的列選擇線CSLy及CSLby (y = <127:0>)的 任一對(duì)及本地?cái)?shù)據(jù)線LDQ<3:0>連接。另外，列開(kāi)關(guān)20與位線群BLy<3:0>連接，該位線群 BLy<3:0>與排列成一列的多個(gè)存儲(chǔ)單元MC連接。如前述，與一個(gè)列開(kāi)關(guān)20連接的位線 群BLy<3:0>包括位線BLyO 位線BLy3的4根布線。同樣，本地?cái)?shù)據(jù)線LDQ<3:0>是包括 LDQO LDQ3的4根布線的布線。如圖12所示，列開(kāi)關(guān)20具有4個(gè)由2個(gè)NMOS晶體管QNll 及QN12的源極相互連接而成的晶體管對(duì)。晶體管QNll的柵極與列選擇線CSLy連接，漏極 與本地?cái)?shù)據(jù)線LDQ<3:0>的任一個(gè)連接。另外，晶體管QN12的柵極與列選擇線CSLby連接， 漏極接地。晶體管QNll及QN12的源極都與位線群BLy<3:0>的任一個(gè)連接。[列解碼器21的構(gòu)成]如圖7及圖13，列解碼器21與128對(duì)的列選擇線CSLy及CSLby (y = <127:0 以 及地址信號(hào)線連接。本實(shí)施例的阻變存儲(chǔ)裝置中，一組的列選擇線CSLy、CSLby分別與一 個(gè)列開(kāi)關(guān)20內(nèi)的4個(gè)晶體管對(duì)(圖12的QN11、QN12)連接，1個(gè)列開(kāi)關(guān)20可以選擇4根 位線群BLy<3:0>的任一個(gè)。列解碼器21對(duì)每一對(duì)的列選擇線CSLy、CSLby分別具有圖13 所示電路。如圖13所示，一個(gè)列解碼器21中，與列解碼器21連接的地址信號(hào)線與邏輯門(mén) GATE3連接。邏輯門(mén)GATE3的輸出信號(hào)經(jīng)由電平轉(zhuǎn)換器L/S供給包括PMOS晶體管QPll及 匪OS晶體管QNl3的CMOS反相器CMOSll的輸入端子。晶體管QPll的源極與電源VSETH連 接，晶體管QN13的源極接地。晶體管QPll及QN13的漏極都與列選擇線CSLy連接。另外， 列選擇線CSLy與包括PMOS晶體管QP12及NMOS晶體管QN14的CMOS反相器CM0S12連接。 晶體管QP12的源極也與電源VSETH連接，晶體管QN14的源極接地。晶體管QP12及QN14 的漏極都與列選擇線CSLby連接。
[讀出放大器/寫(xiě)入緩沖器22的構(gòu)成]如圖7及圖14，讀出放大器/寫(xiě)入緩沖器22與列電源線VColl、本地?cái)?shù)據(jù)線 LDQ<3:0>及數(shù)據(jù)輸入輸出線10<3:0>連接。首先，說(shuō)明寫(xiě)入緩沖器部分的構(gòu)成。與讀出放 大器/寫(xiě)入緩沖器22連接的數(shù)據(jù)輸入輸出線10<3 0>經(jīng)由電平轉(zhuǎn)換器L/S，與包括PMOS晶 體管QP13及NMOS晶體管QN15的CMOS反相器CM0S13連接。晶體管QP13的源極與列電源 線VColl連接。列電源線VColl如后述被施加復(fù)位電壓VRESET。另外，晶體管QNl5的源極 接地。晶體管QP13及QN15的漏極都經(jīng)由開(kāi)關(guān)SWl與本地?cái)?shù)據(jù)線LDQ<3:0>連接。接著說(shuō)明讀出放大器部分的構(gòu)成。與讀出放大器/寫(xiě)入緩沖器22連接的數(shù)據(jù)輸 入輸出線10<3:0>與讀出放大器S/A連接。讀出放大器S/A可以采用單端型、使用參照單 元的差動(dòng)型等各種類(lèi)型。讀出放大器S/A的輸出端子經(jīng)由開(kāi)關(guān)SW2與本地?cái)?shù)據(jù)線LDQ<3:0> 連接。[列電源線驅(qū)動(dòng)器23的構(gòu)成]如圖7及圖15，列電源線驅(qū)動(dòng)器23與列電源線VColl及控制信號(hào)線連接。列電源 線驅(qū)動(dòng)器23中，電源VSETH與NMOS晶體管QN16的漏極及柵極連接，晶體管QN16的源級(jí)經(jīng) 由PMOS晶體管QP14與列電源線VColl連接。晶體管QP14的柵極被供給控制信號(hào)SETon。 另外，列電源線驅(qū)動(dòng)器23中，電源VRESET經(jīng)由PMOS晶體管QP15與列電源線VColl連接。 晶體管QP15的柵極被供給控制信號(hào)RESETon?？刂菩盘?hào)RESETon在復(fù)位動(dòng)作時(shí)從"H"狀 態(tài)成為"L"狀態(tài)。接著，說(shuō)明這樣構(gòu)成的阻變存儲(chǔ)裝置的復(fù)位動(dòng)作。首先，參照?qǐng)D7 圖11說(shuō)明復(fù) 位動(dòng)作時(shí)的阻變存儲(chǔ)裝置的行控制電路的動(dòng)作。圖7所示字線WL具有階層化構(gòu)造。通過(guò) 主行解碼器11及行解碼器10選擇驅(qū)動(dòng)的字線群WLx<7:0>被施加向?qū)懭腧?qū)動(dòng)線WDRV<7:0> 或行電源線VRow施加的電壓。首先，說(shuō)明向與行解碼器10連接的寫(xiě)入驅(qū)動(dòng)線WDRV<7:0> 及行電源線VRow施加電壓的動(dòng)作。[行電源線驅(qū)動(dòng)器13的動(dòng)作]復(fù)位動(dòng)作時(shí)，行電源線驅(qū)動(dòng)器13中，向晶體管QP5的柵極供給的控制信號(hào) (RESETon信號(hào))成為"L"狀態(tài)而導(dǎo)通。復(fù)位動(dòng)作時(shí)，行電源線驅(qū)動(dòng)器13將行電源線VRow 驅(qū)動(dòng)到電壓VRESET。[寫(xiě)入驅(qū)動(dòng)線驅(qū)動(dòng)器12的動(dòng)作]寫(xiě)入驅(qū)動(dòng)線驅(qū)動(dòng)器12的邏輯門(mén)GATE2被輸入地址信號(hào)。根據(jù)該地址信號(hào)，邏輯門(mén) GATE2對(duì)于與地址信號(hào)對(duì)應(yīng)的一個(gè)寫(xiě)入驅(qū)動(dòng)線(例如WDRV1)，向CMOS反相器CM0S3的輸 入端子供給"H"信號(hào)，對(duì)于不對(duì)應(yīng)的其他寫(xiě)入驅(qū)動(dòng)線向CMOS反相器CM0S3的輸入端子供 給"L"信號(hào)。在與地址信號(hào)對(duì)應(yīng)的寫(xiě)入驅(qū)動(dòng)線(例如WDRV1)的場(chǎng)合，CMOS反相器CM0S3 的輸入端子被供給"H"信號(hào)，經(jīng)由導(dǎo)通的晶體管QN5，向?qū)懭腧?qū)動(dòng)線WDRVl施加接地電壓 Vss (例如OV)。在不與地址信號(hào)對(duì)應(yīng)的寫(xiě)入驅(qū)動(dòng)線的場(chǎng)合，CMOS反相器CM0S3的輸入端子 被供給"L"信號(hào)，經(jīng)由導(dǎo)通的晶體管QP3，向?qū)懭腧?qū)動(dòng)線WDRV施加行電源線VRow的電壓 (VRESET)。接著，說(shuō)明主行解碼器11及行解碼器10進(jìn)行的主字線MWLx、MWLbx和字線 WLx<7:0>的選擇驅(qū)動(dòng)動(dòng)作。[主行解碼器11的動(dòng)作]
主行解碼器11的邏輯門(mén)GATEl的輸入端子也被供給地址信號(hào)。根據(jù)該地址信號(hào)， 邏輯門(mén)GATEl對(duì)于χ = <255:0>中選擇的χ(例如χ = 0)，向CMOS反相器CMOSl的輸入端 子供給"L"信號(hào)，對(duì)于未選擇的X，向CMOS反相器CMOSl的輸入端子供給"H"信號(hào)。首 先，說(shuō)明選擇的χ (例如χ = 0)。在選擇的χ (例如x = 0)的場(chǎng)合，CMOS反相器CMOSl的 輸入端子被供給〃 L〃信號(hào)，經(jīng)由導(dǎo)通的晶體管QP1，電源VSETH的〃 H〃信號(hào)供給主字線 MWLO0另外，主字線MWLO的〃 H〃信號(hào)供給CMOS反相器CM0S2的輸入端子，經(jīng)由導(dǎo)通的晶 體管QN4，向主字線MWLbO供給接地電壓Vss的〃 L"信號(hào)。即，在選擇的χ(例如χ = 0) 的場(chǎng)合，主字線MWLO被供給"H"信號(hào)，主字線MWLbO被供給"L"信號(hào)。接著，說(shuō)明未選 擇的χ。在未選擇的χ的場(chǎng)合，CMOS反相器CMOSl的輸入端子被供給"H"信號(hào)，經(jīng)由導(dǎo)通 的晶體管QN3，向主字線MWLx供給接地電壓Vss的〃 L〃信號(hào)。另外，主字線MWLx的〃 L" 信號(hào)供給CMOS反相器CM0S2的輸入端子，經(jīng)由導(dǎo)通的晶體管QP2，電源VSETH的"H"信號(hào) 供給主字線MWLbx。即，在未選擇的χ的場(chǎng)合，主字線MWLx被供給"L"信號(hào)，主字線MWLbx 被供給"H"信號(hào)。[行解碼器10的動(dòng)作]行解碼器10根據(jù)向主字線MWLx及MWLbx供給的信號(hào)，對(duì)字線WL施加行電源線 VRow或?qū)懭腧?qū)動(dòng)線WDRV的電壓。在選擇的x(例如x = 0)的場(chǎng)合，主字線MWLO被供給〃 H" 信號(hào)，主字線MWLbO被供給"L"信號(hào)。行解碼器10的晶體管的柵極被供給"L"信 號(hào)，晶體管QN2的柵極被供給"H"信號(hào)，因此，字線群WL0<7:0>經(jīng)由導(dǎo)通的晶體管QN2被 施加寫(xiě)入驅(qū)動(dòng)線WDRV<7:0>的電壓。這里，與地址信號(hào)對(duì)應(yīng)的寫(xiě)入驅(qū)動(dòng)線(例如WDRV1)被 施加接地電壓(例如0V)，與地址信號(hào)不對(duì)應(yīng)的其他寫(xiě)入驅(qū)動(dòng)線被施加行電源線VRow的電 壓(例如VRESET)。字線群WL0<7 0>中，與地址信號(hào)對(duì)應(yīng)的字線WLOl的僅1根被施加接地 電壓(例如0V)，其他字線WL被施加電壓VRESET。另外，在未選擇的χ的場(chǎng)合，主字線MWLx 被供給"L"信號(hào)，主字線MWLbx" H"信號(hào)。行解碼器10的晶體管的柵極被供給"H" 信號(hào)，晶體管QN2的柵極被供給"L"信號(hào)，因此，字群線WLx<7:0>經(jīng)由導(dǎo)通的晶體管QNl 被施加行電源線VRow的電壓(VRESET)。從而，復(fù)位動(dòng)作時(shí)通過(guò)地址信號(hào)選擇的僅1根字線 WLOl被施加接地電壓(OV)，其他所有字線WL被施加行電源線VRoW的電壓(VRESET)。接著，參照?qǐng)D7及圖12 圖15說(shuō)明置位動(dòng)作時(shí)的阻變存儲(chǔ)裝置的列控制電路的 動(dòng)作。通過(guò)列解碼器21及列開(kāi)關(guān)20選擇驅(qū)動(dòng)的位線群BLy<3:0>被施加向本地?cái)?shù)據(jù)線 LDQ<3:0>施加的電壓。另外，本地?cái)?shù)據(jù)線LDQ<3:0>經(jīng)由讀出放大器/寫(xiě)入緩沖器22被施 加列電源線VColl的電壓。首先，說(shuō)明對(duì)本地?cái)?shù)據(jù)線LDQ<3:0>及列電源線VColl施加電壓 的動(dòng)作。[列電源線驅(qū)動(dòng)器23的動(dòng)作]復(fù)位動(dòng)作時(shí)，列電源線驅(qū)動(dòng)器23中，向晶體管QP15的柵極供給的控制信號(hào) (RESETon信號(hào))成為"L"狀態(tài)而導(dǎo)通。復(fù)位動(dòng)作時(shí)，列電源線驅(qū)動(dòng)器23將列電源線VColl 驅(qū)動(dòng)到電壓VRESET。[讀出放大器/寫(xiě)入緩沖器22的動(dòng)作]讀出放大器/寫(xiě)入緩沖器22中，置位動(dòng)作時(shí)寫(xiě)入緩沖器部的開(kāi)關(guān)SWl導(dǎo)通而成 為導(dǎo)通狀態(tài)，同時(shí)讀出放大器部的開(kāi)關(guān)SW2截止而成為非導(dǎo)通狀態(tài)。從數(shù)據(jù)輸入輸出線 10<3:0>向讀出放大器/寫(xiě)入緩沖器22供給寫(xiě)入數(shù)據(jù)。該寫(xiě)入數(shù)據(jù)經(jīng)由電平轉(zhuǎn)換器L/S供給CMOS反相器CM0S13的輸入端子。在該本地?cái)?shù)據(jù)線(例如LDQ1)的場(chǎng)合，CMOS反相 器CM0S13的輸入端子被供給〃 L"信號(hào)，經(jīng)由導(dǎo)通的晶體管QP13，列電源線VColl的電壓 (VRESET)經(jīng)由開(kāi)關(guān)SWl施加到本地?cái)?shù)據(jù)線LDQ1。在與寫(xiě)入數(shù)據(jù)不對(duì)應(yīng)的寫(xiě)入驅(qū)動(dòng)線的場(chǎng) 合，CMOS反相器CM0S13的輸入端子被供給〃 H"信號(hào)，經(jīng)由導(dǎo)通的晶體管QN15，接地電壓 Vss (例如OV)經(jīng)由開(kāi)關(guān)SWl施加到本地?cái)?shù)據(jù)線LDQ。接著，說(shuō)明列解碼器21及列開(kāi)關(guān)20進(jìn)行的列選擇線CSLy、CSLby和位線群 BLy<3:0>的選擇驅(qū)動(dòng)動(dòng)作。
[列解碼器21的動(dòng)作]列解碼器21的邏輯門(mén)GATE3的輸入端子被供給地址信號(hào)。根據(jù)該地址信號(hào)，邏輯 門(mén)GATE3對(duì)于y = <127:0>中選擇的y (例如y = 0)，向CMOS反相器CMOSll的輸入端子供 給"L"信號(hào)，對(duì)于未選擇的y，向CMOS反相器CMOSll的輸入端子供給"H"信號(hào)。首先， 說(shuō)明選擇的y (例如y = 0)。在選擇的y (例如y = 0)的場(chǎng)合，CMOS反相器CM0S11的輸入 端子被供給"L"信號(hào)，經(jīng)由導(dǎo)通的晶體管QP11，向列選擇線CSLO供給電源VSETH的"H" 信號(hào)。另外，列選擇線CSLO的"H"信號(hào)被供給CMOS反相器CM0S12的輸入端子，經(jīng)由導(dǎo) 通的晶體管QN14，接地電壓Vss的"L"信號(hào)供給列選擇線CSLbO。即，在選擇的y (例如 y = 0)的場(chǎng)合，列選擇線CSLO被供給"H"信號(hào)，列選擇線CSLbO被供給"L"信號(hào)。接 著，說(shuō)明未選擇的y。在未選擇的y的場(chǎng)合，CMOS反相器CM0S11的輸入端子被供給"H" 信號(hào)，經(jīng)由導(dǎo)通的晶體管QN13，向列選擇線CSLy供給接地電壓Vss的"L"信號(hào)。另外，列 選擇線CSLy的〃 L"信號(hào)供給CMOS反相器CM0S12的輸入端子，經(jīng)由導(dǎo)通的晶體管QP12， 電源VSETH的“H"信號(hào)供給列選擇線CSLby。即，在未選擇的y的場(chǎng)合，列選擇線CSLy被 供給〃 L〃信號(hào)，列選擇線CSLby被供給〃 H"信號(hào)。[列開(kāi)關(guān)20的動(dòng)作]列開(kāi)關(guān)20根據(jù)向列選擇線CSLy、CSLby供給的信號(hào)，對(duì)位線BL施加本地?cái)?shù)據(jù)線 LDQ<3:0>的電壓。在選擇的y(例如y = 0)的場(chǎng)合，列選擇線CSLO被供給"H"信號(hào)，列 選擇線CSLby被供給"L"信號(hào)。列開(kāi)關(guān)20的晶體管QNll的柵極被供給"H"信號(hào)，晶體 管QN12的柵極被供給"L"信號(hào)。因此，選擇的位線群BL0<3:0>經(jīng)由導(dǎo)通的晶體管QN12 被施加本地?cái)?shù)據(jù)線LDQ<3:0>的復(fù)位電壓VRESET。這里，與寫(xiě)入數(shù)據(jù)對(duì)應(yīng)的本地?cái)?shù)據(jù)線(例 如LDQ1)被施加復(fù)位電壓(例如VRESET)，不與寫(xiě)入數(shù)據(jù)對(duì)應(yīng)的其他本地?cái)?shù)據(jù)線被施加接地 電壓(例如Vss = 0V)。位線群BL0<3:0>中，與寫(xiě)入數(shù)據(jù)對(duì)應(yīng)的位線BLOl的僅1根被施 加復(fù)位電壓(例如VRESET)，其他位線BL被施加接地電壓Vss。另一方面，在未選擇的y的 場(chǎng)合，列選擇線CSLy被供給"L"信號(hào)，列選擇線CSLby被供給"H"信號(hào)。列開(kāi)關(guān)20的 晶體管QNll的柵極被供給"L"信號(hào)，晶體管QN12的柵極被供給"H"信號(hào)。因此，位線 群BLy<3:0>經(jīng)由導(dǎo)通的晶體管QN12被施加接地電壓Vss = 0V。從而，復(fù)位動(dòng)作時(shí)通過(guò)寫(xiě) 入數(shù)據(jù)選擇的僅1根位線BLOl被施加復(fù)位電壓VRESET，其他所有位線BL被施加接地電壓 (OV)。根據(jù)本實(shí)施例的列控制電路及偽位線控制電路，復(fù)位動(dòng)作時(shí)向在存儲(chǔ)單元陣列MA 配置的位線BL施加復(fù)位電壓VRESET的同時(shí)，向偽位線dBL施加電壓V α。該電壓V α在選 擇存儲(chǔ)單元MCll變化到高電阻狀態(tài)后持續(xù)施加。選擇存儲(chǔ)單元MCll即使因高電阻狀態(tài)而 變得難以流入復(fù)位電流后，通過(guò)向偽位線dBL施加的電壓Va，選擇字線WLOl的電位也上升。因此，向選擇存儲(chǔ)單元MCl 1施加的電壓比復(fù)位電壓VRESET緩和，不會(huì)超過(guò)可能發(fā)生誤置位動(dòng)作的置位電壓VSET。根據(jù)本實(shí)施例的阻變存儲(chǔ)裝置，可以防止復(fù)位動(dòng)作后的誤置位 動(dòng)作的發(fā)生。流入存儲(chǔ)單元陣列MA內(nèi)的偽存儲(chǔ)單元dMC的偽電流Idummy根據(jù)存儲(chǔ)單元陣列MA 內(nèi)的電壓的變化而變化。因此，例如與在存儲(chǔ)單元陣列的外部設(shè)置監(jiān)視電路來(lái)檢測(cè)電流變 化來(lái)執(zhí)行誤置位防止動(dòng)作相比，應(yīng)答速度快，可以有效防止誤置位動(dòng)作。在可以有效防止誤 置位動(dòng)作的發(fā)生的情況下，對(duì)存儲(chǔ)單元的復(fù)位動(dòng)作的控制性增加，動(dòng)作速度加快。另外，由 于降低了布線的寄生電阻引起的影響，因此，也可以增大單個(gè)存儲(chǔ)單元陣列的尺寸，削減整 體的芯片尺寸。[第2實(shí)施例]接著，參照?qǐng)D16A及圖16B說(shuō)明第2實(shí)施例的阻變存儲(chǔ)裝置中的復(fù)位動(dòng)作。圖16A 及圖16B是本實(shí)施例的阻變存儲(chǔ)裝置的復(fù)位動(dòng)作中的電壓降的說(shuō)明圖。如圖16A所示，在本實(shí)施例的存儲(chǔ)單元陣列MA中，取代第1實(shí)施例的偽位線dBL 而配置偽字線dWL。偽字線dWL和位線BL的交差部與包括整流元件及電阻元件的偽存儲(chǔ)單 元dMC連接。與第1實(shí)施例同樣，偽存儲(chǔ)單元dMC具有與存儲(chǔ)單元MC的低電阻狀態(tài)近似同 樣的電阻值。如圖16A所示，本實(shí)施例的阻變存儲(chǔ)裝置的復(fù)位動(dòng)作時(shí)，復(fù)位電流Ireset也經(jīng)由 低電阻狀態(tài)的選擇存儲(chǔ)單元MCll從選擇位線BLOl流入選擇字線WL01。另外，向偽字線dWL 施加比復(fù)位電壓VRESET低的規(guī)定電壓V α。因此，偽電流Idummy經(jīng)由低電阻狀態(tài)的偽存儲(chǔ) 單元dMC從選擇位線BLOl流入偽字線dWL。向選擇位線BLOl施加的復(fù)位電壓VRESET經(jīng)由 位線BL的寄生電阻PRbl而電壓下降。因此，選擇存儲(chǔ)單元MCll與選擇位線BLOl連接處 的電壓成為從復(fù)位電壓VRESET下降了 0. 3V左右的電壓。該電壓因選擇存儲(chǔ)單元MCll及 字線WL的寄生電阻PRwl而下降，選擇字線WLOl的最終電位成為0V。這里，向偽字線dWL 施加的電壓Va比復(fù)位電壓小，且選擇存儲(chǔ)單元MCll與位線BLOl連接處的電壓是比復(fù)位 電壓VRESET低0. 3V左右的電壓。因此，流入偽存儲(chǔ)單元dMC的偽電流Idummy的值成為比 復(fù)位電流Ireset的值小的值。接著，如圖16B所示，通過(guò)復(fù)位動(dòng)作，選擇存儲(chǔ)單元MCll成為高電阻狀態(tài)時(shí)，在選 擇存儲(chǔ)單元MCll幾乎不流入復(fù)位電流Ireset。另一方面，偽存儲(chǔ)單元dMC總是為低電阻狀 態(tài)，因此即使不流入復(fù)位電流IRESET后，也持續(xù)流入偽電流Idummy。這里，由于沒(méi)有從選擇 存儲(chǔ)單元MCll向選擇字線WLOl流入電流，因此偽電流Idummy比選擇存儲(chǔ)單元MCll成為高 電阻狀態(tài)前容易流入。向選擇位線BLOl施加的電壓VRESET經(jīng)由選擇位線BLOl的寄生電 阻PRbl而電壓下降，偽存儲(chǔ)單元dMC與位線BLOl連接處的電壓成為從復(fù)位電壓VRESET下 降0. 15V左右的電壓。該電壓因低電阻狀態(tài)的偽存儲(chǔ)單元dMC及字線WL的寄生電阻PRwl 而下降，偽字線dWL的最終電位成為Va。在本實(shí)施例中的復(fù)位動(dòng)作的場(chǎng)合，向復(fù)位動(dòng)作結(jié)束的選擇存儲(chǔ)單元MCll施加的 電壓成為從向選擇位線BLOl施加的復(fù)位電壓VRESET減去因選擇位線BLOl下降的電壓 0. 15V后的電壓。因此，向選擇存儲(chǔ)單元MCll施加的電壓比向選擇位線BLOl施加的復(fù)位電 壓VRESET緩和，不會(huì)超過(guò)可能發(fā)生誤置位動(dòng)作的置位電壓VSET。根據(jù)本實(shí)施例的阻變存儲(chǔ) 裝置，可以防止復(fù)位動(dòng)作后的誤置位動(dòng)作的發(fā)生。
接著，參照?qǐng)D17說(shuō)明復(fù)位動(dòng)作時(shí)，向偽字線dWL施加電壓Va的阻變存儲(chǔ)裝置的 電路構(gòu)成。圖17是作為阻變存儲(chǔ)裝置的偏置電壓賦予電路的其他方式的偽字線控制電路 30'的構(gòu)成例的電路圖。該偽字線控制電路30'是即使通過(guò)選擇存儲(chǔ)單元MCll的復(fù)位動(dòng) 作而改變偽電流Idummy的情況下也向偽字線dWL持續(xù)施加規(guī)定電壓V α的控制電路。通 過(guò)該偏置電壓Va，即使選擇存儲(chǔ)單元MCll的電阻狀態(tài)向高電阻狀態(tài)過(guò)渡，也可以抑制選 擇位線BLOl的電位變動(dòng)。這里，選擇位線BLOl被施加復(fù)位電壓VRESET，選擇字線WLOl經(jīng) 由開(kāi)關(guān)晶體管QS被施加接地電壓Vss。[偽字線控制電路30'的構(gòu)成及動(dòng)作]
這里，第2實(shí)施例的偽字線控制電路30 ‘中，具有與第1實(shí)施例的偽位線控制電路 30相同構(gòu)成的地方附上相同符號(hào)，其說(shuō)明省略。本實(shí)施例的偽字線控制電路30'在恒定電 流電路40'中省略了電流鏡輸出電路，這點(diǎn)與偽位線控制電路30不同。偽字線控制電路 30'中的其他構(gòu)成及動(dòng)作與第1實(shí)施例的偽位線控制電路30同樣。通過(guò)該偽字線控制電 路30'，選擇存儲(chǔ)單元MCll在復(fù)位動(dòng)作后即使成為高電阻狀態(tài)，也增加偽電流Idummy，向 偽字線dWL持續(xù)施加規(guī)定電壓V α。通過(guò)對(duì)與偽存儲(chǔ)單元dMC連接的偽字線dWL持續(xù)施加 電壓V α，偽電流Idummy和位線BLOl的寄生電阻PRbl引起的電壓降發(fā)生，存儲(chǔ)單元MCll 的位線BL側(cè)的連接端的電壓下降到復(fù)位電壓VRESET以下，因此，可以防止復(fù)位動(dòng)作后的誤 置位動(dòng)作的發(fā)生。以上，說(shuō)明了本發(fā)明的實(shí)施例，但是本發(fā)明不限于這些，在不脫離發(fā)明的精神的范 圍內(nèi)可以進(jìn)行各種變更、追加、組合等。例如，為了在選擇存儲(chǔ)單元MC的復(fù)位動(dòng)作的前后將 流入偽存儲(chǔ)單元dMC的偽電流Idummy設(shè)定成最佳，可以將向與偽存儲(chǔ)單元dMC連接的偽字 線dWL或偽位線dBL施加的電壓調(diào)節(jié)到適當(dāng)狀態(tài)。圖18是向阻變存儲(chǔ)裝置的二極管Di施 加的電壓和流入電流的特性圖。圖18表示了溫度300K的場(chǎng)合和400K的場(chǎng)合的電流電壓 特性。如圖18所示，為了使流入偽存儲(chǔ)單元dMC的二極管Di的偽電流Idummy為1μ A左 右而設(shè)定了施加的電壓V α的場(chǎng)合，電壓若發(fā)生0. 3V左右的變化，則偽電流Idummy也改變 近一位。另外，如圖19的存儲(chǔ)單元陣列的構(gòu)成例所示，存儲(chǔ)單元陣列MA內(nèi)的偽存儲(chǔ)單元 dMC的配置可以采用在電壓降最大的位線BL、字線WL的端部即存儲(chǔ)單元陣列MA的端部配 置的方法(圖19(a))，或采用適當(dāng)分散而在因選擇存儲(chǔ)單元MC的地址分散的偽存儲(chǔ)單元 dMC中改變選擇的偽存儲(chǔ)單元dMC的方法(圖19(b))。
權(quán)利要求
一種半導(dǎo)體存儲(chǔ)裝置，其特征在于，具有單元陣列，其具備多個(gè)第1布線、與上述第1布線交差的多個(gè)第2布線、及在上述第1布線和上述第2布線的交差部配置的包括非歐姆元件及可變電阻元件的串聯(lián)電路的存儲(chǔ)單元；控制電路，其通過(guò)上述第1布線及上述第2布線對(duì)上述存儲(chǔ)單元施加使上述可變電阻元件從低電阻狀態(tài)過(guò)渡到高電阻狀態(tài)所必要的控制電壓；以及偏置電壓賦予電路，其向上述可變電阻元件的一端側(cè)賦予抑制與上述可變電阻元件從上述低電阻狀態(tài)向上述高電阻狀態(tài)的過(guò)渡伴隨的電位變動(dòng)的偏置電壓。
2.權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于， 上述偏置電壓賦予電路具有偽布線，其與上述第1或第2布線交差；偽存儲(chǔ)單元，其包含在上述第1或第2布線和上述偽布線的交差部配置的、比上述高電 阻狀態(tài)的可變電阻元件的電阻低的電阻元件；以及偽布線控制電路，其在上述控制電路向上述存儲(chǔ)單元施加上述控制電壓時(shí)，通過(guò)上述 偽布線向上述偽存儲(chǔ)單元施加偽布線控制電壓。
3.權(quán)利要求2所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于， 上述偏置電壓賦予電路具有恒定電流電路，其與上述控制電路向上述存儲(chǔ)單元施加上述控制電壓伴隨地向上述偽 布線供給恒定電流；采樣電路，其在上述恒定電流電路向上述偽布線供給恒定電流后立即對(duì)上述偽存儲(chǔ)單 元的上述偽布線側(cè)的電位進(jìn)行采樣；以及放大電路，其將上述采樣電路采樣的上述偽布線側(cè)的電位作為上述偽布線控制電壓， 在上述存儲(chǔ)單元被施加上述控制電壓期間進(jìn)行維持。
4.權(quán)利要求2所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，上述偏置電壓賦予電路，將比上述控制電路向上述存儲(chǔ)單元施加的控制電壓減去上述 存儲(chǔ)單元從上述高電阻狀態(tài)向上述低電阻狀態(tài)過(guò)渡所必要的電壓后的電壓大的電壓，作為 上述偽布線控制電壓輸出。
5.權(quán)利要求2所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，上述偏置電壓賦予電路，在上述存儲(chǔ)單元從上述低電阻狀態(tài)向上述高電阻狀態(tài)過(guò)渡 時(shí)，通過(guò)使流入上述偽布線的電流增加來(lái)維持上述偽布線控制電壓。
6.權(quán)利要求2所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于， 上述偽存儲(chǔ)單元設(shè)置在上述單元陣列的端部。
7.權(quán)利要求2所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于， 上述偽存儲(chǔ)單元分散設(shè)置在上述單元陣列內(nèi)。
8.權(quán)利要求2所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，上述偽存儲(chǔ)單元是破壞了上述存儲(chǔ)單元的上述可變電阻元件而總是處于低電阻狀態(tài) 的存儲(chǔ)單元。
9.一種半導(dǎo)體存儲(chǔ)裝置，其特征在于，具有單元陣列，其具備多個(gè)第1布線、與上述第1布線交差的多個(gè)第2布線、及在上述第1布線和上述第2布線的交差部配置的包括非歐姆元件及可變電阻元件的串聯(lián)電路的存儲(chǔ) 單元；控制電路，其通過(guò)上述第1布線及上述第2布線對(duì)上述存儲(chǔ)單元施加使上述可變電阻 元件從低電阻狀態(tài)過(guò)渡到高電阻狀態(tài)所必要的控制電壓；以及偏置電壓賦予電路，其向上述可變電阻元件的一端側(cè)賦予抑制與上述可變電阻元件從 上述低電阻狀態(tài)向上述高電阻狀態(tài)的過(guò)渡伴隨的電位變動(dòng)的偏置電壓；其中，上述偏置電壓賦予電路，在上述可變電阻元件向上述高電阻狀態(tài)過(guò)渡時(shí)，施加上 述偏置電壓，使得通過(guò)上述第1布線及上述第2布線對(duì)上述存儲(chǔ)單元施加的電壓小于上述 存儲(chǔ)單元從上述高電阻狀態(tài)向上述低電阻狀態(tài)過(guò)渡所必要的電壓。
10.權(quán)利要求9所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于， 上述偏置電壓賦予電路具有偽布線，其與上述第1或第2布線交差；偽存儲(chǔ)單元，其包含在上述第1或第2布線和上述偽布線的交差部配置的、比上述高電 阻狀態(tài)的可變電阻元件的電阻低的電阻元件；以及偽布線控制電路，其在上述控制電路向上述存儲(chǔ)單元施加上述控制電壓時(shí)，通過(guò)上述 偽布線向上述偽存儲(chǔ)單元施加偽布線控制電壓。
11.權(quán)利要求10所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于， 上述偏置電壓賦予電路具有恒定電流電路，其與上述控制電路向上述存儲(chǔ)單元施加上述控制電壓伴隨地向上述偽 布線供給恒定電流；采樣電路，其在上述恒定電流電路向上述偽布線供給恒定電流后立即對(duì)上述偽存儲(chǔ)單 元的上述偽布線側(cè)的電位進(jìn)行采樣；以及放大電路，其將上述采樣電路采樣的上述偽布線側(cè)的電位作為上述偽布線控制電壓， 在上述存儲(chǔ)單元被施加上述控制電壓期間進(jìn)行維持。
12.權(quán)利要求10所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，上述偏置電壓賦予電路，將比上述控制電路向上述存儲(chǔ)單元施加的控制電壓減去上述 存儲(chǔ)單元從上述高電阻狀態(tài)向上述低電阻狀態(tài)過(guò)渡所必要的電壓后的電壓大的電壓，作為 上述偽布線控制電壓輸出。
13.權(quán)利要求10所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，上述偏置電壓賦予電路，在上述存儲(chǔ)單元從上述低電阻狀態(tài)向上述高電阻狀態(tài)過(guò)渡 時(shí)，通過(guò)使流入上述偽布線的電流增加來(lái)維持上述偽布線控制電壓。
14.權(quán)利要求10所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于， 上述偽存儲(chǔ)單元設(shè)置在上述單元陣列的端部。
15.權(quán)利要求10所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于， 上述偽存儲(chǔ)單元分散設(shè)置在上述單元陣列內(nèi)。
16.權(quán)利要求10所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，上述偽存儲(chǔ)單元是破壞了上述存儲(chǔ)單元的上述可變電阻元件而總是處于低電阻狀態(tài) 的存儲(chǔ)單元。
17.一種半導(dǎo)體存儲(chǔ)裝置，其特征在于，具有單元陣列，其具備多個(gè)第1布線、與上述第1布線交差的多個(gè)第2布線、及在上述第1 布線和上述第2布線的交差部配置的包括非歐姆元件及可變電阻元件的串聯(lián)電路的存儲(chǔ) 單元；控制電路，其通過(guò)上述第1布線及上述第2布線對(duì)上述存儲(chǔ)單元施加使上述可變電阻 元件從低電阻狀態(tài)過(guò)渡到高電阻狀態(tài)所必要的控制電壓；以及偏置電壓賦予電路，其向上述可變電阻元件的一端側(cè)賦予抑制與上述可變電阻元件從 上述低電阻狀態(tài)向上述高電阻狀態(tài)的過(guò)渡伴隨的電位變動(dòng)的偏置電壓； 上述偏置電壓賦予電路具有 偽布線，其與上述第1或第2布線交差；偽存儲(chǔ)單元，其包含在上述第1或第2布線和上述偽布線的交差部配置的、比上述高電 阻狀態(tài)的可變電阻元件的電阻低的電阻元件；以及偽布線控制電路，其在上述控制電路向上述存儲(chǔ)單元施加上述控制電壓時(shí)，通過(guò)上述 偽布線向上述偽存儲(chǔ)單元施加偽布線控制電壓；其中，上述偏置電壓賦予電路，在上述可變電阻元件的電阻狀態(tài)的過(guò)渡前后對(duì)上述偽 布線控制電壓進(jìn)行維持。
18.權(quán)利要求17所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于， 上述偏置電壓賦予電路具有恒定電流電路，其與上述控制電路向上述存儲(chǔ)單元施加上述控制電壓伴隨地向上述偽 布線供給恒定電流；采樣電路，其在上述恒定電流電路向上述偽布線供給恒定電流后立即對(duì)上述偽存儲(chǔ)單 元的上述偽布線側(cè)的電位進(jìn)行采樣；以及放大電路，其將上述采樣電路采樣的上述偽布線側(cè)的電位作為上述偽布線控制電壓， 在上述存儲(chǔ)單元被施加上述控制電壓期間進(jìn)行維持。
19.權(quán)利要求17所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，上述偏置電壓賦予電路，將比上述控制電路向上述存儲(chǔ)單元施加的控制電壓減去上述 存儲(chǔ)單元從上述高電阻狀態(tài)向上述低電阻狀態(tài)過(guò)渡所必要的電壓后的電壓大的電壓，作為 上述偽布線控制電壓輸出。
20.權(quán)利要求17所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，上述偏置電壓賦予電路，在上述存儲(chǔ)單元從上述低電阻狀態(tài)向上述高電阻狀態(tài)過(guò)渡 時(shí)，通過(guò)使流入上述偽布線的電流增加來(lái)維持上述偽布線控制電壓。
全文摘要
本發(fā)明提供可有效防止存儲(chǔ)單元復(fù)位動(dòng)作后的誤置位動(dòng)作的發(fā)生的半導(dǎo)體存儲(chǔ)裝置。半導(dǎo)體存儲(chǔ)裝置具有具備多個(gè)位線BL、與位線BL交差的多個(gè)字線WL及在位線BL和字線WL的交差部配置的存儲(chǔ)單元MC的單元陣列MA；通過(guò)位線BL及字線WL向存儲(chǔ)單元MC施加可變電阻元件VR從低電阻狀態(tài)向高電阻狀態(tài)過(guò)渡所必要的控制電壓VRESET的控制電路；以及向可變電阻元件VR的一端側(cè)賦予抑制與可變電阻元件VR從低電阻狀態(tài)向高電阻狀態(tài)的過(guò)渡伴隨的電位變動(dòng)的偏置電壓Vα的偏置電壓賦予電路30。
文檔編號(hào)G11C16/02GK101833991SQ20101013345
公開(kāi)日2010年9月15日 申請(qǐng)日期2010年3月9日 優(yōu)先權(quán)日2009年3月12日
發(fā)明者前島洋, 細(xì)野浩司 申請(qǐng)人:株式會(huì)社東芝