專(zhuān)利名稱(chēng)：非易失性半導(dǎo)體存儲(chǔ)裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及非易失性半導(dǎo)體存儲(chǔ)裝置，例如，涉及采用可變電阻元件的可電改寫(xiě)的非易失性半導(dǎo)體存儲(chǔ)裝置。
背景技術(shù)：
近年，作為閃速存儲(chǔ)器的后繼候補(bǔ)，阻變存儲(chǔ)器備受關(guān)注。這里，阻變存儲(chǔ)裝置，除了以過(guò)渡金屬氧化物為記錄層而非易失地存儲(chǔ)其電阻值狀態(tài)的狹義的阻變存儲(chǔ)器(ReRAM Resistive RAM)以外，還包括將硫?qū)倩锏扔米饔涗泴佣闷浣Y(jié)晶狀態(tài)(導(dǎo)體)和非結(jié)晶狀態(tài)(絕緣體)的電阻值信息的相變存儲(chǔ)器(PCRAM:PhaSe Change RAM)等。
阻變存儲(chǔ)器的可變電阻元件，已知有2種工作模式。一種是通過(guò)轉(zhuǎn)換施加電壓的極性來(lái)設(shè)定高電阻狀態(tài)和低電阻狀態(tài)的工作模式，其稱(chēng)為雙極型。另一種是不轉(zhuǎn)換施加電壓的極性而通過(guò)控制電壓值和電壓施加時(shí)間可設(shè)定高電阻狀態(tài)和低電阻狀態(tài)的工作模式， 其稱(chēng)為單極型。
為了實(shí)現(xiàn)高密度存儲(chǔ)單元陣列，優(yōu)選是單極型。這是因?yàn)?，在單極型的情況下，無(wú)需使用晶體管，通過(guò)采用在位線及字線的交叉部分處重疊可變電阻元件和二極管等整流元件的交叉點(diǎn)型的存儲(chǔ)單元，就能夠構(gòu)成單元陣列。進(jìn)而，通過(guò)三維地層疊排列這樣的存儲(chǔ)單元陣列，不會(huì)使單元陣列面積增大，便可以實(shí)現(xiàn)大容量(參照專(zhuān)利文獻(xiàn)1、非專(zhuān)利文獻(xiàn)1)。
專(zhuān)利文獻(xiàn)1記載了相變存儲(chǔ)裝置，該相變存儲(chǔ)裝置具有在半導(dǎo)體基板上層疊有存儲(chǔ)單元陣列的三維存儲(chǔ)單元陣列結(jié)構(gòu)。在該相變存儲(chǔ)裝置中，通過(guò)將與選擇存儲(chǔ)單元連接的位線從“H”電平控制為“L”電平，并且將與選擇存儲(chǔ)單元連接的字線從“L”電平控制為 “H”電平，從而在選擇存儲(chǔ)單元中流動(dòng)電流。通過(guò)檢測(cè)該電流，進(jìn)行二值數(shù)據(jù)的寫(xiě)入/讀出。
但是，存儲(chǔ)單元陣列上的大部分的非選擇存儲(chǔ)單元，連接到與選擇存儲(chǔ)單元所連接的字線及位線不同的字線及位線，被施加與選擇存儲(chǔ)單元相反的偏置電壓。其結(jié)果，在非選擇存儲(chǔ)單元中會(huì)產(chǎn)生泄漏電流，導(dǎo)致電流消耗增大。
另外，由于與泄漏電流的關(guān)系，能夠同時(shí)選擇的存儲(chǔ)單元數(shù)量受到限制，因此，為了執(zhí)行與閃速存儲(chǔ)器同樣的每數(shù)k字節(jié)的頁(yè)訪問(wèn)，需要在芯片內(nèi)部每數(shù)字節(jié)地順序進(jìn)行訪問(wèn)，從而還存在處理速度變慢的問(wèn)題。 專(zhuān)利文獻(xiàn)1特表2005-522045號(hào)公報(bào) 非專(zhuān)禾IJ文獻(xiàn) 1M. Johnson et al. , 512-Mb PROM With aThree-Dimensional Array of Diode/Antifuse Memory Cells,IEEEJOURNAL OF SOLID-STATE CIRCUITS,VOL. 38 NO. 11,2003 年 11 月 p. 1920。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種實(shí)現(xiàn)了低功耗及高速訪問(wèn)的非易失性半導(dǎo)體存儲(chǔ)裝置。
本發(fā)明的一種方式的非易失性半導(dǎo)體存儲(chǔ)裝置，具有存儲(chǔ)器核，其具有多個(gè)存儲(chǔ)體，并被邏輯地分割為多個(gè)頁(yè)，該多個(gè)存儲(chǔ)體包括矩陣狀地配置的多個(gè)存儲(chǔ)單元及對(duì)上述存儲(chǔ)單元供給數(shù)據(jù)寫(xiě)入所需要的偏置電壓的數(shù)據(jù)寫(xiě)入電路，該多個(gè)頁(yè)包括屬于預(yù)定數(shù)量的上述存儲(chǔ)體的預(yù)定數(shù)量的上述存儲(chǔ)單元；以及控制電路，其控制上述數(shù)據(jù)寫(xiě)入電路，按包括預(yù)定數(shù)量的上述存儲(chǔ)單元的每一寫(xiě)入單位進(jìn)行對(duì)上述頁(yè)寫(xiě)入數(shù)據(jù)的頁(yè)寫(xiě)入，其中，上述控制電路，以包括編寫(xiě)操作及檢驗(yàn)操作的步驟的重復(fù)執(zhí)行上述頁(yè)寫(xiě)入，僅對(duì)于在上述檢驗(yàn)操作中無(wú)法確認(rèn)為正常的數(shù)據(jù)寫(xiě)入的上述寫(xiě)入單位，在下一步驟及以后執(zhí)行上述編寫(xiě)操作及檢驗(yàn)操作。
本發(fā)明的另一方式的非易失性半導(dǎo)體存儲(chǔ)裝置，具有存儲(chǔ)器核，其具有多個(gè)存儲(chǔ)體，并被邏輯地分割為多個(gè)頁(yè)，該多個(gè)存儲(chǔ)體包括矩陣狀地配置的多個(gè)存儲(chǔ)單元及對(duì)上述存儲(chǔ)單元供給數(shù)據(jù)寫(xiě)入所需要的偏置電壓的數(shù)據(jù)寫(xiě)入電路，該多個(gè)頁(yè)包括屬于預(yù)定數(shù)量的上述存儲(chǔ)體的預(yù)定數(shù)量的上述存儲(chǔ)單元；控制電路，其控制上述數(shù)據(jù)寫(xiě)入電路，按包括預(yù)定數(shù)量的上述存儲(chǔ)單元的每一寫(xiě)入單位進(jìn)行對(duì)上述頁(yè)寫(xiě)入數(shù)據(jù)的頁(yè)寫(xiě)入；以及寫(xiě)入數(shù)據(jù)檢查電路，其檢查寫(xiě)入數(shù)據(jù)，對(duì)屬于不需要數(shù)據(jù)寫(xiě)入的上述存儲(chǔ)體的數(shù)據(jù)寫(xiě)入電路，激活抑制上述偏置電壓的供給的偏壓抑制信號(hào)，其中，上述控制電路，以包括編寫(xiě)操作及檢驗(yàn)操作的步驟的重復(fù)執(zhí)行上述頁(yè)寫(xiě)入，預(yù)定的上述存儲(chǔ)體的數(shù)據(jù)寫(xiě)入電路，在上述偏壓抑制信號(hào)被激活了的情況下，不供給上述偏置電壓。
本發(fā)明的又一方式的非易失性半導(dǎo)體存儲(chǔ)裝置，具有存儲(chǔ)器核，其具有多個(gè)存儲(chǔ)體，并被邏輯地分割為多個(gè)頁(yè)，該多個(gè)存儲(chǔ)體包括矩陣狀地配置的多個(gè)存儲(chǔ)單元及對(duì)上述存儲(chǔ)單元供給數(shù)據(jù)寫(xiě)入所需要的偏置電壓的數(shù)據(jù)寫(xiě)入電路，該多個(gè)頁(yè)包括屬于預(yù)定數(shù)量的上述存儲(chǔ)體的預(yù)定數(shù)量的上述存儲(chǔ)單元；控制電路，其控制上述數(shù)據(jù)寫(xiě)入電路，按包括預(yù)定數(shù)量的上述存儲(chǔ)單元的每一寫(xiě)入單位進(jìn)行對(duì)上述頁(yè)寫(xiě)入數(shù)據(jù)的頁(yè)寫(xiě)入；以及寫(xiě)入數(shù)據(jù)檢查電路，其檢查屬于不同的上述寫(xiě)入單位且針對(duì)同一上述存儲(chǔ)體的寫(xiě)入數(shù)據(jù)，在是不需要數(shù)據(jù)寫(xiě)入的數(shù)據(jù)的情況下，對(duì)相應(yīng)的上述存儲(chǔ)體的數(shù)據(jù)寫(xiě)入電路，激活抑制上述偏置電壓的供給的偏壓抑制信號(hào)，其中，上述控制電路，以包括編寫(xiě)操作及檢驗(yàn)操作的步驟的重復(fù)執(zhí)行上述頁(yè)寫(xiě)入，預(yù)定的上述存儲(chǔ)體的數(shù)據(jù)寫(xiě)入電路，在上述偏壓抑制信號(hào)被激活了的情況下， 不供給上述偏置電壓。
根據(jù)本發(fā)明，能夠提供一種實(shí)現(xiàn)了低功耗及高速訪問(wèn)的非易失性半導(dǎo)體存儲(chǔ)裝置。


圖1是本發(fā)明的第1實(shí)施例的非易失性存儲(chǔ)器的功能框圖。
圖2是示出該實(shí)施例的非易失性存儲(chǔ)器的存儲(chǔ)器核的圖。
圖3是該實(shí)施例的非易失性存儲(chǔ)器的存儲(chǔ)單元陣列的等價(jià)電路圖。
圖4是該實(shí)施例的非易失性存儲(chǔ)器的數(shù)據(jù)寫(xiě)入時(shí)的對(duì)各布線供給的電壓波形圖。
圖5是示出該實(shí)施例的非易失性存儲(chǔ)器中的各布線的狀態(tài)和對(duì)存儲(chǔ)單元施加的偏置電壓及對(duì)象存儲(chǔ)單元數(shù)的關(guān)系的圖。
圖6是說(shuō)明該實(shí)施例的非易失性存儲(chǔ)器中的頁(yè)寫(xiě)入操作的圖。
圖7是說(shuō)明該實(shí)施例的非易失性存儲(chǔ)器中的頁(yè)寫(xiě)入操作的圖。
圖8是示出該實(shí)施例的非易失性存儲(chǔ)器的地址緩沖器及頁(yè)寄存器與存儲(chǔ)體的信號(hào)連接關(guān)系的圖。
圖9是示出該實(shí)施例的非易失性存儲(chǔ)器中的列地址的構(gòu)成的圖。
圖10是示出該實(shí)施例的非易失性存儲(chǔ)器的存儲(chǔ)體的內(nèi)部結(jié)構(gòu)例的圖。
圖11是該實(shí)施例的非易失性存儲(chǔ)器中的頁(yè)寫(xiě)入操作的流程圖。
圖12是該實(shí)施例的非易失性存儲(chǔ)器中的另一頁(yè)寫(xiě)入操作的流程圖。
圖13是說(shuō)明本發(fā)明的第2實(shí)施例的非易失性存儲(chǔ)器中的頁(yè)寫(xiě)入操作的圖。
圖14是示出該實(shí)施例的非易失性存儲(chǔ)器的地址緩沖器及頁(yè)寄存器與存儲(chǔ)體的信號(hào)連接關(guān)系的圖。
圖15是示出該實(shí)施例的非易失性存儲(chǔ)器的頁(yè)寄存器周邊的內(nèi)部結(jié)構(gòu)例的圖。
圖16是示出該實(shí)施例的非易失性存儲(chǔ)器的存儲(chǔ)體的內(nèi)部結(jié)構(gòu)例的圖。
圖17是該實(shí)施例的非易失性存儲(chǔ)器中的頁(yè)寫(xiě)入操作時(shí)的時(shí)序圖。
圖18是示出該實(shí)施例的非易失性存儲(chǔ)器的存儲(chǔ)體的另一內(nèi)部結(jié)構(gòu)例的圖。
圖19是該實(shí)施例的非易失性存儲(chǔ)器中的頁(yè)寫(xiě)入操作時(shí)的另一時(shí)序圖。
圖20A是說(shuō)明本發(fā)明的第3實(shí)施例的非易失性存儲(chǔ)器中的頁(yè)寫(xiě)入操作的圖。
圖20B是說(shuō)明該實(shí)施例的非易失性存儲(chǔ)器中的頁(yè)寫(xiě)入操作的圖。
圖21是示出該實(shí)施例的非易失性存儲(chǔ)器的頁(yè)寄存器周邊的內(nèi)部結(jié)構(gòu)例的圖。
圖22是說(shuō)明本發(fā)明的第4實(shí)施例的非易失性存儲(chǔ)器中的頁(yè)寫(xiě)入操作的圖。
圖23是示出該實(shí)施例的非易失性存儲(chǔ)器的地址緩沖器及頁(yè)寄存器與存儲(chǔ)體的信號(hào)連接關(guān)系的圖。
圖24是示出該實(shí)施例的非易失性存儲(chǔ)器的存儲(chǔ)體的內(nèi)部結(jié)構(gòu)例的圖。
圖25是該實(shí)施例的非易失性存儲(chǔ)器中的頁(yè)寫(xiě)入操作時(shí)的時(shí)序圖。
圖26是該實(shí)施例的非易失性存儲(chǔ)器中的頁(yè)寫(xiě)入操作的流程圖。
圖27是該實(shí)施例的非易失性存儲(chǔ)器中的檢驗(yàn)操作時(shí)的時(shí)序圖。
圖28是實(shí)現(xiàn)圖27的操作的流程圖。
圖29是示出本發(fā)明的第5實(shí)施例的非易失性存儲(chǔ)器的頁(yè)寄存器的邏輯結(jié)構(gòu)的圖。
圖30是該實(shí)施例的非易失性存儲(chǔ)器中的頁(yè)寫(xiě)入操作的流程圖。
圖31是示出該實(shí)施例的非易失性存儲(chǔ)器中的任務(wù)調(diào)度的圖。
圖32是說(shuō)明NAND閃速存儲(chǔ)器中的頁(yè)寫(xiě)入操作的圖。
圖33是說(shuō)明NAND閃速存儲(chǔ)器中的塊擦除操作的圖。
圖34是說(shuō)明相對(duì)于本發(fā)明的第1實(shí)施例的比較例中的頁(yè)寫(xiě)入操作的圖。
圖35是說(shuō)明相對(duì)于本發(fā)明的第2實(shí)施例的比較例中的頁(yè)寫(xiě)入操作的圖。
圖36是說(shuō)明相對(duì)于本發(fā)明的第4實(shí)施例的比較例中的頁(yè)寫(xiě)入操作的圖。
圖37是示出相對(duì)于本發(fā)明的第5實(shí)施例的比較例中的任務(wù)調(diào)度的圖。 符號(hào)的說(shuō)明
100、200、250、400、500、600 存儲(chǔ)器核，101 存儲(chǔ)單元陣列，102,202,502 列選通器及讀出放大器，103緩沖器電路，104,205局部數(shù)據(jù)鎖存器，106存儲(chǔ)體地址解碼器，110輸入緩沖器，120輸入緩沖器，130命令解碼器，140地址緩沖器，150數(shù)據(jù)緩沖器，160輸出緩沖器，170順序控制部，180、280、580、680頁(yè)寄存器，181數(shù)據(jù)寄存器，182高速緩沖寄存器， 190a陣列控制部，190b頁(yè)寄存器控制部，282位寄存器，286,486地址解碼器，505局部地址鎖存器，506總線輸出控制電路，507、508總線控制電路。
具體實(shí)施例方式以下，參照?qǐng)D面，詳細(xì)說(shuō)明本發(fā)明的非易失性存儲(chǔ)器的實(shí)施例。
[第1實(shí)施例] 圖1是本發(fā)明的第1實(shí)施例的非易失性存儲(chǔ)器的功能框圖。
該非易失性存儲(chǔ)器具有存儲(chǔ)器核100。存儲(chǔ)器核100包括圖2所示的三維配置的多個(gè)存儲(chǔ)體(〃>々)。這些存儲(chǔ)體分別層疊多個(gè)存儲(chǔ)單元陣列層而成。存儲(chǔ)單元陣列層分別具有在行方向(圖2的x方向)上延伸的多條字線WL ；在與該字線WL交叉的列方向 (圖2的y方向)上延伸的多條位線BL ；在這些字線WL及位線BL的各交叉部分處設(shè)置的存儲(chǔ)單元MC。各存儲(chǔ)單元陣列層經(jīng)由在各條字線WL及位線BL的一端設(shè)置的字線接觸部及位線接觸部，與配置在存儲(chǔ)單元陣列層下的硅基板連接。在該硅基板上，配置有包括與位線 BL連接的讀出放大器電路、暫時(shí)保存寫(xiě)入數(shù)據(jù)的寄存器電路以及字線WL及位線BL的存儲(chǔ)體內(nèi)解碼器的各邏輯電路。
另外，非易失性存儲(chǔ)器具有成為與外部的接口的、接收控制引腳信息及I/O引腳信息的輸入緩沖器110及120 ；解析命令的命令解碼器130 ；保存從輸入緩沖器120提供的地址的地址緩沖器140 ；保存從輸入緩沖器120提供的輸入數(shù)據(jù)的數(shù)據(jù)緩沖器150 ；以及向外部輸出數(shù)據(jù)的輸出緩沖器160。而且，作為控制單元，具有控制存儲(chǔ)器核100的訪問(wèn)的順序控制部170 ；保存數(shù)據(jù)，執(zhí)行與存儲(chǔ)器核100的數(shù)據(jù)輸入輸出的頁(yè)寄存器180 ；控制存儲(chǔ)器核100的陣列控制部190a ；以及控制頁(yè)寄存器180的頁(yè)寄存器控制部190b。
輸入緩沖器110根據(jù)非易失性存儲(chǔ)器的控制引腳信息，進(jìn)行I/O引腳的數(shù)據(jù)的輸入輸出、命令/地址/數(shù)據(jù)的識(shí)別、寫(xiě)入保護(hù)等狀態(tài)的識(shí)別。這里，作為控制引腳信息，有進(jìn)行非易失性存儲(chǔ)器的選擇的芯片使能信號(hào)/CEx ；將I/O引腳上的命令、地址及數(shù)據(jù)獲取到非易失性存儲(chǔ)器內(nèi)部的寫(xiě)使能信號(hào)/WEx ；允許自I/O引腳的數(shù)據(jù)輸出的讀使能信號(hào)/REx ； 在將命令獲取到非易失性存儲(chǔ)器內(nèi)部時(shí)使用的命令鎖存使能信號(hào)CLEx ；在將地址或輸入數(shù)據(jù)獲取到非易失性存儲(chǔ)器內(nèi)部時(shí)使用的地址鎖存使能信號(hào)ALEx;在電源剛剛接通后等不穩(wěn)定期間保護(hù)存儲(chǔ)數(shù)據(jù)時(shí)使用的寫(xiě)保護(hù)信號(hào)/WPx。
輸入緩沖器120通過(guò)由雙向總線構(gòu)成的I/O引腳，接收來(lái)自外部的輸入數(shù)據(jù)。輸入緩沖器120根據(jù)控制引腳信息用從輸入緩沖器110發(fā)送的信號(hào)被進(jìn)行控制，根據(jù)該信號(hào)， 將輸入數(shù)據(jù)分配到命令解碼器130、地址緩沖器140或數(shù)據(jù)緩沖器150。
命令解碼器130解析從輸入緩沖器120發(fā)送的命令，根據(jù)需要啟動(dòng)順序控制部 170。
地址緩沖器140保存從輸入緩沖器120發(fā)送的地址，并發(fā)送至陣列控制部190a和 /或頁(yè)寄存器180。最終，該地址用于存儲(chǔ)單元MC的字線WL及位線BL的選擇/非選擇的確定。另外，地址緩沖器140根據(jù)需要接受順序控制部170的指示，執(zhí)行地址初始化(Preset)、 計(jì)數(shù)遞增(CoimtUp)等。
數(shù)據(jù)緩沖器150暫時(shí)保存從輸入緩沖器120發(fā)送的輸入數(shù)據(jù)，將該輸入數(shù)據(jù)作為寫(xiě)入數(shù)據(jù)經(jīng)由輸入數(shù)據(jù)總線DIN及內(nèi)部雙向數(shù)據(jù)總線MDI0[7:0]發(fā)送至頁(yè)寄存器180。 另一方面，數(shù)據(jù)輸出時(shí)，停止向頁(yè)寄存器180的寫(xiě)入數(shù)據(jù)發(fā)送，避免內(nèi)部雙向數(shù)據(jù)總線MDI0[7:0]中的寫(xiě)入數(shù)據(jù)與讀出數(shù)據(jù)的沖突。
輸出緩沖器160經(jīng)由內(nèi)部雙向數(shù)據(jù)總線MDI0[7:0]及輸出數(shù)據(jù)總線D0UT [7 0]接收從頁(yè)寄存器180發(fā)送的讀出數(shù)據(jù)，將該讀出數(shù)據(jù)作為輸出數(shù)據(jù)經(jīng)由I/O引腳輸出至外部。 輸出緩沖器160，除了讀出數(shù)據(jù)外，也輸出存儲(chǔ)單元MC的ID信息等。進(jìn)而，在數(shù)據(jù)讀出操作時(shí)以外的時(shí)刻，也具有使I/O引腳的驅(qū)動(dòng)停止的作用。
順序控制部170控制非易失性存儲(chǔ)器的全部的數(shù)據(jù)讀出/寫(xiě)入/擦除操作。該控制也包括存儲(chǔ)單元陣列所需要的偏置電壓的供給的指示和/或?qū)Φ刂芳拇嫫?40的地址的變更指示(CoimtUp (計(jì)數(shù)遞增)、Preset (初始化))等。
頁(yè)寄存器180由至少大于等于1字節(jié)的寄存器構(gòu)成。頁(yè)寄存器180經(jīng)由共用數(shù)據(jù)總線GDI0[7:0]，保存寫(xiě)入至存儲(chǔ)單元陣列的寫(xiě)入數(shù)據(jù)，并保存從存儲(chǔ)單元陣列讀出的讀出數(shù)據(jù)。
陣列控制部190a及頁(yè)寄存器控制部190b，根據(jù)來(lái)自順序控制部170的指示而啟動(dòng)。陣列控制部190a對(duì)存儲(chǔ)單元陣列供給所需的偏置電壓，控制配置在存儲(chǔ)單元陣列的下部的讀出放大器電路的啟動(dòng)和/或寄存器電路的工作。另一方面，頁(yè)寄存器控制部190b控制頁(yè)寄存器180。
圖3是圖2所示的存儲(chǔ)器核100的存儲(chǔ)單元陣列的等價(jià)電路圖。
圖3表示了 3條字線WL、4條位線BL及在這些字線WL及位線BL的各交叉部分處設(shè)置的12個(gè)存儲(chǔ)單元MC。各存儲(chǔ)單元MC，由陽(yáng)極連接至位線BL的二極管Di與連接在該二極管Di的陰極及字線WL間的可變電阻元件VR的串聯(lián)連接而成。另外，構(gòu)成存儲(chǔ)單元MC 的二極管Di及可變電阻元件VR的配置、極性，并不限于圖3的例子。另外，也可以取代二極管Di而配置開(kāi)關(guān)晶體管。
可變電阻元件VR例如具有由電極/過(guò)渡金屬氧化物/電極構(gòu)成的結(jié)構(gòu)等，其通過(guò)電壓、電流、熱等施加條件造成金屬氧化物的電阻值變化，將該電阻值的不同狀態(tài)作為信息非易失地存儲(chǔ)。作為該可變電阻元件VR，更具體地，能夠采用如硫?qū)倩锏韧ㄟ^(guò)結(jié)晶狀態(tài)和非結(jié)晶狀態(tài)的相轉(zhuǎn)變來(lái)使電阻值發(fā)生變化的元件(PCRAM)；通過(guò)使金屬陽(yáng)離子析出而在電極間形成橋接(Conducting bridge，導(dǎo)電橋)、使析出的金屬離子化而破壞橋接來(lái)使電阻值發(fā)生變化的元件(CBRAM :Conductive Bridging RAM(導(dǎo)電橋RAM))；通過(guò)電壓或電流施加來(lái)改變電阻值的元件(ReRAM)(大致區(qū)分為根據(jù)被存在于電極表面的電荷陷阱所俘獲的電荷的存在與否而引起電阻變化的元件、根據(jù)因氧缺失等引起的傳導(dǎo)路徑的存在與否而引起電阻變化的元件)等。
在單極型的ReRAM的情況下，對(duì)于存儲(chǔ)單元MC的數(shù)據(jù)寫(xiě)入，通過(guò)對(duì)可變電阻元件 VR以lOns-lOOns左右的時(shí)間施加例如3. 5V(若包括二極管Di的電壓下降量則實(shí)際為4. 5V 左右)的電壓、lOnA左右的電流來(lái)進(jìn)行。由此，可變電阻元件VR從高電阻狀態(tài)向低電阻狀態(tài)變化。以下，將使該可變電阻元件VR從高電阻狀態(tài)向低電阻狀態(tài)變化的操作稱(chēng)為置位操作。
對(duì)于置位操作后的低電阻狀態(tài)的可變電阻元件VR，以500ns-2 u s左右的時(shí)間施加例如0.8V(若包括二極管Di的電壓下降量則實(shí)際為1.8V左右)的電壓、liiA-10iiA左右的電流。由此，可變電阻元件VR從低電阻狀態(tài)向高電阻狀態(tài)變化。以下，將使該可變電阻元件VR從低電阻狀態(tài)向高電阻狀態(tài)變化的操作稱(chēng)為復(fù)位操作。
圖4是示出對(duì)圖3的存儲(chǔ)單元陣列的置位/復(fù)位操作時(shí)的工作波形的圖。
通常，全部的字線WL及位線BL為“L” (0V)。這里，對(duì)選擇位線BL施加置位/復(fù)位操作所需要的電壓Vset/Vreset，對(duì)非選擇字線WL施加比電壓Vset/Vreset高的電壓 VuselWL。在此情況下，在連接于選擇字線WL及選擇位線BL間的選擇存儲(chǔ)單元MC的二極管Di上，施加正向偏壓，可變電阻元件VR的電阻狀態(tài)轉(zhuǎn)變?yōu)榈碗娮锠顟B(tài)或高電阻狀態(tài)。另一方面，在非選擇存儲(chǔ)單元MC的二極管Di上施加反向偏壓，可變電阻元件VR的電阻狀態(tài)不轉(zhuǎn)變。其結(jié)果，僅僅可以對(duì)選擇存儲(chǔ)單元MC寫(xiě)入數(shù)據(jù)。
圖5表示了置位操作時(shí)的字線WL及位線BL的選擇/非選擇狀態(tài)、對(duì)連接在該字線WL及位線BL的交叉部分處的存儲(chǔ)單元MC施加的偏置電壓與成為對(duì)象的存儲(chǔ)單元MC數(shù)的關(guān)系。該圖假定字線WL及位線BL為各1024條，存儲(chǔ)單元MC數(shù)為1024X1024 = 1M。如從圖5可看出的，在與非選擇字線WL及非選擇位線BL連接的存儲(chǔ)單元MC上，如上所述，施加反向偏壓(0-VuselWL)，該對(duì)象存儲(chǔ)單元MC數(shù)成為1M-(1K+1023)。S卩，在希望對(duì)1個(gè)選擇存儲(chǔ)單元MC執(zhí)行數(shù)據(jù)寫(xiě)入時(shí)，需要對(duì)存儲(chǔ)體內(nèi)的大多數(shù)非選擇存儲(chǔ)單元MC施加反向偏壓，反相偏壓泄漏造成消耗電流增大。從而，通過(guò)抑制之，能夠?qū)崿F(xiàn)非易失性存儲(chǔ)器的低功耗化。
接著，說(shuō)明本實(shí)施例中的頁(yè)操作，但此前作為比較例，說(shuō)明NAND閃速存儲(chǔ)器的寫(xiě)入/擦除操作。
圖32是說(shuō)明NAND閃速存儲(chǔ)器中的寫(xiě)入操作的圖。NAND閃速存儲(chǔ)器的寫(xiě)入操作以頁(yè)為單位進(jìn)行。
首先，在圖32(1)中，從外部提供的輸入數(shù)據(jù)作為寫(xiě)入數(shù)據(jù)被保存在高速緩沖寄存器782中。高速緩沖寄存器782是至少頁(yè)長(zhǎng)度量的存儲(chǔ)區(qū)域，能夠保存1頁(yè)量的寫(xiě)入數(shù)據(jù)。
接著，在圖32(2)中，在高速緩沖寄存器782中保存的1頁(yè)量的寫(xiě)入數(shù)據(jù)，被復(fù)制到數(shù)據(jù)寄存器781中。
接著，在圖32(3)中，被復(fù)制到數(shù)據(jù)寄存器781中的1頁(yè)量的寫(xiě)入數(shù)據(jù)，對(duì)于存儲(chǔ)單元陣列701的預(yù)定的選擇頁(yè)，一并地被進(jìn)行編寫(xiě)(/ 口 V，A )。
接著，在圖32(4)中，通過(guò)比較被編寫(xiě)到選擇頁(yè)中的數(shù)據(jù)與數(shù)據(jù)寄存器781中所保存的源數(shù)據(jù)，來(lái)執(zhí)行檢驗(yàn)。這里，在錯(cuò)誤位數(shù)處于允許范圍內(nèi)的情況下，完成頁(yè)寫(xiě)入操作。另一方面，如果錯(cuò)誤位數(shù)處于允許范圍外，則重復(fù)進(jìn)行上述圖32 (3)及(4)所示的處理直到錯(cuò)誤位數(shù)成為允許范圍內(nèi)為止。
另一方面，關(guān)于擦除操作，以包括多個(gè)頁(yè)例如32頁(yè)的塊為單位進(jìn)行。
當(dāng)在圖33(1)中存儲(chǔ)單元陣列701的預(yù)定的選擇塊被一并地擦除后，在圖33(2) 中，通過(guò)比較該選擇塊與數(shù)據(jù)寄存器來(lái)執(zhí)行檢驗(yàn)。之后，重復(fù)進(jìn)行圖33(1)及(2)的處理， 直到選擇塊被擦除為止。
圖6是說(shuō)明本實(shí)施例的非易失性存儲(chǔ)器中的頁(yè)寫(xiě)入操作的圖。
首先，在圖6(1)中，從外部提供的輸入數(shù)據(jù)作為寫(xiě)入數(shù)據(jù)被保存在高速緩沖寄存器182中。
接著，在圖6(2)中，在高速緩沖寄存器182中保存的寫(xiě)入數(shù)據(jù)，被復(fù)制到數(shù)據(jù)寄存器181中。
接著，在圖6(3) (4)中，在數(shù)據(jù)寄存器181中保存的數(shù)據(jù)被分割為若干個(gè)寫(xiě)入單位量的數(shù)據(jù)，并按每一寫(xiě)入單位被進(jìn)行編寫(xiě)。例如，在1頁(yè)為2k字節(jié)、寫(xiě)入單位為128字節(jié)的情況下，最多重復(fù)16次。以下，將對(duì)于寫(xiě)入單位的1次編寫(xiě)操作或檢驗(yàn)操作稱(chēng)為“1周期”。
接著，在圖6(5) (6)中，與編寫(xiě)操作同樣，按每一寫(xiě)入單位執(zhí)行檢驗(yàn)。這里，1頁(yè)量的檢驗(yàn)執(zhí)行后，如果錯(cuò)誤位數(shù)處于允許范圍以?xún)?nèi)，則頁(yè)寫(xiě)入操作完成。另一方面，如果錯(cuò)誤位數(shù)處于允許范圍外，則重復(fù)進(jìn)行上述圖6 (3) (6)所示的處理直到錯(cuò)誤位數(shù)成為允許范圍內(nèi)為止。
關(guān)于頁(yè)擦除操作，由于與上述頁(yè)寫(xiě)入操作同樣，所以說(shuō)明省略。
接著，關(guān)于圖6(3) (6)的頁(yè)寫(xiě)入操作，與比較例的頁(yè)寫(xiě)入操作一起進(jìn)行詳細(xì)描述。
圖7及圖34是說(shuō)明本實(shí)施例及比較例中的各步驟的編寫(xiě)操作及檢驗(yàn)操作的圖。圖中的虛線所形成的四邊形是寫(xiě)入單位，施斜線的四邊形表示數(shù)據(jù)寫(xiě)入完成了的寫(xiě)入單位， 未施斜線的四邊形表示因錯(cuò)誤位的存在等而導(dǎo)致數(shù)據(jù)寫(xiě)入未完成的寫(xiě)入單位。另外，此圖表示對(duì)包括16個(gè)寫(xiě)入單位<0> <15>的頁(yè)的頁(yè)寫(xiě)入操作的情況。
在比較例的情況下，如圖34⑴ (3)所示，無(wú)論數(shù)據(jù)寫(xiě)入完成與否，都對(duì)全部的寫(xiě)入單位順序地執(zhí)行編寫(xiě)操作，然后，執(zhí)行對(duì)全部的寫(xiě)入單位的順序的檢驗(yàn)操作。從而，編寫(xiě)操作及檢驗(yàn)操作合起來(lái)，每1步驟需要32周期，3步驟合計(jì)需要96周期。
另一方面，本實(shí)施例的情況下，在圖7(1)所示的第1步驟中，與比較例同樣，執(zhí)行對(duì)全部的寫(xiě)入單位的順序的編寫(xiě)操作，然后，執(zhí)行對(duì)全部的寫(xiě)入單位的順序的檢驗(yàn)操作。設(shè)定在第1步驟的檢驗(yàn)中，寫(xiě)入單位<1>、<2>等9個(gè)寫(xiě)入單位通過(guò)了檢驗(yàn)。該步驟需要32周期的處理時(shí)間。
接著，在圖7(2)所示的第2步驟中，跳過(guò)在第1步驟中通過(guò)了檢驗(yàn)的寫(xiě)入單位 <1>、<2>等，執(zhí)行編寫(xiě)操作和檢驗(yàn)操作。設(shè)定在第2步驟的檢驗(yàn)中，寫(xiě)入單位<4>、<7>等5 個(gè)寫(xiě)入單位新通過(guò)了檢驗(yàn)。該步驟需要14周期的處理時(shí)間。
接著，在圖7(3)所示的第3步驟中，跳過(guò)到第2步驟為止通過(guò)了檢驗(yàn)的寫(xiě)入單位 <1>、<2>等，執(zhí)行編寫(xiě)操作和檢驗(yàn)操作。設(shè)定在第3步驟結(jié)束時(shí)刻，全部的寫(xiě)入單位通過(guò)了檢驗(yàn)。該步驟需要4周期的處理時(shí)間。
以上，在本實(shí)施例的情況下，能夠用合計(jì)50周期處理1 3步驟，與比較例的情況相比，能夠使處理高速化。另外，隨之能夠?qū)崿F(xiàn)低功耗。
接著，說(shuō)明實(shí)現(xiàn)圖7的頁(yè)寫(xiě)入操作的非易失性存儲(chǔ)器的內(nèi)部結(jié)構(gòu)例。
圖8是示出本實(shí)施例的非易失性存儲(chǔ)器的地址緩沖器140及頁(yè)寄存器180與包括多個(gè)存儲(chǔ)體的存儲(chǔ)器核100的信號(hào)連接關(guān)系的圖。這里，設(shè)定存儲(chǔ)器核100具有16個(gè)存儲(chǔ)體。另外，設(shè)定1頁(yè)由512字節(jié)組成，寫(xiě)入單位是各存儲(chǔ)體1字節(jié)的合計(jì)16字節(jié)。從而，1 步驟用最多64周期一并處理編寫(xiě)操作及檢驗(yàn)操作。
地址緩沖器140對(duì)存儲(chǔ)器核100的各存儲(chǔ)體共同發(fā)送頁(yè)地址PageAdd和1頁(yè)內(nèi)的列地址ByteAdd [8 0]的各信號(hào)。
這里，列地址ByteAdd[8:0]，如圖9所示，由指定寫(xiě)入單位的第1地址部分 ByteAdd[8:4]和指定存儲(chǔ)體的第2地址部分ByteAdd[3:0]構(gòu)成。
頁(yè)寄存器180經(jīng)由連接到輸入輸出引腳側(cè)的內(nèi)部雙向數(shù)據(jù)總線MDI0[7:0]，進(jìn)行與輸入緩沖器120及輸出緩沖器160的數(shù)據(jù)的輸入輸出。另外，頁(yè)寄存器180經(jīng)由連接到存儲(chǔ)器核100側(cè)的共用數(shù)據(jù)總線GDI0[7:0]，進(jìn)行與各存儲(chǔ)體的數(shù)據(jù)的輸入輸出。
圖10是示出各存儲(chǔ)體的內(nèi)部結(jié)構(gòu)例的圖。
從地址緩沖器140發(fā)送的列地址ByteAdd[8:0]，在根據(jù)需要經(jīng)過(guò)了緩沖器電路 103后(圖10中插入有2個(gè)緩沖器)，作為局部列地址LoCalByteAdd[8:0]被發(fā)送至列選通器及讀出放大器102。另外，與列地址ByteAdd[8:0]中指定存儲(chǔ)體的第2地址部分相當(dāng)?shù)腖OCalByteAdd[3:0]被發(fā)送至存儲(chǔ)體地址解碼器106。
存儲(chǔ)體地址解碼器106，除了列地址ByteAdd[3:0]之外，還接收從陣列控制部 190a發(fā)送的寫(xiě)入許可信號(hào)C0REWE，以該寫(xiě)入許可信號(hào)C0REWE被激活且與第2地址部分相當(dāng)?shù)木植苛械刂稬oCalByteAdd[3:0]指定該存儲(chǔ)體為條件，對(duì)局部數(shù)據(jù)鎖存器104通知數(shù)據(jù)鎖存器的定時(shí)。
接收到該通知的局部數(shù)據(jù)鎖存器104，在該定時(shí)，在對(duì)處于共用數(shù)據(jù)總線 ⑶10[7:0]上的寫(xiě)入數(shù)據(jù)進(jìn)行鎖存之后，將其作為局部寫(xiě)入數(shù)據(jù)LOCalWriteData[7:0]發(fā)送至列選通器及讀出放大器102。
最終，接收到局部列地址LOCalByteAdd[8:0]及局部寫(xiě)入數(shù)據(jù) LocalffriteData[7:0]的列選通器及讀出放大器102，根據(jù)這些信號(hào)，選擇預(yù)定的位線BL， 并對(duì)其以外的非選擇位線BL供給反向的偏置電壓。
接著，用圖11說(shuō)明頁(yè)寫(xiě)入操作的順序。
首先，在S101，將對(duì)每個(gè)寫(xiě)入單位準(zhǔn)備的未圖示的通過(guò)存儲(chǔ)鎖存器初始化。這里， 通過(guò)存儲(chǔ)鎖存器是存儲(chǔ)各寫(xiě)入單位是否通過(guò)了檢驗(yàn)的標(biāo)志。
接著，在S102，將列地址ByteAdd初始化為0。
接著，在S103，關(guān)于由列地址ByteAdd指定的寫(xiě)入單位(以下，稱(chēng)為“對(duì)象寫(xiě)入單位”)，判定是否通過(guò)了檢驗(yàn)。這里，在通過(guò)了檢驗(yàn)的情況下，跳過(guò)在后說(shuō)明的S104及S105 的處理。
接著，在S104，從頁(yè)寄存器180向各存儲(chǔ)體發(fā)送對(duì)于對(duì)象寫(xiě)入單位的寫(xiě)入數(shù)據(jù)。
接著，在S105，對(duì)每個(gè)存儲(chǔ)體，編寫(xiě)在S104發(fā)送的寫(xiě)入數(shù)據(jù)。
接著，在S106，判斷對(duì)象寫(xiě)入單位是否是頁(yè)內(nèi)的最后的寫(xiě)入單位。在不是最后的寫(xiě)入單位的情況下，在S107，由于將下一個(gè)寫(xiě)入單位作為對(duì)象寫(xiě)入單位，所以在當(dāng)前的列地址ByteAdd上加16(寫(xiě)入單位長(zhǎng)度)后，轉(zhuǎn)到S103。另一方面，在是最后的寫(xiě)入單位的情況下，轉(zhuǎn)到S108。
接著，在S108，將列地址ByteAdd初始化為0。
接著，在S109，關(guān)于對(duì)象寫(xiě)入單位，判定是否通過(guò)了檢驗(yàn)。這里，在在通過(guò)了檢驗(yàn)的情況下，跳過(guò)在后說(shuō)明的S110 S113的處理。
接著，在S110，執(zhí)行對(duì)于對(duì)象寫(xiě)入單位的檢驗(yàn)操作，在S111，將檢驗(yàn)結(jié)果發(fā)送至頁(yè)寄存器180。
接著，在S112，判定檢驗(yàn)的結(jié)果，在通過(guò)了的情況下，在S113，將通過(guò)存儲(chǔ)鎖存器置位。
接著，在S114，判定對(duì)象寫(xiě)入單位是否是頁(yè)內(nèi)的最后的寫(xiě)入單位。在不是最后的寫(xiě)入單位的情況下，在S115，由于將下一個(gè)寫(xiě)入單位作為對(duì)象寫(xiě)入單位，所以在當(dāng)前的列地址ByteAdd上加16 (寫(xiě)入單位長(zhǎng)度)后，轉(zhuǎn)到S109。另一方面，在是最后的寫(xiě)入單位的情況下，轉(zhuǎn)到S116。
接著，在S116，判定是否全部的通過(guò)存儲(chǔ)鎖存器已被置位。這里，在全部的通過(guò)存儲(chǔ)鎖存器已被置位的情況下，即，在全部的寫(xiě)入單位通過(guò)了檢驗(yàn)的情況下，頁(yè)寫(xiě)入正常完成 (通過(guò))。另一方面，在某一通過(guò)存儲(chǔ)鎖存器保持復(fù)位的情況下，即，在某一寫(xiě)入單位還未通過(guò)檢驗(yàn)的情況下，轉(zhuǎn)到S117。
接著，在S117，判定是否達(dá)到了最大步驟數(shù)。最大步驟數(shù)是考慮了用于頁(yè)寫(xiě)入的允許時(shí)間和/或因數(shù)據(jù)寫(xiě)入而產(chǎn)生的存儲(chǔ)單元MC的壓力等而預(yù)先設(shè)定的數(shù)。這里，在還未達(dá)到最大步驟數(shù)的情況下，轉(zhuǎn)到S102。另一方面，在達(dá)到了最大步驟數(shù)的情況下，作為頁(yè)寫(xiě)入失敗了的情況而結(jié)束(失敗)。
[另一順序的頁(yè)寫(xiě)入操作] 接著，說(shuō)明按照不同于圖11的另一順序進(jìn)行頁(yè)寫(xiě)入操作的例子。
在圖11的情況下，對(duì)全部的寫(xiě)入單位順序地執(zhí)行編寫(xiě)操作，然后，對(duì)全部的寫(xiě)入單位順序地執(zhí)行檢驗(yàn)操作。
相對(duì)于此，在圖12所示的例子中，對(duì)每個(gè)寫(xiě)入單位連續(xù)地執(zhí)行編寫(xiě)操作及檢驗(yàn)操作，并重復(fù)進(jìn)行之，直到頁(yè)內(nèi)的最后的寫(xiě)入單位為止。
首先，在S151，將對(duì)每個(gè)寫(xiě)入單位準(zhǔn)備的通過(guò)存儲(chǔ)鎖存器初始化。
接著，在S152，將列地址ByteAdd初始化為0。
接著，在S153，關(guān)于對(duì)象寫(xiě)入單位，判定是否通過(guò)了檢驗(yàn)。這里，在通過(guò)了檢驗(yàn)的情況下，跳過(guò)在后說(shuō)明的S154 S160的處理。
接著，在S154，從頁(yè)寄存器180向各存儲(chǔ)體發(fā)送對(duì)于對(duì)象寫(xiě)入單位的寫(xiě)入數(shù)據(jù)。
接著，在S155，執(zhí)行對(duì)于對(duì)象寫(xiě)入單位的編寫(xiě)操作。
接著，在S156，執(zhí)行對(duì)于對(duì)象寫(xiě)入單位的檢驗(yàn)操作，在S157，將檢驗(yàn)結(jié)果發(fā)送至頁(yè)寄存器180。
接著，在S158，判定檢驗(yàn)的結(jié)果，在通過(guò)了的情況下，在S159，將通過(guò)存儲(chǔ)鎖存器置位。
接著，在S160，判定對(duì)象寫(xiě)入單位是否是頁(yè)內(nèi)的最后的寫(xiě)入單位。在不是最后的寫(xiě)入單位的情況下，在S161，由于將下一個(gè)寫(xiě)入單位作為對(duì)象寫(xiě)入單位，所以在當(dāng)前的列地址ByteAdd上加16(寫(xiě)入單位長(zhǎng)度)后，轉(zhuǎn)到S153。另一方面，在是最后的寫(xiě)入單位的情況下，轉(zhuǎn)到S162。
接著，在S162，判定是否全部的通過(guò)存儲(chǔ)鎖存器已被置位。這里，在全部的通過(guò)存儲(chǔ)鎖存器已被置位的情況下，即，在全部的寫(xiě)入單位通過(guò)了檢驗(yàn)的情況下，頁(yè)寫(xiě)入正常完成 (通過(guò))。另一方面，在某一通過(guò)存儲(chǔ)鎖存器保持復(fù)位的情況下，即，在某一寫(xiě)入單位還未通過(guò)檢驗(yàn)的情況下，轉(zhuǎn)到163。
接著，在S163，判定是否達(dá)到了最大步驟數(shù)。這里，在還未達(dá)到最大步驟數(shù)的情況下，轉(zhuǎn)到S152。另一方面，在達(dá)到了最大步驟數(shù)的情況下，作為頁(yè)寫(xiě)入失敗了的情況而結(jié)束 (失敗)。
以上，根據(jù)本實(shí)施例，在圖11及圖12的任一頁(yè)寫(xiě)入操作的情況下，都由于對(duì)于通過(guò)了檢驗(yàn)的寫(xiě)入單位，跳過(guò)下一步驟中的編寫(xiě)操作及檢驗(yàn)操作，所以能夠削減頁(yè)寫(xiě)入操作所需要的總周期數(shù)。其結(jié)果，能夠提高頁(yè)寫(xiě)入操作的處理速度，也能夠降低功耗。
[第2實(shí)施例] 接著，關(guān)于本發(fā)明的第2實(shí)施例的非易失性存儲(chǔ)器中的頁(yè)寫(xiě)入操作，與比較例一起進(jìn)行說(shuō)明。
圖35是說(shuō)明比較例中的頁(yè)寫(xiě)入操作的圖。這里，寫(xiě)入數(shù)據(jù)中，關(guān)于施斜線的寫(xiě)入數(shù)據(jù)，表示存在寫(xiě)入位。關(guān)于未施斜線的寫(xiě)入數(shù)據(jù)，表示不存在寫(xiě)入位(以下，稱(chēng)為“空白數(shù)據(jù)”)。另外，施斜線的存儲(chǔ)體，表示在數(shù)據(jù)寫(xiě)入時(shí)被供給偏置電壓的存儲(chǔ)體。另外，每寫(xiě)入單位長(zhǎng)度的16字節(jié)的數(shù)據(jù)，分別各1字節(jié)被分散到存儲(chǔ)器核所具有的16個(gè)存儲(chǔ)體中。
在圖35所示的比較例的情況下，無(wú)論寫(xiě)入數(shù)據(jù)是否是空白數(shù)據(jù)，都對(duì)全部的存儲(chǔ)體供給偏置電壓。在該情況下，即使在不需要數(shù)據(jù)寫(xiě)入的存儲(chǔ)體中，也對(duì)非選擇存儲(chǔ)單元施加反向偏壓，相應(yīng)地產(chǎn)生多余的泄漏電流。
另一方面，在圖13所示的本實(shí)施例的情況下，不同于比較例，僅僅對(duì)存在寫(xiě)入位的存儲(chǔ)體供給偏置電壓，對(duì)不存在寫(xiě)入位的存儲(chǔ)體不供給偏置電壓。在該情況下，由于對(duì)于寫(xiě)入數(shù)據(jù)為空白數(shù)據(jù)的存儲(chǔ)體，非選擇存儲(chǔ)單元中不產(chǎn)生泄漏電流，所以與比較例的情況相比，能夠?qū)崿F(xiàn)功耗的降低。
接著，說(shuō)明實(shí)現(xiàn)圖13所示的頁(yè)寫(xiě)入操作的非易失性存儲(chǔ)器的內(nèi)部結(jié)構(gòu)。
圖14是示出本實(shí)施例中的地址緩沖器140及頁(yè)寄存器280與包括多個(gè)存儲(chǔ)體的存儲(chǔ)器核200的信號(hào)連接關(guān)系的圖。
地址緩沖器140對(duì)存儲(chǔ)器核200的各存儲(chǔ)體共同發(fā)送頁(yè)地址PageAdd及列地址 ByteAdd[8:0]o另外，頁(yè)寄存器280經(jīng)由共用數(shù)據(jù)總線⑶10[7:0]從存儲(chǔ)器核200的各存儲(chǔ)體接收經(jīng)由內(nèi)部雙向數(shù)據(jù)總線MDI0[7:0]發(fā)送的數(shù)據(jù)，且將經(jīng)由內(nèi)部雙向數(shù)據(jù)總線 MDIO[7:0]接收的數(shù)據(jù)，經(jīng)由共用數(shù)據(jù)總線GDI0[7:0]發(fā)送到存儲(chǔ)器核200的各存儲(chǔ)體。 進(jìn)而，數(shù)據(jù)檢查單元即頁(yè)寄存器280，對(duì)存儲(chǔ)器核200的各存儲(chǔ)體發(fā)送偏置電壓抑制信號(hào) INHIBIT。在該偏置電壓抑制信號(hào)INHIBIT被激活的情況下，抑制向?qū)?yīng)的存儲(chǔ)體的偏置電壓的供給。
圖15是示出生成偏置電壓抑制信號(hào)INHIBIT的頁(yè)寄存器280的內(nèi)部結(jié)構(gòu)例的圖。
頁(yè)寄存器280對(duì)每1位具有位寄存器282。各位寄存器282具有保存數(shù)據(jù)的觸發(fā)器282c。另外，具有門(mén)反相器282b和控制該門(mén)反相器282b的邏輯門(mén)282a，其中門(mén)反相器282b將經(jīng)由內(nèi)部雙向數(shù)據(jù)總線MDI0[7:0]發(fā)送的寫(xiě)入數(shù)據(jù)傳送至觸發(fā)器282c。門(mén)反相器282b以位寄存器282被選擇且輸入許可信號(hào)INEN被激活為條件，由邏輯門(mén)282a激活。這里，頁(yè)寄存器282的選擇，按以8個(gè)頁(yè)寄存器282為1組的1字節(jié)單位，利用以列地址ByteAdd[8:0]作為輸入的解碼器281進(jìn)行。進(jìn)而，具有門(mén)反相器282e和控制該門(mén)反相器282e的邏輯門(mén)282d，其中該門(mén)反相器282e將觸發(fā)器282c所保存的寫(xiě)入數(shù)據(jù)傳送至共用數(shù)據(jù)總線⑶10[7:0]。門(mén)反相器282e以位寄存器282被選擇且輸出許可信號(hào)OUTEN被激活為條件，由邏輯門(mén)282d激活。
頁(yè)寄存器280還具有邏輯門(mén)283，其為了生成偏置電壓抑制信號(hào)INHIBIT而匯集 1字節(jié)的數(shù)據(jù)；邏輯門(mén)284，其傳送邏輯門(mén)283的匯集結(jié)果；邏輯門(mén)285，其對(duì)從該邏輯門(mén)284 傳送的匯集結(jié)果進(jìn)行全部字節(jié)匯集，生成偏置電壓抑制信號(hào)INHIBIT并輸出。
邏輯門(mén)283是8輸入的AND門(mén)，其各輸入經(jīng)由反相器282f與各位寄存器282的觸發(fā)器282c連接。
邏輯門(mén)284以上述邏輯門(mén)283的輸出和地址解碼器286的輸出作為輸入，以通過(guò)列地址ByteAdd[8:0]選擇了對(duì)應(yīng)的字節(jié)為條件，將邏輯門(mén)283的輸出信號(hào)傳送至邏輯門(mén) 285，其中地址解碼器286以列地址ByteAdd[8:0]為輸入。
邏輯門(mén)285是以對(duì)每一字節(jié)設(shè)置的上述邏輯門(mén)284的輸出作為輸入的OR門(mén)，其具有對(duì)全部字節(jié)進(jìn)行各字節(jié)中是否存在寫(xiě)入位的匯集的作用。該邏輯門(mén)285的輸出是偏置電壓抑制信號(hào)INHIBIT，該信號(hào)在由列地址ByteAdd[8:0]選擇的字節(jié)是空白數(shù)據(jù)的情況下被激活。
圖16是示出圖14所示的存儲(chǔ)體的內(nèi)部結(jié)構(gòu)例的圖。
該內(nèi)部結(jié)構(gòu)例為以下的結(jié)構(gòu)例相對(duì)于圖10所示的第1實(shí)施例的情況下的存儲(chǔ)體的內(nèi)部結(jié)構(gòu)例，還具有局部數(shù)據(jù)鎖存器205。
該局部數(shù)據(jù)鎖存器205接收從頁(yè)寄存器280發(fā)送的偏置電壓抑制信號(hào)INHIBIT，根據(jù)該偏置電壓抑制信號(hào)INHIBIT，在從存儲(chǔ)體地址解碼器106通知的定時(shí)，使向各存儲(chǔ)體發(fā)送的局部偏置電壓抑制信號(hào)Local Inhibit激活。
接收到該局部偏置電壓抑制信號(hào)Locallnhibit的列選通器及讀出放大器202，根據(jù)局部偏置電壓抑制信號(hào)Locallnhibit的狀態(tài)，在該信號(hào)被激活的情況下，停止向位線BL 供給偏置電壓。
圖17是本實(shí)施例的非易失性存儲(chǔ)器中的頁(yè)寫(xiě)入操作時(shí)的時(shí)序圖。這里，斜線部分表示信號(hào)不定。
在圖17的例子中，對(duì)應(yīng)于列地址ByteAdd[8:0]，寫(xiě)入數(shù)據(jù)經(jīng)由共用數(shù)據(jù)總線 GDI0[7:0]供給至各存儲(chǔ)體。這里，頁(yè)寄存器280，在空白數(shù)據(jù)經(jīng)由共用數(shù)據(jù)總線GDI0[7:0] 被發(fā)送的期間，使偏置電壓抑制信號(hào)INHIBIT激活。在圖17的情況下，列地址ByteAdd [8 0] =1、2，S卩，發(fā)送存儲(chǔ)體1及2的寫(xiě)入數(shù)據(jù)的期間相當(dāng)于空白數(shù)據(jù)經(jīng)由共用數(shù)據(jù)總線 ⑶10[7:0]被發(fā)送的期間。
另一方面，在各存儲(chǔ)體的局部數(shù)據(jù)鎖存器205中，在寫(xiě)入許可信號(hào)COREffE的下降沿的定時(shí)，偏置電壓抑制信號(hào)INHIBIT被鎖存，每個(gè)存儲(chǔ)體的局部偏置電壓抑制信號(hào) Locallnhibit被激活。接收到其的列選通器及讀出放大器202，根據(jù)局部偏置電壓抑制信號(hào)Locallnhibit的狀態(tài)，抑制對(duì)位線BL的偏置電壓供給。
[另一存儲(chǔ)體的內(nèi)部結(jié)構(gòu)例所實(shí)現(xiàn)的頁(yè)寫(xiě)入操作] 接著，用圖18說(shuō)明另一存儲(chǔ)器核250的存儲(chǔ)體的內(nèi)部結(jié)構(gòu)例。在該內(nèi)部結(jié)構(gòu)例的情況下，也能夠?qū)崿F(xiàn)圖13所示的頁(yè)寫(xiě)入操作。
存儲(chǔ)器核250的各存儲(chǔ)體為以下的結(jié)構(gòu)相對(duì)于圖10所示的第1實(shí)施例的情況下的存儲(chǔ)體的內(nèi)部結(jié)構(gòu)例，還具有邏輯門(mén)255。
邏輯門(mén)255為以從局部數(shù)據(jù)鎖存器104輸出的局部寫(xiě)入數(shù)據(jù)[7:0]作為輸入的 AND門(mén)。該邏輯門(mén)255的輸出為局部偏置電壓抑制信號(hào)Locallnhibit，該信號(hào)在局部寫(xiě)入數(shù)據(jù)[7:0]為空白數(shù)據(jù)的情況下被激活。接收到局部偏置電壓抑制信號(hào)Locallnhibit的列選通器及讀出放大器202，與圖16的情況同樣，根據(jù)局部偏置電壓抑制信號(hào)Locallnhibit 的狀態(tài)，抑制對(duì)位線BL的偏置電壓供給。
圖19是使用圖18所示的內(nèi)部結(jié)構(gòu)例的情況下的頁(yè)寫(xiě)入操作時(shí)的時(shí)序圖。
在圖18的存儲(chǔ)體的內(nèi)部結(jié)構(gòu)的情況下，如圖19中的箭頭所示，接受從局部數(shù)據(jù)鎖存器104發(fā)送的局部寫(xiě)入數(shù)據(jù)LOCalWriteData[7:0]的變化，局部偏置電壓抑制信號(hào) LocalInhibit發(fā)生變化。例如，在存儲(chǔ)體1及2內(nèi)的局部寫(xiě)入數(shù)據(jù)LocalWriteData[7:0] 為FFh即空白數(shù)據(jù)的情況下，局部偏置電壓抑制信號(hào)Locallnhibit被激活。
根據(jù)該圖18的內(nèi)部結(jié)構(gòu)例，由于無(wú)需生成偏置電壓抑制信號(hào)INHIBIT，所以與圖 15、圖16的情況相比，能夠簡(jiǎn)化內(nèi)部結(jié)構(gòu)。
以上，根據(jù)本實(shí)施例，在圖14 17或圖18 19的任一實(shí)施例中，都由于對(duì)于寫(xiě)入數(shù)據(jù)是空白數(shù)據(jù)的存儲(chǔ)體，能夠抑制偏置電壓的供給，所以能夠相應(yīng)地減少在非選擇存儲(chǔ)單元中產(chǎn)生的電流泄漏。從而，能夠提供低功耗的非易失性存儲(chǔ)器。
[第3實(shí)施例] 在第2實(shí)施例中，在每一周期判定各存儲(chǔ)體的寫(xiě)入數(shù)據(jù)是否是空白數(shù)據(jù)，并控制偏置電壓的供給/停止。但是，在該情況下，除了控制變得繁雜之外，例如，當(dāng)在前一周期使偏置電壓的供給停止、在其下一周期使偏置電壓的供給再開(kāi)始時(shí)，還需要用于使存儲(chǔ)體再激活的等待時(shí)間。其結(jié)果，頁(yè)寫(xiě)入操作的處理速度可能變慢。
因而，本實(shí)施例中，對(duì)每一存儲(chǔ)體判斷全部周期中的寫(xiě)入位的存在與否，在寫(xiě)入位變成不存在的時(shí)刻，使其以后的周期中的偏置電壓的供給停止。
圖20A及圖20B是說(shuō)明本實(shí)施例中的頁(yè)寫(xiě)入操作的圖。該圖是用A C的3次周期進(jìn)行頁(yè)寫(xiě)入操作的情況。圖20A的四邊形是寫(xiě)入單位，施斜線的四邊形表示存在寫(xiě)入位的寫(xiě)入單位。另外，圖20B的施斜線的存儲(chǔ)體表示被供給偏置電壓的存儲(chǔ)體。
在本實(shí)施例的情況下，若將存儲(chǔ)體i的各周期中的寫(xiě)入數(shù)據(jù)設(shè)為A<i> C<i>，則在各周期中，通過(guò)獲得這些數(shù)據(jù)的邏輯與來(lái)供給偏置電壓，直到A<i> C<i>的全部成為空白數(shù)據(jù)為止。
例如，在存儲(chǔ)體O的情況下，由于A周期中的寫(xiě)入數(shù)據(jù)以外的寫(xiě)入數(shù)據(jù)是空白數(shù)據(jù)，因此B周期及其以后的周期中的偏置電壓的供給被停止。另一方面，在存儲(chǔ)體14的情況下，由于C周期中的寫(xiě)入數(shù)據(jù)不是空白數(shù)據(jù)，因此關(guān)于到C周期結(jié)束為止的全部周期，無(wú)論寫(xiě)入數(shù)據(jù)是否是空白數(shù)據(jù)都供給偏置電壓。
圖21是實(shí)現(xiàn)圖20A及B所示的頁(yè)寫(xiě)入操作的頁(yè)寄存器480的內(nèi)部結(jié)構(gòu)例，其生成控制針對(duì)存儲(chǔ)體的偏置電壓的供給/停止的偏置電壓抑制信號(hào)INHIBIT。
本實(shí)施例中的數(shù)據(jù)檢查單元即頁(yè)寄存器480，除了地址解碼器486及邏輯門(mén)485不同這一點(diǎn)之外，成為與圖15所示的第2實(shí)施例中的頁(yè)寄存器280同樣的結(jié)構(gòu)。
本實(shí)施例中的地址解碼器486，僅以列地址ByteAdd[3:0]作為輸入。從而，能夠使分配給由列地址ByteAdd[3:0]指定的存儲(chǔ)體的全部的寫(xiě)入數(shù)據(jù)匯集到邏輯門(mén)485。另外， 邏輯門(mén)485為與第2實(shí)施例中的邏輯門(mén)285不同的AND門(mén)。在該情況下，只要全部字節(jié)未成為空白數(shù)據(jù)，偏置電壓抑制信號(hào)INHIBIT就不被激活。其結(jié)果，在頁(yè)長(zhǎng)度量的數(shù)據(jù)中，只要在對(duì)存儲(chǔ)體分配的寫(xiě)入數(shù)據(jù)中存在寫(xiě)入位，就供給偏置電壓。
另外，關(guān)于頁(yè)寄存器480以外的內(nèi)部結(jié)構(gòu)，由于與第2實(shí)施例相同，因此省略說(shuō)明。
根據(jù)本實(shí)施例，由于直到?jīng)]有寫(xiě)入位為止都對(duì)各存儲(chǔ)體供給偏置電壓，所以與第2 實(shí)施例相比，雖然平均功耗大，但是若與圖34所示的比較例相比，則能夠降低每一存儲(chǔ)體的平均功耗。另外，由于不需要如第2實(shí)施例那樣使存儲(chǔ)體再激活，所以能夠簡(jiǎn)化控制，能夠省略與再激活相伴的處理時(shí)間，能夠?qū)崿F(xiàn)高速的工作。
[第4實(shí)施例] 接著，關(guān)于本發(fā)明的第4實(shí)施例的非易失性存儲(chǔ)器中的頁(yè)寫(xiě)入操作，與比較例一起進(jìn)行說(shuō)明。
圖36是說(shuō)明比較例中的頁(yè)寫(xiě)入操作的圖。圖36對(duì)每個(gè)存儲(chǔ)體表示了周期與寫(xiě)入數(shù)據(jù)及偏置電壓的關(guān)系。上排是寫(xiě)入數(shù)據(jù)，斜線表示存在寫(xiě)入位。另一方面，下排是向其存儲(chǔ)體供給的偏置電壓，斜線表示供給了偏置電壓。
在比較例的情況下，無(wú)論寫(xiě)入數(shù)據(jù)是否是空白數(shù)據(jù)，都向與選擇頁(yè)相關(guān)的全部存儲(chǔ)體供給偏置電壓。從而，例如，在存儲(chǔ)體O的情況下，在時(shí)刻t2、t5，也不管寫(xiě)入數(shù)據(jù)是白數(shù)據(jù)，而供給偏置電壓。
因而，本實(shí)施例中，如圖22所示，在寫(xiě)入數(shù)據(jù)是空白數(shù)據(jù)的情況下，使下一周期中的寫(xiě)入數(shù)據(jù)前置寫(xiě)入。這樣，例如，在存儲(chǔ)體0中，在時(shí)刻to t7的8次周期中的2次周期(在比較例的情況下是t2、t5的周期)中寫(xiě)入數(shù)據(jù)為空白數(shù)據(jù)的情況下，由于在時(shí)刻t5 的周期結(jié)束時(shí)刻已經(jīng)完成了存儲(chǔ)體0的頁(yè)寫(xiě)入，所以在時(shí)刻t6及以后，能夠使對(duì)存儲(chǔ)體0 的偏置電壓供給停止。在該情況下，頁(yè)寫(xiě)入操作所需的周期數(shù)雖然成為各存儲(chǔ)體需要的周期數(shù)中的最大數(shù)(在圖22的情況下為存儲(chǔ)體14的8次)，但是，由于對(duì)頁(yè)寫(xiě)入操作完成了的存儲(chǔ)體依次停止偏置電壓的供給，所以能夠降低全部存儲(chǔ)體的平均功耗。
接著，說(shuō)明實(shí)現(xiàn)圖22所示的頁(yè)寫(xiě)入操作的非易失性存儲(chǔ)器的內(nèi)部結(jié)構(gòu)。
圖23是示出本實(shí)施例中的地址緩沖器140及頁(yè)寄存器580與包括多個(gè)存儲(chǔ)體的存儲(chǔ)器核500的信號(hào)連接關(guān)系的圖。
地址緩沖器140輸出頁(yè)地址PageAdd和1頁(yè)內(nèi)的列地址ByteAdd [8:0]的各信號(hào)。 其中，關(guān)于頁(yè)地址PageAdd，被共同地發(fā)送至存儲(chǔ)器核500的各存儲(chǔ)體。另一方面，關(guān)于列地址ByteAdd[8:0]，在被分割為指定寫(xiě)入單位的第1地址ByteAdd[8:4]和指定存儲(chǔ)體的第2 地址ByteAdd[3:0]之后，關(guān)于第1地址ByteAdd[8:4]，經(jīng)由頁(yè)寄存器580共同地發(fā)送至存儲(chǔ)器核100的各存儲(chǔ)體，關(guān)于第2地址ByteAdd [3:0],直接共同地發(fā)送至存儲(chǔ)器核100的各存儲(chǔ)體。
頁(yè)寄存器580經(jīng)由連接到輸入輸出引腳側(cè)的內(nèi)部雙向數(shù)據(jù)總線MDI0[7:0]，進(jìn)行與輸入緩沖器120及輸出緩沖器160的數(shù)據(jù)的輸入輸出。另外，頁(yè)寄存器580經(jīng)由連接到存儲(chǔ)器核100側(cè)的共用數(shù)據(jù)總線GDI0[7:0]進(jìn)行與各存儲(chǔ)體的數(shù)據(jù)的輸入輸出。
接著，參照?qǐng)D24說(shuō)明存儲(chǔ)器核500的存儲(chǔ)體的內(nèi)部結(jié)構(gòu)例。
從地址緩沖器140發(fā)送的列地址ByteAdd[3:0]，在根據(jù)需要經(jīng)過(guò)了插入的緩沖器電路103后，作為局部列地址LoCalByteAdd[3:0]被發(fā)送至列選通器及讀出放大器502，并且也被發(fā)送至存儲(chǔ)體地址解碼器106。
存儲(chǔ)體地址解碼器106，除了與第2地址部分相當(dāng)?shù)腖oCalByteAdd[3:0]之外，還接收從陣列控制部190a發(fā)送的寫(xiě)入許可信號(hào)C0REWE，以該寫(xiě)入許可信號(hào)COREWE被激活且列地址ByteAdd[3:0]指定該存儲(chǔ)體為條件，對(duì)局部數(shù)據(jù)鎖存器104及局部地址鎖存器505 通知鎖存的定時(shí)。
接收到該通知的局部數(shù)據(jù)鎖存器104，在該定時(shí)，在對(duì)處于共用數(shù)據(jù)總線⑶10[7:0]上的寫(xiě)入數(shù)據(jù)進(jìn)行鎖存之后，將其作為局部寫(xiě)入數(shù)據(jù)LOCalWriteData[7:0]發(fā)送至列選通器及讀出放大器502。
同樣，局部地址鎖存器505，在從存儲(chǔ)體地址解碼器106通知的定時(shí)，在對(duì)第1地址 ByteAdd[8:4]進(jìn)行鎖存之后，將其作為局部列地址LoCalByteAdd[8:4]發(fā)送至列選通器及讀出放大器102。
另外，在數(shù)據(jù)寫(xiě)入操作時(shí)，輸出許可信號(hào)C0RE0UTEN及各存儲(chǔ)體內(nèi)部的讀出許可信號(hào)CORERE維持為非激活狀態(tài)。由此，總線控制電路507及508的輸出停止，避免共用數(shù)據(jù)總線⑶IO[7:0]及列地址ByteAdd[8:4]的數(shù)據(jù)沖突。
列選通器及讀出放大器502，根據(jù)接收到的局部列地址LoCalByteAdd[8:0]及局部寫(xiě)入數(shù)據(jù)LOCalWriteData[7:0]，選擇預(yù)定的位線BL，并用非選擇的偏置電壓驅(qū)動(dòng)其以外的位線BL。
接著，用圖25說(shuō)明向圖24所示的電路提供的輸入波形例。這里，將表示列地址的第1地址部分ByteAdd [8 4]的指針設(shè)為k，將表示第2地址部分ByteAdd [3 0]的指針設(shè)為 m0 在頁(yè)寫(xiě)入操作之前，所輸入的寫(xiě)入數(shù)據(jù)從頁(yè)寄存器580被發(fā)送至各存儲(chǔ)體，同時(shí)發(fā)送各數(shù)據(jù)的列地址ByteAdd [8:4]。
頁(yè)寄存器580所保存的寫(xiě)入數(shù)據(jù)從k = 0、m = 0開(kāi)始順序地被發(fā)送至各存儲(chǔ)體。 在圖24的情況下，0地址的寫(xiě)入數(shù)據(jù)被原樣發(fā)送。
接著，在要發(fā)送針對(duì)k = 0、m= 1的寫(xiě)入數(shù)據(jù)時(shí)，由于該寫(xiě)入數(shù)據(jù)是空白數(shù)據(jù)，所以頁(yè)寄存器580的內(nèi)部信號(hào)即空白數(shù)據(jù)信號(hào)BlankData被激活。在空白數(shù)據(jù)信號(hào)BlankData 被激活的情況下，不需要改變成為寫(xiě)入對(duì)象的存儲(chǔ)單元的數(shù)據(jù)。這里，當(dāng)在下一周期預(yù)定寫(xiě)入的針對(duì)k = 1、m = 1的寫(xiě)入數(shù)據(jù)中存在寫(xiě)入位的情況下，由于能夠?qū)⒃摂?shù)據(jù)與k = 0、m =0的數(shù)據(jù)一起寫(xiě)入，所以能夠縮短頁(yè)寫(xiě)入操作所需的處理時(shí)間。另外，也能夠削減數(shù)據(jù)寫(xiě)入時(shí)的在非選擇存儲(chǔ)單元中產(chǎn)生的泄漏電流。
具體地，如圖25那樣，在要發(fā)送k = 0、m= 1的寫(xiě)入數(shù)據(jù)Data[l]時(shí)，在檢測(cè)到空白數(shù)據(jù)信號(hào)BlankData被激活了的情況下，不原樣向存儲(chǔ)體發(fā)送寫(xiě)入數(shù)據(jù)Data[l]，而是發(fā)送在下一周期應(yīng)該寫(xiě)入的寫(xiě)入數(shù)據(jù)Data[17]。另外，伴隨于此，也發(fā)送指示是下一周期的寫(xiě)入數(shù)據(jù)的列地址ByteAdd[8:4]。在內(nèi)部，在空白數(shù)據(jù)信號(hào)BlankData的檢測(cè)后，將k的值增加16(寫(xiě)入單位長(zhǎng)度)，并檢查下一周期的寫(xiě)入數(shù)據(jù)，在不是空白數(shù)據(jù)的情況下，發(fā)送該寫(xiě)入數(shù)據(jù)。
然后，在將k的值返回到增加前的值之后，使m遞增而發(fā)送下一個(gè)列地址 ByteAdd [8:0]的數(shù)據(jù)。
在m = 2的情況下，由于k = 0、16的數(shù)據(jù)Data[2]、Data[18]是空白數(shù)據(jù)，所以增加到k = 32，并發(fā)送針對(duì)m = 2、k = 32的地址的寫(xiě)入數(shù)據(jù)Data[34]。
以下，對(duì)其他存儲(chǔ)體的寫(xiě)入數(shù)據(jù)發(fā)送也同樣繼續(xù)。
接著，參照?qǐng)D26，說(shuō)明本實(shí)施例中的頁(yè)寫(xiě)入操作。另外，圖26所示的頁(yè)寫(xiě)入操作， 主要由順序控制部170、頁(yè)寄存器580、陣列控制部190a及頁(yè)寄存器控制部190b控制。
首先，在S501，初始化指針k。實(shí)際上，初始化ByteAdd [8:4]。
接著，在S502，將指針k的值轉(zhuǎn)移到另外設(shè)置的未圖示的暫時(shí)保存寄存器tmp中。該值被保存直到寫(xiě)入數(shù)據(jù)和列地址的發(fā)送結(jié)束為止。
接著，在S503，初始化指針m。具體地，初始化列地址ByteAdd[3 0]。由此，從存儲(chǔ)體0開(kāi)始寫(xiě)入數(shù)據(jù)的傳送。
接著，在S504，判定由2個(gè)指針k及m指示的地址的寫(xiě)入數(shù)據(jù)是否是空白數(shù)據(jù)。具體地，判定空白數(shù)據(jù)信號(hào)BlankData是否被激活。其結(jié)果，若存在寫(xiě)入位，則轉(zhuǎn)到在后說(shuō)明的S505，若是空白數(shù)據(jù)，則轉(zhuǎn)到S506。
接著，在S505，發(fā)送由指針k及m指示的列地址ByteAdd [8:0]和針對(duì)該地址的寫(xiě)入數(shù)據(jù)。具體地，以寫(xiě)入許可信號(hào)CORETO作為觸發(fā)，將列地址ByteAdd[8:0]和針對(duì)該地址的寫(xiě)入數(shù)據(jù)保存在各存儲(chǔ)體中配置的局部地址鎖存器505及局部數(shù)據(jù)鎖存器104中。
接著，在S506，準(zhǔn)備下一周期中的寫(xiě)入數(shù)據(jù)的檢查，使指針k增加16。該指針k的增加，被允許在k的值不超過(guò)頁(yè)內(nèi)的地址的范圍內(nèi)。因此，在S507，判定是否超過(guò)了頁(yè)內(nèi)的地址。這里，若地址處于頁(yè)的范圍內(nèi)，則為了進(jìn)行針對(duì)由指針k及m所指定的地址的寫(xiě)入數(shù)據(jù)的檢查，轉(zhuǎn)到S504。另一方面，在地址處于頁(yè)范圍外的情況下，S卩，在針對(duì)成為對(duì)象的存儲(chǔ)體的數(shù)據(jù)寫(xiě)入完成了的情況下，準(zhǔn)備針對(duì)發(fā)送完畢的其他存儲(chǔ)體進(jìn)行寫(xiě)入數(shù)據(jù)的寫(xiě)入，轉(zhuǎn)到 S508。
接著，在S508，由于發(fā)送針對(duì)下一個(gè)存儲(chǔ)體的寫(xiě)入數(shù)據(jù)，所以將在S502轉(zhuǎn)移的指針k的值從暫時(shí)轉(zhuǎn)移寄存器tmp恢復(fù)。
接著，在S509，由于要判定是否繼續(xù)發(fā)送針對(duì)其他存儲(chǔ)體的寫(xiě)入數(shù)據(jù)，因此判定是否為最終存儲(chǔ)體。這里，在存在還未被傳送寫(xiě)入數(shù)據(jù)的存儲(chǔ)體的情況下，由于要指定下一個(gè)存儲(chǔ)體的地址，因此在S510，使指針m遞增，之后轉(zhuǎn)到S504。另一方面，在是最終存儲(chǔ)體(m =15)的情況下，由于針對(duì)全部存儲(chǔ)體的寫(xiě)入數(shù)據(jù)的發(fā)送結(jié)束，因此，轉(zhuǎn)到S511中的編寫(xiě)操作及S514中的檢驗(yàn)操作。這里，S511中的編寫(xiě)操作、S512中的檢驗(yàn)操作按照已知的操作順序執(zhí)行。
接著，在S513，判定檢驗(yàn)是否通過(guò)，在通過(guò)了的情況下，頁(yè)寫(xiě)入操作完成。另一方面，在未通過(guò)的情況下，為了判定是否進(jìn)行追加寫(xiě)入，轉(zhuǎn)到S514。
在未達(dá)到最后的指針k的情況下，為了執(zhí)行與下一個(gè)指針k相關(guān)的寫(xiě)入，轉(zhuǎn)到 S515，使指針k增加，之后轉(zhuǎn)到S502。另一方面，在達(dá)到了最后的指針的情況下，轉(zhuǎn)到S516。 在S516，判斷是否將指針k初始化而進(jìn)行再次寫(xiě)入。具體地，雖然未圖示，但判斷時(shí)間、寫(xiě)入壓力次數(shù)等是否達(dá)到預(yù)定的值。實(shí)際上，有時(shí)在最后的指針k下也會(huì)存在無(wú)法寫(xiě)入的存儲(chǔ)單元或存在超過(guò)了允許數(shù)的寫(xiě)入不良位。在判斷為進(jìn)行再次寫(xiě)入的情況下，轉(zhuǎn)到S501，將指針k初始化，再次執(zhí)行流程。另一方面，在判斷為不進(jìn)行再次寫(xiě)入的情況下，作為寫(xiě)入不良而結(jié)束操作(失敗)。
另外，在以上的說(shuō)明中，為了方便，將處理分開(kāi)進(jìn)行說(shuō)明，但是在電路工作上能夠同時(shí)并行地執(zhí)行的情況下，也可以在同一時(shí)刻進(jìn)行處理。另外，若操作上沒(méi)有問(wèn)題，則也允許若干的前后處理。
接著，參照?qǐng)D27及圖28說(shuō)明檢驗(yàn)操作中的從各存儲(chǔ)體向頁(yè)寄存器180的數(shù)據(jù)傳送操作。
圖27是檢驗(yàn)操作中的時(shí)序圖，圖28表示針對(duì)所發(fā)送的讀出數(shù)據(jù)的檢驗(yàn)操作的流程。
利用輸出許可信號(hào)C0RE0UTEN激活總線控制電路507及508，并且為了避免共用數(shù)據(jù)總線⑶10[7:0]中的數(shù)據(jù)的沖突，使輸入緩沖器120及地址緩沖器140的輸出停止。從由列地址ByteAdd [3 0]指定的存儲(chǔ)體，輸出列地址ByteAdd [8:4]，并且輸出檢驗(yàn)數(shù)據(jù)至共用數(shù)據(jù)總線GDI0[7:0]。此時(shí)的共用數(shù)據(jù)總線GDI0[7:0]的數(shù)據(jù)被保存在頁(yè)寄存器180的由列地址ByteAdd[8:0]指定的預(yù)定位置，與檢驗(yàn)結(jié)果一并作為下一寫(xiě)入數(shù)據(jù)被提供。
圖28將圖27的工作波形描述為流程圖。
首先，在S551，初始化指針m。具體地，初始化列地址ByteAdd[3:0]。
接著，在S552，使輸出許可信號(hào)C0RE0UTEN激活，許可從各存儲(chǔ)體的檢驗(yàn)數(shù)據(jù)的輸出和各存儲(chǔ)體所具有的列地址ByteAdd[8:4]的輸出。
接著，在S553，將在S552輸出的數(shù)據(jù)獲取到預(yù)定的寄存器中。其中，包括存儲(chǔ)到頁(yè)寄存器180的預(yù)定列地址ByteAdd [8:0]的操作。
接著，在S554，判定是否全部存儲(chǔ)體的檢驗(yàn)數(shù)據(jù)的傳送完成，在完成了的情況下， 結(jié)束一系列的發(fā)送操作(結(jié)束)。另一方面，在未結(jié)束的情況下，在S555，使指針m遞增，之后轉(zhuǎn)到S553。這里，所謂指針m的遞增，具體地，包括列地址ByteAdd[3:0]的計(jì)數(shù)遞增。
以上，根據(jù)本實(shí)施例，在寫(xiě)入數(shù)據(jù)是空白數(shù)據(jù)的情況下，由于前置地進(jìn)行下一周期中的寫(xiě)入數(shù)據(jù)的寫(xiě)入，所以能夠?qū)崿F(xiàn)頁(yè)寫(xiě)入操作的縮短。另外，與此相伴，能夠降低功耗。
[第5實(shí)施例] 圖29概念地示出了本發(fā)明的第5實(shí)施例的非易失性存儲(chǔ)器的存儲(chǔ)器核600及頁(yè)寄存器680。
本實(shí)施例中，頁(yè)寄存器680由至少大于等于1字節(jié)的不同的2個(gè)高速緩存即高速緩存1及高速緩存2構(gòu)成。另外，該高速緩存也可以是3個(gè)或3個(gè)以上。
在向非易失性存儲(chǔ)器寫(xiě)入數(shù)據(jù)的情況下，在頁(yè)寄存器680中的高速緩存2的預(yù)定的地址處存儲(chǔ)預(yù)定的寫(xiě)入數(shù)據(jù)。
在頁(yè)寫(xiě)入操作開(kāi)始后，將高速緩存1的數(shù)據(jù)鏡像到高速緩存2中，供數(shù)據(jù)寫(xiě)入。該高速緩存2可以是存儲(chǔ)數(shù)據(jù)寫(xiě)入后的檢驗(yàn)數(shù)據(jù)的形態(tài)，也可以是保存寫(xiě)入數(shù)據(jù)直至數(shù)據(jù)寫(xiě)入結(jié)束為止的形態(tài)。
非易失性存儲(chǔ)器大多在進(jìn)行頁(yè)寫(xiě)入操作時(shí)，將頁(yè)長(zhǎng)度的數(shù)據(jù)暫時(shí)保存在高速緩存 2中，然后，開(kāi)始寫(xiě)入。從而，在需要存儲(chǔ)間歇地到達(dá)的數(shù)據(jù)的情況下，需要等待最后的寫(xiě)入數(shù)據(jù)的到達(dá)后才開(kāi)始數(shù)據(jù)寫(xiě)入。
在本實(shí)施例中，可消除該問(wèn)題，實(shí)現(xiàn)頁(yè)寫(xiě)入操作的高速化。
圖30是本實(shí)施例中的頁(yè)寫(xiě)入操作的流程圖。
首先，在S601，將保存在高速緩存1中的寫(xiě)入數(shù)據(jù)復(fù)制到高速緩存2中。
接著，將監(jiān)視計(jì)時(shí)器(以下，稱(chēng)為“WDT “)初始化。這在由于利用多個(gè)周期執(zhí)行頁(yè)寫(xiě)入操作所以希望將經(jīng)過(guò)了預(yù)定時(shí)間的數(shù)據(jù)寫(xiě)入作為寫(xiě)入不良來(lái)處理的情況下是需要的。 此時(shí)，使WDT在頁(yè)寫(xiě)入操作的后臺(tái)工作，并且在即使經(jīng)過(guò)預(yù)定時(shí)間也還未完成寫(xiě)入操作的情況下，強(qiáng)制地使一系列操作結(jié)束。另外，也可以取代WDT而用根據(jù)寫(xiě)入脈沖的施加次數(shù)和 /或其他時(shí)間和電壓來(lái)進(jìn)行計(jì)算的單元，使操作結(jié)束。
關(guān)于后續(xù)的S603到S614，由于與圖25的S501到S512同樣，所以省略說(shuō)明。
在S613的編寫(xiě)操作及S614的檢驗(yàn)操作之后，在S615，在存在針對(duì)高速緩存1的寫(xiě)入數(shù)據(jù)的追加的情況下，執(zhí)行針對(duì)已供數(shù)據(jù)寫(xiě)入的高速緩存2的保存數(shù)據(jù)的改寫(xiě)。另外，也可以對(duì)高速緩存1和高速緩存2的保存數(shù)據(jù)進(jìn)行邏輯運(yùn)算，判斷是否有寫(xiě)入數(shù)據(jù)的追加。
接著，在S616，判斷頁(yè)寫(xiě)入操作是否完成。在完成了的情況下，結(jié)束頁(yè)寫(xiě)入操作。 另一方面，若未完成而判斷為需要追加的頁(yè)寫(xiě)入操作的情況下，轉(zhuǎn)到S617。
接著，在S617，在指針k未達(dá)到頁(yè)的最后的情況下，由于再次執(zhí)行頁(yè)寫(xiě)入操作，所以在S619使指針k增加，之后返回到S604。另外，在即使是最終的指針k也還需要通過(guò)追加進(jìn)行寫(xiě)入、具體地有在S615檢查后的追加的寫(xiě)入數(shù)據(jù)的情況下，根據(jù)需要，將指針k初始化，并返回到S603。但是，考慮到與數(shù)據(jù)寫(xiě)入相伴的壓力施加等，在檢測(cè)到在后臺(tái)執(zhí)行的 WDT達(dá)到了預(yù)先設(shè)定的上限的情況下，作為寫(xiě)入不良來(lái)進(jìn)行處理是適當(dāng)?shù)?。該判斷在S618 進(jìn)行。
從任務(wù)調(diào)度的觀點(diǎn)出發(fā)，參照?qǐng)D30和圖36所示的比較例說(shuō)明以上的操作。
圖31是本實(shí)施例中的頁(yè)寫(xiě)入操作的任務(wù)調(diào)度。等待頁(yè)長(zhǎng)度(512字節(jié))的數(shù)據(jù)中的最初的數(shù)據(jù)組n0字節(jié)(n0<<512)而開(kāi)始寫(xiě)入。在內(nèi)部，可以與該nO字節(jié)的數(shù)據(jù)寫(xiě)入并行地，將屬于同一頁(yè)的其他列地址的數(shù)據(jù)組nl字節(jié)保存到高速緩存1中。這里，在數(shù)據(jù)組nl到達(dá)了的情況下，在數(shù)據(jù)組nO字節(jié)的數(shù)據(jù)寫(xiě)入后，可以連續(xù)地進(jìn)行數(shù)據(jù)組nl字節(jié)的數(shù)據(jù)寫(xiě)入。
另一方面，在圖36所示的未應(yīng)用本實(shí)施例的情況的比較例的情況下，由于等待數(shù)據(jù)組nl字節(jié)的到達(dá)而開(kāi)始數(shù)據(jù)寫(xiě)入操作，所以頁(yè)寫(xiě)入操作所需的處理時(shí)間增大。另外，在等待數(shù)據(jù)組的到達(dá)的期間Twait，連接控制非易失性存儲(chǔ)器的主機(jī)與非易失性存儲(chǔ)器的總線被占用，因此成為便利性降低的問(wèn)題。
因此，根據(jù)本實(shí)施例，由于能夠并行地進(jìn)行數(shù)據(jù)寫(xiě)入和等待下一個(gè)數(shù)據(jù)的操作，所以能夠?qū)崿F(xiàn)頁(yè)寫(xiě)入操作的處理時(shí)間縮短，與之相伴能夠?qū)崿F(xiàn)功耗的降低。另外，由于能夠縮短主機(jī)與本實(shí)施例的非易失性存儲(chǔ)器的通信所導(dǎo)致的總線占用時(shí)間，因此能夠提供可用性高的非易失性存儲(chǔ)器。
[其他] 以上，通過(guò)實(shí)施例說(shuō)明了本發(fā)明，但是本發(fā)明并不限于實(shí)施例，在不脫離發(fā)明的主旨的范圍內(nèi)可變更其實(shí)施方法。
權(quán)利要求
1.一種非易失性半導(dǎo)體存儲(chǔ)裝置，其特征在于，具有存儲(chǔ)器核，其具有多個(gè)存儲(chǔ)體，并被邏輯地分割為多個(gè)頁(yè)，該多個(gè)存儲(chǔ)體包括矩陣狀地 配置的多個(gè)存儲(chǔ)單元及對(duì)上述存儲(chǔ)單元供給數(shù)據(jù)寫(xiě)入所需要的偏置電壓的數(shù)據(jù)寫(xiě)入電路， 該多個(gè)頁(yè)包括屬于預(yù)定數(shù)量的上述存儲(chǔ)體的預(yù)定數(shù)量的上述存儲(chǔ)單元；以及控制電路，其控制上述數(shù)據(jù)寫(xiě)入電路，按包括預(yù)定數(shù)量的上述存儲(chǔ)單元的每一寫(xiě)入單 位進(jìn)行對(duì)上述頁(yè)寫(xiě)入數(shù)據(jù)的頁(yè)寫(xiě)入， 其中，上述控制電路，以包括編寫(xiě)操作及檢驗(yàn)操作的步驟的重復(fù)執(zhí)行上述頁(yè)寫(xiě)入，僅對(duì)于在上述檢驗(yàn)操作中無(wú)法確認(rèn)為正常的數(shù)據(jù)寫(xiě)入的上述寫(xiě)入單位，在下一步驟及 以后執(zhí)行上述編寫(xiě)操作及檢驗(yàn)操作。
2.權(quán)利要求1所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其特征在于，在預(yù)定的上述寫(xiě)入單位中，對(duì)于不需要數(shù)據(jù)寫(xiě)入的上述存儲(chǔ)體，執(zhí)行屬于同一存儲(chǔ)體 的其他上述寫(xiě)入單位中的數(shù)據(jù)寫(xiě)入。
3.權(quán)利要求1所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其特征在于， 上述編寫(xiě)操作及上述檢驗(yàn)操作按每一寫(xiě)入單位交替地執(zhí)行。
4.權(quán)利要求1所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其特征在于， 在超過(guò)了預(yù)先設(shè)定的步驟數(shù)的情況下，結(jié)束上述頁(yè)寫(xiě)入。
5.權(quán)利要求1所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其特征在于，上述控制電路，生成包括指定上述頁(yè)的第1地址及指定上述存儲(chǔ)體的第2地址的列地址，上述數(shù)據(jù)寫(xiě)入電路，根據(jù)上述列地址，選擇成為數(shù)據(jù)寫(xiě)入對(duì)象的上述寫(xiě)入單位。
6.權(quán)利要求2所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其特征在于，上述控制電路，具有包括第1及第2高速緩存的頁(yè)寄存器，在頁(yè)寫(xiě)入時(shí)，在1頁(yè)的數(shù)據(jù) 作為多個(gè)分割數(shù)據(jù)從外部被依次輸入的情況下，在將所輸入的上述分割數(shù)據(jù)保存到上述第 1高速緩存之后，將該分割數(shù)據(jù)復(fù)制到第2高速緩存中，之后將新輸入的上述分割數(shù)據(jù)保存 到第1高速緩存，同時(shí)從上述第2高速緩存向上述存儲(chǔ)器核輸入先前的上述分割數(shù)據(jù)。
7.權(quán)利要求6所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其特征在于，上述控制電路，具有監(jiān)視計(jì)時(shí)器功能，在從上述頁(yè)寫(xiě)入開(kāi)始經(jīng)過(guò)了預(yù)定時(shí)間的情況下， 結(jié)束上述頁(yè)寫(xiě)入。
8.一種非易失性半導(dǎo)體存儲(chǔ)裝置，其特征在于，具有存儲(chǔ)器核，其具有多個(gè)存儲(chǔ)體，并被邏輯地分割為多個(gè)頁(yè)，該多個(gè)存儲(chǔ)體包括矩陣狀地 配置的多個(gè)存儲(chǔ)單元及對(duì)上述存儲(chǔ)單元供給數(shù)據(jù)寫(xiě)入所需要的偏置電壓的數(shù)據(jù)寫(xiě)入電路， 該多個(gè)頁(yè)包括屬于預(yù)定數(shù)量的上述存儲(chǔ)體的預(yù)定數(shù)量的上述存儲(chǔ)單元；控制電路，其控制上述數(shù)據(jù)寫(xiě)入電路，按包括預(yù)定數(shù)量的上述存儲(chǔ)單元的每一寫(xiě)入單 位進(jìn)行對(duì)上述頁(yè)寫(xiě)入數(shù)據(jù)的頁(yè)寫(xiě)入；以及寫(xiě)入數(shù)據(jù)檢查電路，其檢查寫(xiě)入數(shù)據(jù)，對(duì)屬于不需要數(shù)據(jù)寫(xiě)入的上述存儲(chǔ)體的數(shù)據(jù)寫(xiě) 入電路，激活抑制上述偏置電壓的供給的偏壓抑制信號(hào)，其中，上述控制電路，以包括編寫(xiě)操作及檢驗(yàn)操作的步驟的重復(fù)執(zhí)行上述頁(yè)寫(xiě)入， 預(yù)定的上述存儲(chǔ)體的數(shù)據(jù)寫(xiě)入電路，在上述偏壓抑制信號(hào)被激活了的情況下，不供給上述偏置電壓。
9.權(quán)利要求8所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其特征在于，在預(yù)定的上述寫(xiě)入單位中，對(duì)于不需要數(shù)據(jù)寫(xiě)入的上述存儲(chǔ)體，執(zhí)行屬于同一存儲(chǔ)體 的其他上述寫(xiě)入單位中的數(shù)據(jù)寫(xiě)入。
10.權(quán)利要求8所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其特征在于， 上述編寫(xiě)操作及上述檢驗(yàn)操作按每一寫(xiě)入單位交替地執(zhí)行。
11.權(quán)利要求8所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其特征在于， 在超過(guò)了預(yù)先設(shè)定的步驟數(shù)的情況下，中止上述頁(yè)寫(xiě)入。
12.權(quán)利要求8所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其特征在于，上述控制電路，生成包括指定上述頁(yè)的第1地址及指定上述存儲(chǔ)體的第2地址的列地址，上述數(shù)據(jù)寫(xiě)入電路，根據(jù)上述列地址，選擇成為數(shù)據(jù)寫(xiě)入對(duì)象的上述寫(xiě)入單位。
13.權(quán)利要求9所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其特征在于，上述控制電路，具有包括第1及第2高速緩存的頁(yè)寄存器，在頁(yè)寫(xiě)入時(shí)，在1頁(yè)的數(shù)據(jù) 作為多個(gè)分割數(shù)據(jù)從外部被依次輸入的情況下，在將所輸入的上述分割數(shù)據(jù)保存到上述第 1高速緩存之后，將該分割數(shù)據(jù)復(fù)制到第2高速緩存中，之后將新輸入的上述分割數(shù)據(jù)保存 到第1高速緩存，同時(shí)從上述第2高速緩存向上述存儲(chǔ)器核輸入先前的上述分割數(shù)據(jù)。
14.權(quán)利要求13所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其特征在于，上述控制電路，具有監(jiān)視計(jì)時(shí)器功能，在從上述頁(yè)寫(xiě)入開(kāi)始經(jīng)過(guò)了預(yù)定時(shí)間的情況下， 結(jié)束上述頁(yè)寫(xiě)入。
15.一種非易失性半導(dǎo)體存儲(chǔ)裝置，其特征在于，具有存儲(chǔ)器核，其具有多個(gè)存儲(chǔ)體，并被邏輯地分割為多個(gè)頁(yè)，該多個(gè)存儲(chǔ)體包括矩陣狀地 配置的多個(gè)存儲(chǔ)單元及對(duì)上述存儲(chǔ)單元供給數(shù)據(jù)寫(xiě)入所需要的偏置電壓的數(shù)據(jù)寫(xiě)入電路， 該多個(gè)頁(yè)包括屬于預(yù)定數(shù)量的上述存儲(chǔ)體的預(yù)定數(shù)量的上述存儲(chǔ)單元；控制電路，其控制上述數(shù)據(jù)寫(xiě)入電路，按包括預(yù)定數(shù)量的上述存儲(chǔ)單元的每一寫(xiě)入單 位進(jìn)行對(duì)上述頁(yè)寫(xiě)入數(shù)據(jù)的頁(yè)寫(xiě)入；以及寫(xiě)入數(shù)據(jù)檢查電路，其檢查屬于不同的上述寫(xiě)入單位且針對(duì)同一上述存儲(chǔ)體的寫(xiě)入數(shù) 據(jù)，在是不需要數(shù)據(jù)寫(xiě)入的數(shù)據(jù)的情況下，對(duì)相應(yīng)的上述存儲(chǔ)體的數(shù)據(jù)寫(xiě)入電路，激活抑制 上述偏置電壓的供給的偏壓抑制信號(hào)，其中，上述控制電路，以包括編寫(xiě)操作及檢驗(yàn)操作的步驟的重復(fù)執(zhí)行上述頁(yè)寫(xiě)入， 預(yù)定的上述存儲(chǔ)體的數(shù)據(jù)寫(xiě)入電路，在上述偏壓抑制信號(hào)被激活了的情況下，不供給 上述偏置電壓。
16.權(quán)利要求15所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其特征在于，在預(yù)定的上述寫(xiě)入單位中，對(duì)于不需要數(shù)據(jù)寫(xiě)入的上述存儲(chǔ)體，執(zhí)行屬于同一存儲(chǔ)體 的其他上述寫(xiě)入單位中的數(shù)據(jù)寫(xiě)入。
17.權(quán)利要求15所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其特征在于， 上述編寫(xiě)操作及上述檢驗(yàn)操作按每一寫(xiě)入單位交替地執(zhí)行。
18.權(quán)利要求15所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其特征在于， 在超過(guò)了預(yù)先設(shè)定的步驟數(shù)的情況下，中止上述頁(yè)寫(xiě)入。
19.權(quán)利要求15所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其特征在于，上述控制電路，生成包括指定上述頁(yè)的第1地址及指定上述存儲(chǔ)體的第2地址的列地址，上述數(shù)據(jù)寫(xiě)入電路，根據(jù)上述列地址，選擇成為數(shù)據(jù)寫(xiě)入對(duì)象的上述寫(xiě)入單位。
20.權(quán)利要求16所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其特征在于，上述控制電路，具有包括第1及第2高速緩存的頁(yè)寄存器，在頁(yè)寫(xiě)入時(shí)，在1頁(yè)的數(shù)據(jù) 作為多個(gè)分割數(shù)據(jù)從外部被依次輸入的情況下，在將所輸入的上述分割數(shù)據(jù)保存到上述第 1高速緩存之后，將該分割數(shù)據(jù)復(fù)制到第2高速緩存中，之后將新輸入的上述分割數(shù)據(jù)保存 到第1高速緩存，同時(shí)從上述第2高速緩存向上述存儲(chǔ)器核輸入先前的上述分割數(shù)據(jù)。
全文摘要
本發(fā)明提供實(shí)現(xiàn)了低功耗及高速訪問(wèn)的非易失性半導(dǎo)體存儲(chǔ)裝置。非易失性半導(dǎo)體存儲(chǔ)裝置具有存儲(chǔ)器核，其具有多個(gè)存儲(chǔ)體，并被邏輯地分割為多個(gè)頁(yè)，該多個(gè)存儲(chǔ)體包括矩陣狀地配置的多個(gè)存儲(chǔ)單元及對(duì)存儲(chǔ)單元供給數(shù)據(jù)寫(xiě)入所需要的偏置電壓的數(shù)據(jù)寫(xiě)入單元，該多個(gè)頁(yè)包括屬于預(yù)定數(shù)量的存儲(chǔ)體的預(yù)定數(shù)量的存儲(chǔ)單元；以及控制單元，其控制數(shù)據(jù)寫(xiě)入單元，按包括預(yù)定數(shù)量的存儲(chǔ)單元的每一寫(xiě)入單位進(jìn)行對(duì)頁(yè)寫(xiě)入數(shù)據(jù)的頁(yè)寫(xiě)入?？刂茊卧?，以包括編寫(xiě)操作及檢驗(yàn)操作的步驟的重復(fù)執(zhí)行頁(yè)寫(xiě)入，僅對(duì)于在檢驗(yàn)操作中無(wú)法確認(rèn)為正常的數(shù)據(jù)寫(xiě)入的寫(xiě)入單位，在下一步驟及以后執(zhí)行編寫(xiě)操作及檢驗(yàn)操作。
文檔編號(hào)G11C16/10GK101847441SQ201010135739
公開(kāi)日2010年9月29日 申請(qǐng)日期2010年3月10日 優(yōu)先權(quán)日2009年3月23日
發(fā)明者常盤(pán)直哉, 前島洋 申請(qǐng)人:株式會(huì)社東芝