專利名稱：一種數(shù)據(jù)自動(dòng)讀出生效的eeprom電路及其實(shí)現(xiàn)方法
技術(shù)領(lǐng)域：
本發(fā)明屬于微電子領(lǐng)域數(shù)據(jù)讀出結(jié)構(gòu)和讀出方法技術(shù)領(lǐng)域，特別是一種芯片加電 后數(shù)據(jù)自動(dòng)讀出生效的EEPROM電路設(shè)計(jì)。
背景技術(shù)：
微電子領(lǐng)域內(nèi)的大量電路需要在啟動(dòng)時(shí)讀出內(nèi)部預(yù)先存儲(chǔ)的數(shù)據(jù)，作為初始偏置 或者其他用處。EEPROM是最為主流的非易失性存儲(chǔ)技術(shù)，用來存儲(chǔ)此類數(shù)據(jù)。EEPROM工 作有雙電壓特性。讀取數(shù)據(jù)只需要標(biāo)準(zhǔn)工作電壓操作，而修改存儲(chǔ)內(nèi)容則需要高電壓(一 般為12-20V)操作。EEPROM讀取的時(shí)候會(huì)導(dǎo)通，產(chǎn)生電流，不適宜作為長時(shí)間數(shù)據(jù)來源，故 EEPROM陣列存儲(chǔ)的數(shù)據(jù)被讀出后放入D鎖存器陣列中存儲(chǔ)，鎖存后將EEPROM關(guān)閉或者置為 低功耗狀態(tài)。一般地，需要一個(gè)專門的外接讀出控制單元來控制EEPROM存儲(chǔ)單元中數(shù)據(jù)的 讀取，電路結(jié)構(gòu)比較復(fù)雜，而且功耗較高。

發(fā)明內(nèi)容
本發(fā)明提出了一種新型EEPROM電路結(jié)構(gòu)，目的在于通過上電自啟動(dòng)將EEPROM中 的數(shù)據(jù)送至端口并保持輸出，同時(shí)能將EEPROM關(guān)閉置于低功耗狀態(tài)，簡化外部電路結(jié)構(gòu)。本發(fā)明的技術(shù)方案如下一種EEPROM電路數(shù)據(jù)自動(dòng)讀出生效的方法，包括1) EEPROM電路芯片加電時(shí)，通過一讀出邏輯的自產(chǎn)生電路，產(chǎn)生一讀出邏輯信 號(hào)；2)該讀出邏輯信號(hào)輸入到EEPROM陣列中的每個(gè)EEPROM單元的Bitcell控制邏輯 作為控制信號(hào)，從而將EEPROM陣列存儲(chǔ)的數(shù)據(jù)讀出，同時(shí)該讀出邏輯信號(hào)作為每個(gè)EEPROM 單元的鎖存器或觸發(fā)器的時(shí)鐘信號(hào)，將從EEPROM讀出的數(shù)據(jù)放入鎖存器或觸發(fā)器陣列中 存儲(chǔ)，并將EEPROM單元關(guān)閉置于低功耗狀態(tài)。所述讀出邏輯的自產(chǎn)生電路包括串聯(lián)的一電容和一電阻，電容和電阻的另一端分 別接電源的高電平和低電平，或電源的低電平和高電平，在串聯(lián)的節(jié)點(diǎn)處接入一個(gè)或多個(gè) 放大器，緩沖器或反相器。一種EEPROM電路結(jié)構(gòu)，其特征在于該電路包括一讀出邏輯的自產(chǎn)生電路和若干個(gè)EEPROM單元，所述讀出邏輯的自產(chǎn)生電路包括串聯(lián)的一電容和一電阻，電容和電阻的另 一端分別接電源的高電平和低電平，或電源的低電平和高電平，在串聯(lián)的節(jié)點(diǎn)處接入一個(gè) 或多個(gè)放大器，緩沖器或反相器，所述EEPROM單元包括一 Bitcell、一 Bitcell控制邏輯和 一鎖存器或觸發(fā)器，上述出邏輯的自產(chǎn)生電路的放大器輸出端連接Bitcell控制邏輯。上述Bitcell為雙柵結(jié)構(gòu)的MOS晶體管。上述鎖存器為D鎖存器，所述觸發(fā)器為D觸發(fā)器、RS觸發(fā)器、JK觸發(fā)器或T觸發(fā)
ο上述鎖存器或觸發(fā)器的前端可有延時(shí)結(jié)構(gòu)，該結(jié)構(gòu)可由電阻和電容串聯(lián)接地組成。本發(fā)明優(yōu)點(diǎn)和積極效果EEPROM電路在芯片加電時(shí)可以自動(dòng)產(chǎn)生讀出各位數(shù)據(jù)所需的時(shí)序，讀出各位的數(shù) 據(jù)并生效，數(shù)據(jù)生效后會(huì)自動(dòng)停止EEPROM電路并進(jìn)入低功耗狀態(tài)。該功能的好處是每次 加電時(shí)EEPROM所存儲(chǔ)的數(shù)據(jù)不再需要用戶設(shè)計(jì)專門的讀出控制電路和時(shí)序過程來實(shí)現(xiàn)各 數(shù)據(jù)位的讀出和生效，從而降低了 PCB板上電路設(shè)計(jì)的復(fù)雜度，簡化了用戶界面，方便芯片 使用，并能降低功耗。


圖1為整個(gè)上電自讀出EEPROM電路的框圖；圖2為讀出邏輯的自產(chǎn)生電路的電路圖；圖3為EEI3ROM單元的電路圖；
圖4為Bitcell的結(jié)構(gòu)圖；圖5為自動(dòng)讀出生效的時(shí)序圖(讀出邏輯的自產(chǎn)生電路的電容接電源高電平，電 阻接電源的低電平)。
具體實(shí)施例下面結(jié)合一個(gè)MEMS微加速度計(jì)讀出電路具體的實(shí)施例來進(jìn)一步說明本發(fā)明，但 本發(fā)明的用途并不僅限于下面的具體實(shí)施例子。參考圖1，本發(fā)明包括一個(gè)讀出邏輯的自產(chǎn)生電路和EEPROM陣列，讀出邏輯的自 產(chǎn)生電路包括一個(gè)電阻，一個(gè)電容和一個(gè)緩沖放大結(jié)構(gòu)(可由一對(duì)或者多對(duì)互補(bǔ)的MOS晶 體管構(gòu)成)(如圖2) ；EEPROM陣列，包括多個(gè)并聯(lián)的EEPROM單元，每個(gè)單元包括一個(gè)EEPROM 的Bitcell (如圖3)，即雙柵結(jié)構(gòu)的MOS晶體管(如圖4)，一 Bitcell的控制邏輯(具有但 不限于使得Bitcell中數(shù)據(jù)讀出和關(guān)閉Bitcell的功能)，以及一可帶有高電壓向低電壓轉(zhuǎn) 換和延時(shí)的D鎖存器，該D鎖存器也可以是其它鎖存器或觸發(fā)器，如D觸發(fā)器、RS觸發(fā)器、 JK觸發(fā)器或T觸發(fā)器。系統(tǒng)初始處于未上電狀態(tài)，讀出邏輯的自產(chǎn)生電路的電容、電阻的串聯(lián)結(jié)構(gòu)，其兩 端的電壓相同。電容串聯(lián)電阻的結(jié)構(gòu)在上電的瞬間，由于電容兩端的電壓不能突變，結(jié)構(gòu)兩 端出現(xiàn)電壓差，電容兩端的電壓會(huì)保持不變，此時(shí)，電阻和電容串聯(lián)結(jié)點(diǎn)的電壓和電容的另 一端電壓相同，而通過電阻的放電，結(jié)點(diǎn)電壓會(huì)變得和電阻另外一端的電壓相同，從而產(chǎn)生 一次跳變(如圖5)。這個(gè)跳變經(jīng)過緩沖放大器整形后變得陡峭作為讀出邏輯控制信號(hào)輸 入給每個(gè)EEPROM單元中的Bitcell的控制邏輯，跳變之前的信號(hào)使得Bitcell的控制邏輯 給Bitcell的D端一個(gè)電壓，Bitcell處于讀出狀態(tài)，信號(hào)被送入D鎖存器；跳變之后的信 號(hào)使得Bitcell的控制邏輯輸出低電壓狀態(tài)下的低電平，Bitcell的D端和S端電壓相同， 處于關(guān)閉狀態(tài)。信號(hào)的跳變同時(shí)作為每個(gè)EEPROM單元中的D鎖存器的時(shí)鐘信號(hào)，鎖存之 前Bitcell讀出的數(shù)據(jù)，D鎖存器前端可有延時(shí)結(jié)構(gòu)，該延時(shí)結(jié)構(gòu)由電阻和電容串聯(lián)接地組 成。數(shù)據(jù)被D鎖存器鎖存后長期輸出并行提供給電路其他模塊。經(jīng)驗(yàn)證表明，該加速度計(jì)的讀取功能正常。同時(shí)，由于使用了自啟動(dòng)的EEPR0M，從 而節(jié)省了大量的外接管腳，降低了功耗，PCB板設(shè)計(jì)復(fù)雜度也大大降低，系統(tǒng)可靠性獲得提 高，節(jié)約了成本。
上面描述的實(shí)施例并非用于限定本發(fā)明，任何本領(lǐng)域的技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，可做各種的變換和修改，因此本發(fā)明的保護(hù)范圍視權(quán)利要求范圍所界定。
權(quán)利要求
一種EEPROM電路數(shù)據(jù)自動(dòng)讀出生效的方法，包括1)EEPROM電路芯片加電時(shí)，利用一讀出邏輯的自產(chǎn)生電路，產(chǎn)生一讀出邏輯信號(hào)；2)該讀出邏輯信號(hào)輸入到EEPROM陣列中的每個(gè)EEPROM單元的Bitcell控制邏輯作為控制信號(hào)，從而將EEPROM陣列存儲(chǔ)的數(shù)據(jù)讀出，同時(shí)該讀出邏輯信號(hào)作為每個(gè)EEPROM單元的鎖存器或觸發(fā)器的時(shí)鐘信號(hào)，將從EEPROM讀出的數(shù)據(jù)放入鎖存器或觸發(fā)器陣列中存儲(chǔ)，并將EEPROM單元關(guān)閉置于低功耗狀態(tài)。
2.如權(quán)利要求1所述的方法，其特征在于所述讀出邏輯的自產(chǎn)生電路包括串聯(lián)的一 電容和一電阻，電容和電阻的另一端分別接電源的高電平和低電平，或電源的低電平和高 電平，在串聯(lián)的節(jié)點(diǎn)處接入一個(gè)或多個(gè)放大器，緩沖器或反相器。
3.如權(quán)利要求1或2所述的方法，其特征在于所述鎖存器為D鎖存器，所述觸發(fā)器為 D觸發(fā)器、RS觸發(fā)器、JK觸發(fā)器或T觸發(fā)器。
4.如權(quán)利要求3所述的方法，其特征在于所述鎖存器或觸發(fā)器的前端設(shè)有延時(shí)結(jié)構(gòu)。
5.如權(quán)利要求4所述的方法，其特征在于，所述延時(shí)結(jié)構(gòu)由電阻和電容串聯(lián)接地組成。
6.一種EEPROM電路結(jié)構(gòu)，其特征在于該電路包括一讀出邏輯的自產(chǎn)生電路和若干個(gè) EEPROM單元，所述讀出邏輯的自產(chǎn)生電路包括串聯(lián)的一電容和一電阻，電容和電阻的另一 端分別接電源的高電平和低電平，或電源的低電平和高電平，在串聯(lián)的節(jié)點(diǎn)處接入一個(gè)或 多個(gè)放大器，緩沖器或反相器，所述EEPROM單元包括一 Bitcell、一 Bitcell控制邏輯和一 鎖存器或觸發(fā)器，上述出邏輯的自產(chǎn)生電路的放大器輸出端連接Bitcell控制邏輯。
7.如權(quán)利要求6所述的EEPROM電路結(jié)構(gòu)，其特征在于=Bitcell為雙柵結(jié)構(gòu)的MOS晶 體管。
8.如權(quán)利要求6或7所述的EEPROM電路結(jié)構(gòu)，其特征在于所述鎖存器為D鎖存器， 所述觸發(fā)器為D觸發(fā)器、RS觸發(fā)器、JK觸發(fā)器或T觸發(fā)器。
9.如權(quán)利要求8所述的EEPROM電路結(jié)構(gòu)，其特征在于所述鎖存器或觸發(fā)器的前端設(shè) 有延時(shí)結(jié)構(gòu)。
10.如權(quán)利要求9所述的EEPROM電路結(jié)構(gòu)，其特征在于所述延時(shí)結(jié)構(gòu)由電阻和電容 串聯(lián)接地組成。
全文摘要
本發(fā)明提供了一種芯片加電后數(shù)據(jù)自動(dòng)讀出生效的EEPROM電路設(shè)計(jì)，屬于微電子領(lǐng)域。該設(shè)計(jì)具體是，在EEPROM電路芯片加電時(shí)，通過一讀出邏輯的自產(chǎn)生電路，產(chǎn)生一讀出邏輯信號(hào)；該讀出邏輯信號(hào)輸入到EEPROM陣列中的每個(gè)EEPROM單元的Bitcell控制邏輯作為控制信號(hào)，從而將EEPROM陣列存儲(chǔ)的數(shù)據(jù)讀出，同時(shí)該讀出邏輯信號(hào)作為每個(gè)EEPROM單元的鎖存器或觸發(fā)器的時(shí)鐘信號(hào)，將從EEPROM讀出的數(shù)據(jù)放入鎖存器或觸發(fā)器陣列中存儲(chǔ)，并將EEPROM單元關(guān)閉置于低功耗狀態(tài)。本發(fā)明自行產(chǎn)生讀出時(shí)序，將數(shù)據(jù)送至其他模塊，并可控制EEPROM單元陣列進(jìn)入低功耗狀態(tài)，從而降低了PCB板上電路設(shè)計(jì)復(fù)雜度，簡化用戶界面，方便芯片使用，并降低功耗。
文檔編號(hào)G11C7/06GK101819809SQ20101014789
公開日2010年9月1日 申請(qǐng)日期2010年4月13日 優(yōu)先權(quán)日2010年4月13日
發(fā)明者張明明, 張雅聰, 楊森, 蘇衛(wèi)國, 郝一龍, 陳中建, 雷科, 高成臣, 魯文高, 黃靖清 申請(qǐng)人:北京大學(xué)