專(zhuān)利名稱(chēng)：靜態(tài)隨機(jī)存取存儲(chǔ)器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明關(guān)于一種半導(dǎo)體內(nèi)存裝置，特別是關(guān)于一種可以消除讀干擾的靜態(tài)隨機(jī)存 取存儲(chǔ)器。
背景技術(shù)：
靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)常被用于計(jì)算機(jī)系統(tǒng)中暫時(shí)存儲(chǔ)數(shù)據(jù)。只要持續(xù)有 電源提供，SRAM可保持其存儲(chǔ)狀態(tài)而不需要任何數(shù)據(jù)更新的操作。SRAM裝置包括由“單元” 組成的陣列，每個(gè)單元可存儲(chǔ)一 “位”數(shù)據(jù)。典型的SRAM單元可包括兩個(gè)交叉藕接的反相 器以及藕接反相器至兩條互補(bǔ)位線(xiàn)的兩個(gè)存取晶體管。兩個(gè)存取晶體管是由字線(xiàn)控制以選 擇讀或?qū)懖僮魉璧膯卧?。在讀取操作時(shí)，存取晶體管導(dǎo)通，以允許保留在交叉藕接的反相 器的儲(chǔ)存節(jié)點(diǎn)的電荷可通過(guò)位線(xiàn)與互補(bǔ)位線(xiàn)讀取。在寫(xiě)入操作時(shí)，存取晶體管導(dǎo)通并且位 線(xiàn)或互補(bǔ)位線(xiàn)的電壓提高至一定程度的電壓水平，以決定單元的存儲(chǔ)狀態(tài)。圖1為傳統(tǒng)的六晶體管靜態(tài)隨機(jī)存取存儲(chǔ)器的結(jié)構(gòu)圖。圖1中，傳統(tǒng)的六晶體管 靜態(tài)隨機(jī)存取存儲(chǔ)器包括PM0S晶體管P1與P2，以及NM0S晶體管Nl、N2、N3與N4。PM0S 晶體管P2的漏極藕接至NM0S晶體管N2的漏極，PM0S晶體管P1的漏極藕接至NM0S晶體 管附的漏極，NM0S晶體管N2與附的源極藕接至一互補(bǔ)電壓源，如接地或Vss，PM0S晶體 管P2的柵極與NM0S晶體管N2的柵極藕接至一儲(chǔ)存節(jié)點(diǎn)VI，儲(chǔ)存節(jié)點(diǎn)VI還藕接至PM0S晶 體管P1與NM0S晶體管m的漏極，PM0S晶體管P1的柵極與NM0S晶體管m的柵極藕接至 一儲(chǔ)存節(jié)點(diǎn)V2，該儲(chǔ)存節(jié)點(diǎn)V2還藕接至PM0S晶體管P2與NM0S晶體管N2的漏極，NM0S晶 體管N3藕接儲(chǔ)存節(jié)點(diǎn)VI至一位線(xiàn)BL，NM0S晶體管N4藕接儲(chǔ)存節(jié)點(diǎn)V2至一互補(bǔ)位線(xiàn)/BL， NM0S晶體管N3與N4的柵極都由一字線(xiàn)WL控制。在讀取SRAM內(nèi)信息的時(shí)候，字線(xiàn)WL為高 電壓，NM0S晶體管N3導(dǎo)通，儲(chǔ)存節(jié)點(diǎn)VI的電壓信息被傳送至位線(xiàn)BL，同時(shí)NM0S晶體管N4 也導(dǎo)通，儲(chǔ)存節(jié)點(diǎn)V2的電壓信息被傳送至互補(bǔ)位線(xiàn)/BL，NM0S晶體管N3和N4導(dǎo)通會(huì)形成 一定讀電流，必然引起儲(chǔ)存節(jié)點(diǎn)VI和V2的電壓出現(xiàn)相應(yīng)的波動(dòng)，若波動(dòng)過(guò)大會(huì)導(dǎo)致SRAM 原始信息被破壞，造成讀取不成功或造成致命錯(cuò)誤，這被稱(chēng)為讀干擾。為避免這種讀干擾，現(xiàn)有技術(shù)中通常采用在傳統(tǒng)的六晶體管靜態(tài)隨機(jī)存取存儲(chǔ)器 基礎(chǔ)上增加兩個(gè)NM0S晶體管(NM0S晶體管N5及N6)組成的Cascode放大器(共源共柵) 對(duì)儲(chǔ)存節(jié)點(diǎn)V2的電壓進(jìn)行緩沖，如圖2所示，WBL、/WBL以及RBL分別為為寫(xiě)位線(xiàn)、互補(bǔ)寫(xiě) 位線(xiàn)以及讀字線(xiàn)，RWL與WWL為讀字線(xiàn)與寫(xiě)字線(xiàn)。當(dāng)讀取SRAM信息時(shí)，讀字線(xiàn)RWL為高電 壓，增加的NM0S晶體管N5及N6導(dǎo)通，單元信息形成的電流只通過(guò)新增加的NM0S晶體管N5 及N6的漏極和源極而不會(huì)通過(guò)柵極進(jìn)入或流出SRAM的4個(gè)基本鎖存器M0S晶體管P1、P2、 Nl及N2，這樣確實(shí)可以消除傳統(tǒng)六晶體管靜態(tài)隨機(jī)存取存儲(chǔ)器存在的讀干擾問(wèn)題，但是這 種改進(jìn)的八晶體管靜態(tài)隨機(jī)存取存儲(chǔ)器使用晶體管較多，不利于容量擴(kuò)展和布局布線(xiàn)。綜上所述，可知先前技術(shù)的靜態(tài)隨機(jī)存取存儲(chǔ)器存在讀干擾或?yàn)榱讼x干擾使 用晶體管較多而造成不利于容量擴(kuò)展及布局布線(xiàn)的問(wèn)題，因此實(shí)有必要提出改進(jìn)的技術(shù)手 段，來(lái)解決此一問(wèn)題。

發(fā)明內(nèi)容
為克服上述現(xiàn)有技術(shù)的靜態(tài)隨機(jī)存取存儲(chǔ)器存在讀干擾以及為了消除讀干擾使 用晶體管較多而造成不利于容量擴(kuò)展及布局布線(xiàn)的缺點(diǎn)，本發(fā)明的主要目的在于提供一種 靜態(tài)隨機(jī)存取存儲(chǔ)器，其僅采用六晶體管并可以消除讀干擾的問(wèn)題，有利于容量擴(kuò)展與布 局布線(xiàn)。為達(dá)上述及其它目的，本發(fā)明一種靜態(tài)隨機(jī)存取存儲(chǔ)器，至少包含寫(xiě)控制電路模塊，藕接至一寫(xiě)位線(xiàn)與一寫(xiě)字線(xiàn)，用于控制對(duì)該靜態(tài)隨機(jī)存取存儲(chǔ) 器寫(xiě)入信息的狀態(tài)；第一反向電路，藕接于該寫(xiě)控制電路模塊，并與該寫(xiě)控制電路模塊藕接形成第一 儲(chǔ)存節(jié)點(diǎn)；第二反向電路，連接于一電壓源與一互補(bǔ)電壓源之間，并藕接至該第一儲(chǔ)存節(jié)點(diǎn)； 以及讀出緩沖電路，與該第一反向電路以及該第二反向電路共同藕接，形成第二儲(chǔ)存 節(jié)點(diǎn)，該讀出緩沖電路還分別藕接至一讀字線(xiàn)與一讀位線(xiàn)，該讀出緩沖電路用于隔離該讀 位線(xiàn)與該第二儲(chǔ)存節(jié)點(diǎn)。進(jìn)一步地，該讀出緩沖電路至少包括串聯(lián)藕接于該第二儲(chǔ)存節(jié)點(diǎn)與該互補(bǔ)電壓源 之間的第三NM0S晶體管與第四NM0S晶體管，該第三NM0S晶體管源極接于該互補(bǔ)電壓源， 該第三NM0S晶體管的柵極與該第一反向電路、第二反向電路藕接形成該第二儲(chǔ)存節(jié)點(diǎn)，該 第三NM0S晶體管的漏極與該第四NM0S晶體管的漏極藕接，該第四NM0S晶體管的源極藕接 至該讀位線(xiàn)，其柵極藕接至該讀字線(xiàn)。進(jìn)一步地，該第二反向電路至少包括一第二PM0S晶體管以及一第二NM0S晶體管， 該第二 PM0S晶體管的源極接該電壓源，該第二 PM0S晶體管的柵極與該第二 NM0S晶體管的 柵極共同藕接至該第一儲(chǔ)存節(jié)點(diǎn)，該第二PM0S晶體管的漏極與該第二NM0S晶體管的漏極、 第一 NM0S晶體管的柵極以及第三NM0S晶體管的柵極共同藕接形成該第二儲(chǔ)存節(jié)點(diǎn)。進(jìn)一步地，該寫(xiě)控制模塊至少包括一第一 PM0S晶體管，該第一 PM0S晶體管的源極 藕接至該寫(xiě)位線(xiàn)，柵極藕接至該寫(xiě)字線(xiàn)，其漏極與該第一反向電路藕接形成該第一儲(chǔ)存節(jié) 點(diǎn)o進(jìn)一步地，該第一反向電路還連接至該互補(bǔ)電壓源，其至少包括一第一 NM0S晶體 管，該第一 NM0S晶體管的漏極與該第一 PM0S晶體管的漏極藕接形成該第一儲(chǔ)存節(jié)點(diǎn)，該第 一 NM0S晶體管的源極藕接至該互補(bǔ)電壓源，該第一 NM0S晶體管的柵極與該第二反向電路 以及該第三NM0S晶體管的柵極藕接形成該第二儲(chǔ)存節(jié)點(diǎn)。進(jìn)一步地，該第一 PM0S晶體管漏電流大于該第一 NM0S晶體管漏電流。另外，本發(fā)明一種靜態(tài)隨機(jī)存取存儲(chǔ)器的寫(xiě)控制模塊還可以包括一第一 NM0S晶 體管，該第一 NM0S晶體管的源極藕接至該寫(xiě)位線(xiàn)，柵極藕接至該寫(xiě)字線(xiàn)，其漏極與該第一 反向電路藕接形成該第一儲(chǔ)存節(jié)點(diǎn)。進(jìn)一步地，該第一反向電路還可以連接至該電壓源，其至少包括一第一 PM0S晶體 管，該第一 PM0S晶體管的漏極與該第一 NM0S晶體管的漏極藕接形成該第一儲(chǔ)存節(jié)點(diǎn)，該第 一 PM0S晶體管的源極藕接至該電壓源，該第一 PM0S晶體管的柵極與該第二反向電路以及該第三NM0S晶體管的柵極藕接形成該第二儲(chǔ)存節(jié)點(diǎn)。該第一 NM0S晶體管的閾值電壓低于其他晶體管。該第一 NM0S晶體管的寬長(zhǎng)比大于該第一 PM0S晶體管的寬長(zhǎng)比。該第一 NM0S晶體管的漏電流高于第一 PM0S晶體管的漏電流。與現(xiàn)有技術(shù)相比，本發(fā)明一種靜態(tài)隨機(jī)存取存儲(chǔ)器通過(guò)利用由兩個(gè)NM0S晶體管 串聯(lián)藕接組成的讀出緩沖電路對(duì)讀位線(xiàn)和第二儲(chǔ)存節(jié)點(diǎn)進(jìn)行隔離，使得讀位線(xiàn)電位變化引 起的電流不會(huì)影響第二儲(chǔ)存節(jié)點(diǎn)的原始電壓，并通過(guò)一寫(xiě)控制電路模塊對(duì)該靜態(tài)隨機(jī)存取 存儲(chǔ)器寫(xiě)入信息的狀態(tài)進(jìn)行控制，避免了現(xiàn)有技術(shù)中存在的讀干擾，并且本發(fā)明靜態(tài)隨機(jī) 存取存儲(chǔ)器仍然為一六晶體管的靜態(tài)隨機(jī)存取存儲(chǔ)器，節(jié)省了空間，有利于容量擴(kuò)展及布 局布線(xiàn)。


圖1為現(xiàn)有技術(shù)一種六晶體管靜態(tài)隨機(jī)存取存儲(chǔ)器的電路結(jié)構(gòu)圖；圖2為現(xiàn)有技術(shù)中一種改進(jìn)的八晶體管靜態(tài)隨機(jī)存取存儲(chǔ)器的電路結(jié)構(gòu)圖；圖3為本發(fā)明一種靜態(tài)隨機(jī)存取存儲(chǔ)器之第一較佳實(shí)施例的電路結(jié)構(gòu)圖；圖4為本發(fā)明第一較佳實(shí)施例工作狀態(tài)真值表；圖5為本發(fā)明一種靜態(tài)隨機(jī)存取存儲(chǔ)器之第二較佳實(shí)施例的電路結(jié)構(gòu)圖；圖6為本發(fā)明第二較佳實(shí)施例工作狀態(tài)真值表；圖7-圖9為本發(fā)明一種靜態(tài)隨機(jī)存取存儲(chǔ)器第二較佳實(shí)施例的仿真波形。
具體實(shí)施例方式以下通過(guò)特定的具體實(shí)例并結(jié)合

本發(fā)明的實(shí)施方式，本領(lǐng)域技術(shù)人員可 由本說(shuō)明書(shū)所揭示的內(nèi)容輕易地了解本發(fā)明的其它優(yōu)點(diǎn)與功效。本發(fā)明亦可通過(guò)其它不同 的具體實(shí)例加以施行或應(yīng)用，本說(shuō)明書(shū)中的各項(xiàng)細(xì)節(jié)亦可基于不同觀(guān)點(diǎn)與應(yīng)用，在不背離 本發(fā)明的精神下進(jìn)行各種修飾與變更。圖3為本發(fā)明一種六晶體管靜態(tài)隨機(jī)存取存儲(chǔ)器第一較佳實(shí)施例的電路結(jié)構(gòu)圖。 如圖3所示，本發(fā)明一種靜態(tài)隨機(jī)存取存儲(chǔ)器包括寫(xiě)控制電路模塊101、第一反向電路102、 第二反向電路103以及讀出緩沖電路104。寫(xiě)控制電路模塊101分別藕接至一寫(xiě)位線(xiàn)WBL與 一寫(xiě)字線(xiàn)WWL，并與該第一反向電路102藕接，形成第一儲(chǔ)存節(jié)點(diǎn)VI ；第一反向電路102藕 接至該寫(xiě)控制電路模塊101與一互補(bǔ)電壓源(例如接地或Vss)之間，其與該寫(xiě)控制電路模 塊101藕接形成第一儲(chǔ)存節(jié)點(diǎn)VI，同時(shí)該第一反向電路102還與第二反向電路103以及讀 出緩沖電路104共同藕接，形成第二儲(chǔ)存節(jié)點(diǎn)V2 ；第二反向電路103連接于一電壓源(Vdd) 與該互補(bǔ)電壓源(例如接地或Vss)之間，并藕接至該第一儲(chǔ)存節(jié)點(diǎn)VI ；讀出緩沖電路104 分別藕接至一讀字線(xiàn)RWL與一讀位線(xiàn)RBL，同時(shí)，該讀出緩沖電路104還藕接至該互補(bǔ)電壓 源。在本發(fā)明第一較佳實(shí)施例中，寫(xiě)控制電路模塊101具體包括一第一 PM0S晶體管 P1，該第一 PM0S晶體管P1的源極藕接至寫(xiě)位線(xiàn)WBL，柵極藕接至寫(xiě)字線(xiàn)WWL，其漏極與第一 反向電路102藕接形成第一儲(chǔ)存節(jié)點(diǎn)VI ；第一反向電路102包括一第一 NM0S晶體管m，該 第一 NM0S晶體管m的漏極與該第一 PM0S晶體管的漏極藕接形成該第一儲(chǔ)存節(jié)點(diǎn)VI，源極藕接于一互補(bǔ)電壓源(例如接地或Vss)，其柵極與該第二反向電路103以及該讀出緩沖 電路104藕接形成第二儲(chǔ)存節(jié)點(diǎn)V2 ；第二反向電路103包括第二 PM0S晶體管P2以及第二 NM0S晶體管N2，該第二 PM0S晶體管P2的源極接一電壓源Vdd，該第二 NM0S晶體管N2的 源極接該互補(bǔ)電壓源(例如接地或Vss)，該第二 PM0S晶體管P2的柵極與該第二 NM0S晶 體管N2的柵極共同藕接至該第一儲(chǔ)存節(jié)點(diǎn)VI，同時(shí)，該第二 PM0S晶體管的漏極與該第二 NM0S晶體管N2的漏極相連于該第二儲(chǔ)存節(jié)點(diǎn)V2 ；讀出緩沖電路104包括串聯(lián)藕接于該第 二儲(chǔ)存節(jié)點(diǎn)V2以及該互補(bǔ)電壓源之間的第三NM0S晶體管N3與第四NM0S晶體管N4，該第 三NM0S晶體管N3源極接于該互補(bǔ)電壓源(例如接地或Vss)，該第三NM0S晶體管N3的柵 極與該第一 NM0S晶體管的柵極、該第二 PM0S晶體管P2的漏極以及該第二 NM0S晶體管N2 的漏極共同藕接，形成該第二儲(chǔ)存節(jié)點(diǎn)V2，該第三NM0S晶體管N3的漏極與該第四NM0S晶 體管N4的漏極藕接，該第四NM0S晶體管N4的源極藕接至讀位線(xiàn)RBL，其柵極藕接至讀字線(xiàn) RWLo在本發(fā)明第一較佳實(shí)施例中，第一 PM0S晶體管P1的寬長(zhǎng)比最好大于第一 NM0S晶 體管m的寬長(zhǎng)比，并且第一 PM0S晶體管P1的漏電流最好遠(yuǎn)大于第一 NM0S晶體管的漏電 流，這樣的好處是能保證第一儲(chǔ)存節(jié)點(diǎn)VI的電壓在待機(jī)狀態(tài)時(shí)能可靠維持高電位。本發(fā)明 利用該讀出緩沖電路104隔離讀位線(xiàn)RBL與第二儲(chǔ)存節(jié)點(diǎn)V2，這樣讀位線(xiàn)RBL電位變化引 起的電流變化不會(huì)影響第二儲(chǔ)存節(jié)點(diǎn)V2的原始電壓。本發(fā)明在讀取靜態(tài)隨機(jī)存取存儲(chǔ)器 100的信息時(shí)，讀字線(xiàn)RWL為高電壓，第三NM0S晶體管N3與第四NM0S晶體管N4導(dǎo)通，這時(shí) 單元信息形成的電流只通過(guò)該第三匪OS晶體管N3的漏極和源極與第四NM0S晶體管N4的 漏極和源極，而不會(huì)經(jīng)過(guò)N3的柵極進(jìn)入或流出基本鎖存器M0S管P2、m和N2，這樣就消除 了讀干擾；本發(fā)明在往靜態(tài)隨機(jī)存取存儲(chǔ)器寫(xiě)入信息時(shí)，讀字線(xiàn)RWL為低電平，讀位線(xiàn)RBL 為高電平，此時(shí)第四NM0S晶體管N4截止，第三NM0S晶體管N3不受讀出電路影響，對(duì)該靜 態(tài)隨機(jī)存取存儲(chǔ)器單元等效為開(kāi)路，此時(shí)靜態(tài)隨機(jī)存取存儲(chǔ)器的狀態(tài)完全由寫(xiě)字線(xiàn)WWL和 寫(xiě)位線(xiàn)WBL決定。圖4為圖3中本發(fā)明第一較佳實(shí)施例的工作狀態(tài)真值表。為使本發(fā)明較佳實(shí)施例 更清楚，以下將配合圖4對(duì)本發(fā)明較佳實(shí)施例如何進(jìn)行工作做進(jìn)一步說(shuō)明。寫(xiě)字線(xiàn)WWL為高 且寫(xiě)位線(xiàn)WBL為高關(guān)斷寫(xiě)控制電路101，讀字線(xiàn)RWL置高進(jìn)入讀出模式(Read)，讀位線(xiàn)RBL 預(yù)充電(Precharged)；讀字線(xiàn)RWL為低且讀位線(xiàn)RBL置高關(guān)斷讀出緩沖電路104，寫(xiě)字線(xiàn) WWL置低進(jìn)入寫(xiě)入模式(Write)，寫(xiě)位線(xiàn)WBL上的信息被寫(xiě)入SRAM ；讀字線(xiàn)RWL為低且讀位 線(xiàn)RBL置高關(guān)斷讀出緩沖電路104，寫(xiě)字線(xiàn)WWL為高且寫(xiě)位線(xiàn)WBL為高關(guān)斷寫(xiě)入控制電路， 此時(shí)SRAM處于保持狀態(tài)(Hold)。當(dāng)?shù)谝粌?chǔ)存節(jié)點(diǎn)VI原數(shù)據(jù)為“0”，當(dāng)前要寫(xiě)入“1”時(shí)寫(xiě)字線(xiàn)WWL為低電平，寫(xiě)位 線(xiàn)WBL為高電平，第一 PM0S晶體管P1導(dǎo)通，第一儲(chǔ)存節(jié)點(diǎn)VI電壓被快速充電而上升，由于 第一儲(chǔ)存節(jié)點(diǎn)VI接至第二匪OS晶體管N2與第二 PM0S晶體管P2的柵極，第二 PM0S晶體 管P2逐漸退出導(dǎo)通狀態(tài)，第二 NM0S晶體管N2逐漸進(jìn)入導(dǎo)通狀態(tài)，這引起第二 PM0S管P2 和第二 NM0S晶體管N2的漏極第二儲(chǔ)存節(jié)點(diǎn)V2電壓開(kāi)始下降，由于第二儲(chǔ)存節(jié)點(diǎn)V2接至 第一 NM0S晶體管附的柵極，下降的第二儲(chǔ)存節(jié)點(diǎn)V2電壓使得第一 NM0S晶體管附逐步退 出飽和導(dǎo)通狀態(tài)，其漏極電壓即第一儲(chǔ)存節(jié)點(diǎn)VI電壓進(jìn)一步上升，如此循環(huán)，正反饋使得 第一儲(chǔ)存節(jié)點(diǎn)VI電壓迅速升至高電平而第二儲(chǔ)存節(jié)點(diǎn)V2迅速降至低電平，這樣“ 1 ”就被寫(xiě)入靜態(tài)隨機(jī)存取存儲(chǔ)器100中；當(dāng)?shù)谝粌?chǔ)存節(jié)點(diǎn)VI原數(shù)據(jù)為“1”，當(dāng)前要寫(xiě)入“0”時(shí)寫(xiě)位線(xiàn)WBL為低，寫(xiě)字線(xiàn) WWL為更低電平，第一 PM0S晶體管P1導(dǎo)通，第一節(jié)點(diǎn)VI電壓被快速放電而下降，由于第一 儲(chǔ)存節(jié)點(diǎn)VI接至第二 NM0S晶體管N2和第二 PM0S晶體管P2柵極，第二 PM0S晶體管P2逐 漸進(jìn)入導(dǎo)通狀態(tài)，第二 NM0S晶體管N2逐漸退出導(dǎo)通狀態(tài)，這引起第二 PM0S晶體管P2和第 二 NM0S晶體管N2的漏極第二儲(chǔ)存節(jié)點(diǎn)V2電壓開(kāi)始上升，由于第二儲(chǔ)存節(jié)點(diǎn)V2接至第一 NM0S晶體管m的柵極，上升的第二儲(chǔ)存節(jié)點(diǎn)V2電壓使得第一 NM0S晶體管m逐步進(jìn)入飽 和導(dǎo)通狀態(tài)，其漏極電壓即第一儲(chǔ)存節(jié)點(diǎn)VI電壓進(jìn)一步下降，如此循環(huán)，正反饋使得第一 儲(chǔ)存節(jié)點(diǎn)VI電壓迅速降至低電平而第二儲(chǔ)存節(jié)點(diǎn)V2迅速升至高電平，這樣“0”就被寫(xiě)入 SRAM單元；當(dāng)?shù)谝粌?chǔ)存節(jié)點(diǎn)VI原數(shù)據(jù)為“0”，當(dāng)前要寫(xiě)入“0”時(shí)寫(xiě)位線(xiàn)WBL為低電平，寫(xiě)字 線(xiàn)WWL為更低電平，第一 PM0S管P1管導(dǎo)通，第一儲(chǔ)存節(jié)點(diǎn)VI電壓維持低電平不變，由于第 一儲(chǔ)存節(jié)點(diǎn)VI接至第二 NM0S晶體管N2和第二 PM0S晶體管P2的柵極，故第二 PM0S晶體 管P2保持導(dǎo)通狀態(tài)不變，第二 NM0S晶體管N2維持截止?fàn)顟B(tài)不變，第二 PM0S晶體管P2和 第二 NM0S晶體管N2的漏極第二儲(chǔ)存節(jié)點(diǎn)V2電壓亦維持高電平不變，由于第二儲(chǔ)存節(jié)點(diǎn) V2接至第一 NM0S晶體管m的柵極，維持不變的第二儲(chǔ)存節(jié)點(diǎn)V2電壓使得第一 NM0S晶體 管m維持飽和導(dǎo)通狀態(tài)不變，其漏極電壓即第一儲(chǔ)存節(jié)點(diǎn)VI電壓也維持低電平不變，這樣 “0”就被寫(xiě)入SRAM單元。當(dāng)?shù)谝粌?chǔ)存節(jié)點(diǎn)VI原數(shù)據(jù)為“1”，當(dāng)前要寫(xiě)入“1” 寫(xiě)位線(xiàn)WBL為高電平，寫(xiě)字線(xiàn) WWL為低電平，第一 PM0S晶體管P1管導(dǎo)通，第一儲(chǔ)存節(jié)點(diǎn)VI電壓維持高電平不變，由于第 一儲(chǔ)存節(jié)點(diǎn)VI接至第二 NM0S晶體管N2和第二 PM0S晶體管P2的柵極，故第二 PM0S晶體 管P2保持截止?fàn)顟B(tài)不變，第二 NM0S晶體管N2維持導(dǎo)通狀態(tài)不變，第二 PM0S晶體管P2和 第二 NM0S晶體管N2的漏極第二儲(chǔ)存節(jié)點(diǎn)V2電壓亦維持低電平不變，由于第二儲(chǔ)存節(jié)點(diǎn)V2 接至第一 NM0S晶體管附柵極，維持不變的第二儲(chǔ)存節(jié)點(diǎn)V2電壓使得第一 NM0S晶體管M 維持截止?fàn)顟B(tài)不變，其漏極電壓即第一儲(chǔ)存節(jié)點(diǎn)VI電壓也維持高電平不變，這樣“1”就被 寫(xiě)入SRAM單元。圖5為本發(fā)明一種六晶體管靜態(tài)隨機(jī)存取存儲(chǔ)器第二較佳實(shí)施例的電路結(jié)構(gòu)圖， 不同于第一較佳實(shí)施例的是，本發(fā)明第二較佳實(shí)施例的第一反向電路102包含第一 PM0S晶 體管P1，而寫(xiě)控制電路模塊101包含第一 NM0S晶體管N1，第一 PM0S晶體管P1的漏極和第 一 NM0S晶體管m的漏極連接在一起構(gòu)成第一儲(chǔ)存節(jié)點(diǎn)VI，該第一儲(chǔ)存節(jié)點(diǎn)VI同時(shí)接至第 二反向電路103的第二 PM0S晶體管P2的柵極和第二 NM0S晶體管N2的柵極，第一 PM0S晶 體管P1源極接電壓源，第一 NM0S晶體管m的源極接寫(xiě)位線(xiàn)WBL，第一 NM0S晶體管m的柵 極接寫(xiě)字線(xiàn)WWL，其他部分的連接完全與第一較佳實(shí)施例相同。圖6為圖5中本發(fā)明第二較佳實(shí)施例的工作狀態(tài)真值表，由于圖5所示寫(xiě)控制電 路模塊所用晶體管和本發(fā)明第一較佳實(shí)施例所示的寫(xiě)控制電路模塊所用晶體管是互補(bǔ)的， 故其寫(xiě)入控制邏輯也是互補(bǔ)的。為使本發(fā)明較佳實(shí)施例更清楚，以下將配合圖6對(duì)本發(fā)明 第二較佳實(shí)施例如何進(jìn)行工作做進(jìn)一步說(shuō)明。寫(xiě)字線(xiàn)WWL為低且寫(xiě)位線(xiàn)WBL為低關(guān)斷寫(xiě)控 制電路模塊101，讀字線(xiàn)RWL置高進(jìn)入讀出模式(Read)，讀位線(xiàn)RBL預(yù)充電(Precharged)； 讀字線(xiàn)RWL為低且讀位線(xiàn)RBL置高關(guān)斷讀出緩沖電路104，寫(xiě)字線(xiàn)WWL置高進(jìn)入寫(xiě)入模式WBL上的信息被寫(xiě)入SRAM ；讀字線(xiàn)RWL為低且讀位線(xiàn)RBL置高關(guān)斷讀出緩 沖電路104，寫(xiě)字線(xiàn)WWL為低且寫(xiě)位線(xiàn)WBL為低關(guān)斷寫(xiě)入控制電路，此時(shí)SRAM處于保持狀態(tài) (Hold)。圖7-9為圖5所示第二較佳實(shí)施例的仿真波形，仿真時(shí)設(shè)置條件如下第一 NM0S晶體管附具有較低閾值電壓Vt和大的寬長(zhǎng)比(W/L)，第一 NM0S晶體管 N1的漏電流高于第一 PM0S晶體管P1的漏電流以保證第一儲(chǔ)存節(jié)點(diǎn)VI能保持高電平“1”， 第一 NM0S晶體管m的閾值電壓Vt比其他晶體管低0. 15V，而第一 NM0S晶體管的寬長(zhǎng)比一 般大于第一 PM0S晶體管，較佳的是，第一 NM0S晶體管m的寬長(zhǎng)比為0. 3/0. 13，第一 PM0S 晶體管P1寬長(zhǎng)比為0. 15/0.2。圖7為圖5所示第二較佳實(shí)施例的仿真波形之一，該波形圖用于闡述第一存儲(chǔ)節(jié) 點(diǎn)VI初始為低電平“0”而當(dāng)前要寫(xiě)入高電平“1”的情況，橫坐標(biāo)表示時(shí)間time(ps)，縱坐 標(biāo)表示電壓Voltage (v)，寫(xiě)字線(xiàn)WWL始終為高電平，寫(xiě)位線(xiàn)WBL由低電平向高電平轉(zhuǎn)換，隨 著寫(xiě)位線(xiàn)WBL的升高，第一儲(chǔ)存節(jié)點(diǎn)VI的電壓相應(yīng)升高，在接近0. 6V附近開(kāi)始快速上升并 快速達(dá)到1.2V的高電平電壓，同時(shí)隨著寫(xiě)位線(xiàn)WBL由低電平向高電平轉(zhuǎn)換，第二儲(chǔ)存節(jié)點(diǎn) V2的電壓快速下降至0V低電平電壓。圖8為圖5所示本發(fā)明第二較佳實(shí)施例的仿真波形之一，該波形圖用于表示第 一存儲(chǔ)節(jié)點(diǎn)VI初始為高電平“1”而當(dāng)前要寫(xiě)入低電平“0”的情況，同樣橫坐標(biāo)表示時(shí)間 time (ps)，縱坐標(biāo)表示電壓Voltage (v)，寫(xiě)字線(xiàn)WWL始終為高電平，寫(xiě)位線(xiàn)WBL由高電平向 低電平轉(zhuǎn)換，隨著寫(xiě)位線(xiàn)WBL的降低，第一儲(chǔ)存節(jié)點(diǎn)VI的電壓快速下降，在接近0. 4V附近 開(kāi)始和寫(xiě)位線(xiàn)WBL等斜率下降至0V的高電平電壓，同時(shí)隨著寫(xiě)位線(xiàn)WBL由高電平向低電平 轉(zhuǎn)換，第二儲(chǔ)存節(jié)點(diǎn)V2的電壓快速上升至1. 2V的高電平電壓。圖9為圖5所示本發(fā)明第二較佳實(shí)施例的仿真波形之一，該波形圖用于表示保持 (Hold)狀態(tài)時(shí)第一存儲(chǔ)節(jié)點(diǎn)VI的狀態(tài)，橫坐標(biāo)表示時(shí)間time (ps)，縱坐標(biāo)表示VI的電壓 VI (mv)?？梢?jiàn)，在保持狀態(tài)，圖5所示的本發(fā)明第二較佳實(shí)施例的第一存儲(chǔ)節(jié)點(diǎn)VI電壓可 以保持為低電平。通過(guò)上述分析，可見(jiàn)，本發(fā)明利用讀寫(xiě)緩沖電路對(duì)讀位線(xiàn)和第二儲(chǔ)存節(jié)點(diǎn)進(jìn)行隔 離，并通過(guò)寫(xiě)控制電路模塊對(duì)寫(xiě)入信息進(jìn)行控制，使得讀位線(xiàn)電位變化引起的電流不會(huì)影 響第二儲(chǔ)存節(jié)點(diǎn)的原始電壓，消除了現(xiàn)有技術(shù)中存在的讀干擾問(wèn)題，并且本發(fā)明靜態(tài)隨機(jī) 存取存儲(chǔ)器仍然為一六晶體管的靜態(tài)隨機(jī)存取存儲(chǔ)器，節(jié)省了空間，有利于容量擴(kuò)展及布 局布線(xiàn)。上述實(shí)施例僅例示性說(shuō)明本發(fā)明的原理及其功效，而非用于限制本發(fā)明。任何本 領(lǐng)域技術(shù)人員均可在不違背本發(fā)明的精神及范疇下，對(duì)上述實(shí)施例進(jìn)行修飾與改變。因此， 本發(fā)明的權(quán)利保護(hù)范圍，應(yīng)如權(quán)利要求書(shū)所列。
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權(quán)利要求
一種靜態(tài)隨機(jī)存取存儲(chǔ)器，至少包含寫(xiě)控制電路模塊，藕接至一寫(xiě)位線(xiàn)與一寫(xiě)字線(xiàn)，用于控制對(duì)該靜態(tài)隨機(jī)存取存儲(chǔ)器寫(xiě)入信息的狀態(tài)；第一反向電路，藕接于該寫(xiě)控制電路模塊，并與該寫(xiě)控制電路模塊藕接形成第一儲(chǔ)存節(jié)點(diǎn)；第二反向電路，連接于一電壓源與一互補(bǔ)電壓源之間，并藕接至該第一儲(chǔ)存節(jié)點(diǎn)；以及讀出緩沖電路，與該第一反向電路以及該第二反向電路共同藕接，形成第二儲(chǔ)存節(jié)點(diǎn)，該讀出緩沖電路還分別藕接至一讀字線(xiàn)與一讀位線(xiàn)，該讀出緩沖電路用于隔離該讀位線(xiàn)與該第二儲(chǔ)存節(jié)點(diǎn)。
2.如權(quán)利要求1所述的靜態(tài)隨機(jī)存取存儲(chǔ)器，其特征在于，該讀出緩沖電路至少包括 串聯(lián)藕接于該第二儲(chǔ)存節(jié)點(diǎn)與該互補(bǔ)電壓源之間的第三NM0S晶體管與第四NM0S晶體管， 該第三NM0S晶體管源極接于該互補(bǔ)電壓源，該第三NM0S晶體管的柵極與該第一反向電路、 第二反向電路藕接形成該第二儲(chǔ)存節(jié)點(diǎn)，該第三NM0S晶體管的漏極與該第四NM0S晶體管 的漏極藕接，該第四NM0S晶體管的源極藕接至該讀位線(xiàn)，其柵極藕接至該讀字線(xiàn)。
3.如權(quán)利要求2所述的靜態(tài)隨機(jī)存取存儲(chǔ)器，其特征在于，該第二反向電路至少包括 一第二 PM0S晶體管以及一第二 NM0S晶體管，該第二 PM0S晶體管的源極接該電壓源，該第 二 PM0S晶體管的柵極與該第二匪OS晶體管的柵極共同藕接至該第一儲(chǔ)存節(jié)點(diǎn)，該第二 PM0S晶體管的漏極與該第二NM0S晶體管的漏極、第一NM0S晶體管的柵極以及第三NM0S晶 體管的柵極共同藕接形成該第二儲(chǔ)存節(jié)點(diǎn)。
4.如權(quán)利要求3所述的靜態(tài)隨機(jī)存取存儲(chǔ)器，其特征在于，該寫(xiě)控制模塊至少包括一 第一 PM0S晶體管，該第一 PM0S晶體管的源極藕接至該寫(xiě)位線(xiàn)，柵極藕接至該寫(xiě)字線(xiàn)，其漏 極與該第一反向電路藕接形成該第一儲(chǔ)存節(jié)點(diǎn)。
5.如權(quán)利要求4所述的靜態(tài)隨機(jī)存取存儲(chǔ)器，其特征在于，該第一反向電路還連接至 該互補(bǔ)電壓源，其至少包括一第一 NM0S晶體管，該第一 NM0S晶體管的漏極與該第一 PM0S 晶體管的漏極藕接形成該第一儲(chǔ)存節(jié)點(diǎn)，該第一 NM0S晶體管的源極藕接至該互補(bǔ)電壓源， 該第一 NM0S晶體管的柵極與該第二反向電路以及該第三NM0S晶體管的柵極藕接形成該第 二儲(chǔ)存節(jié)點(diǎn)。
6.如權(quán)利要求5所述的靜態(tài)隨機(jī)存取存儲(chǔ)器，其特征在于，該第一PM0S晶體管漏電流 大于該第一 NM0S晶體管漏電流。
7.如權(quán)利要求3所述的靜態(tài)隨機(jī)存取存儲(chǔ)器，其特征在于，該寫(xiě)控制模塊至少包括一 第一 NM0S晶體管，該第一 NM0S晶體管的源極藕接至該寫(xiě)位線(xiàn)，柵極藕接至該寫(xiě)字線(xiàn)，其漏 極與該第一反向電路藕接形成該第一儲(chǔ)存節(jié)點(diǎn)。
8.如權(quán)利要求7所述的靜態(tài)隨機(jī)存取存儲(chǔ)器，其特征在于，該第一反向電路還連接至 該電壓源，其至少包括一第一 PM0S晶體管，該第一 PM0S晶體管的漏極與該第一 NM0S晶體 管的漏極藕接形成該第一儲(chǔ)存節(jié)點(diǎn)，該第一 PM0S晶體管的源極藕接至該電壓源，該第一 PM0S晶體管的柵極與該第二反向電路以及該第三NM0S晶體管的柵極藕接形成該第二儲(chǔ)存 節(jié)點(diǎn)。
9.如權(quán)利要求8所述的靜態(tài)隨機(jī)存取存儲(chǔ)器，其特征在于，該第一NM0S晶體管的閾值 電壓低于其他晶體管。
10.如權(quán)利要求9所述的靜態(tài)隨機(jī)存取存儲(chǔ)器，其特征在于，該第一NM0S晶體管的寬長(zhǎng) 比大于該第一 PM0S晶體管的寬長(zhǎng)比。
11.如權(quán)利要求9所述的靜態(tài)隨機(jī)存取存儲(chǔ)器，其特征在于，該第一NM0S晶體管的漏電 流高于第一 PM0S晶體管的漏電流。
全文摘要
本發(fā)明公開(kāi)一種靜態(tài)隨機(jī)存取存儲(chǔ)器，包含用于控制該靜態(tài)隨機(jī)存取存儲(chǔ)器的寫(xiě)控制電路模塊；藕接于該寫(xiě)控制電路模塊并與該寫(xiě)控制電路模塊藕接形成第一儲(chǔ)存節(jié)點(diǎn)的第一反向電路；連接于一電壓源與該互補(bǔ)電壓源之間的第二反向電路；以及藕接至一讀字線(xiàn)與一讀位線(xiàn)并與該第一反向電路以及該第二反向電路共同藕接形成第二儲(chǔ)存節(jié)點(diǎn)的讀出緩沖電路；本發(fā)明通過(guò)利用讀出緩沖電路對(duì)該讀位線(xiàn)和該第二儲(chǔ)存節(jié)點(diǎn)進(jìn)行隔離，并通過(guò)該寫(xiě)控制電路模塊對(duì)該靜態(tài)隨機(jī)存取存儲(chǔ)器寫(xiě)入信息的狀態(tài)進(jìn)行控制，解決了現(xiàn)有技術(shù)中存在的讀干擾問(wèn)題。
文檔編號(hào)G11C11/419GK101877243SQ20101015370
公開(kāi)日2010年11月3日 申請(qǐng)日期2010年4月22日 優(yōu)先權(quán)日2010年4月22日
發(fā)明者胡劍 申請(qǐng)人:上海宏力半導(dǎo)體制造有限公司