專利名稱：半導體集成電路和用于半導體集成電路的測試方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導體集成電路，并且具體地，涉及用于半導體集成電路的轉(zhuǎn)換 延遲故障測試。
背景技術(shù)：
由于邏輯電路的信號線上的信號傳輸延遲增加，出現(xiàn)了轉(zhuǎn)換延遲故障。轉(zhuǎn)換延遲 故障測試是其中具有不同地改變的邏輯值的測試圖案(pattern)被輸入到測試目標電路 以檢查在測試目標電路中是否已經(jīng)出現(xiàn)轉(zhuǎn)換延遲故障的測試。近年來，隨著半導體器件的 規(guī)模的增加，被包括在半導體器件中的隨機存取存儲器(RAM)的容量正在增加。伴隨RAM的 容量中的增加，要在用于RAM的轉(zhuǎn)換延遲故障測試中測試的輸入/輸出路徑也在增加。因 此，需要一種能夠在短時間內(nèi)容易地設(shè)置RAM的地址端子的技術(shù)。專利文獻1公布一種半導體集成電路，通過使用掃描測試方案，該半導體集成電 路能夠容易地執(zhí)行對在存儲器的外圍中的邏輯電路的測試或者存儲器和邏輯電路之間的 路徑的測試。參考圖1，下面將會描述專利文獻1中的半導體集成電路。圖1是示出在專利文 獻1中的半導體集成電路10的構(gòu)造的圖。半導體集成電路10包括測試電路12、邏輯電路 14、測試電路16、存儲器18、邏輯電路20、以及測試電路22。測試電路16包括用于來自于邏輯電路14的輸出信號，即，數(shù)據(jù)輸入信號DI [3 0]、 地址信號輸入ADDR[3:0]、以及諸如芯片選擇信號CSN和寫入信號WRN這樣的控制信號的多 路復用器MUX15至MUX20。應注意的是，盡管分別提供四個多路復用器和兩個多路復用器作 為多路復用器MUX19和MUX20，但是為了附圖的簡化，為每一個示出一個多路復用器。多路復用器MUX15至MUX20均具有被提供來自于邏輯電路14的輸出信號的輸入 端子0。多路復用器MUX15具有被提供掃描輸入信號SCANIN3的輸入端子1，并且多路復 用器MUX16至MUX18均具有被提供來自于存儲器18的數(shù)據(jù)輸出信號DO[3:1]的輸入端子 1。多路復用器MUX19和MUX20均具有被連接至接地的輸入端子1。多路復用器MUX15至 MUX18均具有被共同地提供掃描使能信號SCAN_EN的選擇輸入端子，并且多路復用器MUX19 和MUX20均具有被共同地提供掃描測試信號SCAN_TEST的選擇輸入端子。來自于多路復用器MUX15至MUX20的輸出信號被提供給用于數(shù)據(jù)輸入信號 DI [3:0]的輸入端子、用于地址信號輸入ADDR[3:0]的輸入端子、以及用于控制信號的輸入 端子。來自于存儲器18的數(shù)據(jù)輸出信號D0
被輸出作為掃描輸出信號SCAN0UT3。上面的專利文獻1的半導體集成電路10如下進行操作。在正常操作時，掃描測試 信號SCANjEST和掃描使能信號SCAN_EN都被設(shè)置在低電平“L”。因此，被提供給它們的輸 入端子0的信號，即，數(shù)據(jù)輸入信號DI [3 0]、地址信號ADDR[3:0]、以及控制信號被從多路 復用器MUX15至MUX20輸出。在測試操作時，掃描測試信號SCAN_TEST被設(shè)置為高電平“H”。被提供給它們的輸 入端子1的信號，即，低電平被從多路復用器MUX19和MUX20輸出。因此，被提供給存儲器
618的地址信號ADDR[3:0]被固定為“0000 ( 二進制數(shù))”，并且控制信號都被固定在使能狀 態(tài)。在這樣的情況下，在存儲器18中，被提供給輸入端子的數(shù)據(jù)輸入信號DI[3:0]與時鐘 信號CLK同步地被寫入作為“0000 ( 二進制數(shù))，，的地址中的數(shù)據(jù)。而且，被寫入存儲器的 “0000( 二進制數(shù))，，的地址中的數(shù)據(jù)從用于數(shù)據(jù)輸出信號D0[3:0]的輸出端子照原樣被輸 出。即，存儲器18以與觸發(fā)器相類似的方式進行操作。因此，測試電路16和存儲器18形 成掃描鏈。由測試電路16和存儲器18形成的掃描鏈能夠被用作用于觀察來自于邏輯電路14 的輸出信號的觀察掃描鏈，并且還能夠被用作用于在預定的狀態(tài)下設(shè)置到邏輯20的輸入 信號的控制掃描鏈。根據(jù)專利文獻1的半導體集成電路，通過測試電路16固定被提供給存儲器的地址 信號以指定在測試操作時的預定的地址，使得與時鐘信號同步地將數(shù)據(jù)寫入存儲器的指定 地址中，并且用于存儲器的指定地址中的數(shù)據(jù)位中的每一個的電路被用作觸發(fā)器以形成掃 描鏈。因此，與傳統(tǒng)的各種方案相比較，能夠在具有較小的經(jīng)費的電路構(gòu)造中執(zhí)行對存儲器 的外圍中的邏輯電路的測試。引用列表專利文獻1 JP 2004-279310A

發(fā)明內(nèi)容
然而，在專利文獻1的半導體集成電路10中，不能夠?qū)倪壿嬰娐?4到存儲器18 的地址信號ADDR[3:0]的路徑執(zhí)行測試。半導體集成電路10具有下述構(gòu)造，其中，通過多 路復用器MUX19固定存儲器18的地址信號ADDR[3:0]，從而提高對存儲器18中的數(shù)據(jù)輸入 信號DI[3:0]的測試的簡易。在這里，測試的簡易表示通過使用測試圖案生成工具等等生 成測試圖案的簡易的程度。由于多路復用器MUX19的選擇控制端子在測試操作時始終被提 供有“1”的SCAN_TEST信號，所以從輸入端子0到多路復用器MUX19的輸出端子的路徑從 來沒有被激活。即，因為從邏輯電路14到存儲器18的用于地址信號ADDR[3:0]的輸入端 子的路徑邏輯上被斷開，所以從邏輯電路14提供的信號僅傳播到多路復用器MUX19，并且 “0”或者“1”的值不能夠被傳播到存儲器18的地址端子。此外，在專利文獻1的半導體集成電路10中，描述在測試操作時通過使用XOR電 路計算地址信號ADDR[3:0]和數(shù)據(jù)輸入信號DI [3:0]的異或能夠以時分的方式測試地址信 號ADDR[3:0]和數(shù)據(jù)信號DI[3:0]。然而，在這樣的情況下，由于多路復用器MUX19不能夠 將從邏輯電路14提供的“0”或者“1”的值傳遞到多路復用器MUX19的輸出，所以XOR電路 必須被插入在邏輯電路14和多路復用器MUX19之間。因此，對多路復用器MUX19和存儲器 18的地址信號ADDR[3:0]的輸入端子之間的路徑不能夠執(zhí)行RAM轉(zhuǎn)換延遲測試。因此，本發(fā)明提供了一種半導體集成電路，其中，能夠執(zhí)行從邏輯電路到RAM的地 址端子的轉(zhuǎn)換延遲故障測試。在本發(fā)明的方面中，半導體集成電路包括存儲器；邏輯電路，該邏輯電路被構(gòu)造 為輸出用于存儲器的地址的地址信號；以及地址控制電路，該地址控制電路與存儲器的地 址端子和邏輯電路相連接，并且被構(gòu)造為接收測試信號以基于測試信號將來自于邏輯電路 的地址信號和具有預置的邏輯值的輸出信號中的一個輸出到存儲器的地址端子。測試信號
7指示其中不執(zhí)行轉(zhuǎn)換延遲故障測試的用戶模式和其中對從邏輯電路到存儲器的地址端子 的路徑執(zhí)行轉(zhuǎn)換延遲故障測試的測試模式中的一個。在本發(fā)明的另一方面中，通過下述來實現(xiàn)半導體集成電路的測試方法，S卩接收來 自于邏輯電路的用于存儲器的地址的地址信號、具有預置的邏輯值的輸出信號以及測試信 號；基于測試信號選擇地址信號和輸出信號中的一個；并且將所選擇的信號輸出到存儲器 的地址端子。測試信號指示其中不執(zhí)行轉(zhuǎn)換延遲故障測試的用戶模式和其中對從邏輯電路 到存儲器的地址端子的路徑執(zhí)行轉(zhuǎn)換延遲故障測試的測試模式中的一個。在用戶模式下選 擇地址信號，并且在測試模式下選擇輸出信號。根據(jù)本發(fā)明，當在包括RAM的半導體集成電路中執(zhí)行轉(zhuǎn)換延遲故障測試時，來自 于在繼RAM之后的級中布置的邏輯電路的輸出能夠被傳播到RAM的地址端子。因此，能夠 執(zhí)行從邏輯電路到RAM的地址端子的轉(zhuǎn)換延遲故障測試。


結(jié)合附圖，根據(jù)某些實施例的以下描述，本發(fā)明的以上和其它目標、優(yōu)點和特征將 更加明顯，其中圖1是傳統(tǒng)的半導體集成電路的構(gòu)造的圖；圖2是示出根據(jù)本發(fā)明的第一實施例的半導體集成電路的構(gòu)造的框圖；圖3是第一實施例的半導體控制電路中的地址控制電路的真值表的示例的圖；圖4是示出根據(jù)本發(fā)明的第二實施例的半導體集成電路的構(gòu)造的框圖；圖5是示出根據(jù)本發(fā)明的第三實施例的半導體集成電路的構(gòu)造的框圖；圖6是第三實施例的半導體集成電路中的地址控制電路的真值表的示例；圖7是示出根據(jù)本發(fā)明的第四實施例的半導體集成電路的構(gòu)造的框圖；圖8是示出根據(jù)本發(fā)明的第五實施例的半導體集成電路的構(gòu)造的框圖；圖9是第五實施例的半導體集成電路中的地址控制電路的真值表的示例的圖；以 及圖10是示出根據(jù)本發(fā)明的第六實施例的半導體集成電路的構(gòu)造的框圖。
具體實施例方式在下文中，將會參考附圖詳細地描述根據(jù)本發(fā)明的半導體集成電路。[第一實施例]首先，將會描述根據(jù)本發(fā)明的第一實施例的半導體集成電路。首先，將會描述根據(jù)本發(fā)明的半導體集成電路的構(gòu)造。圖2是示出本實施例中的 半導體集成電路的構(gòu)造的框圖。應注意的是，用于轉(zhuǎn)換延遲故障測試的掃描鏈構(gòu)造和掃描 使能端子不直接地涉及本發(fā)明并且因此在下面的描述中省略它們的描述。本實施例中的半導體集成電路包括隨機存取存儲器(RAM) 100、用于RAM 100的地 址控制電路200、邏輯電路300、掃描觸發(fā)器501和502、以及AND門(與門)400。RAM 100具有數(shù)據(jù)輸入信號端子DUO]、地址信號端子ADDR[3:0]以及數(shù)據(jù)輸出 信號端子DO W]。數(shù)據(jù)輸入信號端子DI
被連接至邏輯電路300以接收來自于邏輯電路 300的輸出。地址信號端子ADDR[3:0]被連接至地址控制電路200的輸出端子OUT以接收來自于地址控制電路200的輸出。數(shù)據(jù)輸出信號端子D0
被連接至后級中的處理單元 (未示出)以輸出RAM 100的輸出數(shù)據(jù)。在這里，盡管為了描述的簡化沒有示出，但是實際 上RAM 100包括更多的數(shù)據(jù)輸入信號端子DI和數(shù)據(jù)輸出信號端子DO。而且，地址信號端子 ADDR[3:0]總共包括四個端子，但是在附圖中沒有示出這些端子。在下文中，地址信號端子 ADDR[3 0]被統(tǒng)稱為地址端子。掃描觸發(fā)器501和掃描觸發(fā)器502構(gòu)造用于執(zhí)行轉(zhuǎn)換延遲故障測試的掃描鏈。如 上所述，在圖2中省略了本實施例中的半導體集成電路的掃描使能端子和掃描鏈構(gòu)造。掃 描觸發(fā)器501的輸入D和掃描觸發(fā)器502的輸入D被連接至前級中的電路(未示出)。掃 描觸發(fā)器501的時鐘輸入和掃描觸發(fā)器502的時鐘輸入被連接至用于時鐘信號Clock的處 理單元(未示出)。掃描觸發(fā)器501的輸出Q和掃描觸發(fā)器502的輸出Q被連接至邏輯電 路 300。邏輯電路300概念上表示本實施例中的半導體集成電路內(nèi)部的邏輯電路。邏輯電 路300處理接收到的掃描觸發(fā)器501和502的輸出Q以輸出信號。來自于邏輯電路300的 輸出被連接至RAM 100的數(shù)據(jù)輸入信號端子DI
和地址控制電路200的輸入IN?；谛盘朣CAN_TEST和信號REN，AND門400輸出信號RAMSEQ_En。AND門400的 輸入A被連接至前級的處理單元(未示出)以接收信號SCAN_TEST。AND門400的輸入B 被連接至前級中的處理單元(未示出)以接收信號REN。來自于AND門400的輸出被連接 至地址控制電路200以輸出信號RAMSEQ_En。地址控制電路200包括AND門201、NAND (與非)門202、以及掃描觸發(fā)器203。AND 門201的輸入A接收來自于邏輯電路300的輸出作為地址控制電路200的輸入IN。AND門 201的輸入B接收來自于NAND門202的輸出。來自于AND門201的輸出經(jīng)由地址控制電路 200的輸出OUT被連接至RAM 100的地址信號端子ADDR[3 0]。NAND門202的輸入A被連接 至掃描觸發(fā)器203的輸出Q。NAND門202的輸入B接收來自于AND門400的信號RAMSEQ_ En。掃描觸發(fā)器203接收來自于處理單元(未示出)的時鐘信號Clock。掃描觸發(fā)器203 的數(shù)據(jù)輸入D被連接至掃描觸發(fā)器203的輸出Q。在這里，通過附圖中省略的掃描鏈來設(shè)置 掃描觸發(fā)器203的初始值。接下來，將會描述本發(fā)明的半導體集成電路的操作方法。圖3是示出本發(fā)明的半 導體控制電路中的地址控制電路200的真值表的示例的圖。本實施例的半導體集成電路具有用戶模式和測試模式，在這些模式之間切換操 作。在用戶模式下，電路根據(jù)用戶定義的電路規(guī)范進行操作，并且被合并在半導體集成電路 中的測試電路不操作。在測試模式下，被合并在半導體集成電路中的DFT(可測性設(shè)計)電 路進行操作并且電路操作以生成測試圖案。在用戶模式下，地址控制電路200接收要被提供給輸入IN的邏輯值以輸出作為地 址控制電路200的輸出OUT。另一方面，在測試模式下，地址控制電路200能夠?qū)⑦壿嬛倒?定為定值作為地址控制電路200的輸出0UT，并且還能夠接收要被提供給輸入IN的邏輯值 以輸出作為地址控制電路200的輸出OUT。在本實施例中，地址控制電路200將信號RAMSEQ_En設(shè)置為“0”的邏輯值以進入 用戶模式?；诒惶峁┙oAND門400的REN信號的邏輯值和信號SCAN_TEST的邏輯值控制 信號RAMSEQ_En。NAND門202在其輸入B處接收“0”的邏輯值作為信號RAMSEQ_En。在這里，當將“1”或者“0”的邏輯值從掃描觸發(fā)器203的輸出Q提供到NAND門202的輸入A時， 來自于NAND門202的輸出具有“1”的邏輯值。因此，基于要被提供給AND門201的輸入A 的邏輯值確定來自于AND門201的輸出。AND門201的輸入A被連接至地址控制電路200 的輸入IN。AND門201在輸入A處經(jīng)由地址控制電路200的輸入IN接收來自于邏輯電路 300的輸出信號，并且輸出來自于邏輯電路300的輸出信號的邏輯值作為地址控制電路200 的輸出OUT。通過此，地址控制電路200能夠?qū)碜杂谶壿嬰娐?00的輸出傳輸?shù)絉AM 100 的地址信號端子ADDR[3:0]。在這里，在用戶模式下，不管來自于掃描觸發(fā)器203的輸出具 有“0”還是“1”的邏輯值，地址控制電路200能夠?qū)碜杂谶壿嬰娐?00的輸出傳輸?shù)絉AM 100中的地址信號ADDR[3:0]的輸入端子。另一方面，在本實施例中，地址控制電路200通過將信號RAMSEQ_En設(shè)置為“1”的 邏輯值而進入測試模式。基于被提供給AND門400的信號SCAN_TEST和信號REN的邏輯 值控制信號RAMSEQ_En。NAND門202在輸入B處接收“ 1，，的邏輯值。在這里，當將“ 1，，的 邏輯值從掃描觸發(fā)器的輸出Q提供給NAND門202的輸入A時，來自于NAND門202的輸出 獲得“0”的邏輯值。因此，不管AND門201的輸入A，基于“0”的邏輯值確定來自于AND門 201的輸出。通過此，地址控制電路200能夠?qū)ⅰ?”的邏輯值傳輸?shù)絉AM100的地址信號端 子ADDR[3:0]。而且，在測試模式下，當將“0”的邏輯值從掃描觸發(fā)器203的輸出Q提供到 NAND門202的輸入A時，來自于NAND門202的輸出獲得“ 1 ”的邏輯值。因此，根據(jù)被提供 給AND門201的輸入A的邏輯值來確定來自于AND門201的輸出。AND門201的輸入A被 連接至地址控制電路200的輸入IN。因此，地址控制電路200能夠?qū)碜杂谶壿嬰娐?00 的輸出傳輸?shù)絉AM 100的地址信號端子ADDR[3:0]。應注意的是，即使當AND門201變成 OR門并且NAND門202變成AND門時，地址控制電路200能夠?qū)崿F(xiàn)與上述相類似的效果。這樣，根據(jù)本實施例中的半導體集成電路，地址控制電路200中的掃描觸發(fā)器203 的輸出Q被設(shè)置為“0”的邏輯值。通過此，即使在測試模式下，從地址控制電路200中的輸 入IN到輸出OUT的路徑能夠被激活。因此，來自于邏輯電路300的輸出能夠被傳輸?shù)絉AM 100的地址信號端子ADDR [3:0],并且能夠?qū)倪壿嬰娐?00到地址信號端子ADDR [3 0]的 路徑執(zhí)行轉(zhuǎn)換延遲故障測試。[第二實施例]接下來，將會描述根據(jù)本發(fā)明的第二實施例的半導體集成電路。首先，將會描述本 實施例中的半導體集成電路的構(gòu)造。圖4是第二實施例中的半導體集成電路的構(gòu)造的圖。 應注意的是，在本發(fā)明的操作中沒有涉及用于轉(zhuǎn)換延遲故障測試的掃描鏈構(gòu)造和掃描使能 端子，并且因此在下面的描述中省略了它們的描述。本實施例中的半導體集成電路幾乎類 似于第一實施例中的半導體集成電路。因此，省略了與第一實施例中相同的部分的描述，并 且將會主要地描述不同于第一實施例中的部分。本實施例中的半導體集成電路能夠執(zhí)行第一實施例的半導體集成電路中的轉(zhuǎn)換 延遲故障測試之外的固定故障測試。在這里，固定故障是其中不管被提供給電路的測試方 案而固定輸出值的故障。固定故障測試是用于檢查在目標電路中是否已經(jīng)出現(xiàn)固定故障的 測試。像在第一實施例中一樣，本實施例中的半導體集成電路包括隨機存取存儲器 (RAM) 100、用于RAM 100的地址控制電路200、邏輯電路300、掃描觸發(fā)器501和502、以及
10AND門400。本實施例的半導體集成電路在地址控制電路200的構(gòu)造中不同于第一實施例 的半導體集成電路。因此，省略了除了地址控制電路200之外的組件的構(gòu)造的描述。本實施例的地址控制電路200包括AND門201、NAND門202、掃描觸發(fā)器203、以及 多路復用器204。來自于AND門201的輸出被連接至地址控制電路200的輸出OUT。AND門 201的輸入A被連接至地址控制電路200的輸入IN。AND門201的輸入B被連接至來自于 NAND門202的輸出。NAND門202的輸入A被連接至掃描觸發(fā)器203的輸出Q。NAND門202 的輸入B被連接至地址控制電路200的信號RAMSEQ_En。掃描觸發(fā)器203的時鐘輸入被連 接至地址控制電路200的時鐘輸入Clock。掃描觸發(fā)器203的數(shù)據(jù)輸入D被連接至來自于 多路復用器204的輸出。多路復用器204的輸入1被連接至掃描觸發(fā)器203的輸出Q。多 路復用器204的輸入2被連接至地址控制電路200的輸入IN。多路復用器204的選擇控制 輸入被連接至地址控制電路200的信號RAMSEQ_En。在本實施例中，掃描觸發(fā)器203還用作用于固定故障測試的觀察掃描觸發(fā)器。在 本實施例中，通過添加多路復用器204，確保從地址控制電路200的輸入IN到掃描觸發(fā)器 203的數(shù)據(jù)輸入D的路徑。接下來，將會描述本實施例的半導體集成電路的操作方法。將會基于圖3中所示 的真值表描述本實施例中的地址控制電路200的操作。然而，本實施例中的半導體集成電 路在構(gòu)造中不同于第一實施例，并且因此它的操作方法是不同的。因此，主要描述不同于第 一實施例的部分。多路復用器204根據(jù)信號RAMSEQ_En的邏輯值確定輸入1或者輸入2作為輸出。 在本實施例中，當執(zhí)行轉(zhuǎn)換延遲故障測試時，信號RAMSEQ_En的邏輯值被設(shè)置為“ 1 ”。當信 號RAMSEQ_En具有“ 1 ”的邏輯值時，多路復用器204選擇輸入1作為輸出。多路復用器204 的輸入1被連接至掃描觸發(fā)器203的輸出D。在這樣的情況下，操作與第一實施例的地址控 制電路200的相類似。另一方面，當執(zhí)行固定故障測試時，信號RAMSEQ_En的邏輯值被設(shè)置為“0”。當信 號RAMSEQ_En具有“0”的邏輯值時，多路復用器204選擇輸入0作為輸出信號。多路復用器 204的輸入0被連接至地址控制電路200的輸入IN。通過此，經(jīng)由多路復用器204的輸入 0從地址控制電路200的輸入IN到掃描觸發(fā)器203的路徑被激活。因此，掃描觸發(fā)器203 在數(shù)據(jù)輸入D處經(jīng)由地址控制電路200的輸入IN接收從邏輯電路300輸出的輸出信號，并 且掃描觸發(fā)器203能夠被用作固定故障測試中的觀察掃描觸發(fā)器。這樣，根據(jù)本實施例中的半導體集成電路，基于具有“1”的邏輯值的信號RAMSEQ_ En能夠執(zhí)行轉(zhuǎn)換延遲故障測試。而且，當?shù)刂房刂齐娐?00中的掃描觸發(fā)器203的輸出Q 被設(shè)置為“0”的邏輯值時，即使在測試模式下，從地址控制電路200中的輸入IN到輸出OUT 的路徑也能夠被激活。因此，來自于邏輯電路300的輸出能夠被傳輸?shù)絉AM 100的地址信 號端子ADDR [3:0],并且能夠?qū)倪壿嬰娐?00到地址信號端子ADDR [3 0]的路徑執(zhí)行轉(zhuǎn)換 延遲故障測試。而且，根據(jù)本實施例中的半導體集成電路，基于具有“0”的邏輯值的信號RAMSEQ_ En能夠執(zhí)行固定故障測試。在這樣的情況下，掃描觸發(fā)器203能夠被用作用于固定故障測 試的觀察掃描觸發(fā)器。通過此，沒有要求地址控制電路200另外包括單獨的用于固定故障 測試的觀察掃描觸發(fā)器，從而能夠避免復雜的互連。
[第三實施例]接下來，將會描述根據(jù)本發(fā)明的第三實施例的半導體集成電路。首先，將會描述本實施例中的半導體集成電路的構(gòu)造。圖5是示出本實施例中的 半導體集成電路的構(gòu)造的框圖。應注意的是，在本發(fā)明的操作中沒有涉及用于轉(zhuǎn)換延遲故 障測試的掃描鏈構(gòu)造和掃描使能端子，并且因此在下面的描述中省略了它們的描述。本實 施例中的半導體集成電路幾乎類似于第一實施例中的半導體集成電路。因此，省略了與第 一實施例中的相同的部分的描述，并且主要描述不同于第一實施例中的部分。本實施例中的半導體集成電路包括隨機存取存儲器(RAM) 100、用于RAM 100的地 址控制電路200、邏輯電路300、掃描觸發(fā)器501和502、以及AND門400。本實施例的半導 體集成電路在地址控制電路200的構(gòu)造中不同于第一實施例。因此，在此不描述除了地址 控制電路200之外的組件的構(gòu)造。本實施例的地址控制電路200包括多路復用器210、AND門211、以及掃描觸發(fā)器 212和213。多路復用器210的輸入0被連接至地址控制電路200的輸入IN。多路復用器 210的輸入1被連接至掃描觸發(fā)器212的輸出Q。來自于多路復用器210的輸出被連接至地 址控制電路200的輸出OUT。多路復用器210的選擇控制輸入被連接至來自于AND門211 的輸出。即，基于來自于AND門211的輸出，多路復用器210選擇經(jīng)由地址控制電路200的 輸入IN要被提供給輸入0的來自于邏輯電路300的輸出和要被提供給輸入1的掃描觸發(fā)器 212的輸出Q中的任意一個。AND門211的輸入A被連接至掃描觸發(fā)器213的輸出Q。AND 門211的輸入B被連接至地址控制電路200的信號RAMSEQ_En。掃描觸發(fā)器212的數(shù)據(jù)輸 入D被連接至掃描觸發(fā)器212的輸出Q。掃描觸發(fā)器212的時鐘輸入被連接至地址控制電 路200的時鐘輸入Clock。掃描觸發(fā)器213的數(shù)據(jù)輸入D被連接至掃描觸發(fā)器213的輸出 Q0掃描觸發(fā)器213的時鐘輸入被連接至地址控制電路200的時鐘輸入Clock。接下來，將會描述本實施例的半導體集成電路的操作方法。圖6是示出本實施例 的半導體集成電路中的地址控制電路200的真值表的示例的圖。與在第一實施例中一樣，本實施例的半導體集成電路具有用戶模式和測試模式并 且在這些模式之間切換操作。在用戶模式下，地址控制電路200輸出要被提供給輸入IN的 邏輯值作為地址控制電路200的輸出OUT。另一方面，在測試模式下，地址控制電路200能 夠?qū)⒌刂房刂齐娐?00的輸出OUT的邏輯值固定為定值，并且還能夠輸出要被提供給輸入 IN的邏輯值作為地址控制電路200的輸出OUT。圖6示出地址控制電路200的真值表的示例。在本實施例中，地址控制電路200 將信號RAMSEQ_En設(shè)置為“0”的邏輯值以進入用戶模式。基于被提供給AND門400的信號 SCAN_TEST的和信號REN的邏輯值控制信號RAMSEQ_En。AND門211在其輸入B處接收具 有“0”的邏輯值的信號RAMSEQ_En。在這里，即使掃描觸發(fā)器213將來自于輸出Q的邏輯 值“1”或者“0”中的任意一個提供給AND門211的輸入A，來自于AND門211的輸出也具 有“0”的邏輯值。在這樣的情況下，多路復用器210選擇到輸入0的輸入作為輸出。因此， 根據(jù)被提供給輸入0的邏輯值確定來自于多路復用器210的輸出。多路復用器210的輸入 0被連接至地址控制電路200的輸入IN。多路復用器210在其輸入0處經(jīng)由地址控制電路 200的輸IN接收來自于邏輯電路300的輸出信號，并且輸出來自于邏輯電路300的輸出信 號的邏輯值作為地址控制電路200的輸出OUT。通過此，地址控制電路200能夠?qū)碜杂谶壿嬰娐?00的輸出傳輸?shù)絉AM 100的地址信號端子ADDR[3:0]。在這里，在用戶模式下，不 管來自于掃描觸發(fā)器213的輸出具有“0”還是“1”的邏輯值，地址控制電路200能夠?qū)?自于邏輯電路300的輸出傳輸?shù)絉AM 100的地址信號端子ADDR[3:0]。另一方面，在本實施例中，地址控制電路200通過將信號RAMSEQ_En設(shè)置為“1”的 邏輯值進入測試模式。基于被提供給AND門400的信號SCAN_TEST的和信號REN的邏輯值 控制信號RAMSEQ_En。AND門211在輸入B處接收“ 1”的邏輯值。在這樣的情況下，當將 “1”的邏輯值從掃描觸發(fā)器213的輸出Q提供到AND門211的輸入A時，來自于AND門211 的輸出具有“1”的邏輯值。在這樣的情況下，多路復用器210選擇輸入1作為輸出。因此， 根據(jù)被提供給輸入1的邏輯值確定來自于多路復用器210的輸出。多路復用器210的輸入 1被連接至掃描觸發(fā)器212的輸出Q。在這里，當“1”的邏輯值或者“0”的邏輯值被從掃描 觸發(fā)器212的輸出Q提供到多路復用器1的輸入1時，不管被提供給輸入IN的邏輯值，地 址控制電路200的輸出OUT被固定為掃描觸發(fā)器212的輸出Q。而且，當“0”的邏輯值被從掃描觸發(fā)器213的輸出Q提供到AND門211的輸入A 時，來自于AND門211的輸出具有“0”的邏輯值。在這樣的情況下，多路復用器210選擇輸 入0作為輸出。多路復用器210的輸入0被連接至地址控制電路200的輸入IN。多路復用 器210在其輸入0處經(jīng)由地址控制電路200的輸入IN接收來自于邏輯電路300的輸出信 號，并且輸出來自于邏輯電路300的輸出信號的邏輯值作為地址控制電路200的輸出OUT。 通過此，地址控制電路200能夠?qū)碜杂谶壿嬰娐?00的輸出傳輸?shù)絉AM 100的地址信號 端子 ADDR [3:0]。這樣，根據(jù)本實施例的半導體集成電路，當?shù)刂房刂齐娐?00中的掃描觸發(fā)器213 的輸出Q被設(shè)置為“0”的邏輯值時，甚至在測試模式下在地址控制電路200中從輸入IN到 輸出OUT的路徑能夠被激活。因此，來自于邏輯電路300的輸出能夠被傳輸?shù)絉AM 100的 地址信號端子ADDR [3:0],并且能夠?qū)倪壿嬰娐?00到地址信號端子ADDR [3 0]的路徑執(zhí) 行轉(zhuǎn)換延遲故障測試。此外，根據(jù)本實施例中的半導體集成電路，地址控制電路200能夠基于掃描觸發(fā) 器212的輸出Q確定要被提供給RAM 100的地址信號端子ADDR[3:0]的邏輯值。因此，即 使當要被提供的邏輯值被更改時，也不需要更改地址控制電路200的構(gòu)造，從而抑制設(shè)計 周轉(zhuǎn)時間(TAT)的增加。[第四實施例]接下來，將會描述根據(jù)本發(fā)明的第四實施例的半導體集成電路。首先，將會描述本實施例中的半導體集成電路的構(gòu)造。圖7是示出本實施例中的 半導體集成電路的構(gòu)造的圖。應注意的是，在本發(fā)明的操作中沒有涉及用于轉(zhuǎn)換延遲故障 測試的掃描鏈構(gòu)造和掃描使能端子并且因此在下面的描述中省略了它們的描述。本實施例 中的半導體集成電路與第三實施例中的相類似。因此，省略了與第三實施例中相同的部分 的描述，并且將會主要地描述不同于第三實施例中的部分。本實施例中的半導體集成電路 能夠執(zhí)行除了第三實施例的半導體集成電路中的轉(zhuǎn)換延遲故障測試之外的固定故障測試。像在第三實施例中一樣，本實施例中的半導體集成電路包括隨機存取存儲器 (RAM) 100、用于RAM 100的地址控制電路200、邏輯電路300、掃描觸發(fā)器501和502、以及 AND門400。本實施例的半導體集成電路在地址控制電路200的構(gòu)造中不同于第一實施例
13的半導體集成電路。因此，在此不會描述除了地址控制電路200之外的組件的構(gòu)造。本實施例的地址控制電路200包括多路復用器210、AND門211、掃描觸發(fā)器212 和213、以及多路復用器214。多路復用器210的輸入0被連接至地址控制電路200的輸入 IN。多路復用器210的輸入1被連接至掃描觸發(fā)器212的輸出Q。來自于多路復用器210 的輸出被連接至地址控制電路210的輸出OUT。多路復用器210的選擇控制輸入被連接至 來自于AND門211的輸出。即，基于來自于AND門211的輸出，多路復用器210選擇經(jīng)由地 址控制電路200的輸入IN要被提供給輸入0的來自于邏輯電路300的輸出和要被提供給輸 入1的掃描觸發(fā)器212的輸出Q中的任意一個。AND門211的輸入A被連接至掃描觸發(fā)器 213的輸出Q。AND門211的輸入A被連接至掃描觸發(fā)器213的輸出Q。AND門211的輸入 B被連接至地址控制電路200的信號RAMSEQ_En。掃描觸發(fā)器212的數(shù)據(jù)輸入D被連接至 來自于多路復用器214的輸出。到掃描觸發(fā)器212的時鐘輸入被連接至地址控制電路200 的時鐘輸入Clock。多路復用器214的輸入1被連接至掃描觸發(fā)器212的輸出Q。多路復 用器214的輸入0被連接至地址控制電路200的輸入IN。多路復用器214的選擇控制輸入 被連接至地址控制電路200的信號RAMSEQ_En。掃描觸發(fā)器213的數(shù)據(jù)輸入D被連接至掃 描觸發(fā)器213的輸出Q。到掃觸發(fā)器213的時鐘輸入被連接至地址控制電路200的時鐘輸 入 Clock0在本實施例中，掃描觸發(fā)器213還用作用于固定故障測試的觀察掃描觸發(fā)器。在 本實施例中，通過添加多路復用器204，確保從地址控制電路200的輸入IN到掃描觸發(fā)器 213的數(shù)據(jù)輸入D的路徑。接下來，將會描述本實施例的半導體集成電路的操作方法。本實施例中的地址控 制電路200的輸入和輸出與如圖6中描述的真值表中所示的相類似。然而，本實施例中的 半導體集成電路在構(gòu)造中不同于第三實施例，并且因此它的內(nèi)部操作方法是不同的。因此， 主要描述不同于第三實施例的部分。本實施例的多路復用器214根據(jù)信號RAMSEQ_En的邏輯值確定輸入1或者輸入2。 在本實施例中，當執(zhí)行轉(zhuǎn)換延遲故障測試時，信號RAMSEQ_En的邏輯值被設(shè)置為“ 1 ”。當信 號RAMSEQ_En具有“ 1”的邏輯值時，多路復用器214選擇輸入1作為輸出。多路復用器214 的輸入1被連接至掃描觸發(fā)器213的輸出D。在這樣的情況下，操作與第三實施例的地址控 制電路200的相類似。另一方面，當執(zhí)行固定故障測試時，信號RAMSEQ_En的邏輯值被設(shè)置為“0”。當信 號RAMSEQ_En具有“0”的邏輯值時，多路復用器214選擇輸入0作為輸出。多路復用器214 的輸入0被連接至地址控制電路200的輸入IN。通過此，經(jīng)由多路復用器214的輸入0從 地址控制電路200的輸入IN到掃描觸發(fā)器213的路徑被激活。因此，掃描觸發(fā)器213在數(shù) 據(jù)輸入D處接收經(jīng)由地址控制電路200的輸入IN從邏輯電路300輸出的輸出信號，并且掃 描觸發(fā)器213能夠被用作固定故障測試中的觀察掃描觸發(fā)器。這樣，根據(jù)本實施例中的半導體集成電路，當信號RAMSEQ_En的邏輯值被設(shè)置為 “1”時能夠執(zhí)行轉(zhuǎn)換延遲故障測試。而且，當?shù)刂房刂齐娐?00中的掃描觸發(fā)器213的輸 出Q被設(shè)置為“0”的邏輯值時，甚至在測試模式下，從地址控制電路200中的輸入IN到輸 出OUT的路徑能夠被激活。因此，來自于邏輯電路300的輸出能夠被傳輸?shù)絉AM100的地址 信號端子ADDR [3:0],并且能夠?qū)倪壿嬰娐?00到地址信號端子ADDR [3 0]的路徑執(zhí)行轉(zhuǎn)換延遲故障測試。而且，根據(jù)本實施例中的半導體集成電路，地址控制電路200能夠基于掃描觸發(fā) 器212的輸出Q確定要被提供給RAM 100的地址信號端子ADDR[3:0]的“0”和“1”的邏輯 值中的任意一個。因此，即使當要被提供的邏輯值被更改時，也不要求更改地址控制電路 200的構(gòu)造，從而抑制設(shè)計TAT的增加。此外，根據(jù)本實施例中的半導體集成電路，當信號RAMSEQ_En的邏輯值被設(shè)置為 “0”時能夠執(zhí)行固定默認測試。在這樣的情況下，掃描觸發(fā)器213能夠被用作用于固定故障 測試的觀察掃描觸發(fā)器。通過此，沒有要求地址控制電路200另外包括單獨的用于固定故 障測試的觀察掃描觸發(fā)器，從而能夠避免復雜的互連。[第五實施例]接下來，將會描述根據(jù)本發(fā)明的第五實施例的半導體集成電路。首先，將會描述本實施例中的半導體集成電路的構(gòu)造。圖8是示出本實施例中的 半導體集成電路的構(gòu)造的圖。應注意的是，在本發(fā)明的操作中沒有涉及用于轉(zhuǎn)換延遲故障 測試的掃描鏈構(gòu)造并且因此在下面的描述中省略了它的描述。本實施例中的半導體集成電 路幾乎與第一實施例中的相類似。因此，省略了與第四實施例中相同的部分的描述，并且將 會主要地描述不同于第四實施例中的部分。本實施例的半導體集成電路能夠進一步執(zhí)行除了第四實施例的半導體集成電路 中的固定故障測試和轉(zhuǎn)換延遲故障測試之外的隨機存取存儲器內(nèi)建自測試(RAM-BIST)。在 這里，RAM-BIST是其中經(jīng)由測試目標電路由測試器傳輸并且接收測試圖案的測試，測試器 包括被設(shè)置在半導體集成電路中的生成單元和確定單元。生成單元生成測試圖案并且將測 試圖案提供給測試目標電路。確定單元事先保持與測試圖案相對應的輸出圖案的期望值， 在接收來自于目標電路的輸出圖案之后，將輸出圖案與期望值進行比較以確定是否已經(jīng)出 現(xiàn)故障。在RAM-BTST中，由于生成單元和確定單元被合并在半導體集成電路中，在測試器 和測試目標電路之間的信號交換的次數(shù)能夠被減少。與在第四實施例中一樣，本實施例中的半導體集成電路包括隨機存取存儲器 (RAM) 100、用于RAM 100的地址控制電路200和邏輯電路300、RAM-BTST控制器601、AND門 602、604、和606、反相器門603、掃描觸發(fā)器604、以及多路復用器700。在這里，在附圖中省 略了掃描觸發(fā)器501和502以及AND門400。而且，RAM 100和邏輯電路300與第四實施例 中的相類似，并且因此在此不加以描述。地址控制電路200的輸入IN被連接至來自于邏輯電路300的輸出。地址控制電路 200的輸出OUT被連接至RAM 100的地址信號端子ADDR[3:0]。地址控制電路200的輸出 0UT2被連接至多路復用器700的輸入1。而且，地址控制電路200被連接至前級中的電路 (未示出)以接收來自于這些電路的信號SCAN_TEST、信號RAMSEQ_En、以及時鐘信號Clock 的輸入。地址控制電路200的BIST圖案輸入被連接至控制器601的輸出D0UT。地址控制 電路200的BIST_CTRL信號輸入被連接至來自于AND門602的輸出?？刂破?01具有用于輸出測試圖案的輸出D0UT、用于輸出控制信號的CTRL輸出、 用于時鐘信號的Clock輸入、以及用于與測試圖案相對應的輸出圖案的輸入DIN。當執(zhí)行 RAM-BIST測試時，控制器601從CTRL輸出將“1”的邏輯值輸出并且還從輸出DOUT將測試 圖案輸出，以在輸入DIN處接收與來自于測試目標電路的測試圖案相對應的輸出圖案。控制器601基于被提供給輸入DIN的輸出圖案是否與被事先存儲的任何檢查圖案匹配而確定 是否已經(jīng)出現(xiàn)故障。因此，控制器601是通用RAM-BIST測試器，并且因此在此不詳細地進 行描述?？刂破?01的測試圖案輸出DOUT被連接至地址控制電路200中的多路復用器221 的輸入1?？刂破?01的CTRL信號輸出被連接至AND門602的輸入B?？刂破?01接收時 鐘信號Clock?？刂破?01的輸入DIN被連接至來自于AND門606的輸出。AND門602的 輸入A接收信號BIST_En。AND門602的輸入B被連接至控制器601的CTRL信號輸出。來 自于AND門602的輸出被連接至AND門的輸入A和AND門222的輸入A。反相器門603接 收信號RAMSEQ_En。AND門604的輸入A接收信號。SCAN_TEST。AND門604的輸入B被連 接至來自于反相器門603的輸出。來自于AND門604的輸出被連接至多路復用器700的選 擇控制輸入。掃描觸發(fā)器605的數(shù)據(jù)輸入D被連接至來自于多路復用器700的輸出。掃描 觸發(fā)器605接收時鐘信號Clock。掃描觸發(fā)器605的輸出Q被連接至AND門606的輸入A。本實施例的地址控制電路200包括多路復用器210、掃描觸發(fā)器212和213、以及 多路復用器214，并且進一步包括多路復用器220和221、AND門222和223，以及反相器門 224和225。來自于多路復用器210的輸出被連接至地址控制電路200的輸出OUT和多路 復用器214的輸入1。多路復用器210的輸入0被連接至地址控制電路200的輸入IN。多 路復用器210的輸入1被連接至掃描觸發(fā)器212的輸出Q。多路復用器210的選擇控制輸 入被連接至來自于多路復用器220的輸出。多路復用器220的輸入1被連接至掃描觸發(fā)器 213的輸出Q。多路復用器220的輸入0被連接至來自于AND門222的輸出。多路復用器 220的選擇控制輸入接收信號RAMSEQ_En。掃描觸發(fā)器212的數(shù)據(jù)輸入D被連接至來自于 多路復用器214的輸出。掃描觸發(fā)器212接收時鐘信號Clock。掃描觸發(fā)器213的數(shù)據(jù)輸 入D接收掃描觸發(fā)器213的輸出Q。掃描觸發(fā)器213接收時鐘信號Clock。AND門222的輸 入A被連接至來自于AND門602的輸出。AND門222的輸入B被連接至反相器門224的輸 出ο反相器門224接收信號SCAN_TEST。多路復用器214的輸入0被連接至來自多路 復用器221的輸出。多路復用器214的選擇控制輸入接收信號RAMSEQ_EN。多路復用器221 的輸入0接收地址控制電路200的輸入IN。多路復用器221的輸入1被連接至控制器601 的數(shù)據(jù)輸出D0UT。多路復用器221的選擇控制輸入被連接至來自于AND門223的輸出。AND 門223的輸入A被連接至來自于AND門602的輸出。AND門223的輸入B被連接至來自于 反相器門225的輸出。反相器門225接收信號RAMSEQ_En。RAM 100的地址信號端子ADDR[30]被連接至地址控制電路200的輸出OUT。RAM 100的輸出QO被連接至多路復用器700的輸入0。多路復用器700的輸入0被連接至RAM 100的輸出QO。多路復用器700的輸入1被連接至地址控制電路200的輸出0UT2。來自于 多路復用器700的輸出被連接至后級中的電路(未示出)的輸入和掃描觸發(fā)器605的數(shù)據(jù) 輸入D。接下來，將會描述本實施例的半導體集成電路的操作方法。圖9是示出本實施例 的半導體控制電路中的地址控制電路200的真值表的示例的圖。如上所述，本實施例的半導體集成電路能夠進一步執(zhí)行除了轉(zhuǎn)換延遲故障測試和 固定故障測試之外的RAM-BIST測試。基于信號SCAN_TEST、信號RAMSEQ_En、以及信號BIST_
16En控制這些測試。首先，當本發(fā)明的半導體在用戶模式下進行操作時，信號SCAN_TEST、信號 RAMSEQ_En、以及信號BIST_En的邏輯值都被設(shè)置為“0”。地址控制電路200中的多路復用 器的220選擇控制輸入接收具有“0”的邏輯值的信號RAMSEQ_En。由于“0”的邏輯值被提 供給多路復用器220中的選擇控制輸入，所以選擇多路復用器220的輸入0作為輸出。而 且，AND門602在其輸入Al處接收具有“0”的邏輯值的信號BIST_En。因此，來自于AND門 602的輸出始終具有“0”的邏輯值。來自于AND門602的輸出被連接至地址控制電路200 的AND門222的輸入Al。AND門222在其輸入A處始終接收“0”的邏輯值。因此，來自于 AND門222的輸出始終具有“0”的邏輯值。多路復用器220的輸入0被連接至來自于AND門222的輸出。如上所述，多路復 用器220選擇輸入0作為輸出。因此，來自于多路復用器220的輸出始終具有“0”的邏輯 值。來自于多路復用器220的輸出被連接至多路復用器210的選擇控制輸入。多路復用器 210在選擇控制輸入處始終接收“0”的邏輯值，并且始終選擇輸入0作為輸出。多路復用器 210的輸入0被連接至地址控制電路200的輸入IN。而且，來自于多路復用器210的輸出 被連接至地址控制電路200的輸出OUT。因此，多路復用器210在輸入0處接收被提供給地 址控制電路200的輸入IN的邏輯值，并且將來自于輸出的邏輯值傳輸?shù)降刂房刂齐娐?00 的輸出OUT。地址控制電路200的輸入IN被連接至來自于邏輯電路300的輸出。而且，地址控 制電路200的輸出OUT被連接至RAM 100的地址信號端子ADDR[3 0]。因此，地址控制電路 200能夠?qū)碜杂谶壿嬰娐?00的輸出傳輸?shù)絉AM 100的地址信號端子ADDR[30]。在這里，AND門604在其輸入A處接收具有“0”的邏輯值的信號SCAN_TEST。因 此，來自于AND門604的輸出始終具有“0”的邏輯值。來自于AND門604的輸出被連接至 多路復用器700的選擇控制輸入。因此，多路復用器700選擇輸入0作為輸出。多路復用 器700的輸入0被連接至RAM 100的輸出QO。多路復用器700將從RAM 100的輸出QO輸 出的邏輯值輸出到后級中的電路。接下來，當本發(fā)明的半導體集成電路在測試模式(轉(zhuǎn)換延遲故障測試模式)下進 行操作時，信號SCANjEST和信號RAMSEQ_En均被設(shè)置為“ 1，，的邏輯值，并且信號BIST_En 被設(shè)置為“0”的邏輯值。地址控制電路200中的多路復用器214和220的選擇控制輸入均 接收具有“1”的邏輯值的信號RAMSEQ_En。當各個選擇控制輸入具有“ 1”的邏輯值時，多 路復用器214和220選擇輸入1作為輸出。在這里，多路復用器220的輸入1被連接至掃 描觸發(fā)器213的輸出Q。而且，來自于多路復用器220的輸出被連接至多路復用器210的 選擇控制輸入?；诒惶峁┙o選擇控制輸入的來自于多路復用器220的輸出，多路復用器 210確定是否選擇輸入1或者輸入2作為輸出。掃描觸發(fā)器213的數(shù)據(jù)輸入D是輸出Q的 反饋輸入，并且將設(shè)置的邏輯值輸出到掃描觸發(fā)器213。當掃描觸發(fā)器213的輸出Q具有“0”的邏輯值時，來自于多路復用器220的輸出 還具有“0”的邏輯值。由于多路復用器210在選擇控制輸入處接收“0”的邏輯值，所以選 擇輸入0作為輸出。多路復用器210的輸入0被連接至地址控制電路200的輸入IN。而 且，來自于多路復用器210的輸出被連接至地址控制電路200的輸出OUT。因此，多路復用 器210在輸入0處接收被提供給地址控制電路200的輸入IN的邏輯值，并且將來自于輸出
17的邏輯值傳輸?shù)降刂房刂齐娐?00的輸出OUT。地址控制電路200的輸入IN被連接至來自 于邏輯電路300的輸出。而且，地址控制電路200的輸出OUT被連接至RAM 100的地址信 號端子ADDR[3:0]。因此，地址控制電路200能夠?qū)碜杂谶壿嬰娐?00的輸出傳輸?shù)絉AM 100的地址信號端子ADDR [3:0]。另一方面，當掃描觸發(fā)器213的輸出Q具有“1”的邏輯值時，來自于多路復用器 220的輸出也具有“1”的邏輯值。由于多路復用器210在它的選擇控制輸入處接收“1”的 邏輯值，所以多路復用器210選擇輸入1作為輸出。多路復用器214的輸入1被連接至掃 描觸發(fā)器212的輸出Q，并且掃描觸發(fā)器212的數(shù)據(jù)輸入D被連接至來自于多路復用器214 的輸出。如上所述，多路復用器214基于具有“1”的邏輯值的信號RAMSEQ_En選擇輸入1 作為輸出。多路復用器214的輸入1被連接至來自于多路復用器210的輸出。通過此，掃 描觸發(fā)器212將來自于輸出Q的輸出反饋到數(shù)據(jù)輸入D。因此，地址控制電路200經(jīng)由輸出 OUT將在掃描觸發(fā)器212中設(shè)置的邏輯值輸出到RAM 100的地址信號端子ADDR[3:0]。這樣，在測試模式下，基于掃描觸發(fā)器213的輸出Q，地址控制電路200能夠選擇是 否將來自于邏輯電路300的輸出傳輸?shù)絉AM 100的地址信號端子ADDR[3:0]或者將在掃描 觸發(fā)器212中設(shè)置的值輸出到RAM 100的地址信號端子ADDR[3:0]，并且然后輸出所選擇的 一個。應注意的是，反相器門603接收具有“1”的邏輯值的信號RAMSEQ_En。AND門604 的輸入B接收來自于反相器門603的“0”的邏輯值。因此，來自于AND門604的輸出始終 具有“0”的邏輯值。來自于AND門604的輸出被連接至多路復用器700的選擇控制輸入。 因此，多路復用器700選擇輸入0作為輸出。多路復用器700的輸入0被連接至RAM 100 的輸出Q0。多路復用器700將從RAM 100的輸出QO輸出的邏輯值輸出到后級中的電路。接下來，當本發(fā)明的半導體集成電路在RAM-BIST模式下進行操作時，信號SCAN_ TEST和信號RAMSEQ_En均被設(shè)置為“0”的邏輯值，并且信號BIST_En被設(shè)置為“1”的邏輯 值。AND門602在它的輸入A處接收具有“1”的邏輯值的信號BIST_En。因此，在AND 門602中，基于被提供給輸入B的信號的邏輯值確定要被輸出的邏輯值。AND門602的輸入 B被連接至控制器601的CTRL輸出。為了執(zhí)行RAM-BIST測試，控制器601從CTRL輸出將 “ 1 ”的邏輯值輸出。因此，AND門602在輸入B處接收來自于CTRL輸出的“ 1 ”的邏輯值， 并且輸出“1”的邏輯值。來自于AND門602的輸出被連接至地址控制電路200中的AND門 222的輸入A和AND門223的輸入A。AND門223的輸入B接收具有通過反相器門225反轉(zhuǎn) 的邏輯值的信號RAMSEQ_En。由于信號RAMSEQ_En具有“0”的邏輯值，所以AND門223的輸 入B接收來自于反相器門224的“1”的邏輯值。如上所述，AND門223的輸入A接收來自于 AND門602的“1”的邏輯值，并且因此來自于AND門223的輸出具有“1”的邏輯值。來自于 AND門223的輸出被連接至多路復用器221的選擇控制輸入。多路復用器221將輸入1輸 出作為輸出，使得輸入“1”的邏輯值作為選擇控制輸入。多路復用器214的選擇控制輸入 接收具有“0”的邏輯值的信號RAMSEQ_En，并且因此多路復用器214選擇輸入0作為輸出。AND門222的輸入B接收具有通過反相器門224反轉(zhuǎn)的邏輯值的信號SCAN_TEST。 即，由于信號SCANjEST具有“0”的邏輯值，所以AND門222的輸入B接收來自于反相器門 224的“1”的邏輯值。如上所述，AND門222的輸入A接收來自于AND門602的“1”的邏輯值，并且因此來自于AND門222的輸出具有“1”的邏輯值。多路復用器220的選擇控制輸 入接收具有“0”的邏輯值的信號RAMSEQ_En，并且因此選擇輸入0作為輸出。多路復用器 220的輸入0被連接至來自于AND門222的輸出。如上所述，來自于AND門222的輸出具 有“ 1”的邏輯值，并且因此來自于多路復用器220的輸出具有“ 1，，的邏輯值。來自于多路 復用器220的輸出被連接至多路復用器210的選擇控制輸入。多路復用器220接收從多路 復用器220輸出的“1”的邏輯值。因此，多路復用器220選擇輸入1作為輸出。來自于多 路復用器220的輸出被連接至多路復用器210的選擇控制輸入。多路復用器210在它的選 擇控制輸入處接收來自于多路復用器220的“ 1，，的邏輯值。因此，多路復用器210選擇輸 入1作為輸出。在這里，控制器601從測試圖案輸出DOUT輸出測試圖案。來自于控制器601的輸 出DOUT被連接至地址控制電路200中的多路復用器221的輸出1。如上所述，多路復用器 221選擇輸入1作為輸出，并且因此將要被從控制器601的輸出DOUT提供到輸入1的測試 圖案的邏輯值作為輸出而輸出。來自于多路復用器221的輸出被連接至多路復用器214的 輸入0。如上所述，多路復用器214選擇輸入0作為輸出，并且因此將要被從多路復用器221 提供到輸入0的測試圖案的邏輯值作為輸出而輸出。來自于多路復用器214的輸出被連接 至掃描觸發(fā)器212的數(shù)據(jù)輸入D。掃描觸發(fā)器212將要被從多路復用器214提供到數(shù)據(jù)輸 入D的測試圖案的邏輯值輸出。掃描觸發(fā)器212的輸出Q被連接至多路復用器210的輸入 1。如上所述，多路復用器210選擇輸入1作為輸出，并且因此將要被從掃描觸發(fā)器212提 供到輸入1的測試圖案的邏輯值作為輸出而輸出。來自于多路復用器210的輸出經(jīng)由地址 控制電路200的輸出OUT被連接至RAM 100的地址信號端子ADDR[3 0]。因此，不管要被提 供給輸入IN的來自于邏輯電路300的輸出，地址控制電路200能夠?qū)碜杂诳刂破?01的 DOUT的輸出傳輸?shù)絉AM 100的地址信號端子ADDR[3:0]。這樣，根據(jù)本實施例中的半導體集成電路，通過組合信號SCAN_TEST、信號 RAMSEQ_En、以及信號BTST_En的邏輯值，能夠選擇并且執(zhí)行用戶模式、測試模式(轉(zhuǎn)換延遲 故障測試)、以及RAM-BIST模式中的任何一個。而且，根據(jù)本實施例中的半導體集成電路，即使在測試模式(轉(zhuǎn)換延遲故障測試) 下，地址控制電路200中的掃描觸發(fā)器213的輸出Q被設(shè)置為“0”的邏輯值。通過此，地址 控制電路200中從輸入IN到輸出OUT的路徑能夠被激活。因此，來自于邏輯電路300的輸 出能夠被傳輸?shù)絉AM 100的地址信號端子ADDR [3:0]，并且能夠?qū)倪壿嬰娐?00到地址信 號端子ADDR[3:0]的路徑執(zhí)行轉(zhuǎn)換延遲故障測試。此外，根據(jù)本實施例中的半導體集成電路，基于掃描觸發(fā)器212的輸出Q，在測試 模式下，地址控制電路200能夠確定要將“0”和“1”的邏輯值中的哪一個提供給RAM 100 的地址信號端子ADDR[3:0]。因此，即使要被提供的邏輯值被更改，也不要求更改地址控制 電路200的構(gòu)造，從而抑制設(shè)計TAT的增加。另外，根據(jù)本實施例中的半導體集成電路，通過簡單的構(gòu)造能夠?qū)崿F(xiàn)用于轉(zhuǎn)換延 遲故障測試的地址控制電路和RAM-BIST控制電路，從而抑制半導體集成電路的電路尺寸 的增加。[第六實施例]接下來，將會描述根據(jù)本發(fā)明的第六實施例的半導體集成電路。
首先，將會描述本實施例中的半導體集成電路的構(gòu)造。圖10是示出本實施例中的 半導體集成電路的構(gòu)造的圖。應注意的是，在本發(fā)明的操作中沒有涉及用于轉(zhuǎn)換延遲故障 測試的掃描鏈構(gòu)造和掃描使能端子，并且因此在下面的描述中省略了它們的描述。本實施 例中的半導體集成電路與第五實施例中的相類似。因此，在此沒有描述與第五實施例中相 同的部分，并且將會主要地描述不同于第五實施例中的部分。與第五實施例的半導體集成電路一樣，本實施例的半導體集成電路能夠進一步執(zhí) 行除了固定故障測試和轉(zhuǎn)換延遲故障測試之外的RAM-BIST測試。本實施例中的半導體集成電路包括隨機存取存儲器(RAM) 100、用于RAM 100的地 址控制電路200、邏輯電路300、RAM-BTST控制器601、AND門602、604、和606、反相器門603、 以及多路復用器700。在這里，與第五實施例一樣，在附圖中省略了掃描觸發(fā)器(在下文中 被稱為掃描觸發(fā)器)501和502以及AND門400。本實施例中的半導體集成電路在地址控制 電路200的構(gòu)造中不同于第五實施例，并且因此刪除掃描觸發(fā)器605。因此，主要描述不同 部分。本實施例的地址控制電路200包括多路復用器210、掃描觸發(fā)器212和213、多路 復用器214、多路復用器220和221、以及AND門222和223、以及反相器門224和225，并且 進一步包括多路復用器230。在本實施例中，多路復用器230也被用作第五實施例中的掃描 觸發(fā)器605。多路復用器230的輸出被連接至掃描觸發(fā)器213的輸出Q。多路復用器230的 輸入1被連接至來自于多路復用器700的輸出。來自于多路復用器230的輸出被連接至掃 描觸發(fā)器213的數(shù)據(jù)輸入D。多路復用器230的選擇控制輸入被連接至來自于AND門602 的輸出。而且，在本實施例中，掃描觸發(fā)器605被移除。AND門606的輸入A被連接至掃描 觸發(fā)器213的輸出Q。接下來，將會描述本實施例的半導體集成電路的操作方法。本實施例中的地址控 制電路200的輸出和輸入與圖9的真值表中所示的相類似。然而，本實施例的半導體集成 電路在構(gòu)造中不同于第五實施例，并且因此它的操作方法不同。因此，將會主要描述不同于 第五實施例的部分。本實施例中的用戶模式中的操作方法與第五實施例中的相類似，并且 因此省略了描述。在本實施例的測試模式(轉(zhuǎn)換延遲故障測試)中，與在第五實施例中一樣，信號 SCAN_TEST和信號RAMSEQ_En被設(shè)置為“1”的邏輯值，并且信號BIST_En被設(shè)置為“0”的 邏輯值。多路復用器230接收來自于AND門602的“0”的邏輯值，并且因此選擇輸入0作 為輸出。通過此，掃描觸發(fā)器213經(jīng)由多路復用器230的輸入0將來自于輸出Q的輸出反 饋到數(shù)據(jù)輸入D，并且輸出Q繼續(xù)輸出在掃描觸發(fā)器213中設(shè)置的值。除了上述之外，測試 模式下的操作方法與第五實施例的相類似，并且因此省略了描述。即，由于多路復用器220 在選擇控制輸入處接收具有“ 1”的邏輯值的信號RAMSEQ_En，所以多路復用器220選擇輸入 1作為輸出。因此，多路復用器210基于來自于掃描觸發(fā)器212的輸出，選擇輸入0或者輸 入1中的任意一個作為輸出。當多路復用器210選擇輸入0作為輸出時，能夠?qū)⒈惶峁┙o 地址控制電路200的輸入IN的信號傳輸?shù)捷敵鯫UT。另一方面，當多路復用器210選擇輸 入1作為輸出時，掃描觸發(fā)器212的輸出Q能夠被傳輸?shù)降刂房刂齐娐?00的輸出OUT。接下來，在本實施例的RAM-BIST模式下，與第五實施例中一樣，信號SCAN_TEST和 信號RAMSEQ_En被設(shè)置為“0”的邏輯值，并且信號BIST_En被設(shè)置為“ 1 ”的邏輯值。因為BIST_En信號具有“ 1 ”的邏輯值并且來自于RAM-BIST控制器601的CTRL信號被設(shè)置為“ 1，， 的邏輯值，來自于AND門602的輸出具有“1”的邏輯值。AND門223在輸入A處接收來自于 AND門602的“1”的邏輯值并且在輸入B處接收通過反相器門225反轉(zhuǎn)的“1”的邏輯值的 信號RAMSEQ_En，并且輸出“1”的邏輯值。因此，多路復用器221在選擇控制輸入處接收來 自于AND門223的“1”的邏輯值，并且選擇輸入1作為輸出。而且，多路復用器214在它的 選擇控制輸入處接收具有“0”的邏輯值的信號RAMSEQ_En，并且選擇輸入0作為輸出。此 外，AND門222在輸入A處接收來自于AND門602的“ 1 ”的邏輯值并且在輸入B處接收通 過反相器門225反轉(zhuǎn)的“1”的邏輯值的信號SCAN_TEST，并且輸出“1”的邏輯值。多路復用 器220在選擇控制輸入處接收具有“0”的邏輯值的信號RAMSEQ_En，并且選擇輸入0作為輸 出。多路復用器220在輸入0處接收來自于AND門222的“ 1 ”的邏輯值，并且輸出“ 1 ”的邏 輯值。多路復用器220在選擇控制輸入處接收來自于多路復用器220的“1”的邏輯值，并 且因此選擇輸入1作為輸出。因此，不管被提供給輸入IN的來自于邏輯電路300的輸出， 地址控制電路220能夠?qū)碜钥刂破?01的測試圖案輸出DOUT的輸出傳輸?shù)絉AM 100的 地址信號端子ADDR [3:0]。此外，多路復用器230在選擇控制輸入處接收來自于AND門602的“1”的邏輯值， 并且因此選擇輸入1作為輸出。多路復用器230的輸入1被連接至來自于多路復用器700 的輸出。多路復用器700在選擇控制輸入處接收來自于AND門604的“0”的邏輯值，并且選 擇輸入0作為輸出。因此，將來自于RAM 100的輸出QO的輸出提供給多路復用器700和經(jīng) 由多路復用器230提供給掃描觸發(fā)器213的數(shù)據(jù)輸入D。掃描觸發(fā)器213的輸出Q被連接 至AND門606的輸入A。AND門606的輸入B接收來自于AND門602的“ 1 ”的邏輯值，并且 因此與掃描觸發(fā)器213的輸出Q相對應的值能夠被傳輸?shù)娇刂破?01的測試圖案輸入DIN。這樣，根據(jù)本實施例中的半導體集成電路，通過組合信號SCAN_TEST、信號 RAMSEQ_En、以及信號BTST_En的邏輯值，能夠選擇并且執(zhí)行用戶模式、測試模式(轉(zhuǎn)換延遲 故障測試)、以及RAM-BIST模式中的任何一個。而且，根據(jù)本實施例中的半導體集成電路，即使在測試模式(轉(zhuǎn)換延遲故障測試) 下，地址控制電路200中的掃描觸發(fā)器213的輸出Q被設(shè)置為“0”的邏輯值。通過此，地址 控制電路200中從輸入IN到輸出OUT的路徑能夠被激活。因此，來自于邏輯電路300的輸 出能夠被傳輸?shù)絉AM 100的地址信號端子ADDR [3:0]，并且能夠?qū)倪壿嬰娐?00到地址信 號端子ADDR[3:0]的路徑執(zhí)行轉(zhuǎn)換延遲故障測試。此外，根據(jù)本實施例中的半導體集成電路，基于掃描觸發(fā)器212的輸出Q，在測試 模式下，地址控制電路200能夠確定要將“0”和“1”的邏輯值中的哪一個提供給RAM 100 的地址信號端子ADDR[3:0]。因此，即使要被提供的邏輯值被更改，也不要求更改地址控制 電路200的構(gòu)造，從而抑制設(shè)計TAT的增加。另外，根據(jù)本實施例中的半導體集成電路，通過簡單的構(gòu)造能夠?qū)崿F(xiàn)用于轉(zhuǎn)換延 遲故障測試的地址控制電路和RAM-BIST控制器，從而抑制半導體集成電路的電路尺寸的 增加。已經(jīng)描述了本發(fā)明的半導體集成電路。本發(fā)明的半導體集成電路的第一效果在 于能夠激活經(jīng)由地址控制電路200從邏輯電路300到RAM 100的地址信號端子ADDR [3:0] 的路徑。因此，能夠?qū)挠糜赗AM100的地址控制電路200到RAM 100的地址信號端子
21ADDR[3:0]的路徑執(zhí)行轉(zhuǎn)換延遲故障測試。本發(fā)明的半導體集成電路的第二效果在于能夠 減少由于設(shè)置用于固定故障測試的觀察掃描觸發(fā)器而引起的布線的負擔。本發(fā)明的半導體 集成電路的第三效果在于通過將多路復用器和掃描觸發(fā)器添加到RAM-BIST控制器能夠?qū)?現(xiàn)地址控制電路200。 雖然通過參考實施例已經(jīng)描述了本發(fā)明，但是本發(fā)明不限于上述實施例，并且對 于本領(lǐng)域的技術(shù)人員來說可理解的是，在本發(fā)明的范圍內(nèi)能夠不同地修改本發(fā)明的細節(jié)和 構(gòu)造。
權(quán)利要求
一種半導體集成電路，包括存儲器；邏輯電路，所述邏輯電路被構(gòu)造為輸出用于所述存儲器的地址的地址信號；以及地址控制電路，所述地址控制電路與所述邏輯電路和所述存儲器的地址端子相連接，并且被構(gòu)造為接收測試信號以基于所述測試信號將來自于所述邏輯電路的地址信號和具有預置的邏輯值的輸出信號中的一個輸出到所述存儲器的所述地址端子，其中所述測試信號指示其中不執(zhí)行轉(zhuǎn)換延遲故障測試的用戶模式和其中對從所述邏輯電路到所述存儲器的所述地址端子的路徑執(zhí)行轉(zhuǎn)換延遲故障測試的測試模式中的一個。
2.根據(jù)權(quán)利要求1所述的半導體集成電路，其中所述地址控制電路包括 掃描觸發(fā)器，所述掃描觸發(fā)器被構(gòu)造為輸出所述輸出信號；NAND門，所述NAND門被構(gòu)造為接收所述測試信號和所述輸出信號，并且當所述測試信 號指示測試模式時輸出所述輸出信號；以及AND門，所述AND門被構(gòu)造為接收來自于所述邏輯電路的地址信號和來自于所述NAND 門的所述輸出信號并且基于所述輸出信號將所述地址信號和所述輸出信號中的一個輸出 到所述存儲器的所述地址端子。
3.根據(jù)權(quán)利要求2所述的半導體集成電路，其中所述地址控制電路進一步包括 多路復用器，所述多路復用器被構(gòu)造為接收來自于所述邏輯電路的地址信號和來自于所述掃描觸發(fā)器的所述輸出信號作為數(shù)據(jù)輸入，接收所述測試信號作為選擇輸入，當所述 測試信號指示測試模式時將所述輸出信號輸出到所述掃描觸發(fā)器，并且當所述測試信號指 示用戶模式時將所述地址信號輸出到所述掃描觸發(fā)器。
4.根據(jù)權(quán)利要求1所述的半導體集成電路，其中所述地址控制電路包括 第一掃描觸發(fā)器，所述第一掃描觸發(fā)器被構(gòu)造為輸出所述輸出信號；第一多路復用器，所述第一多路復用器被構(gòu)造為接收來自于所述邏輯電路的地址信號 和來自于所述第一掃描觸發(fā)器的所述輸出信號作為數(shù)據(jù)輸入和接收第一選擇信號作為選 擇輸入，并且響應于所述第一選擇信號將所述地址信號和所述輸出信號中的一個輸出到所 述存儲器的所述地址端子；第二掃描觸發(fā)器，所述第二掃描觸發(fā)器被構(gòu)造為輸出具有預置的邏輯值的選擇信號；以及AND門，所述AND門被構(gòu)造為接收來自于所述第二掃描觸發(fā)器的選擇信號和測試信號， 并且當測試信號指示測試模式時將第一選擇信號輸出到所述第一多路復用器。
5.根據(jù)權(quán)利要求4所述的半導體集成電路，其中所述地址控制電路進一步包括 第二多路復用器，所述第二多路復用器被構(gòu)造為接收來自于所述邏輯電路的地址信號和來自于所述第一掃描觸發(fā)器的所述輸出信號作為數(shù)據(jù)輸入和接收所述測試信號作為 選擇輸入，并且當所述測試信號指示測試模式時將所述輸出信號輸出到所述第一掃描觸發(fā) 器，并且當所述測試信號指示用戶模式時將所述地址信號輸出到所述第一掃描觸發(fā)器。
6.根據(jù)權(quán)利要求1所述的半導體集成電路，進一步包括控制器，所述控制器被構(gòu)造為輸出用于對所述存儲器的BIST(內(nèi)建自測試)測試的 BIST控制信號和測試圖案，其中，所述地址控制電路接收來自于所述控制器的所述測試圖案和BIST測試信號，并且當所述BIST測試信號指示其中對所述存儲器執(zhí)行BIST測試的BIST測試模式時，將所述 測試圖案輸出到所述存儲器的所述地址端子。
7.根據(jù)權(quán)利要求6所述的半導體集成電路，進一步包括AND門，所述AND門被構(gòu)造為接收來自于所述存儲器的輸出信號和所述BIST測試信號， 并且當所述BIST測試信號指示BIST測試模式時將來自于所述存儲器的輸出信號提供給所 述控制器。
8.根據(jù)權(quán)利要求6所述的半導體集成電路，其中所述地址控制電路包括第一掃描觸發(fā)器，所述第一掃描觸發(fā)器被構(gòu)造為輸出具有預置的邏輯值的預置信號；第一多路復用器，所述第一多路復用器被構(gòu)造為接收來自于所述第一掃描觸發(fā)器的 預置信號和所述BIST測試信號作為數(shù)據(jù)輸入和接收所述測試信號作為選擇輸入，并且在 測試模式下輸出來自于所述第一掃描觸發(fā)器的預置信號以及在BIST測試模式下輸出所述 BIST測試信號作為選擇信號；第二掃描觸發(fā)器，所述第二掃描觸發(fā)器被構(gòu)造為基于輸入數(shù)據(jù)輸出所述輸出信號；第二多路復用器，所述第二多路復用器被構(gòu)造為接收來自于所述邏輯電路的地址信號 和來自于所述第二掃描觸發(fā)器的所述輸出信號作為數(shù)據(jù)輸入和接收來自于所述第一多路 復用器的選擇信號作為選擇輸入，并且基于來自于所述第一多路復用器的選擇信號，當正 常模式被設(shè)置時將來自于所述邏輯電路的地址信號輸出到所述存儲器的所述地址端子和 當正常模式?jīng)]有被設(shè)置時將來自于所述第二掃描觸發(fā)器的所述輸出信號輸出到所述存儲 器的所述地址端子，第三多路復用器，所述第三多路復用器被構(gòu)造為當BIST測試模式?jīng)]有被設(shè)置時輸出 來自于所述邏輯電路的地址信號并且當BIST測試模式被設(shè)置時輸出來自于所述控制器的 測試圖案；以及第四多路復用器，所述第四多路復用器被構(gòu)造為當測試模式被設(shè)置時將所述第二多路 復用器的輸出輸出到所述第二掃描觸發(fā)器作為輸入數(shù)據(jù)和當測試模式?jīng)]有被設(shè)置時將所 述第三多路復用器的輸出輸出到所述第二掃描觸發(fā)器作為輸入數(shù)據(jù)。
9.根據(jù)權(quán)利要求8所述的半導體集成電路，其中所述地址控制電路進一步包括第五多路復用器，所述第五多路復用器具有與所述第一掃描觸發(fā)器的數(shù)據(jù)輸入相連接 的輸出，并且被構(gòu)造為接收來自于所述第一掃描觸發(fā)器的預置信號和來自于所述存儲器的 輸出信號，并且當BIST測試模式未被設(shè)置時輸出所述預置信號和當BIST測試模式被設(shè)置 時輸出來自于所述存儲器的輸出信號，并且其中所述半導體集成電路進一步包括AND門，所述AND門被構(gòu)造為當BIST測試模式被設(shè)置時將來自于所述第一掃描觸發(fā)器 的輸出信號輸出到所述控制器。
10.一種半導體集成電路的測試方法，包括接收來自于邏輯電路的用于存儲器的地址的地址信號、具有預置的邏輯值的輸出信號 以及測試信號；基于所述測試信號選擇所述地址信號和所述輸出信號中的一個；以及將所選擇的信號輸出到所述存儲器的地址端子，其中所述測試信號指示其中不執(zhí)行轉(zhuǎn)換延遲故障測試的用戶模式和其中對從所述邏輯電路到所述存儲器的所述地址端子的路徑執(zhí)行轉(zhuǎn)換延遲故障測試的測試模式中的一個， 并且其中在用戶模式下選擇所述地址信號并且在測試模式下選擇所述輸出信號。
11.根據(jù)權(quán)利要求10所述的測試方法，其中所述選擇包括 生成來自于掃描觸發(fā)器的所述輸出信號；當所述測試信號指示測試模式時輸出來自于NAND門的所述輸出信號；以及 在用戶模式下通過AND門選擇所述地址信號；以及 在測試模式下通過所述AND門選擇所述輸出信號。
12.根據(jù)權(quán)利要求11所述的測試方法，其中所述輸出來自于掃描觸發(fā)器的所述輸出信 號包括當所述測試信號指示測試模式時將來自于多路復用器的所述輸出信號輸出到所述掃 描觸發(fā)器；和當所述測試信號指示用戶模式時將來自于所述多路復用器的地址信號輸出到所述掃 描觸發(fā)器。
13.根據(jù)權(quán)利要求10所述的測試方法，其中所述選擇包括 生成來自于第一掃描觸發(fā)器的所述輸出信號；生成來自于第二掃描觸發(fā)器的具有預置的邏輯值的選擇信號；當所述測試信號指示測試模式時將來自于AND門的選擇信號輸出到第一多路復用器；以及響應于所述第一多路復用器中的選擇信號選擇從所述邏輯電路輸出的地址信號和從 所述第一掃描觸發(fā)器輸出的所述輸出信號中的一個。
14.根據(jù)權(quán)利要求13所述的測試方法，其中所述生成來自于第一掃描觸發(fā)器的所述輸 出信號進一步包括通過第二多路復用器接收來自于所述第一掃描觸發(fā)器的所述輸出信號；和 當所述測試信號指示測試模式時將來自于所述第二多路復用器的所述輸出信號輸出 到所述第一掃描觸發(fā)器；以及當所述測試信號指示用戶模式時將來自于所述第二多路復用器的地址信號輸出到所 述第一掃描觸發(fā)器。
15.根據(jù)權(quán)利要求10所述的測試方法，進一步包括輸出來自于控制器的用于對所述存儲器的BIST(內(nèi)建自測試)測試的BIST控制信號 和測試圖案；其中所述選擇進一步包括當BIST測試信號指示其中對所述存儲器執(zhí)行BIST測試的BIST測試模式時，選擇測試圖案。
16.根據(jù)權(quán)利要求15所述的測試方法，進一步包括當所述BIST測試信號指示BIST測試模式時通過AND門將從所述存儲器輸出的輸出信 號提供給所述控制器。
17.根據(jù)權(quán)利要求15所述的測試方法，其中所述選擇包括 生成來自于第一掃描觸發(fā)器的具有預置的邏輯值的預置信號；在測試模式下從第一多路復用器輸出預置信號和在BIST測試模式下從第一多路復用 器輸出BIST測試信號作為選擇信號，基于輸入數(shù)據(jù)生成來自于第二掃描觸發(fā)器的所述輸出信號；基于來自于所述第一多路復用器的選擇信號，當正常模式被設(shè)置時選擇從所述邏輯電 路輸出的地址信號和當正常模式?jīng)]有被設(shè)置時選擇來自于所述第二掃描觸發(fā)器的所述輸 出信號；在第三多路復用器中，當BIST測試模式?jīng)]有被設(shè)置時選擇從所述邏輯電路輸出的地 址信號和當BIST測試模式被設(shè)置時選擇從所述控制器輸出的測試圖案；以及當所述測試模式被設(shè)置時將所述第二多路復用器的輸出輸出到所述第二掃描觸發(fā)器 作為輸入數(shù)據(jù)，和當所述測試模式?jīng)]有被設(shè)置時將所述第三多路復用器的輸出輸出到所述 第二掃描觸發(fā)器作為輸入數(shù)據(jù)。
18.根據(jù)權(quán)利要求17所述的測試方法，其中所述選擇進一步包括 當BIST測試模式未被設(shè)置時從第五多路復用器輸出從所述第一掃描觸發(fā)器輸出的預 置信號到所述第一掃描觸發(fā)器和當BIST測試模式被設(shè)置時從第五多路復用器輸出從所述 存儲器輸出的輸出信號到所述第一掃描觸發(fā)器，并且 其中所述測試方法進一步包括當BIST測試模式被設(shè)置時將來自于所述第一掃描觸發(fā)器的輸出信號輸出到所述控制
全文摘要
本發(fā)明涉及半導體集成電路和用于半導體集成電路的測試方法。半導體集成電路包括存儲器；邏輯電路，該邏輯電路被構(gòu)造為輸出用于存儲器的地址的地址信號；以及地址控制電路，該地址控制電路與存儲器的地址端子和邏輯電路相連接，并且被構(gòu)造為接收測試信號以基于測試信號將來自于邏輯電路的地址信號和具有預置的邏輯值的輸出信號中的一個輸出到存儲器的地址端子。測試信號指示其中不執(zhí)行轉(zhuǎn)換延遲故障測試的用戶模式和其中對從邏輯電路到存儲器的地址端子的路徑執(zhí)行轉(zhuǎn)換延遲故障測試的測試模式中的一個。
文檔編號G11C16/02GK101923897SQ20101016644
公開日2010年12月22日 申請日期2010年4月23日 優(yōu)先權(quán)日2009年4月23日
發(fā)明者前原仁一 申請人:瑞薩電子株式會社