專利名稱：一種利用內建自測提高讀取速度的閃存及其方法
技術領域：
本發(fā)明涉及集成電路設計領域，尤其涉及一種利用內建自測提高讀取速度的閃存 及其方法。
背景技術：
目前，隨著半導體介質存儲設備裝置的廣泛使用，出現(xiàn)了各種各樣存儲設備以 及多種存儲介質，其中，應用最為廣泛的便攜式存儲設備是閃存(flashmemory)，閃存 是一種非易失性(non-volatile)存儲器，且屬于可擦出可編程只讀存儲器(erasable programmable read-only memory，EPR0M)。隨著各種各樣的軟件的不斷發(fā)展和科技的不斷 進步，用戶對需要存儲的數(shù)據(jù)量要求越來越高，閃存存儲設備的容量也隨著增加，閃存在操 作過程中讀寫的時間隨著數(shù)據(jù)量的增大而增加，因此要求閃存的讀寫速度要求越來越短。圖1為現(xiàn)有技術中閃存的數(shù)據(jù)讀取路徑的示意圖，如圖1所示，數(shù)據(jù)讀取通道202’ 從存儲單元陣列201’相應地址中讀取數(shù)據(jù)信號，所述靈敏放大器203’接收數(shù)據(jù)信號后， 將所述數(shù)據(jù)信號轉化放大為數(shù)字信號發(fā)送至鎖存器205’，讀取定時器204’用于控制靈敏 放大器203’轉化數(shù)據(jù)的時間和鎖存器205’輸出的時間，為防止數(shù)字信號輸出時所述鎖存 器205’開關引起的噪音，所述讀取定時器204’控制鎖存器205’在數(shù)據(jù)穩(wěn)定后打開鎖存器 205’輸出數(shù)字信號。然而，為保證滿足讀取過程的最壞情況，所述讀取定時器204’需要預 留一個大時間范圍，這大大影響讀取的速度，而且一旦工藝制作完成后很難再縮減讀取時 間，從而影響閃存的讀取速度。

發(fā)明內容
本發(fā)明要解決的技術問題是，提供一種能夠提高閃存讀取速度的結構和方法。為解決上述技術問題，本發(fā)明提供一種利用內建自測提高讀取速度的閃存，包括 內建自測體系和數(shù)據(jù)讀取路徑，所述內建自測體系向所述數(shù)據(jù)讀取路徑發(fā)出預設數(shù)據(jù)，所 述數(shù)據(jù)讀取路徑存儲預設數(shù)據(jù)并將預設數(shù)據(jù)放大后輸出讀取數(shù)據(jù)給所述內建自測體系，所 述內建自測體系根據(jù)所述讀取數(shù)據(jù)的正確性向所述數(shù)據(jù)讀取路徑發(fā)出縮短讀取時間信號， 從而獲得閃存的最佳讀取速度。進一步的，針對所述利用內建自測提高讀取速度的閃存，所 述數(shù)據(jù)讀取路徑包括與所述內建自測電路相連的存儲單元陣列，與所述數(shù)據(jù)寄存器、所述 內建自測電路和所述存儲單元陣列相連的數(shù)據(jù)讀取通道，與所述數(shù)據(jù)讀取通道相連的靈敏 放大器，與所述讀取定時控制器和所述靈敏放大器相連的讀取定時器，與所述比較電路、所 述靈敏放大器和所述讀取定時器相連的鎖存器，與所述鎖存器相連的輸出緩沖器。進一步的，針對所述的利用內建自測提高閃存讀取速度的方法，包括所述內建自 測體系向所述數(shù)據(jù)讀取路徑發(fā)出預設數(shù)據(jù)；所述數(shù)據(jù)讀取路徑存儲預設數(shù)據(jù)后，輸出讀取 數(shù)據(jù)，并將所述讀取數(shù)據(jù)傳遞給所述內建自測體系；所述內建自測體系將所述讀取數(shù)據(jù)與 所述預設數(shù)據(jù)進行比較，若所述讀取數(shù)據(jù)與所述預設數(shù)據(jù)相同，則所述內建自測體系發(fā)出 讀取時間縮減信號給所述數(shù)據(jù)讀取路徑，所述數(shù)據(jù)讀取路徑縮短讀取時間繼續(xù)讀取，若所
4述讀取數(shù)據(jù)與所述預設數(shù)據(jù)不同，則停止讀取，以上次讀取時間作為數(shù)據(jù)讀取路徑的讀取 時間。進一步的，針對所述的利用內建自測提高閃存讀取速度的方法，所述內建自測體 系包括數(shù)據(jù)寄存器、比較電路、內建自測電路、和讀取定時控制器；其中所述數(shù)據(jù)寄存器 存儲所述預設數(shù)據(jù)，將所述預設數(shù)據(jù)傳遞給所述數(shù)據(jù)讀取路徑和所述比較電路；所述比較 電路比較所述預設數(shù)據(jù)和所述讀取數(shù)據(jù)，根據(jù)比較結果發(fā)出內建自測控制信號給所述內建 自測電路；所述內建自測電路發(fā)出讀取時間縮減控制信號給所述讀取定時控制器，并掃描 所述數(shù)據(jù)讀取路徑中地址和對應的數(shù)據(jù)信號；所述讀取定時控制器根據(jù)所述讀取時間縮減 控制信號向所述數(shù)據(jù)讀取路徑發(fā)出讀取時間縮減信號。進一步的，針對所述的利用內建自測提高閃存讀取速度的方法，所述數(shù)據(jù)讀取路 徑包括存儲單元陣列、數(shù)據(jù)讀取通道、靈敏放大器、讀取定時器、鎖存器和輸出緩沖器，其 中所述數(shù)據(jù)讀取通道接收所述數(shù)據(jù)寄存器發(fā)出所述預設數(shù)據(jù)，傳遞給所述存儲單元陣列， 所述存儲單元陣列在相應地址中存儲數(shù)據(jù)信號；所述數(shù)據(jù)讀取通道讀取所述存儲單元陣列 相應地址的數(shù)據(jù)信號；所述靈敏放大器將所述數(shù)據(jù)信號轉為數(shù)字信號，并將所述數(shù)字信號 傳遞給所述鎖存器；所述讀取定時器接收所述讀取定時控制器發(fā)出的讀取時間縮減信號， 向所述靈敏放大器發(fā)出控制信號，并向所述鎖存器發(fā)出數(shù)據(jù)鎖存控制信號；所述鎖存器在 接收所述數(shù)字信號穩(wěn)定后，將所述數(shù)字信號數(shù)據(jù)傳出，同時傳遞給所述比較電路；同時所述 內建自測電路掃描所述存儲單元陣列的地址和對應的所述數(shù)據(jù)讀取通道的數(shù)據(jù)信號。綜上所述，本發(fā)明利用數(shù)據(jù)寄存器生成單元檢測的數(shù)據(jù)信號，利用比較電路對讀 取數(shù)據(jù)進行檢測，利用內建自測電路掃描閃存中單元存儲陣列，同時利用內建自測電路生 成讀取定時器的修正位，從而找出閃存讀取的最佳時間選擇。采用這一結構及方法找到閃 存讀取的最佳時間選擇，提高閃存的讀取速度，并且結構簡單，檢測方便。


圖1為現(xiàn)有技術中閃存數(shù)據(jù)讀取路徑的結構示意圖。圖2為本發(fā)明中利用內建自測提高讀取速度的閃存示意圖。圖3為內建自測體系的結構示意圖。圖4為利用內建自測提高讀取速度的閃存的詳細結構示意圖。
具體實施例方式為使本發(fā)明的內容更加清楚易懂，以下結合說明書附圖，對本發(fā)明的內容作進一 步說明。當然本發(fā)明并不局限于該具體實施例，本領域內的普通及說人員所熟知的一般替 換也涵蓋在本發(fā)明的保護范圍內。其次，本發(fā)明利用示意圖進行了詳細的表述，在詳述本發(fā)明實例時，為了便于說 明，示意圖不依照一般比例局部放大，不應以此作為對本發(fā)明的限定。本發(fā)明的核心思向是采用內建自測電路幫助提高閃存的讀寫速度。在數(shù)據(jù)寄存 器中存儲預設數(shù)據(jù)，將所述預設數(shù)據(jù)發(fā)送給數(shù)據(jù)讀取路徑，所述數(shù)據(jù)讀取路徑通過處理、放 大輸出讀取數(shù)據(jù)，利用比較電路對預設數(shù)據(jù)和讀取數(shù)據(jù)進行檢測，利用內建自測電路掃描 閃存中單元存儲陣列，利用內建自測電路生成讀取定時器的修正位后多次讀取直到找出閃存讀取的最佳時間選擇。從而采用這一結構及方法提高閃存的讀取速度。圖2為本發(fā)明中利用內建自測提高讀取速度的閃存示意圖，參考圖2，包括內建自 測體系100和數(shù)據(jù)讀取路徑200，其中所述數(shù)據(jù)讀取路徑200用于讀取數(shù)據(jù)，所述內建自 測體系100用于檢測所述數(shù)據(jù)讀取路徑200輸出的讀取數(shù)據(jù)，根據(jù)所述讀取數(shù)據(jù)的正確性 控制所述數(shù)據(jù)讀取路徑200縮短讀取時間，從而確定閃存最佳的讀取時間；所述內建自測 體系100首先向所述數(shù)據(jù)讀取路徑200發(fā)出預設數(shù)據(jù)，所述數(shù)據(jù)讀取路徑200存儲預設數(shù) 據(jù)并將預設數(shù)據(jù)放大后輸出讀取數(shù)據(jù)給所述內建自測體系100，所述內建自測體系100根 據(jù)所述讀取數(shù)據(jù)向所述數(shù)據(jù)讀取路徑200發(fā)出縮短讀取時間信號。本發(fā)明提供一種利用內建自測提高讀取速度的閃存，包括內建自測體系100和數(shù) 據(jù)讀取路徑200，其中所述內建自測體系100向所述數(shù)據(jù)讀取路徑200發(fā)出預設數(shù)據(jù)和縮 短讀取時間控制信號；所述數(shù)據(jù)讀取路徑200向所述內建自測體系100發(fā)出讀取數(shù)據(jù)。所述內建自測體系100向所述數(shù)據(jù)讀取路徑200發(fā)出的預設數(shù)據(jù)；所述數(shù)據(jù)讀取 路徑200向所述內建自測體系100輸出讀取數(shù)據(jù)；所述內建自測體系100接收所述讀取數(shù) 據(jù)，比較所述讀取數(shù)據(jù)與所述預設數(shù)據(jù)并掃描所述數(shù)據(jù)讀取路徑200的存儲地址對應數(shù)據(jù) 信號，根據(jù)結果向所述數(shù)據(jù)讀取路徑200發(fā)出縮短讀取時間控制信號。進一步的，圖3為內建自測體系的結構示意圖。參考圖3。針對所述利用內建自測 提高讀取速度的閃存，所述內建自測體系100中數(shù)據(jù)寄存器102與所述數(shù)據(jù)讀取路徑200 相連，比較電路101與所述數(shù)據(jù)寄存器102和所述數(shù)據(jù)讀取路徑200相連，內建自測電路 103與所述數(shù)據(jù)讀取路徑200和所述比較電路101相連，以及讀取定時控制器104與所述內 建自測電路103和相連所述數(shù)據(jù)讀取路徑200。進一步的，圖4為本發(fā)明中利用內建自測提高讀取速度的閃存的詳細示意圖。參 考圖3，針對所述利用內建自測提高讀取速度的閃存，所述數(shù)據(jù)讀取路徑包括存儲單元陣 列201、數(shù)據(jù)讀取通道202、靈敏放大器203、讀取定時器204、鎖存器205和輸出緩沖器206 所述存儲單元陣列201與所述內建自測電路103相連，所述數(shù)據(jù)讀取通道202與所述數(shù)據(jù) 寄存器102、所述內建自測電路103和所述存儲單元陣列201相連，所述靈敏放大器203與 所述數(shù)據(jù)讀取通道202相連，所述讀取定時器204與所述讀取定時控制器104和所述靈敏 放大器203相連，所述鎖存器205與所述比較電路、所述靈敏放大器203和所述讀取定時器 204相連的，所述輸出緩沖器206與所述鎖存器相連的。進一步的，針對所述的利用內建自測提高閃存讀取速度的方法，所述內建自測體 系100向所述數(shù)據(jù)讀取路徑200發(fā)出預設數(shù)據(jù)，所述數(shù)據(jù)讀取路徑200存儲預設數(shù)據(jù)后，輸 出讀取數(shù)據(jù)，并將所述讀取數(shù)據(jù)傳遞給所述內建自測體系100，所述內建自測體系100將所 述讀取數(shù)據(jù)與所述預設數(shù)據(jù)進行比較，若所述讀取數(shù)據(jù)與所述預設數(shù)據(jù)相同，則所述內建 自測體系100發(fā)出讀取時間縮減信號給所述數(shù)據(jù)讀取路徑200，所述數(shù)據(jù)讀取路徑200縮短 讀取時間繼續(xù)讀取，若所述讀取數(shù)據(jù)與所述預設數(shù)據(jù)不同，則停止讀取，以上次讀取時間作 為數(shù)據(jù)讀取路徑的讀取時間。進一步的，針對所述的利用內建自測提高閃存讀取速度的方法，所述內建自測體 系100包括數(shù)據(jù)寄存器102、比較電路101、內建自測電路103和讀取定時控制器104。 其中所述數(shù)據(jù)寄存器102存儲所述預設數(shù)據(jù)，將所述預設數(shù)據(jù)傳遞給所述數(shù)據(jù)讀取路徑 200，并將所述預設數(shù)據(jù)傳遞給所述比較電路101 ；所述比較電路101比較所述預設數(shù)據(jù)和
6所述讀取數(shù)據(jù)，根據(jù)比較結果發(fā)出內建自測控制信號給所述內建自測電路103 ；所述內建 自測電路103發(fā)出讀取時間縮減信號給所述讀取定時控制器，并掃描所述數(shù)據(jù)讀取路徑中 地址和數(shù)據(jù)信號；所述讀取定時控制器根據(jù)所述讀取時間縮減信號向所述數(shù)據(jù)讀取路徑發(fā) 出讀取時間縮減信號給所述數(shù)據(jù)讀取路徑。進一步的，針對所述的利用內建自測提高閃存讀取速度的方法，所述數(shù)據(jù)讀取路 徑包括存儲單元陣列201、數(shù)據(jù)讀取通道202，靈敏放大器203，讀取定時器204、鎖存器 205和輸出緩沖器206，其中所述存儲單元陣列201在相應地址中存儲數(shù)據(jù)信號；所述數(shù) 據(jù)讀取通道202讀取所述存儲單元陣列201相應地址的數(shù)據(jù)信號；所述靈敏放大器203將 所述數(shù)據(jù)信號轉為數(shù)字信號，并將所述數(shù)字信號傳遞給所述鎖存器205 ；所述讀取定時器 204接收所述讀取時間縮減信號，向所述靈敏放大器203發(fā)出控制信號，并向所述鎖存器 205發(fā)出數(shù)據(jù)鎖存控制信號；當所述鎖存器205接收的所述數(shù)字信號穩(wěn)定后，將所述數(shù)字信 號數(shù)據(jù)傳出，同時傳遞給所述內建自測體系。所述數(shù)據(jù)寄存器102向所述數(shù)據(jù)讀取通道202 發(fā)出所述預設數(shù)據(jù)，所述讀取定時控制器104向所述讀取定時器204發(fā)出所述讀取時間縮 減信號，所述比較電路101接收所述鎖存器205發(fā)出的讀取數(shù)據(jù)，所述內建自測電路103掃 描所述存儲單元陣列201的地址和對應的所述數(shù)據(jù)讀取通道202的數(shù)據(jù)信號。在本實施例中利用內建自測提高閃存讀取速度的方法的步驟是在所述數(shù)據(jù)存儲 器102中存儲要檢測的預設數(shù)據(jù)，所述數(shù)據(jù)存儲器將預設數(shù)據(jù)傳給比較電路并通過所述數(shù) 據(jù)讀取通道202存入所述存儲單元陣列201中，開始進行讀取數(shù)據(jù)過程，數(shù)據(jù)信號通過所述 數(shù)據(jù)讀取通道202傳給所述靈敏放大器203，所述靈敏放大器203將數(shù)據(jù)信號轉化為數(shù)字信 號后傳給鎖存器205，所述靈敏放大器203轉換時間和鎖存器205鎖存、打開的時間受所述 讀取定時器204控制，讀取結束后將讀取數(shù)據(jù)傳遞給所述比較電路101，所述比較電路101 比較所述預設數(shù)據(jù)和所述讀取數(shù)據(jù)，同時內建自測電路203掃描存儲單元陣列201，如果所 述預設數(shù)據(jù)和所述讀取數(shù)據(jù)相同，且存儲單元陣列201中存儲正確，則進一步縮減讀取時 間，即所述內建自測電路103發(fā)出縮短讀取時間控制信號給所述時間縮減控制器104，所述 時間縮減控制器104發(fā)出縮短讀取時間信號給所述讀取定時器204，讀取定時器204縮短讀 取時間，重新進行一次讀取、比較和掃描，直到讀取數(shù)據(jù)出現(xiàn)錯誤，則記錄上一次讀取的讀 取時間信息，則該讀取時間信息為閃存讀取的最佳信息。綜上所述，本發(fā)明利用數(shù)據(jù)寄存器生成單元檢測的數(shù)據(jù)信號，利用比較電路對讀 取數(shù)據(jù)進行檢測，利用內建自測電路掃描閃存中單元存儲陣列，同時利用內建自測電路生 成讀取定時器的修正位，從而找出閃存讀取的最佳時間選擇。采用這一結構及方法找到閃 存讀取的最佳時間選擇，提高閃存的讀取速度，并且結構簡單，檢測方便。雖然本發(fā)明已以較佳實施例揭露如上，然其并非用以限定本發(fā)明，任何所屬技術 領域中具有通常知識者，在不脫離本發(fā)明的精神和范圍內，當可作些許的更動與潤飾，因此 本發(fā)明的保護范圍當視權利要求書所界定者為準。
權利要求
一種利用內建自測體系提高讀取速度的閃存，其特征在于，包括內建自測體系和數(shù)據(jù)讀取路徑，所述內建自測體系向所述數(shù)據(jù)讀取路徑發(fā)出預設數(shù)據(jù)，所述數(shù)據(jù)讀取路徑存儲預設數(shù)據(jù)并將預設數(shù)據(jù)放大后輸出讀取數(shù)據(jù)給所述內建自測體系，所述內建自測體系根據(jù)所述讀取數(shù)據(jù)的正確性向所述數(shù)據(jù)讀取路徑發(fā)出縮短讀取時間信號，從而獲得閃存的最佳讀取速度。
2.如權利要求1所述的利用內建自測提高讀取速度的閃存，其特征在于，所述內建自 測體系包括數(shù)據(jù)寄存器、比較電路、內建自測電路，所述數(shù)據(jù)寄存器用于存儲所述預設數(shù) 據(jù)，所述比較電路與所述數(shù)據(jù)讀取路徑相連，用于比較所述預設數(shù)據(jù)和所述讀取數(shù)據(jù)，所述 內建自測電路與所述比較電路相連，用于掃描所述數(shù)據(jù)讀取路徑存儲單元，用于掃描所述 內建自測電路發(fā)出讀取時間縮減控制信號給所述讀取定時控制器，用于掃描所述數(shù)據(jù)讀取 路徑中地址和對應的數(shù)據(jù)信號；以及與所述內建自測電路相連的讀取定時控制器，所述數(shù) 據(jù)寄存器、所述比較電路、所述讀取定時控制器和所述內建自測電路都與所述數(shù)據(jù)讀取路 徑相連。
3.如權利要求2所述的利用內建自測提高讀取速度的閃存，其特征在于，所述數(shù)據(jù)讀 取路徑包括與所述內建自測電路相連的存儲單元陣列，與所述數(shù)據(jù)寄存器、所述內建自測 電路和所述存儲單元陣列相連的數(shù)據(jù)讀取通道，與所述數(shù)據(jù)讀取通道相連的靈敏放大器， 與所述讀取定時控制器和所述靈敏放大器相連的讀取定時器，與所述比較電路、所述靈敏 放大器和所述讀取定時器相連的鎖存器，與所述比較電路和所述鎖存器相連的輸出緩沖
4.如權利要求1所述的利用內建自測提高閃存讀取速度的方法，其特征在于，包括所 述內建自測體系向所述數(shù)據(jù)讀取路徑發(fā)出預設數(shù)據(jù)；所述數(shù)據(jù)讀取路徑存儲預設數(shù)據(jù)后， 輸出讀取數(shù)據(jù)，并將所述讀取數(shù)據(jù)傳遞給所述內建自測體系；所述內建自測體系將所述讀 取數(shù)據(jù)與所述預設數(shù)據(jù)進行比較，若所述讀取數(shù)據(jù)與所述預設數(shù)據(jù)相同，則所述內建自測 體系發(fā)出讀取時間縮減信號給所述數(shù)據(jù)讀取路徑，所述數(shù)據(jù)讀取路徑縮短讀取時間繼續(xù)讀 取，若所述讀取數(shù)據(jù)與所述預設數(shù)據(jù)不同，則停止讀取，以上次讀取時間作為數(shù)據(jù)讀取路徑 的讀取時間。
5.如權利要求4所述的利用內建自測提高閃存讀取速度的方法，其特征在于，所述內 建自測體系包括數(shù)據(jù)寄存器、比較電路、內建自測電路、和讀取定時控制器；其中所述數(shù) 據(jù)寄存器存儲所述預設數(shù)據(jù)，將所述預設數(shù)據(jù)傳遞給所述數(shù)據(jù)讀取路徑和所述比較電路； 所述比較電路比較所述預設數(shù)據(jù)和所述讀取數(shù)據(jù)，根據(jù)比較結果發(fā)出內建自測控制信號給 所述內建自測電路；所述內建自測電路發(fā)出讀取時間縮減控制信號給所述讀取定時控制 器，并掃描所述數(shù)據(jù)讀取路徑中地址和對應的數(shù)據(jù)信號；所述讀取定時控制器根據(jù)所述讀 取時間縮減控制信號向所述數(shù)據(jù)讀取路徑發(fā)出讀取時間縮減信號。
6.如權利要求5所述的利用內建自測提高閃存讀取速度的方法，其特征在于，所述數(shù) 據(jù)讀取路徑包括存儲單元陣列、數(shù)據(jù)讀取通道、靈敏放大器、讀取定時器、鎖存器和輸出緩 沖器，其中所述數(shù)據(jù)讀取通道接收所述數(shù)據(jù)寄存器發(fā)出所述預設數(shù)據(jù)，傳遞給所述存儲單 元陣列，所述存儲單元陣列在相應地址中存儲數(shù)據(jù)信號；所述數(shù)據(jù)讀取通道讀取所述存儲 單元陣列相應地址的數(shù)據(jù)信號；所述靈敏放大器將所述數(shù)據(jù)信號轉為數(shù)字信號，并將所述 數(shù)字信號傳遞給所述鎖存器；所述讀取定時器接收所述讀取定時控制器發(fā)出的讀取時間縮減信號，向所述靈敏放大器發(fā)出控制信號，并向所述鎖存器發(fā)出數(shù)據(jù)鎖存控制信號；所述鎖 存器在接收所述數(shù)字信號穩(wěn)定后，將所述數(shù)字信號數(shù)據(jù)傳出，同時傳遞給所述比較電路；同 時所述內建自測電路掃描所述存儲單元陣列的地址和對應的所述數(shù)據(jù)讀取通道的數(shù)據(jù)信號。
全文摘要
本發(fā)明提供一種利用內建自測提高讀取速度的閃存，包括內建自測體系和數(shù)據(jù)讀取路徑，其中所述內建自測體系向所述數(shù)據(jù)讀取路徑發(fā)出預設數(shù)據(jù)和縮短讀取時間控制信號；所述數(shù)據(jù)讀取路徑向所述內建自測體系發(fā)出讀取數(shù)據(jù)。本發(fā)明中的利用內建自測提高讀取速度的閃存和方法能夠找到閃存讀取的最佳時間選擇，提高閃存的讀取速度，并且結構簡單，檢測方便。
文檔編號G11C29/12GK101853702SQ20101018735
公開日2010年10月6日 申請日期2010年5月28日 優(yōu)先權日2010年5月28日
發(fā)明者楊光軍 申請人:上海宏力半導體制造有限公司