專利名稱：半導(dǎo)體裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明總的來說涉及半導(dǎo)體裝置，具體來說涉及內(nèi)部電壓產(chǎn)生技術(shù)。
背景技術(shù)：
一般地，半導(dǎo)體裝置包括利用外部施加的電源電壓來產(chǎn)生內(nèi)部電壓的內(nèi)部電壓發(fā)生電路。這種內(nèi)部電壓發(fā)生電路應(yīng)當(dāng)便于降低能耗并有效利用半導(dǎo)體裝置的電源。圖1是示出現(xiàn)有的半導(dǎo)體裝置的內(nèi)部電壓的變化的示意圖。參見圖1，當(dāng)處在電源不穩(wěn)定狀態(tài)下的電源電壓VDD增加時(shí)，由現(xiàn)有的半導(dǎo)體裝置的內(nèi)部電壓發(fā)生電路產(chǎn)生的內(nèi)部電壓VINT隨著電源電壓VDD的電平的增加而相應(yīng)地增加。 一旦電源電壓VDD達(dá)到了目標(biāo)電壓電平，內(nèi)部電壓VINT將維持恒定的電壓電平。如圖1所示，雖然電源電壓VDD增加到比目標(biāo)電壓電平高的電壓電平，但是內(nèi)部電壓VINT的電壓電平保持不變。同時(shí)，半導(dǎo)體裝置可能在不同的頻帶工作。半導(dǎo)體裝置被設(shè)計(jì)成這樣的方式當(dāng)半導(dǎo)體裝置在高頻帶高速工作時(shí)，半導(dǎo)體裝置使用比較高的內(nèi)部電壓。另外，當(dāng)在低頻帶工作時(shí)，半導(dǎo)體裝置使用比較低的內(nèi)部電壓。然而，由于現(xiàn)有的半導(dǎo)體裝置被設(shè)計(jì)成將內(nèi)部電壓維持恒定的電壓電平而不論工作頻率如何，因此可能會(huì)根據(jù)工作狀態(tài)而出現(xiàn)不必要的電流消耗，或者不能滿足目標(biāo)工作速度。

發(fā)明內(nèi)容
在本發(fā)明的一個(gè)實(shí)施例中，提供一種半導(dǎo)體裝置，包括控制編碼輸出塊，所述控制編碼輸出塊被配置為輸出可變編碼，所述可變編碼具有與內(nèi)部電壓的電壓電平相對(duì)應(yīng)的編碼值；以及內(nèi)部電壓發(fā)生塊，所述內(nèi)部電壓發(fā)生塊被配置為產(chǎn)生內(nèi)部電壓，所述內(nèi)部電壓具有與將設(shè)置編碼與可變編碼進(jìn)行比較所獲得的結(jié)果相對(duì)應(yīng)的電壓電平。在本發(fā)明的另一個(gè)實(shí)施例中，提供一種半導(dǎo)體裝置，包括比較塊，所述比較塊包括多個(gè)單位延遲單元，所述多個(gè)單位延遲單元具有取決于內(nèi)部電壓的電壓電平的可控延遲量，并且所述比較塊被配置為將時(shí)鐘信號(hào)的相位與多個(gè)單位延遲單元的輸出信號(hào)的相位進(jìn)行比較，以輸出多個(gè)比較信號(hào)；以及內(nèi)部電壓發(fā)生塊，所述內(nèi)部電壓發(fā)生塊被配置為將所述內(nèi)部電壓控制為具有與多個(gè)比較信號(hào)相對(duì)應(yīng)的電壓電平。在本發(fā)明的另一個(gè)實(shí)施例中，提供一種半導(dǎo)體裝置，包括第一比較塊，所述第一比較塊包括多個(gè)單位延遲單元，所述多個(gè)單位延遲單元具有取決于內(nèi)部電壓的電壓電平的可控延遲量，并且所述第一比較塊被配置為將時(shí)鐘信號(hào)的相位與多個(gè)單位延遲單元的輸出信號(hào)的相位進(jìn)行比較，以輸出多個(gè)第一比較信號(hào)；第二比較塊，所述第二比較塊被配置為將多個(gè)設(shè)置信號(hào)與多個(gè)第一比較信號(hào)進(jìn)行比較，以輸出多個(gè)第二比較信號(hào)；以及內(nèi)部電壓發(fā)生塊，所述內(nèi)部電壓發(fā)生塊被配置為將所述內(nèi)部電壓控制為具有與多個(gè)第二比較信號(hào)相對(duì)應(yīng)的電壓電平。


下面結(jié)合附圖描述本發(fā)明的特征、方面和實(shí)施例，在附圖中圖1是表示現(xiàn)有的半導(dǎo)體裝置的內(nèi)部電壓的改變的示意圖；圖2是根據(jù)本發(fā)明的一個(gè)實(shí)施例的半導(dǎo)體裝置的結(jié)構(gòu)圖；圖3是根據(jù)本發(fā)明的另一個(gè)實(shí)施例的半導(dǎo)體裝置的結(jié)構(gòu)圖；圖4是圖3所示的半導(dǎo)體裝置的第一比較塊的一個(gè)實(shí)施例的內(nèi)部操作的示意圖； 以及圖5是圖3所示的半導(dǎo)體裝置的相位比較單元和第二比較塊的實(shí)施例的示意圖。
具體實(shí)施例方式下面將通過優(yōu)選實(shí)施例并參照附圖來描述根據(jù)本發(fā)明的半導(dǎo)體裝置。為了便于說明，將半導(dǎo)體裝置的信號(hào)和編碼根據(jù)電壓電平分為高電平(HIGHLEVEL，H)和低電平(LOW LEVEL，L)，并且可以例如表示為'1'和'0'。圖2是根據(jù)本發(fā)明的一個(gè)實(shí)施例的半導(dǎo)體裝置的結(jié)構(gòu)圖。參見圖2，半導(dǎo)體裝置包括設(shè)置編碼發(fā)生塊100、控制編碼輸出塊200和內(nèi)部電壓發(fā)生塊300。以下將描述以此方式配置的半導(dǎo)體裝置的操作。設(shè)置編碼發(fā)生塊100將所儲(chǔ)存的設(shè)置編碼輸出，并且設(shè)置編碼發(fā)生塊100可以被實(shí)現(xiàn)為例如鎖存器或熔絲組。在本發(fā)明的另一個(gè)實(shí)施例中，可以省略設(shè)置編碼發(fā)生塊100， 而例如可以用從模式寄存器組輸出的信號(hào)來代替設(shè)置編碼S?？刂凭幋a輸出塊200被配置為輸出可變編碼Hi1至mn，所述可變編碼Hi1至mn具有與內(nèi)部電壓VINT的電壓電平相對(duì)應(yīng)的編碼值。即，可變編碼Hi1至mn的編碼值取決于內(nèi)部電壓VINT，并且因而當(dāng)內(nèi)部電壓的電壓電平改變時(shí)，可變編碼Hi1至％的編碼值可以受控而改變。內(nèi)部電壓發(fā)生塊300被配置為產(chǎn)生內(nèi)部電壓VINT，使得內(nèi)部電壓VINT的電壓電平與將設(shè)置編碼S與可變編碼HI1至mn進(jìn)行比較所獲得的結(jié)果相對(duì)應(yīng)。內(nèi)部電壓發(fā)生塊300 包括比較單元310、電壓控制單元320和電壓輸出單元330。比較單元310被配置為將設(shè)置編碼S與可變編碼Hi1至mn進(jìn)行比較，以輸出多個(gè)比較信號(hào)C1至cn。電壓控制單元320被配置為輸出電壓控制信號(hào)VCTRL，使得電壓控制信號(hào)VCTRL的電壓電平與比較單元310所輸出的多個(gè)比較信號(hào)C1至Cn相對(duì)應(yīng)。在一個(gè)實(shí)施例中，電壓控制單元320可以被配置為根據(jù)比較信號(hào)C1至Cn而選擇性地輸出多個(gè)內(nèi)部產(chǎn)生的電壓。電壓輸出單元330被配置為控制內(nèi)部電壓的電壓電平。電壓輸出單元330對(duì)電壓電平進(jìn)行的控制/調(diào)節(jié)取決于電壓控制信號(hào)VCTRL的電壓電平。電壓輸出單元330包括電壓比較器331和電壓驅(qū)動(dòng)器332。電壓比較器331被配置為將電壓控制信號(hào)VCTRL的電壓電平與基準(zhǔn)電壓VREF的電壓電平進(jìn)行比較。在一個(gè)實(shí)施例中，電壓比較器331包括電流鏡部MPl和MP2、被配置為分別接收基準(zhǔn)電壓VREF和電壓控制信號(hào)VCRTL的差分輸入部麗1和麗2、以及被配置為響應(yīng)于使能信號(hào)EN 而提供偏置電流的偏置部麗3。因此，在圖2所示的實(shí)施例中，電壓比較器331被實(shí)現(xiàn)為差分放大電路，所述差分放大電路將基準(zhǔn)電壓VREF的電壓電平與電壓控制信號(hào)VCTRL的電壓電平進(jìn)行比較。在電壓比較器331中，隨著所輸入的電壓控制信號(hào)VCTRL的電壓電平的升高，節(jié)點(diǎn)NO的電壓電平降低。在一個(gè)實(shí)施例中，電壓驅(qū)動(dòng)器332被實(shí)現(xiàn)為PMOS晶體管MP3， 所述PMOS晶體管MP3連接在電源電壓端子與內(nèi)部電壓端子之間，并由從節(jié)點(diǎn)NO輸出的電壓控制。因此，電壓驅(qū)動(dòng)器332輸出的內(nèi)部電壓VINT的電壓電平取決于電壓比較器331的比較結(jié)果，即電壓驅(qū)動(dòng)器332輸出的內(nèi)部電壓VINT的電壓電平受節(jié)點(diǎn)NO的電壓電平的控制。即，電壓控制單元320根據(jù)將設(shè)置編碼S與可變編碼Hi1至mn之間進(jìn)行比較所獲得的比較信號(hào)C1至cn，來升高或降低內(nèi)部電壓VINT的電平。因此，根據(jù)本發(fā)明的一個(gè)實(shí)施例的半導(dǎo)體裝置基于設(shè)置編碼S來比較可變編碼C1至Cn的變化，并根據(jù)比較結(jié)果控制內(nèi)部電壓 VINT的電壓電平。此時(shí)，由于內(nèi)部電壓被反饋到控制編碼輸出塊200，因此可變編碼Hi1至 mn的編碼值隨內(nèi)部電壓的變化而變化。圖3是根據(jù)本發(fā)明的另一個(gè)實(shí)施例的半導(dǎo)體裝置的結(jié)構(gòu)圖。
參見圖3，半導(dǎo)體裝置包括第一比較塊10、第二比較塊20和內(nèi)部電壓發(fā)生塊30。 在一個(gè)實(shí)施例中，半導(dǎo)體裝置還可以包括時(shí)鐘分頻塊40，所述時(shí)鐘分頻塊40被配置為以預(yù)定的分頻比對(duì)輸入時(shí)鐘信號(hào)CLK進(jìn)行分頻，以便輸出分頻時(shí)鐘信號(hào)CLK_DIV。在另一個(gè)實(shí)施例中，可以省略時(shí)鐘分頻塊，并且供第一比較塊的操作使用的時(shí)鐘信號(hào)可以采用其它的方法來提供。因此，時(shí)鐘分頻塊40是可以視需要而附加的部件。另外，半導(dǎo)體裝置還可以包括設(shè)置信號(hào)發(fā)生塊50，所述設(shè)置信號(hào)發(fā)生塊50被配置為輸出多個(gè)設(shè)置信號(hào)S。設(shè)置信號(hào)發(fā)生塊50可以被實(shí)現(xiàn)為鎖存器或熔絲組，以輸出儲(chǔ)存的設(shè)置信號(hào)S。在另一個(gè)實(shí)施例中，不需要使用設(shè)置信號(hào)發(fā)生塊，而可以采用其它的方法來提供設(shè)置信號(hào)S，例如可將從模式寄存器組輸出的信號(hào)作為設(shè)置信號(hào)S。以下將參照?qǐng)D3描述以此方式配置的半導(dǎo)體裝置的具體配置和操作。時(shí)鐘分頻塊40被配置為以預(yù)定的分頻比對(duì)輸入時(shí)鐘信號(hào)CLK進(jìn)行分頻，以便輸出分頻時(shí)鐘信號(hào)CLK_DIV。為了說明的目的，將假設(shè)時(shí)鐘分頻塊40對(duì)輸入時(shí)鐘信號(hào)CLK進(jìn)行二分頻。但是本領(lǐng)域技術(shù)人員將會(huì)理解可以使用其它的分頻比。第一比較塊10包括多個(gè)單位延遲單元11_1至ll_n，所述多個(gè)單位延遲單元11_1 至ll_n具有根據(jù)內(nèi)部電壓VINT的電壓電平而被控制的延遲量。第一比較塊10被配置為將分頻時(shí)鐘信號(hào)CLK_DIV的相位與多個(gè)延遲信號(hào)Dl至Dn的相位進(jìn)行比較，并且作為比較結(jié)果輸出多個(gè)第一比較信號(hào)Hi1至％。單位延遲單元11_1至ll_n中的每個(gè)都執(zhí)行延遲操作，以便提供延遲信號(hào)Dl至Dn。由于多個(gè)第一比較信號(hào)Hi1至mn是將分頻時(shí)鐘信號(hào)CLK_ DIV的相位與多個(gè)延遲信號(hào)Dl至Dn的相位之間進(jìn)行比較所產(chǎn)生的信號(hào)，而延遲信號(hào)Dl至 Dn中的每個(gè)都是將分頻時(shí)鐘信號(hào)CLK_DIV進(jìn)行延遲所獲得的，因此可以通過多個(gè)第一比較信號(hào)Hl1至Hln來檢測(cè)輸入時(shí)鐘信號(hào)CLK的一個(gè)周期的長(zhǎng)度。因此，多個(gè)第一比較信號(hào)Hl1至 mn的編碼值根據(jù)輸入時(shí)鐘信號(hào)CLK的頻率改變而改變。第一比較塊10包括多個(gè)單位延遲單元11_1至ll_n和多個(gè)相位比較單元12_1至12_n。根據(jù)內(nèi)部電壓VINT的電壓電平控制單位延遲單元11_1至ll_n中的每個(gè)的延遲量。即，隨著內(nèi)部電壓VINT的電壓電平的升高，單位延遲單元的延遲量將減小。另一方面，隨著內(nèi)部電壓VINT的電壓電平的降低，單位延遲單元的延遲量增加。多個(gè)相位比較單元12_1至12_n被配置為將從多個(gè)單位延遲單元11_1至ll_n輸出的多個(gè)延遲信號(hào)Dl至Dn的相位與分頻時(shí)鐘信號(hào)CLK_DIV的相位進(jìn)行比較，以輸出多個(gè)第一比較信號(hào)Hi1至mn。第二比較塊20被配置為將多個(gè)設(shè)置信號(hào)S與多個(gè)第一比較信號(hào)Hi1至mn進(jìn)行比較，以輸出多個(gè)第二比較信號(hào)C1至Cn。內(nèi)部電壓發(fā)生塊30被配置為產(chǎn)生內(nèi)部電壓VINT，所述內(nèi)部電壓VINT具有與多個(gè)第二比較信號(hào)C1至Cn相對(duì)應(yīng)的電壓電平。即，內(nèi)部電壓發(fā)生塊根據(jù)比較信號(hào)C1至Cn來控制內(nèi)部電壓VINT的電壓電平。內(nèi)部電壓發(fā)生塊30包括電壓控制單元31和電壓輸出單元 32。電壓控制單元31被配置為輸出電壓控制信號(hào)VCTRL，使得該電壓控制信號(hào)VCTRL的電壓電平與多個(gè)第二比較信號(hào)C1至Cn相對(duì)應(yīng)。在一個(gè)實(shí)施例中，電壓控制單元320可以被配置為根據(jù)第二比較信號(hào)C1至Cn而選擇性地輸出多個(gè)內(nèi)部產(chǎn)生的電壓。另外，電壓輸出單元32被配置為控制內(nèi)部電壓的電壓電平。電壓輸出單元32對(duì)電壓電平進(jìn)行的控制/調(diào)節(jié)取決于電壓控制信號(hào)VCTRL的電壓電平。電壓輸出單元32包括電壓比較器32_1和電壓驅(qū)動(dòng)器32_2。電壓比較器32_1被配置為將基準(zhǔn)電壓VREF的電壓電平與電壓控制信號(hào)VCTRL 的電壓電平進(jìn)行比較。在一個(gè)實(shí)施例中，電壓比較器32_1包括電流鏡部MPl和MP2、被配置為分別接收基準(zhǔn)電壓VREF和電壓控制信號(hào)VCRTL的差分輸入部麗1和麗2、以及被配置為響應(yīng)于使能信號(hào)EN而提供偏置電流的偏置部麗3。因此，在圖3所示的實(shí)施例中，電壓比較器32_1被實(shí)現(xiàn)為差分放大電路，所述差分放大電路將基準(zhǔn)電壓VREF的電壓電平與電壓控制信號(hào)VCTRL的電壓電平進(jìn)行比較。在電壓比較器32_1中，隨著輸入的電壓控制信號(hào) VCTRL的電壓電平的升高，節(jié)點(diǎn)NO的電壓電平降低。在一個(gè)實(shí)施例中，電壓驅(qū)動(dòng)器32_2被實(shí)現(xiàn)為PMOS晶體管，所述PMOS晶體管連接在電源電壓端子與內(nèi)部電壓端子之間，并由從節(jié)點(diǎn)NO輸出的電壓控制。因此，由電壓驅(qū)動(dòng)器32_2輸出的內(nèi)部電壓VINT的電壓電平取決于電壓比較器32_1的比較結(jié)果，即電壓驅(qū)動(dòng)器32_2輸出的內(nèi)部電壓VINT的電壓電平受節(jié)點(diǎn) NO的電壓電平的控制。即，根據(jù)第二比較塊20輸出的第二比較信號(hào)C1至Cn來控制電壓控制信號(hào)VCTRL的電壓電平，而所產(chǎn)生的內(nèi)部電壓VINT的電壓電平根據(jù)電壓控制信號(hào)VCTRL 的控制來確定。而當(dāng)內(nèi)部電壓VINT的電壓電平被控制以根據(jù)電壓控制信號(hào)VCTRL的控制而被調(diào)節(jié)時(shí)，第一比較塊10中所包含的單位延遲單元11_1至ll_n中的每個(gè)的延遲量也響應(yīng)于被調(diào)節(jié)的內(nèi)部電壓而改變。其結(jié)果，多個(gè)第一比較信號(hào)叫至！!^也被改變。因此，在一個(gè)實(shí)施例中，半導(dǎo)體裝置的工作方式為通過反饋的內(nèi)部電壓VINT的控制，使多個(gè)第一比較信號(hào)叫至mn與多個(gè)設(shè)置信號(hào)S均衡化。在根據(jù)一個(gè)實(shí)施例的半導(dǎo)體裝置中，由設(shè)置信號(hào)S來確定內(nèi)部電壓VINT的電壓電平，并根據(jù)由單位延遲單元11_1至ll_n產(chǎn)生的輸入時(shí)鐘信號(hào)CLK 的頻率的改變來控制內(nèi)部電壓VINT的電壓電平。在圖3所示的實(shí)施例中，根據(jù)反饋的內(nèi)部電壓VINT的電壓電平來控制包含在第一比較塊10中的每個(gè)單位延遲單元的延遲量。圖4是圖3所示的半導(dǎo)體裝置的第一比較塊的內(nèi)部操作的示意圖。以下將參照?qǐng)D3和4描述半導(dǎo)體裝置的具體操作。為了說明，將描述這樣一種狀態(tài)下的內(nèi)部操作假設(shè)多個(gè)設(shè)置信號(hào)S被限定為1 1111100...0'，并且假設(shè)多個(gè)第一比較信號(hào)HI1至叫最初被限定為'1111100...0'。 參見圖4，注意到，當(dāng)在相位比較單元12的比較操作中所使用的時(shí)鐘信號(hào)(在此情形中，時(shí)鐘信號(hào)是CLK_DIV)的一個(gè)周期的長(zhǎng)度覆蓋第一至第五單位延遲單元11_1至11_5的總延遲量時(shí)，多個(gè)第一比較信號(hào)Hi1至％是'1111100...O'。為了便于描述，在下文中，η值將表示第一比較信號(hào)叫至叫中具有'1'值的最后一位。因此，當(dāng)比較信號(hào)是'1111100...0' 時(shí)，η值是5。換言之，比較信號(hào)中的'1'的數(shù)量被定義為η值。首先，由于設(shè)置信號(hào)S與第一比較信號(hào)叫至叫彼此相同，均為'1111100...0'， 因此第二比較塊20將輸出這樣的比較結(jié)果，在該比較結(jié)果中，第二比較信號(hào)C1至Cn表明設(shè)置信號(hào)S 與第一比較信號(hào)Hi1至％彼此相同。此時(shí)，從內(nèi)部電壓發(fā)生塊30輸出的內(nèi)部電壓 VINT的電壓電平被維持在與反饋至第一比較塊并用于產(chǎn)生第一比較信號(hào)Hi1至mn的先前的電平相同的電平。接下來，當(dāng)輸入時(shí)鐘信號(hào)CLK的頻率增加而使得一個(gè)周期縮短時(shí)，從第一比較塊10輸出的多個(gè)第一比較信號(hào)叫至叫可以變?yōu)?1100000... 0'。即，η值減小。參見圖4，在此情況下，根據(jù)本發(fā)明的一個(gè)實(shí)施例，CLK的周期縮短到分頻時(shí)鐘信號(hào)僅覆蓋兩個(gè)單位延遲的程度，由此第一比較信號(hào)變?yōu)?1100000... 00'。此時(shí)，由于設(shè)置信號(hào)S 是'1111100...0'而第一比較信號(hào)HI1至叫是'1100000. ..0'，因此第一比較信號(hào)HI1至 mn的η值比設(shè)置信號(hào)的η值小。第二比較塊20輸出這樣的比較結(jié)果，在該比較結(jié)果中，第二比較信號(hào)C1至Cn表明第一比較信號(hào)Hi1至mn具有較小的η值。此時(shí)，內(nèi)部電壓發(fā)生塊30 的電壓控制單元31輸出電壓控制信號(hào)VCTRL，該電壓控制信號(hào)VCTRL具有使內(nèi)部電壓VINT 的電壓電平升高的電平。在一個(gè)實(shí)施例中，電壓控制信號(hào)VCTRL的電壓電平將升高到比先前的電平高的電平，這導(dǎo)致內(nèi)部電壓升高。因此，電壓輸出單元32根據(jù)電壓控制信號(hào)VCTRL 的控制來輸出具有比先前電平高的電壓電平的內(nèi)部電壓VINT。當(dāng)內(nèi)部電壓VINT升高時(shí)， 單位延遲單元11_1至ll_n中的每個(gè)的延遲量減小。因此，多個(gè)第一比較信號(hào)Hi1至mn的η 值逐漸增加。上述操作持續(xù)到直至多個(gè)第一比較信號(hào)Hi1至mn與多個(gè)設(shè)置信號(hào)S均衡化為止，即，直至它們的η值均衡化為止。接下來，當(dāng)輸入時(shí)鐘信號(hào)CLK的頻率降低使得一個(gè)周期變長(zhǎng)時(shí)，由第一比較塊10 輸出的多個(gè)第一比較信號(hào)叫至叫可以變?yōu)?1111111...0'。即，η值增加。參見圖4，在此情況下，根據(jù)本發(fā)明的一個(gè)實(shí)施例，CLK的周期增加到分頻的時(shí)鐘信號(hào)覆蓋7個(gè)單位延遲的程度，由此第一比較信號(hào)變?yōu)?1111111...0'。此時(shí)，由于設(shè)置信號(hào)S是'1111100...0' 而第一比較信號(hào)Hi1至％是'1111111...0'，因此第一比較信號(hào)叫至叫的！!值比設(shè)置信號(hào) S的η值大。第二比較塊20輸出這樣的比較結(jié)果，在該比較結(jié)果中，第二比較信號(hào)C1至Cn 表明第一比較信號(hào)Hi1至mn具有較大的η值。此時(shí)，內(nèi)部電壓發(fā)生塊30的電壓控制單元31 輸出電壓控制信號(hào)VCTRL，該電壓控制信號(hào)VCTRL具有使內(nèi)部電壓VINT的電壓電平降低的電平。在一個(gè)實(shí)施例中，電壓控制信號(hào)VCTRL的電壓電平將降低至比先前的電平低的電平， 這導(dǎo)致內(nèi)部電壓降低。因此，電壓輸出單元32根據(jù)電壓控制信號(hào)VCTRL的控制來輸出具有比先前電平低的電壓電平的內(nèi)部電壓VINT。當(dāng)內(nèi)部電壓VINT降低時(shí)，單位延遲單元11_1 至ll_n中的每個(gè)的延遲量增加。因此，多個(gè)第一比較信號(hào)Hi1至叫的η值逐漸減小。上述操作持續(xù)到直至多個(gè)第一比較信號(hào)Hi1至1^和多個(gè)設(shè)置信號(hào)S均衡化為止，即它們的η值均衡化為止。簡(jiǎn)而言之，當(dāng)輸入時(shí)鐘信號(hào)CLK的頻率改變時(shí)，單位延遲單元的延遲量的變化率始終受到控制并且用于更新內(nèi)部電壓VINT。因此，當(dāng)輸入時(shí)鐘信號(hào)CLK的頻率升高時(shí)，內(nèi)部電壓VINT的電壓電平也升高。另外，當(dāng)輸入時(shí)鐘信號(hào)CLK的頻率降低時(shí)，內(nèi)部電壓VINT 的電壓電平也降低。因此，半導(dǎo)體裝置可以執(zhí)行穩(wěn)定的操作而沒有不必要的內(nèi)部電壓VINT 的電流消耗。圖5是圖3所示的半導(dǎo)體裝置的相位比較單元和第二比較塊的實(shí)施例的示意圖。參見圖3和5，在本發(fā)明的一個(gè)實(shí)施例中，多個(gè)相位比較單元12_1至12_n被配置為D觸發(fā)器，每個(gè)D觸發(fā)器接收分頻時(shí)鐘信號(hào)CLK_DIV作為輸入信號(hào)，并根據(jù)多個(gè)延遲信號(hào) Dl至Dn中相應(yīng)的延遲信號(hào)的控制而輸出輸出信號(hào)。第二比較塊20包括多個(gè)選擇單元，所述多個(gè)選擇單元被配置為根據(jù)第一比較信號(hào)叫至叫的控制，選擇性地輸出多個(gè)設(shè)置信號(hào)S。在此實(shí)例中，每個(gè)選擇單元都包括傳輸門和多路復(fù)用器。而在本發(fā)明的另一個(gè)實(shí)施例中，與圖3的實(shí)施例不同，可以從半導(dǎo)體裝置中省略第二比較塊20。電壓控制信號(hào)VCTRL可以被產(chǎn)生為具有與多個(gè)第一比較信號(hào)Hi1至mn相對(duì)應(yīng)的電壓電平，以及可以根據(jù)電壓控制信號(hào)VCTRL的控制來產(chǎn)生內(nèi)部電壓VINT。在以此方式配置的半導(dǎo)體裝置中，內(nèi)部電壓VINT的電壓電平不是由多個(gè)設(shè)置信號(hào)S確定，而是根據(jù)輸入時(shí)鐘CLK的頻率改變而被直接地改變。在此配置中，電壓控制單元31可以被配置為根據(jù)內(nèi)部確定的基準(zhǔn)，來執(zhí)行僅升高內(nèi)部電壓VINT或僅降低內(nèi)部電壓VINT的控制。替代地， 電壓控制單元31可以被配置為根據(jù)內(nèi)部基準(zhǔn)，以提高和/或降低內(nèi)部電壓VINT為方向，來執(zhí)行控制。另外，電壓控制單元31和電壓輸出單元32可以被配置為通過多個(gè)電壓控制信號(hào)和多個(gè)基準(zhǔn)，僅在指定的范圍內(nèi)控制內(nèi)部電壓VINT。盡管上面已經(jīng)描述了一些實(shí)施例，但是對(duì)于本領(lǐng)域技術(shù)人員來說將理解的是，描述的實(shí)施例僅僅是示例性的。因此，不應(yīng)當(dāng)基于描述的實(shí)施例來限制本發(fā)明的半導(dǎo)體裝置。 確切的說，本發(fā)明的半導(dǎo)體裝置僅根據(jù)所附的權(quán)利要求書并結(jié)合以上說明書和附圖來限定。
權(quán)利要求
1.一種用于產(chǎn)生內(nèi)部電壓的半導(dǎo)體裝置，所述半導(dǎo)體裝置包括控制編碼輸出塊，所述控制編碼輸出塊被配置為輸出可變編碼，所述可變編碼具有與所述內(nèi)部電壓的電壓電平相對(duì)應(yīng)的編碼值；以及內(nèi)部電壓發(fā)生塊，所述內(nèi)部電壓發(fā)生塊被配置為將所述可變編碼與設(shè)置編碼進(jìn)行比較，并根據(jù)比較結(jié)果控制所述內(nèi)部電壓的電壓電平。
2.如權(quán)利要求1所述的半導(dǎo)體裝置，還包括設(shè)置編碼發(fā)生塊，所述設(shè)置編碼被塊配置為產(chǎn)生所述設(shè)置編碼。
3.如權(quán)利要求2所述的半導(dǎo)體裝置，其中，所述設(shè)置編碼發(fā)生塊包括鎖存單元，所述鎖存單元被配置為儲(chǔ)存所述設(shè)置編碼。
4.如權(quán)利要求1所述的半導(dǎo)體裝置，其中，所述內(nèi)部電壓發(fā)生塊包括比較單元，所述比較單元被配置為將所述設(shè)置編碼與所述可變編碼進(jìn)行比較，以輸出比較結(jié)果；電壓控制單元，所述電壓控制單元被配置為輸出與所述比較單元的比較結(jié)果相對(duì)應(yīng)的電壓控制信號(hào)；以及電壓輸出單元，所述電壓輸出單元被配置為根據(jù)所述電壓控制信號(hào)的控制來輸出所述內(nèi)部電壓。
5.一種用于產(chǎn)生內(nèi)部電壓的半導(dǎo)體裝置，所述半導(dǎo)體裝置包括比較塊，所述比較塊包括多個(gè)單位延遲單元，所述多個(gè)單位延遲單元根據(jù)所述內(nèi)部電壓的電壓電平而使時(shí)鐘信號(hào)延遲可控的延遲量，所述比較塊被配置為將所述時(shí)鐘信號(hào)的相位與所述多個(gè)單位延遲單元的輸出信號(hào)的相位進(jìn)行比較，以輸出多個(gè)比較信號(hào)；以及內(nèi)部電壓發(fā)生塊，所述內(nèi)部電壓發(fā)生塊被配置為根據(jù)所述多個(gè)比較信號(hào)來控制所述內(nèi)部電壓的電壓電平。
6.如權(quán)利要求5所述的半導(dǎo)體裝置，其中，所述比較塊還包括多個(gè)相位比較單元，所述多個(gè)相位比較單元被配置為將所述時(shí)鐘信號(hào)的相位與所述多個(gè)單位延遲單元的輸出信號(hào)的相位進(jìn)行比較。
7.如權(quán)利要求5所述的半導(dǎo)體裝置，其中，所述內(nèi)部電壓發(fā)生塊包括電壓控制單元，所述電壓控制單元被配置為輸出與所述多個(gè)比較信號(hào)相對(duì)應(yīng)的電壓控制信號(hào)；以及電壓輸出單元，所述電壓輸出單元被配置為響應(yīng)于所述電壓控制信號(hào)的控制而輸出所述內(nèi)部電壓。
8.一種用于產(chǎn)生內(nèi)部電壓的半導(dǎo)體裝置，所述半導(dǎo)體裝置包括第一比較塊，所述第一比較塊包括多個(gè)單位延遲單元，所述多個(gè)單位延遲單元根據(jù)所述內(nèi)部電壓的電壓電平而使時(shí)鐘信號(hào)延遲可控的延遲量，并且所述第一比較塊被配置為將所述時(shí)鐘信號(hào)的相位與所述多個(gè)單位延遲單元的輸出信號(hào)的相位進(jìn)行比較，以輸出多個(gè)第一比較信號(hào)；第二比較塊，所述第二比較塊被配置為將多個(gè)設(shè)置信號(hào)與所述多個(gè)第一比較信號(hào)進(jìn)行比較，以輸出多個(gè)第二比較信號(hào)；以及內(nèi)部電壓發(fā)生塊，所述內(nèi)部電壓發(fā)生塊被配置為根據(jù)所述多個(gè)第二比較信號(hào)來控制所述內(nèi)部電壓的電壓電平。
9.如權(quán)利要求8所述的半導(dǎo)體裝置，還包括設(shè)置信號(hào)發(fā)生塊，所述設(shè)置信號(hào)發(fā)生塊被配置為產(chǎn)生所述多個(gè)設(shè)置信號(hào)。
10.如權(quán)利要求9所述的半導(dǎo)體裝置，其中，所述設(shè)置信號(hào)發(fā)生塊包括鎖存單元，所述鎖存單元被配置為儲(chǔ)存所述多個(gè)設(shè)置信號(hào)。
11.如權(quán)利要求8所述的半導(dǎo)體裝置，其中，所述第一比較塊還包括多個(gè)相位比較單元，所述多個(gè)相位比較單元被配置為將所述時(shí)鐘信號(hào)的相位與所述多個(gè)單位延遲單元的輸出信號(hào)的相位進(jìn)行比較。
12.如權(quán)利要求8所述的半導(dǎo)體裝置，其中，所述第二比較塊包括多個(gè)選擇單元，所述多個(gè)選擇單元被配置為根據(jù)所述多個(gè)第一比較信號(hào)的控制來選擇性地輸出所述多個(gè)設(shè)置信號(hào)。
13.如權(quán)利要求8所述的半導(dǎo)體裝置，其中，所述內(nèi)部電壓發(fā)生塊包括電壓控制單元，所述電壓控制單元被配置為輸出與所述多個(gè)第二比較信號(hào)相對(duì)應(yīng)的電壓控制信號(hào)；電壓輸出單元，所述電壓輸出單元被配置為根據(jù)所述電壓控制信號(hào)的控制來輸出所述內(nèi)部電壓。
14.如權(quán)利要求8所述的半導(dǎo)體裝置，還包括時(shí)鐘分頻塊，所述時(shí)鐘分頻塊被配置為對(duì)輸入時(shí)鐘信號(hào)進(jìn)行分頻，以輸出所述時(shí)鐘信號(hào)。
15.一種用于產(chǎn)生內(nèi)部電壓的半導(dǎo)體裝置，所述半導(dǎo)體裝置包括可變編碼發(fā)生單元，所述可變編碼發(fā)生單元輸出可變編碼，所述可變編碼具有取決于時(shí)鐘信號(hào)的頻率和所述內(nèi)部電壓的編碼值；內(nèi)部電壓發(fā)生塊，所述內(nèi)部電壓發(fā)生塊根據(jù)所述可變編碼來調(diào)節(jié)所述內(nèi)部電壓的電平。
16.如權(quán)利要求15所述的半導(dǎo)體裝置，其中，所述可變編碼發(fā)生單元包括比較塊，所述比較塊輸出多個(gè)比較信號(hào)作為所述可變編碼，所述多個(gè)比較信號(hào)具有取決于所述時(shí)鐘信號(hào)的頻率和所述內(nèi)部電壓的值。
17.如權(quán)利要求16所述的半導(dǎo)體裝置，其中，所述比較塊包括多個(gè)單位延遲單元，所述多個(gè)單位延遲單元根據(jù)所述內(nèi)部電壓的電壓電平而使所述時(shí)鐘信號(hào)延遲可控的延遲量，以輸出多個(gè)延遲信號(hào)；以及多個(gè)相位比較單元，所述多個(gè)相位比較單元將所述多個(gè)延遲信號(hào)的相位與所述時(shí)鐘信號(hào)的相位進(jìn)行比較，以輸出所述多個(gè)比較信號(hào)。
18.如權(quán)利要求15所述的半導(dǎo)體裝置，其中，所述可變編碼發(fā)生單元包括第一比較塊，所述第一比較塊輸出多個(gè)第一比較信號(hào)，所述多個(gè)第一比較信號(hào)具有取決于時(shí)鐘信號(hào)的頻率和所述內(nèi)部電壓的值；第二比較塊，所述第二比較塊將所述多個(gè)第一比較信號(hào)的值與設(shè)置信號(hào)的值進(jìn)行比較，以輸出第二比較信號(hào)作為所述可變編碼。
19.如權(quán)利要求18所述的半導(dǎo)體裝置，其中，所述第一比較塊包括多個(gè)單位延遲單元，所述多個(gè)單位延遲單元根據(jù)所述內(nèi)部電壓的電壓電平而使所述時(shí)鐘信號(hào)延遲可控的延遲量，以輸出多個(gè)延遲信號(hào)；以及多個(gè)相位比較單元，所述多個(gè)相位比較單元將所述多個(gè)延遲信號(hào)的相位與所述時(shí)鐘信號(hào)的相位進(jìn)行比較，以輸出所述多個(gè)第一比較信號(hào)。
20.如權(quán)利要求15所述的半導(dǎo)體裝置，其中，所述內(nèi)部電壓發(fā)生塊包括電壓控制單元，所述電壓控制單元響應(yīng)于所述可變編碼而輸出電壓控制信號(hào)；以及電壓輸出單元，所述電壓輸出單元根據(jù)所述電壓控制信號(hào)的控制來輸出所述內(nèi)部電壓。
全文摘要
本發(fā)明提供一種用于產(chǎn)生內(nèi)部電壓的半導(dǎo)體裝置，包括控制編碼輸出塊；和內(nèi)部電壓發(fā)生塊?？刂凭幋a輸出塊被配置為輸出可變編碼，所述可變編碼具有與內(nèi)部電壓的電壓電平相對(duì)應(yīng)的編碼值。內(nèi)部電壓發(fā)生塊被配置為將可變編碼與設(shè)置編碼進(jìn)行比較，并根據(jù)比較結(jié)果控制內(nèi)部電壓的電壓電平。
文檔編號(hào)G11C5/14GK102169710SQ20101021502
公開日2011年8月31日 申請(qǐng)日期2010年7月1日 優(yōu)先權(quán)日2010年2月25日
發(fā)明者尹元柱, 李鉉雨, 金基漢 申請(qǐng)人:海力士半導(dǎo)體有限公司