專利名稱：嵌入式靜態(tài)隨機存取存儲器芯片的制作方法
嵌入式靜態(tài)隨機存取存儲器芯片技術(shù)領(lǐng)域
本發(fā)明大體涉及半導(dǎo)體裝置，還涉及存儲器晶格，更涉及靜態(tài)隨機存取存儲器晶 格的結(jié)構(gòu)與布局設(shè)計。
背景技術(shù)：
靜態(tài)隨機存取存儲器(Static Random Access Memory, SRAM)常應(yīng)用于集成電路 之中。嵌入式SRAM更是廣泛應(yīng)用于高速通信、圖像處理及單芯片系統(tǒng)(System On Chip, SOC)等領(lǐng)域。SRAM晶格的優(yōu)點在于不需刷新(refresh)即可保留數(shù)據(jù)。一般來說，一個SRAM 晶格包括兩個傳輸柵晶體管，通過該兩個傳輸柵晶體管，可將一位數(shù)據(jù)寫入或讀出SRAM。上 述SRAM晶格的型態(tài)稱為單端口 SRAM晶格。另一型的SRAM晶格稱為雙端口(dual port) SRAM晶格，其包括四個傳輸柵晶體管。圖1A、圖IB及圖IC分別為六晶體管單端口 SRAM 晶格電路、八晶體管二端口(two port) SRAM晶格電路、及八晶體管雙端口(dual port) SRAM 晶格電路。從圖中可發(fā)現(xiàn)，基本的晶格包括兩個交錯耦接的反相器，即兩個上拉(pull-up) 晶體管PU及兩個下拉(pull-down)晶體管PD，形成數(shù)據(jù)存儲門閂。一個或多個傳輸柵PG 晶體管耦接于不同的位線(BL及BLB)之間，以對SRAM晶格門閂讀取或?qū)懭霐?shù)據(jù)。傳輸柵 晶體管的柵極受一字線的控制。
在深次微米(de印sub-micron)技術(shù)領(lǐng)域中，6T (6個晶體管)單端口 SRAM在晶 格穩(wěn)定性及最小Vcc效能(Vcc-min performance)方面常遭遇速度/小尺寸障礙(speed/ shrinkage barrier)。改善晶格速度的因子包括晶格電流、漏電流、晶格Ν/Ρ比、位線負 載及位線耦合效應(yīng)。這些因子決定了 SRAM陣列的效能。隨著電源供應(yīng)電壓及晶格尺寸逐 漸減小，晶格穩(wěn)定性及最小Vcc效能也隨之降低。為了解決此問題，使用低位線耦合/負載 效應(yīng)的晶格結(jié)構(gòu)將成為嵌入式存儲器及SOC產(chǎn)品中的關(guān)鍵?？s減位線的長度可降低耦合效 應(yīng)，這對晶格的速度效能很重要。此外，也可使用薄型晶格(單位晶格中字線與位線的長度 比大于2，即X方向晶格間距與Y方向晶格間距之比大于2)以強化晶格速度。
再者，當電源供應(yīng)電壓降低或SRAM晶格尺寸縮小時，晶格中存儲的電荷量將衰 減，進而造成較差的軟性錯誤率(soft-error rate, SER)。在納米世代中，必須特別對SER 進行考慮。SRAM晶格設(shè)計及裝置特征皆會影響到SER效能。
當最佳化SRAM晶格裝置的效能后，設(shè)計者又需考慮靜態(tài)噪聲邊限(Static Noise Margin, SNM)及電晶格不匹配所造成的晶格穩(wěn)定性問題。在小的晶格空間中使用小型晶格 晶體管更需注意上述問題。為了實現(xiàn)未來的小尺寸晶格規(guī)格，晶格設(shè)計以及有限晶格空間 最佳化將會是主要的課題。在過去，設(shè)計者為了改善尺寸收縮比(shrink ratio)，會在SRAM 中使用較窄小的晶體管間距(相較于周邊邏輯晶體管間距而言)。然而，為了縮小晶體管間 距而縮小柵極長度，會對裝置的控制能力及數(shù)據(jù)穩(wěn)定性造成影響。
因此需要一種改良的SRAM設(shè)計。4發(fā)明內(nèi)容
為了克服現(xiàn)有技術(shù)中的缺陷，本發(fā)明提供一種嵌入式靜態(tài)隨機存取存儲器 (static random access memory, SRAM)芯片，用于32納米及32納米以下的技術(shù)世代，包括 多個第一 SRAM單位晶格的一第一 SRAM陣列，各個第一 SRAM單位晶格包括至少六晶體管及 至少二傳輸柵，該六晶體管形成數(shù)據(jù)鎖閂以存儲數(shù)據(jù)，該二傳輸柵用以進行數(shù)據(jù)讀取及寫 入存取，各單位晶格占有一晶格面積，該晶格面積由一第一 X間距及一第一 Y間距所界定， 其中該第一 X間距長于該第一 Y間距；以及多個邏輯晶體管形成于該第一 SRAM陣列之外， 所述多個邏輯晶體管包括至少一第一邏輯晶體管及一第二邏輯晶體管，該第一邏輯晶體管 具有一第一柵間距，該第二邏輯晶體管具有一第二柵間距，其中該第一柵間距定義為介于 該第一邏輯晶體管的源極接觸(source contact)與漏極接觸(drain contact)之間，該第 二柵間距定義為介于該第二邏輯晶體管的源極接觸與漏極接觸之間，其中該第二柵間距為 所述多個邏輯晶體管中的最小邏輯柵間距，其中該第一 Y間距等于該第一柵間距的兩倍， 而該第一 Y間距對兩倍該第二邏輯柵間距的比值大于一。
本發(fā)明另提供一種嵌入式靜態(tài)隨機存取存儲器，包括多個第一 SRAM單位晶格的 一第一 SRAM陣列，各個第一 SRAM單位晶格包括至少六晶體管及至少二傳輸柵，該六晶體管 形成數(shù)據(jù)鎖閂以存儲數(shù)據(jù)，該二傳輸柵用以進行數(shù)據(jù)讀取及寫入存取，各個第一 SRAM單位 晶格占有一晶格面積，該晶格面積由一第一 X間距及一第一 Y間距所界定，其中該第一 X間 距長于該第一 Y間距；多個第二 SRAM單位晶格的一第二 SRAM陣列，各個第二 SRAM單位晶 格包括至少六晶體管及至少二傳輸柵，該六晶體管形成數(shù)據(jù)鎖閂以存儲數(shù)據(jù)，該二傳輸柵 用以進行數(shù)據(jù)讀取及寫入存取，各個第二 SRAM單位晶格占有一晶格面積，該晶格面積由一 第二 X間距及一第二 Y間距所界定，其中該第二 X間距長于該第二 Y間距；以及多個邏輯晶 體管形成于該第一 SRAM陣列之外，所述多個邏輯晶體管包括至少一第一邏輯晶體管及一 第二邏輯晶體管，該第一邏輯晶體管具有一第一柵間距，該第二邏輯晶體管具有一第二柵 間距，其中該第一柵間距定義為介于該第一邏輯晶體管的源極接觸(source contact)與漏 極接觸(drain contact)之間，該第二柵間距定義為介于該第二邏輯晶體管的源極接觸與 漏極接觸之間，其中該第二柵間距為所述多個邏輯晶體管中的最小邏輯柵間距，其中該第 一及第二 SRAM單位晶格彼此在SRAM晶格型態(tài)上或在X間距上至少有一處不相同，其中該 第一及第二 Y間距大致相同，以及其中該第一 Y間距等于該第一柵間距的兩倍，而該第一 Y 間距對兩倍該第二邏輯柵間距的比值大于一。
本發(fā)明另提供一種嵌入式靜態(tài)隨機存取存儲器(SRAM)芯片，用于32納米及32納 米以下的技術(shù)世代，包括多個第一 SRAM單位晶格的一 SRAM陣列，各個SRAM單位晶格包 括一第一上拉晶體管及多個第一下拉晶體管，其彼此相連以形成一第一反相器；一第二上 拉晶體管及一第二下拉晶體管，其彼此相連以成一第二反相器，其中該第一及第二反相器 交錯耦接以形成一數(shù)據(jù)鎖閂以存儲數(shù)據(jù)；以及至少一第一傳輸柵及一第二傳輸柵，用以對 該數(shù)據(jù)鎖閂進行數(shù)據(jù)讀取及寫入存取，各單位晶格占有一晶格面積，該晶格面積由一 X間 距及一 Y間距所界定，其中該X間距長于該Y間距，其中該Y間距等于該第一下拉晶體管與 該第一傳輸柵的柵間距之和，或等于該第二下拉晶體管及該第二傳輸柵的柵間距之和；以 及多個邏輯晶體管，形成于該第一 SRAM陣列之外，所述多個邏輯晶體管包括至少一第一邏 輯晶體管及一第二邏輯晶體管，該第一邏輯晶體管具有一第一柵間距，該第二邏輯晶體管具有一第二柵間距，其中該第一柵間距定義為介于該第一邏輯晶體管的源極接觸(source contact)與漏極接觸(drain contact)之間，該第二柵間距定義為介于該第二邏輯晶體管 的源極接觸與漏極接觸之間，其中該第二柵間距為所述多個邏輯晶體管中的最小邏輯柵間 距，其中該X間距至少為該Y間距的兩倍，其中該Y間距等于該第一柵間距的兩倍，而該第 一 Y間距對兩倍該第二邏輯柵間距的比值大于一，以及其中該上拉晶體管、下拉晶體管及 該傳輸柵晶體管中至少一者的一有源區(qū)所具有的一溝道寬度，小于具有一最小邏輯晶體管 寬度的相同滲雜質(zhì)型態(tài)的一邏輯晶體管的溝道寬度。
本發(fā)明可改善SER可靠度、提高靜態(tài)噪聲邊限及晶體管匹配性。


圖IA為六晶體管單端口 SRAM晶格電路。
圖IB為八晶體管二端口(two port) SRAM晶格電路。
圖IC為八晶體管雙端口(dual port) SRAM晶格電路。
圖2說明連接于兩接觸腳間的一邏輯柵的柵間距的兩種定義。
圖3表示具有嵌入式SRAM晶格陣列的裝置。
圖4A表示第二 SRAM晶格陣列區(qū)150中單端口、二端口或雙端口型態(tài)的其他晶格。
圖4B為第二區(qū)150A中晶格的實施例。
圖4C為第二區(qū)150A中晶格的實施例。
圖4D可表示兩種連結(jié)關(guān)系定義了其SRAM單位晶格的Y間距。
圖5為說明芯片的金屬化架構(gòu)的實施例。
其中，附圖標記說明如下
WL 字線；
BL 位線；
BLB 反位線；
PU-I 上拉晶體管；
PU-2 上拉晶體管；
PD-I 下拉晶體管；
PD-2 下拉晶體管；
PG-I 傳輸柵晶體管；
PG-2 傳輸柵晶體管；
Vcc 電源；
Vss 電源。
具體實施方式
下文為介紹本發(fā)明的最佳實施例。各實施例用以說明本發(fā)明的原理，但非用以限 制本發(fā)明。本發(fā)明的范圍當以隨附的權(quán)利要求項為準。
本文名詞“柵多晶硅(gate poly) ”指舉凡能夠形成晶體管柵極的導(dǎo)線，盡管導(dǎo)線 仍可為導(dǎo)體材料(例如金屬、金屬硅化物、金屬氮化物，或上述組合)而非晶硅材料。
如熟悉SRAM設(shè)計的本領(lǐng)域普通技術(shù)人員所知，測量SRAM效能的一種方法就是測量其晶格陣列速度。位線連接至感測放大器以進行信號比較。位線BL和BLB的電壓差即 決定了 SRAM的速度。有兩種方法可改善BL/BLB差動電壓，一種為提高晶格電流，另一種降 低位線電容以降低RC延遲。增加溝道寬度可增加SRAM晶格的離子量，但會使字線的寬度 (晶格X間距)增加，進而增加晶格尺寸。較短的位線(晶格Y間距)有較低的位線耦合電 壓值。這種情形可使用薄型SRAM晶格結(jié)構(gòu)(即單位晶格中的X間距Y間距> 2)，以將晶 格效能最佳化。本文所述的新式單位晶格設(shè)計法則特別適用于此種薄型SRAM晶格結(jié)構(gòu)。
對既有的薄型SRAM晶格結(jié)構(gòu)而言，SRAM晶格中的晶體管與周邊邏輯電路中的晶 體管，兩者柵間距的比值通常等于或小于1。此比值是以連接至具有最小柵間距的周邊邏輯 電路的接觸腳上的晶體管計算。圖2說明連接于兩接觸腳間的一邏輯柵的“柵間距”的兩 種定義，兩種定義可互換、但并非完全一樣。截面以斜線示出者表示一有源區(qū)上所形成的多 晶硅柵極線。接觸腳連接至邏輯晶體管有源區(qū)中的源/漏極區(qū)。
如先前技術(shù)中所述，納米世代必須深入考慮軟性錯誤率(soft-error rate, SER)。 SRAM晶格設(shè)計與裝置特征皆影響SER性能。緊縮的N型阱空間(或較少的P型阱區(qū))，以 及較低的NMOS裝置有源區(qū)比例(與晶格尺寸之比)，皆是降低晶格SER的重要因素。單端 口 SRAM晶格的最佳化晶格結(jié)構(gòu)的X/Y間距比，在高密度晶格(最佳晶格尺寸)中介于2 2. 25之間，而在高電流晶格(最佳晶格速度及SER性能)中介于2. 5 2. 75之間。為了改 善SER，可將此晶格結(jié)構(gòu)與緊縮的N型阱空間(或較少的P型阱區(qū))及較低的NMOS裝置有 源區(qū)比例整合設(shè)計。
當最佳化SRAM晶格裝置的性能時，設(shè)計定不只需要考慮裝置性能，尚需考慮靜態(tài) 噪音邊限(Static Noise Margin, SNM)及晶體管不匹配所造成的晶格穩(wěn)定度問題。在小 的晶格空間中使用小型晶格晶體管更需注意上述問題。在過去，設(shè)計者為了改善尺寸收縮 比(shrink ratio)，會在SRAM中使用較窄小的晶體管間距(相較于周邊邏輯晶體管間距 而言)。縮小柵極長度會對裝置的控制能力及數(shù)據(jù)穩(wěn)定性造成影響。對晶格匹配及晶格最 小Vcc性能(Vcc-min performance)而言，發(fā)明者已了解到當給定相同SRAM晶格尺寸的 情況下，柵極長度Lg比溝道寬度(由有源區(qū)定義)來得重要。當使用最小Vcc改善比來標 定柵極長度Lg及溝道寬度增加的重要性時，可發(fā)現(xiàn)若在有相同晶格面積的情況下，柵極長 度Lg的影響力大約為溝道寬度的2 3倍?；谏鲜霭l(fā)現(xiàn)及思考，本文提出一種使用新間 距的晶格結(jié)構(gòu)，其既能保有小尺寸的優(yōu)點，又能提供優(yōu)選的最小Vcc性能。
對于具有柵間距比邏輯最小柵間距大的SRAM晶格裝置而言，柵間距中的主要差 值來自柵極長度，但也有部分差值來自于接觸腳至多晶硅(contact-to-polysilicon，CO/ Pl)的距離。邏輯裝置通常采用較小的柵極長度，以適應(yīng)改善的驅(qū)動電流，并提供較低的柵 極電容值。在SRAM晶格中，使用較長的柵極長度可改善裝置匹配性，并降低次臨界漏電流。 對C0/P1距離而言，SRAM中的設(shè)計較周邊邏輯裝置中的設(shè)計更為局促。因此，先前技術(shù)的 單端口 SRAM裝置中，SRAM晶格柵間距等于或小于邏輯最小柵間距，無論SRAM裝置中是否 有較長的柵極長度。在本文的新式晶格設(shè)計中，將使用較周邊邏輯晶體管窄的C0/P1距離， 當在先前技術(shù)的SRAM裝置中采用較窄的C0/P1距離并采用與周邊最小柵長度邏輯裝置相 比較大的柵極長度時，無論是否使用較窄的C0/P1距離，都將使SRAM晶格中的柵間距較邏 輯最小柵間距來的大。
舉例而言，下拉(pull-d0Wn，PD)晶體管對SRAM晶格的晶格穩(wěn)定性相當重要。在本發(fā)明新式晶格設(shè)計的實施例中，邏輯晶體管的柵極長度具有最小邏輯柵間距(換言之，邏 輯晶體管的柵間距具有最小邏輯尺寸(最小柵極長度))，而晶格晶體管則具有較長的柵極 長度。上拉(pull-up，PU)裝置及傳輸柵(pass-gate，PG)裝置具有大體與PD晶體管有相同 的柵極長度或不同的柵極長度，舉例而言，在晶格貝他比設(shè)定(cell beta ratio setting) 中，PD可具有較窄的柵極長度而PG可具有較長的柵極長度。在實施例中，SRAM晶格中PD 晶體管的柵極長度至少為具有最小邏輯柵間距的邏輯晶體管的柵極長度的1. 3X倍，而非 如先前技術(shù)的設(shè)計中的1. IX 1.2X倍。在3. 2納米世代的實施例中，下拉晶體管的柵極 長度可為39納米，而最小邏輯晶體管則為30納米。
在一芯片中給定一定數(shù)量的裝置及嵌入式SRAM時(像是CPU或S0C)，電源線的路 徑也是影響芯片性能(較低的頂壓降)的另一重要因素。本發(fā)明也提出一種新式金屬線 布局(多層次厚金屬電源線路徑)方式，結(jié)合新式晶格設(shè)計以降低頂壓降，借以提供最佳 芯片效能與最小Vcc性能。
圖3表示具有嵌入式SRAM晶格陣列的裝置。此SRAM晶格陣列形成于區(qū)域100。 可以了解的是，SRAM晶格陣列包括個別SRAM晶格的多個行與列，為了方便說明，本文以單 一單位晶格為例，說明六晶體管SRAM單位晶格的晶格布局。從圖中可發(fā)現(xiàn)，六晶體管SRAM 單位晶格包括對應(yīng)至六個晶體管的柵多晶硅線，分別標示為PG-I與PG-2(傳輸柵)、PU-I 與PU-2 (上拉晶體管)、PD-1與PD-2 (下拉晶體管)。有源區(qū)，即介于兩個P型阱區(qū)的N型 阱區(qū)，以及各個接觸腳皆示出于圖中。本領(lǐng)域普通技術(shù)人員可了解，各個有源區(qū)可通過如淺 溝槽隔離(shallow trench isolation, STI)等場隔離(field isolation)技術(shù)而彼此分1 O
圖3所示的SRAM晶格所占用的區(qū)域由其X間距(與柵極方向相同)及Y間距(與 柵極方向垂直)所定義。X間距定義為兩字線接觸腳間的距離。Y間距定義為VSS與位線 或反位線接觸腳的距離，等于PD-I與PG-l、PG-2與PD-2、或PU-I與PU-2柵間距之和。為 了達到裝置性能最佳化，最好采用薄型晶格布局，此即表示X晶格間距為Y晶格間距的兩倍 或兩倍以上。在實施例中，6T SRAM單位晶格已針對晶格尺寸、SER效能(換言之，X間距約 為Y間距的2至2. 5倍)或晶格速度(換言之，即X間距約為Y間距的2. 5至2. 75倍)進 行最佳化。在32納米世代，各個SRAM單位晶格的晶格面積最好在0.2 μ m2以下。舉例而 言，此世代中，為達到最佳化晶格尺寸/SER(即2 2. 25的比例)，晶格尺寸小于0. 16 μ m2。 為了達到最佳化的晶格速度(即.5 2. 75的比例)，則晶格尺寸小于0. 2 μ m2。
如圖3所示，芯片包括SRAM晶格以外的兩個或兩個以上的邏輯裝置，特別是第一 群邏輯裝置200及第二群邏輯裝置300。這些邏輯裝置與SRAM陣列中的柵極層布局有相同 的路徑方向。在實施例中，第一邏輯晶體管可形成SRAM陣列的字線驅(qū)動電路，并電性連接 至晶格的字線。在一實施例中，第二邏輯晶體管可包括周邊的NAND、N0R、反相器或行選擇 電路，但不必以此為限。第一間距大于第二柵間距。第二柵間距為芯片的最小邏輯柵間距 (換言之，所有邏輯裝置的最小柵間距形成于SRAM陣列之外，并定義為介于兩接觸腳之間， 如圖2所示)。
第一與第二柵間距的差異，部分來源于第一群與第二群邏輯柵200、300間柵極長 度(Lg)的差異。舉例而言，就32納米世代而言，第二邏輯柵晶體管的柵極長度(Lg2)為芯 片上裝置中的最小柵極長度，約介于觀至32納米之間，而第二邏輯晶體管的柵極長度Lgl則大約介于35 45納米之間。第一柵間距(Li)大約介于135至145納米之間，而第二柵 間距(L2)則大約介于115至130納米之間。
如上所述，在過去，設(shè)計者通常會在SRAM晶格中使用窄小的晶體管間距(相對于 邏輯晶體管間距而言)以改善晶格尺寸縮小比例。但是，在晶格匹配性及晶格最小Vcc性 能方面，發(fā)明者已了解到，在具有相同SRAM晶格尺寸的情況下，柵極長度(Lg)較溝道寬度 (由有源區(qū)定義)來得重要。因此，本發(fā)明提出一種晶格結(jié)構(gòu)，其使用新式間距設(shè)定以維持 晶格尺寸優(yōu)點，并提供優(yōu)選的最小Vcc性能。實施例中的SRAM單位晶格遵求下列規(guī)范。SRAM 單位晶格的Y間距是第一柵間距(Li)的一至二倍，而Y間距對兩倍第二柵間距(最小邏輯 柵間距的兩倍，2XL2)的比大于1。在實施例中，Y間距對兩倍第二柵間距的比略大于1， 例如，介于1. 019至1. 08之間。在一實施例中，對32納米世代而言，柵間距L2為130納米 (Lg2為30納米、接觸腳尺寸為40納米、而C0/P1為30納米)，而柵間距Ll則為135納米 (Lgl為35納米、接觸腳尺寸為40納米、而C0/P1為30納米；或者，Lgl為30納米、接觸腳 為40納米，而C0/P1為32. 5納米)，由于Y間距對兩倍第二柵間距(2XL2)之比為1.038， 故該Y間距為270納米。在此實施例中，為了滿足Y間距等于2XL2，則SRAM中的尺寸如 下Lg約為35至50納米、接觸腳尺寸為40納米，而C0/P1為30至22. 5納米。
上述設(shè)計中的晶格裝置的間距大于周邊邏輯最小柵距。若必須維持晶格尺寸比 例，則晶格的X-Y間距必須采用折衷設(shè)計。此即表示，為了保持最終單位晶格面積的尺寸， 若柵極長度增加(晶格Y間距增寬)，就必須減少溝道寬度(使X間距變窄)。SRAM中的溝 道寬度將比邏輯部分的溝道寬度來得窄以維持晶格尺寸。因此，在某些實施例中，SRAM晶格 具有大于周邊邏輯最小柵間距的裝置間距，但具有窄的溝道寬度(相對于具有相同摻雜質(zhì) 的邏輯晶體管的溝道寬度而言)，以達到目標晶格尺寸。以32納米世代為例，PMOS上拉寬 度大約為40至60納米，而SRAM外的邏輯PMOS寬度則大約為80至3000納米。NMOS傳輸 柵寬度大約為60至120納米，而SRAM外的NMOS邏輯寬度則大約為100至3000納米。此 設(shè)計可降低最小Vcc、改善裝置匹配性及SER性能。
上述裝置結(jié)構(gòu)由于存儲節(jié)點上有較低的校正區(qū)(NM0S有源區(qū))，故能提供優(yōu)選的 SER可靠度。此即表示，當縮減傳輸柵/下拉晶體管的溝道寬度時，也減小晶格尺寸及電子 空穴對(由α粒子或宇宙射線所產(chǎn)生)的校正區(qū)，進而減少α粒子及宇宙射線誘發(fā)的電 子空穴對放電現(xiàn)象。
圖4Α表示第二 SRAM晶格陣列區(qū)150中單端口、二端口或雙端口型態(tài)的其他晶格。 區(qū)域100的第一陣列包括裝置晶格，其Y間距由下拉晶體管及傳輸柵晶體管的柵間距之和 而定。如圖3的SRAM晶格所示，區(qū)域150的SRAM晶格也由其X與Y間距所定，X與Y間距 分別標示為Χ2間距與Υ2間距。在此實施例中，無論第二陣列區(qū)域150中的晶格為單端口、 二端口或雙端口，皆具有與區(qū)域100的單端口晶格相同的Y間距。此即表示，Yl間距等于 SRAM晶格陣列的Υ2間距。當多種形態(tài)的晶格整合于一芯片時，本方法可簡化設(shè)計量。此設(shè) 計規(guī)則適用于各種晶格形態(tài)(單端口 / 二端口 /雙端口，或其他形態(tài))，只要該晶格形態(tài)的 晶格Y間距為兩晶格裝置(下拉晶體管與傳輸柵)的間距的和即可。區(qū)域100及150中的 晶格可以皆是單端口晶格，但具有不同的X間距(XI間距為2至2. 25倍的Yl間距及Υ2間 距，而Χ2間距為2. 5至2. 75倍的Yl間距及Υ2間距)，區(qū)域100及150中的晶格也可以是 單端口及二端口、或單端口與雙端口，或其他的組合。9
圖4B為第二區(qū)150A中晶格的實施例，該晶格的型態(tài)為六晶體管單端口 SRAM。Yl 及Y2間距相同。第二晶格的X2間距大于第一晶格的Xl間距。第二晶格的X2間距大于第 一晶格的Xl間距，表示其為薄型晶格，并已對晶格速度及SER性能最佳化。
圖4C為第二區(qū)150A中晶格的實施例，該晶格的型態(tài)為八晶體管二端口 SRAM。Yl 與Y2間距相同。第二晶格的X2間距大于第一晶格的Xl間距。在最佳化的薄型二端口 SRAM 晶格中，X2間距大約為Y2間距的3. 75到4. 25倍。
第二 SRAM陣列也包括SRAM陣列區(qū)150中的八晶體管雙端口型態(tài)的SRAM晶格。八 晶體管雙端口 SRAM晶格有多種不同的布局，而圖4D可表示兩種常見的設(shè)計，其中晶體管的 連結(jié)關(guān)系定義了其SRAM單位晶格的Y間距。在實例1中，下拉晶體管及傳輸柵晶體管兩者 的組合柵間距定義了晶格的Y間距，如同圖4B及圖4C中單端口及二端口的實例。在實例 2中，兩個串接的傳輸柵晶體管或兩個串接的下拉晶體管的組合間距定義了晶格的Y間距。 在理想的薄型雙端口 SRAM晶格中，X間距約為Y間距的5. 0到5. 7倍。
雖然在上述圖中的晶體管皆以傳統(tǒng)的平面型式為例，但本發(fā)明也可使用其他非平 面型式的晶體管結(jié)構(gòu)(例如所謂的鰭式場效應(yīng)晶體管(Finfet)裝置)。各個晶體管可為平 面型晶體管、Finfet裝置、多重Finfet裝置、或上述裝置的組合。
若單芯片(例如CPU或S0C)中存有既定數(shù)量的裝置或嵌入式SRAM時，電源線路 徑將如同晶格設(shè)計般為一重要的因素，其可通過減低頂壓降的方式來維持芯片的性能。本 發(fā)明也可采用金屬的方式，并結(jié)合前述新式晶格設(shè)計規(guī)則以減低頂壓降，因而提供強化的 芯片效能以及更低的最小Vcc性能。
圖5為說明芯片的金屬化架構(gòu)的實施例，其中芯片中具有嵌入式SRAM陣列。SRAM 及其他裝置形成于基質(zhì)10之中或之上。SRAM陣列的兩個晶體管20如圖所示，各具有一柵 間距。第一組金屬化層40形成于晶體管20之上，而第二組金屬化層60又成于第一組金屬 化層40之上。
第一組金屬化層50的上層金屬作為電源線路徑之用，為了降低頂壓降，最好能具 有非常低的電阻值。在本發(fā)明的實施例中，必須使用至少兩層非常厚的金屬層62以滿足高 量柵極芯片的高功率需求。此上層金屬層最好由銅制成，并形成于低k電介質(zhì)層70之中。
下一層金屬層42作為信號及內(nèi)部連線路徑之用，其需要較厚的金屬間距(或規(guī) 則)，以提供最佳路徑效率。在實施例中，各個金屬層62的厚度至少為金屬層42厚度的六 倍。金屬層42最好是由銅制成，并形成于電介質(zhì)常數(shù)高于低k電介質(zhì)層70的電介質(zhì)層50 之中。在一實施例中，金屬線62的厚度大約介于0.8至3μπι之間，而金屬層42的厚度大 約介于0. 05至1.5μπι之間。
雖然圖5未予示出鋁質(zhì)金屬路徑層，但該層可位于厚功率金屬群60之上，并與之 相連。此鋁質(zhì)金屬供芯片結(jié)合焊盤(chip bonding pad)或芯片結(jié)合焊盤與電源路線的組 合之用。聚酰亞胺(polyimide)層可配置于鋁基金屬層之上。此外，該聚酰亞胺層還可配 置于鈍化層(passivation layer，例如氧化物層或Si3N4層)之上。此層的目的是在避免 或降少α粒子滲透以降低SER并改善封包可靠性(例如減少的應(yīng)力)。此層位于純化層 上，并具有供芯片結(jié)合的窗口。
隨著晶格尺寸持續(xù)縮減，上述設(shè)計規(guī)則可應(yīng)用于高密度或高電流及低最小Vcc的 理想化的薄型晶格結(jié)構(gòu)之上。此設(shè)計改善SER可靠度、提高靜態(tài)噪聲邊限及晶體管匹配性。當有多種SRAM晶格整合于單一芯片時，本發(fā)明的設(shè)計規(guī)則可以簡化的設(shè)計制造此新式芯 片結(jié)構(gòu)。舉例而言，在單一芯片中使用多種晶格型態(tài)，而晶格的Y間距由下拉間距及傳輸柵 間距總和而定時，使所有SRAM晶格都具有唯一的Y間距的作法可簡化設(shè)計量。改良的晶格 設(shè)計法則更適用于32納米或32納米以下的技術(shù)世代，使SRAM晶格的尺寸能夠適應(yīng)所述多 個世代而持續(xù)地調(diào)整。使用改良的金屬路徑結(jié)構(gòu)搭配改良的SRAM晶格設(shè)計可使裝置性能 更加優(yōu)越。
本發(fā)明雖以優(yōu)選實施例公開如上，然其并非用以限定本發(fā)明的范圍，任何本領(lǐng)域 普通技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當可做些許的更動與潤飾，因此本發(fā)明的 保護范圍當視隨附的權(quán)利要求所界定的保護范圍為準。
權(quán)利要求
1.一種嵌入式靜態(tài)隨機存取存儲器芯片，用于32納米及32納米以下的技術(shù)世代，包括多個第一 SRAM單位晶格的一第一 SRAM陣列，各個第一 SRAM單位晶格包括至少六個晶 體管用來形成數(shù)據(jù)鎖閂以存儲數(shù)據(jù)及至少二個傳輸柵，所述二個傳輸柵用以進行數(shù)據(jù)讀取 及寫入存取，各單位晶格占有一晶格面積，該晶格面積由一第一 X間距及一第一 Y間距所界 定，其中該第一 X間距長于該第一 Y間距；以及多個邏輯晶體管形成于該第一 SRAM陣列之外，所述多個邏輯晶體管包括至少一第一 組邏輯晶體管及一第二組邏輯晶體管，所述第一組邏輯晶體管具有一第一柵間距，所述第 二組邏輯晶體管具有一第二柵間距，其中該第一柵間距定義為介于所述第一邏輯晶體管的 源極接觸與漏極接觸之間，該第二柵間距定義為介于所述第二邏輯晶體管的源極接觸與漏 極接觸之間，其中該第二柵間距為所述多個邏輯晶體管中的最小邏輯柵間距，其中該第一 Y間距等于該第一柵間距的兩倍，而該第一 Y間距對兩倍該第二邏輯柵間 距的比值大于一。
2.如權(quán)利要求1所述的嵌入式靜態(tài)隨機存取存儲器，其中該第一Y間距與兩倍該第二 邏輯柵間距的比值大約介于1. 010 1. 08之間。
3.如權(quán)利要求1所述的嵌入式靜態(tài)隨機存取存儲器，其中該第一邏輯晶體管形成一字 線驅(qū)動電路的一部分。
4.如權(quán)利要求1所述的嵌入式靜態(tài)隨機存取存儲器，其中該第一SRAM陣列為具有多個 單端口 SRAM晶格的陣列，而該X間距大約為該第一 Y間距的2至2. 25倍。
5.如權(quán)利要求1所述的嵌入式靜態(tài)隨機存取存儲器，其中該第一SRAM陣列為具有多個 單端口 SRAM晶格的陣列，而該X間距大約為該第一 Y間距的2. 5至2. 75倍。
6.如權(quán)利要求1所述的嵌入式靜態(tài)隨機存取存儲器，其中該數(shù)據(jù)鎖閂包括一對上拉晶 體管及一對下拉晶體管，其中該下拉晶體管及該傳輸柵晶體管具有大致相同的柵間距。
7.如權(quán)利要求1所述的嵌入式靜態(tài)隨機存取存儲器，其中該數(shù)據(jù)鎖閂包括一對上拉晶 體管及一對下拉晶體管，其中該下拉晶體管的柵極長度至少為該第二邏輯晶體管的柵極長 度的1. 3倍。
8.如權(quán)利要求1所述的嵌入式靜態(tài)隨機存取存儲器，其中該SRAM陣列為具有單端口 SRAM晶格的陣列，而各SRAM單位晶格的晶格面積為0. 2 μ m2或者更小。
9.如權(quán)利要求1所述的嵌入式靜態(tài)隨機存取存儲器，其中該第一 SRAM陣列為單端口 SRAM晶格的陣列，其中該SRAM芯片還包括具有第二 SRAM單位晶格的一第二 SRAM陣列，其中該第二 SRAM 陣列為二端口 SRAM晶格的陣列或雙端口 SRAM晶格的陣列，各個二端口或雙端口 SRAM晶格 包括至少八個晶體管用來形成數(shù)據(jù)鎖閂以存儲數(shù)據(jù)及至少四個傳輸柵，所述四個傳輸柵用 以進行數(shù)據(jù)讀取或?qū)懭氪嫒?，各個第二 SRAM單位晶格占有一第二晶格面積，該第二晶格面 積由一第二 X間距及一第二 Y間距所界定，而該第二 X間距長于該第二 Y間距，其中該第一及第二 Y間距大致相同，而其中該第二 X間距大于該第一 X間距。
10.如權(quán)利要求9所述的嵌入式靜態(tài)隨機存取存儲器，其中該第一 X間距大約為該第一 Y間距的2. 0至2. 25倍或2. 5至2. 75倍，以及其中該第二 SRAM陣列為雙端口 SRAM晶格的陣列，而該第二 X間距大約為該第二 Y間 距的5至5. 7倍。
11.如權(quán)利要求9所述的嵌入式靜態(tài)隨機存取存儲器，其中該第一 X間距大約為該第一 Y間距的2. 0至2. 25倍或2. 5至2. 75倍，以及其中該第二 SRAM陣列為二端口 SRAM晶格的陣列，而該第二 X間距大約為該第二 Y間 距的3. 75至4. 25倍。
12.如權(quán)利要求1所述的嵌入式靜態(tài)隨機存取存儲器，還包括一第一組金屬化層，配置于該第一 SRAM陣列之上，該第一組金屬化層包括至少二層金 屬化層，各金屬化層具有一第一金屬厚度；以及一第二組金屬化層，配置于該第一組金屬化層之上，該第二組金屬化層包括至少二層 金屬化層，各金屬化層具有一第二金屬厚度，其中該第二金屬厚度至少為該第一金屬厚度的六倍。
13.如權(quán)利要求12所述的嵌入式靜態(tài)隨機存取存儲器，其中該第一組金屬化層形成于 一低k電介質(zhì)材料之中，而該第二組金屬化層形成于電介質(zhì)常數(shù)高于該低k電介質(zhì)材料的 一電介質(zhì)材料之中。
14.如權(quán)利要求1所述的嵌入式靜態(tài)隨機存取存儲器，其中該第一X間距至少為該第一 Y間距的兩倍。
15.如權(quán)利要求1所述的嵌入式靜態(tài)隨機存取存儲器，其中該數(shù)據(jù)鎖閂包括一對上拉 晶體管及一對下拉晶體管，其中所述上拉晶體管、下拉晶體管及及傳輸柵晶體管中至少一 個的一有源區(qū)所具有的一溝道寬度，小于具一最小邏輯晶體管寬度且有相同滲雜質(zhì)型態(tài)的 一邏輯晶體管的溝道寬度。
全文摘要
一種嵌入式靜態(tài)隨機存取存儲器芯片，包括一第一SRAM陣列，各個第一SRAM單位晶格包括至少六個晶體管及至少二個傳輸柵，各單位晶格占有一晶格面積，由一第一X間距及一第一Y間距所界定，其中該第一X間距長于該第一Y間距；以及多個邏輯晶體管形成于該第一SRAM陣列之外，包括至少一第一邏輯晶體管及一第二邏輯晶體管，該第一邏輯晶體管具有一第一柵間距，該第二邏輯晶體管具有一第二柵間距，其中該第二柵間距為所述多個邏輯晶體管中的最小邏輯柵間距，其中該第一Y間距等于該第一柵間距的兩倍，而該第一Y間距對兩倍該第二邏輯柵間距的比值大于一。本發(fā)明可改善SER可靠度、提高靜態(tài)噪聲邊限及晶體管匹配性。
文檔編號G11C11/41GK102034825SQ201010246689
公開日2011年4月27日 申請日期2010年8月4日 優(yōu)先權(quán)日2009年9月30日
發(fā)明者廖忠志 申請人:臺灣積體電路制造股份有限公司